CN114496818A - 多器件分层嵌埋封装结构及其制作方法 - Google Patents

多器件分层嵌埋封装结构及其制作方法 Download PDF

Info

Publication number
CN114496818A
CN114496818A CN202111518254.9A CN202111518254A CN114496818A CN 114496818 A CN114496818 A CN 114496818A CN 202111518254 A CN202111518254 A CN 202111518254A CN 114496818 A CN114496818 A CN 114496818A
Authority
CN
China
Prior art keywords
layer
insulating layer
circuit
circuit layer
opening frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111518254.9A
Other languages
English (en)
Inventor
陈先明
冯磊
黄高
黄本霞
洪业杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Yueya Semiconductor Co ltd
Original Assignee
Zhuhai Yueya Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Yueya Semiconductor Co ltd filed Critical Zhuhai Yueya Semiconductor Co ltd
Priority to CN202111518254.9A priority Critical patent/CN114496818A/zh
Publication of CN114496818A publication Critical patent/CN114496818A/zh
Priority to KR1020220111525A priority patent/KR20230087367A/ko
Priority to US17/955,683 priority patent/US11903133B2/en
Priority to TW111138869A priority patent/TWI819851B/zh
Priority to JP2022183205A priority patent/JP2023086100A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0129—Thermoplastic polymer, e.g. auto-adhesive layer; Shaping of thermoplastic polymer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0166—Polymeric layer used for special processing, e.g. resist for etching insulating material or photoresist used as a mask during plasma etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/032—Materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/061—Lamination of previously made multilayered subassemblies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
    • H05K2203/308—Sacrificial means, e.g. for temporarily filling a space for making a via or a cavity or for making rigid-flexible PCBs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

本发明公开了多器件分层嵌埋封装结构的制作方法，包括：准备聚合物支撑框架；在第一器件放置口框内贴装第一器件，形成第一封装层；形成第一线路层和第二线路层，第一器件的端子与第二线路层连通，第一导通线路层和第二线路层通过第一导通铜柱层导通连接；形成第二导通铜柱层和第二牺牲铜柱层；第一线路层上形成第二绝缘层，第二线路层上形成第三绝缘层；形成与第一器件放置口框垂直重叠的第二器件放置口框；在第二器件放置口框内贴装第二器件和第三器件，形成第二封装层；在第二绝缘层上形成第三线路层，第二器件和第三器件的端子分别与第三线路层连通，第一导通线路层和第三线路层通过第二导通铜柱层导通连接。还公开了多器件分层嵌埋封装结构。

Description

多器件分层嵌埋封装结构及其制作方法
技术领域
本发明涉及电子器件封装结构，具体涉及多器件分层嵌埋封装结构及其制作方法。
背景技术
当前面板级嵌埋封装领域已经可以实现多颗元器件的嵌埋封装，但是仍然存在一定的局限性：多颗元器件一次性嵌埋封装与基板内部的同一层别，水平方向尺寸较大，无法满足嵌埋封装小型化的发展需求，并且无法根据实际的产品结构和布线设计，实现最合理的嵌埋封装结构，增加布线难度和导线长度，影响电性能。
发明内容
本发明的实施方案涉及提供一种多器件分层嵌埋封装结构及其制作方法，以解决上述技术问题。本发明可以根据封装模块的实际需要，将多颗元器件分别嵌埋封装于基板的不同层别，有效缩小XY方向尺寸，实现更高密度集成封装的同时，可以降低布线难度，并实现器件和基板的最短距离电性连接，提升封装模块的电性能。
本发明第一方面涉及一种多器件分层嵌埋封装结构的制作方法，包括如下步骤：
(a)准备聚合物支撑框架，所述聚合物支撑框架包括第一绝缘层、贯穿所述第一绝缘层的第一导通铜柱层和第一器件放置口框；
(b)在所述第一器件放置口框的底部贴装第一器件，并在所述第一器件放置口框和所述第一器件的间隙内形成第一封装层；
(c)在所述第一绝缘层的上下表面上分别形成第一线路层和第二线路层，所述第一线路层包括第一导通线路层和第一牺牲线路层，所述第一牺牲线路层覆盖所述第一器件放置口框，所述第一器件的端子和所述第二线路层连通，所述第一导通线路层和所述第二线路层通过所述第一导通铜柱层导通连接；
(d)在所述第一线路层上形成第二铜柱层，所述第二铜柱层包括第二导通铜柱层和第二牺牲铜柱层，所述第二牺牲铜柱层位于所述第一牺牲线路层上；
(e)在所述第一线路层和所述第二铜柱层上层压绝缘材料，减薄绝缘材料暴露所述第二铜柱层的端部形成第二绝缘层，在所述第二线路层上层压绝缘材料形成第三绝缘层；
(f)蚀刻所述第一牺牲线路层和所述第二牺牲铜柱层形成第二器件放置口框，所述第二器件放置口框和所述第一器件放置口框垂直重叠；
(g)在所述第二器件放置口框的底部贴装第二器件和第三器件，并在所述第二器件放置口框与所述第二器件和所述第三器件的间隙内形成第二封装层，所述第二器件和所述第三器件分别与所述第一器件分层垂直重叠；
(h)在所述第二绝缘层的上表面上形成第三线路层，所述第二器件的端子和所述第三器件的端子分别与所述第三线路层连通，所述第一导通线路层和所述第三线路层通过所述第二导通铜柱层导通连通。
在一些实施方案中，还包括：
(i)承接步骤(h)，在所述第三线路层上层压绝缘材料形成第四绝缘层，在所述第三绝缘层和所述第四绝缘层内分别形成第一盲孔和第二盲孔；
(j)在所述第一盲孔内和所述第三绝缘层的表面分别形成第一导通孔和第五线路层，在所述第二盲孔内和所述第四绝缘层的表面分别形成第二导通孔和第四线路层，所述第二线路层和所述第五线路层通过所述第一导通孔导通连接，所述第三线路层和所述第四线路层通过所述第二导通孔导通连接；
(k)在所述第四线路层上形成第一阻焊层，在所述第五线路层上形成第二阻焊层，并分别对所述第一阻焊层和所述第二阻焊层内暴露的金属表面进行处理，形成第一金属表面处理层和第二金属表面处理层。
在一些实施方案中，步骤(b)包括：
(b1)在所述第一绝缘层的底部设置第一粘合层；
(b2)将所述第一器件的端子面附着在所述第一器件放置口框内暴露的第一粘合层上；
(b3)在所述第一绝缘层的上表面及所述第一器件与所述第一器件放置口框的间隙层压封装材料，固化所述封装材料形成第一封装层；
(b4)减薄所述第一封装层以暴露所述第一导通铜柱层的端部；
(b5)移除所述第一粘合层。
在一些实施方案中，所述第一粘合层包括单面胶带。
在一些实施方案中，步骤(g)包括通过在所述第二器件放置口框的底部设置粘性材料，然后将所述第二器件的背面和所述第三器件的背面分别贴装在所述粘性材料上，以实现在所述第二器件放置口框的底部贴装所述第二器件和所述第三器件。
在一些实施方案中，步骤(g)包括通过分别在所述第二器件的背面和所述第三器件的背面设置粘性材料，然后将所述第二器件的背面和所述第三器件的背面分别贴装在所述第二器件放置口框的底部，以实现在所述第二器件放置口框的底部贴装所述第二器件和所述第三器件。
在一些实施方案中，步骤(i)包括通过镭射加工的方式形成盲孔。
在一些实施方案中，绝缘材料选自纯树脂或含有玻纤的树脂。
在一些实施方案中，所述第一封装层和所述第二封装层分别选自热固型介质材料或感光型介质材料。
在一些实施方案中，所述第一器件、所述第二器件和所述第三器件分别包括主动器件和被动器件中的一种或多种。
本发明第二方面涉及一种多器件分层嵌埋封装结构的制作方法，包括如下步骤：
(a)准备聚合物支撑框架，所述聚合物支撑框架包括第一绝缘层、贯穿所述第一绝缘层的第一导通铜柱层和第一器件放置口框；
(b)在所述第一器件放置口框的顶部贴装第一器件，并在所述第一器件放置口框和所述第一器件的间隙内形成第一封装层；
(c)在所述第一绝缘层的下表面上形成第二线路层，在所述第一绝缘层的上表面上形成第五绝缘层，所述第五绝缘层包括位于所述第五绝缘层下表面内的第六线路层和位于所述第六线路层上的第三导通铜柱层，所述第一器件的端子和所述第六线路层连通，所述第六线路层和所述第二线路层通过所述第一导通铜柱层导通连接；
(d)在所述第五绝缘层的上表面上形成第一线路层，所述第一线路层包括第一导通线路层和第一牺牲线路层，所述第一导通线路层和所述第六线路层通过所述第三导通铜柱层导通连接，所述第一牺牲线路层和所述第一器件放置口框在纵向上的位置相同；
(e)在所述第一线路层上形成第二铜柱层，所述第二铜柱层包括第二导通铜柱层和第二牺牲铜柱层，所述第二牺牲铜柱层位于所述第一牺牲线路层上；
(f)在所述第一线路层和所述第二铜柱层上层压绝缘材料，减薄绝缘材料暴露所述第二铜柱层的端部形成第二绝缘层，在所述第二线路层上层压绝缘材料形成第三绝缘层；
(g)蚀刻所述第一牺牲线路层和所述第二牺牲铜柱层形成第二器件放置口框，所述第二器件放置口框和所述第一器件放置口框垂直重叠；
(h)在所述第二器件放置口框的底部贴装第二器件和第三器件，并在所述第二绝缘层的上表面上及所述第二器件放置口框与所述第二器件和所述第三器件的间隙内形成第二封装层，所述第一器件与所述第二器件和所述第三器件分层垂直重叠；
(i)在所述第二封装层内形成第三盲孔，在所述第三盲孔内形成第三导通孔，在所述第二封装层和所述第三导通孔的表面形成第三线路层，所述第二器件的端子和所述第三器件的端子分别通过所述第三导通孔与所述第三线路层导通连接，所述第一导通线路层和所述第三线路层通过所述第二导通铜柱层和所述第三导通孔导通连接。
在一些实施方案中，还包括：
(j)承接步骤(i)，在所述第三线路层上层压绝缘材料形成第四绝缘层，在所述第三绝缘层和所述第四绝缘层内分别形成第一盲孔和第二盲孔；
(k)在所述第一盲孔内和所述第三绝缘层的表面分别形成第一导通孔和第五线路层，在所述第二盲孔内和所述第四绝缘层的表面分别形成第二导通孔和第四线路层，所述第二线路层和所述第五线路层通过所述第一导通孔导通连接，所述第三线路层和所述第四线路层通过所述第二导通孔导通连接；
(l)在所述第四线路层上形成第一阻焊层，在所述第五线路层上形成第二阻焊层，并分别对所述第一阻焊层和所述第二阻焊层内暴露的金属表面进行处理，形成第一金属表面处理层和第二金属表面处理层。
本发明第三方面涉及一种多器件分层嵌埋封装结构，其采用本发明第一方面所述的多器件分层嵌埋封装结构的制作方法制备。
在一些实施方案中，包括第一绝缘层和在所述第一绝缘层上方的第二绝缘层，所述第一绝缘层包括沿高度方向贯穿所述第一绝缘层的第一导通铜柱层和第一器件放置口框，所述第一器件放置口框的底部贴装有第一器件，在所述第一器件放置口框和所述第一器件的间隙内设置有第一封装层，所述第二绝缘层包括第二器件放置口框、位于所述第二绝缘层下表面内的第一导通线路层和位于所述第一导通线路层上的第二导通铜柱层，所述第二器件放置口框的底部贴装有第二器件和第三器件，在所述第二器件放置口框和所述第二器件及所述第三器件的间隙内设置有第二封装层，其中所述第一器件放置口框和所述第二器件放置口框垂直重叠，所述第一器件与所述第二器件和所述第三器件分层垂直重叠。
在一些实施方案中，
还包括在所述第一绝缘层下方的第三绝缘层和在所述第二绝缘层上方的第四绝缘层，所述第三绝缘层包括位于所述第三绝缘层上表面内的第二线路层、在所述第二线路层上的第一导通孔和位于所述第三绝缘层下表面上的第五线路层，所述第二线路层和所述第五线路层通过所述第一导通孔导通连接，所述第一导通线路层和所述第二线路层通过所述第一导通铜柱层导通连接，所述第一器件的端子与所述第二线路层连通；
所述第四绝缘层包括位于所述第四绝缘层下表面内的第三线路层、在所述第三线路层上的第二导通孔和位于所述第四绝缘层上表面上的第四线路层，所述第二器件的端子和所述第三器件的端子分别与所述第三线路层连通，所述第三线路层和所述第四线路层通过所述第二导通孔导通连接，所述第一导通线路层和所述第三线路层通过所述第二导通铜柱层导通连接。
在一些实施方案中，还包括分别在所述第四线路层上和所述第五线路层上形成的第一阻焊层和第二阻焊层，所述第一阻焊层内设置有第一金属表面处理层，所述第二阻焊层内设置有第二金属表面处理层。。
本发明第四方面涉及一种多器件分层嵌埋封装结构，其采用本发明第二方面所述的多器件分层嵌埋封装结构的制作方法制备。
在一些实施方案中，包括第一绝缘层、在所述第一绝缘层上方的第五绝缘层和在所述第五绝缘层上方的的第二绝缘层，所述第一绝缘层包括沿高度方向贯穿所述第一绝缘层的第一导通铜柱层和第一器件放置口框，所述第一器件放置口框的顶部贴装有第一器件，在所述第一器件放置口框和所述第一器件的间隙内设置有第一封装层，所述第五绝缘层包括位于所述第五绝缘层下表面内的第六线路层和位于所述第六线路层上的第三导通铜柱层，所述第二绝缘层包括第二器件放置口框、位于所述第二绝缘层下表面内的第一导通线路层和位于所述第一导通线路层上的第二导通铜柱层，所述第二器件放置口框的底部贴装有第二器件和第三器件，在所述第二绝缘层的上表面及所述第二器件放置口框和所述第二器件及所述第三器件的间隙内设置有第二封装层，其中所述第六线路层和所述第一导通线路层通过所述第三导通铜柱层导通连接，所述第一器件的端子与所述第六线路层连通，所述第一器件放置口框和所述第二器件放置口框垂直重叠，所述第一器件与所述第二器件和所述第三器件分层垂直重叠。
在一些实施方案中，
还包括在所述第一绝缘层下方的第三绝缘层和在所述第二绝缘层上方的第四绝缘层，所述第三绝缘层包括位于所述第三绝缘层上表面内的第二线路层、在所述第二线路层上的第一导通孔和位于所述第三绝缘层下表面上的第五线路层，所述第二线路层和所述第五线路层通过所述第一导通孔导通连接，所述第六线路层和所述第二线路层通过所述第一导通铜柱层导通连接；
所述第四绝缘层包括位于所述第四绝缘层下表面内的第三线路层、在所述第三线路层上的第二导通孔和位于所述第四绝缘层上表面上的第四线路层，所述第三线路层和所述第四线路层通过所述第二导通孔导通连接，所述第二封装层内设置有第三导通孔，所述第二器件的端子和所述第三器件的端子分别通过所述第三导通孔与所述第三线路层导通连接，所述第一导通线路层和所述第三线路层通过所述第二导通铜柱层和所述第三导通孔导通连接。
在一些实施方案中，还包括分别在所述第四线路层上和所述第五线路层上形成的第一阻焊层和第二阻焊层，所述第一阻焊层内设置有第一金属表面处理层，所述第二阻焊层内设置有第二金属表面处理层。
附图说明
为了更好地理解本发明并示出本发明的实施方式，以下纯粹以举例的方式参照附图。
具体参照附图时，必须强调的是特定的图示是示例性的并且目的仅在于说明性地讨论本发明的优选实施方案，并且基于提供被认为是对于本发明的原理和概念方面的描述最有用和最易于理解的图示的原因而被呈现。就此而言，没有试图将本发明的结构细节以超出对本发明基本理解所必须的详细程度来图示；参照附图的说明使本领域技术人员认识到本发明的几种形式可如何实际体现出来。在附图中：
图1为现有技术中一种集成电路封装方法及封装结构的截面示意图；
图2为根据本发明的一个实施方案的多器件分层嵌埋封装结构的截面示意图；
图3为根据本发明的一个实施方案的多器件分层嵌埋封装结构的截面示意图；
图4(a)～4(m)示出本发明一个实施方案的多器件分层嵌埋封装结构的制作方法的各步骤中间结构的截面示意图。
具体实施方式
随着电子技术的不断发展，电子产品趋向于高功能化、高密度集成化。由于元器件的小型化已经接近于极限，因此如何将多颗元器件进行合理的封装，实现高功能化、高密度集成化，成为当前行业中研究的重要课题。同时，出于成本和效率的考虑，面板级封装也成为当前的一个趋势，制作基板的过程中，就元器件嵌埋在基板内部，可以有效缩小封装体积的同时，提高了产出效率，同时与晶圆级封装相比，成本大幅度降低。经过不断地发展、演变，面板级嵌埋封装技术得到越来越多的应用，在半导体封装领域扮演越来越重要的角色。与此同时，面板级嵌埋封装技术也得到了发展，当前面板级嵌埋封装领域，已经可以实现多颗元器件的嵌埋封装，但仍在存在一定的局限性。
现有面板级嵌埋封装方案已经可以实现多颗芯片等元器件的嵌埋封装，如现有技术CN109686669B公开的板级嵌埋封装方案，如图1所示，该封装结构将多颗元器件11一次性嵌埋于基板中间一层的框架10，封装后进行单面扇出，然后进行双面增层。该方案存在一定的局限性，元器件必须全部一次性嵌埋封装于起始层，无法实现将多颗芯片等元器件嵌埋封装于不同的层别。由于只能将多颗元器件一次性嵌埋封装于基板内部的同一层别，水平方向尺寸较大，无法满足嵌埋封装小型化的发展需求，并且无法根据实际的产品结构和布线设计，实现最合理的嵌埋封装结构，增加布线难度和导线长度，影响电性能。
为了解决上述问题，本发明提供了一种多器件分层嵌埋封装结构及其制作方法，下面结合附图进行详细说明。
参照图2，示出多器件分层嵌埋封装结构100的截面示意图；封装结构100包括第一绝缘层101和在第一绝缘层101上方的第二绝缘层201。第一绝缘层101和第二绝缘层201可以包括相同的材料，也可以包括不同的材料；第一绝缘层101和第二绝缘层201可以分别选自纯树脂或含有玻纤的树脂，优选，第一绝缘层选自聚酰亚胺、环氧树脂，双马来酰亚胺三嗪树脂(BT)、陶瓷填料、玻璃纤维或它们的组合，第二绝缘层选自含有玻纤的树脂。
第一绝缘层101包括沿高度方向贯穿第一绝缘层101的第一导通铜柱层1012和第一器件放置口框1013，第一器件放置口框1013的底部贴装有第一器件1041，在第一器件放置口框1013和第一器件1041的间隙内设置有第一封装层1015。通常，本实施方案提及的器件可以包括主动器件和被动器件中的一种或多种；器件可以是裸芯片，如集成电路的驱动芯片(IC driver)、场效应管(FET)等，也可以是无源器件，如电容、电阻或电感等，还可以是经初步封装后的单封装体，例如球栅阵列(BGA)/栅格阵列(LGA)等，或者是其中多种器件的组合；优选，第一器件1041为被动器件。
本实施方案提及的导通铜柱层可以包括至少一个铜通孔柱作为IO通道，以实现层与层之间的导通，多个铜通孔柱的尺寸和/或形状可以相同，也可以不同；铜通孔柱可以为实心铜柱，也可以是表面镀铜的空心柱；优选，第一导通铜柱层1012包括多个铜通孔柱作为IO通道，第一导通铜柱层的端部可以与第一绝缘层平齐，也可以高出第一绝缘层。
本实施方案提及的封装层可以选自热固型介质材料，也可以选自感光型介质材料，优选，第一封装层1015选自热固型树脂材料；第一封装层1015覆盖第一器件1041，可以将第一器件1041固定，并且能够防止第一器件1041与第二器件1042或第三器件1043之间发生短路。
第二绝缘层201包括第二器件放置口框2016、位于第二绝缘层201下表面内的第一导通线路层2012和位于第一导通线路层2012上的第二导通铜柱层2014，优选，第二导通铜柱层2014包括多个铜通孔柱作为IO通道，第二导通铜柱层2014的端部可以与第二绝缘层201平齐，也可以高出第二绝缘层201；第二器件放置口框2016的底部贴装有第二器件1042和第三器件1043，优选，第二器件1042和第三器件1043均为被动器件；在第二器件放置口框2016和第二器件1042及第三器件1043的间隙内设置有第二封装层2018，优选，第二封装层2018选自热固型树脂材料，第二封装层2018能够将第二器件1042和第三器件1043固定；第一器件放置口框1013和第二器件放置口框2016垂直重叠，第一器件1041与第二器件1042和第三器件1043分层垂直重叠，有效缩小基板XY方向的尺寸，实现更高密度集成封装的同时，降低了布线难度，并实现器件和基板的最短距离电性连接，提升封装模块的电性能。
封装结构100还包括在第一绝缘层201下方的第三绝缘层301和在第二绝缘层201上方的第四绝缘层401，优选，第三绝缘层301和第四绝缘层401分别选自纯树脂；第三绝缘层301包括位于第三绝缘层301上表面内的第二线路层3012、在第二线路层3012上的第一导通孔3014和位于第三绝缘层301下表面上的第五线路层3015，第二线路层3012和第五线路层3015通过第一导通孔3014导通连接，第一导通线路层2012和第二线路层3012通过第一导通铜柱层1012导通连接，第一器件的端子与第二线路层连通。
第四绝缘层401包括位于第四绝缘层401下表面内的第三线路层4012、在第三线路层4012上的第二导通孔4014和位于第四绝缘层401上表面上的第四线路层4015，第二器件1042的端子和第三器件1043的端子分别与第三线路层4012连通，第三线路层4012和第四线路层4015通过第二导通孔4014导通连接，第一导通线路层1012和第三线路层4012通过第二导通铜柱层2014导通连接。
参照图2，封装结构100还包括分别在第四线路层4015上和第五线路层3015上形成的第一阻焊层601和第二阻焊层701，第一阻焊层601内设置有第一金属表面处理层6011，第二阻焊层701内设置有第二金属表面处理层7011。
参照图3，示出多器件分层嵌埋封装结构200的截面示意图；封装结构200和封装结构100的区别在于：封装结构200包括位于第一绝缘层101和第二绝缘层201之间的第五绝缘层501，优选，第五绝缘层501选自含有玻纤的树脂；第五绝缘层501包括位于第五绝缘层501下表面内的第六线路层5012和位于第六线路层5012上的第三导通铜柱层5013，优选，第三导通铜柱层5013包括多个铜通孔柱作为IO通道，第三导通铜柱层5013的端部可以与第五绝缘层501平齐，也可以高出第五绝缘层501；第一导通线路层2012和第六线路层5012通过第三导通铜柱层5013导通连接；第一器件1041贴装于第一器件放置口框1013的顶部，第一器件1041的端子和第六线路层5012连通；在第二绝缘层201的上表面及第二器件放置口框2016和第二器件1042及第三器件1043的间隙内设置有第二封装层2018，第二封装层2018内设置有第三导通孔2019，第二器件1042的端子和第三器件1043的端子分别通过第三导通孔2019与第三线路层4012连通，第一导通线路层2012和第三线路层4012通过第二导通铜柱层2014和第三导通孔2019导通连接。
参照图4(a)～4(m)，示出本发明一个实施方案的多器件分层嵌埋封装结构100的制作方法的各个步骤的中间结构的截面示意图。
所述制造方法包括如下步骤：准备聚合物支撑框架，如图4(a)所示。聚合物支撑框架包括第一绝缘层101、贯穿第一绝缘层101的第一导通铜柱层1012和第一器件放置口框1013。通常，第一器件放置口框1013可以贯穿第一绝缘层101，可以设置多个第一器件放置口框1013用于后续贴装器件，其尺寸可以相同，也可以不同，根据需要嵌埋的器件的形状和大小确定。
通常，聚合物支撑框架的制造方法包括以下子步骤：
获取牺牲载体；
在牺牲载体上施加铜种子层；
在牺牲载体上施加抗蚀层；
施加另一铜种子层；
施加光刻胶层；
图案化光刻胶为具有铜通孔和回环条形通孔的图案；
图案中电镀铜形成第一导通铜柱层1012及第一回环条形铜柱层；
剥除光刻胶层；
采用绝缘材料层压第一导通铜柱层1012及第一回环条形铜柱层；
减薄和平坦化绝缘材料暴露出第一导通铜柱层1012及第一回环条形铜柱层的端部，形成第一绝缘层101；
移除牺牲载体；
蚀刻抗蚀层；
在第一绝缘层101的上下表面上分别施加上光刻胶层和下光刻胶层，曝光显影上光刻胶层和下光刻胶层，暴露第一回环条形铜柱层内的回环条形铜柱；
蚀刻回环条形铜柱并剔除其内的介电材料，形成第一器件放置口框1013，去除上光刻胶层和下光刻胶层，制得聚合物支撑框架。
接着，在第一绝缘层101的底部设置第一粘合层1014，将第一器件1041的端子面附着在第一器件放置口框1013内暴露的第一粘合层1014上，如图4(b)所示。通常，第一粘合层1014可以为单面胶带，通常单面胶带为市售的可热分解或可在紫外线照射下分解的透明膜。第一粘合层1014能够对第一器件1041进行临时支撑和固定。优选，第一器件为被动元器件。
然后，在第一绝缘层101的上表面及第一器件1041与第一器件放置口框1013的间隙层压封装材料，固化封装材料形成第一封装层1015，减薄第一封装层1015以暴露第一导通铜柱层1012的端部，移除第一粘合层1014，如图4(c)所示。通常，可以采用紫外光照射或热分解的方式移除第一粘合层1014。封装材料可以选自热固型介质材料，也可以选自感光型介质材料，优选，层压热固型树脂材料，采用加热的方式固化热固型树脂材料形成第一封装层1015；可以采用等离子蚀刻或磨板的方式整体减薄第一封装层1015以暴露第一导通铜柱层1012的端部。
接着，在第一绝缘层101的上下表面上分别形成第一线路层和第二线路层3012，第一线路层包括第一导通线路层2012和第一牺牲线路层2013，第一牺牲线路层2012覆盖第一器件放置口框1013，第一器件1041的端子和第二线路层3012连通，第一导通线路层2012和第二线路层3012通过第一导通铜柱层1012导通连接，如图4(d)所示。通常，包括以下步骤：
在第一绝缘层101的上下表面上分别形成第一金属种子层2011和第二金属种子层3011；
在第一金属种子层2011上施加第一光刻胶层，在第二金属种子层3011上施加第二光刻胶层；
曝光显影第一光刻胶层和第二光刻胶层，分别形成第一特征图案和第二特征图案；
在第一特征图案中电镀形成第一线路层，在第二特征图案中电镀形成第二线路层3012；
移除第一光刻胶层和第二光刻胶层。
通常，可以通过化学镀或者溅射的方式形成金属种子层，金属种子层可以分别包括钛、铜、钛钨合金或它们的组合；优选，溅射钛和铜制作第一金属种子层2011和第二金属种子层3011。在第一特征图案中和第二特征图案中分别电镀铜形成第一线路层和第二线路层3012，第一线路层和第二线路层3012的厚度可以根据实际需要确定，第一线路层中的第一牺牲线路层2013中包括的牺牲线路的数量可以根据实际需要嵌埋的器件的数量进行确定。
然后，在第一线路层上形成第二铜柱层，第二铜柱层包括第二导通铜柱层2014和第二牺牲铜柱层2015，第二牺牲铜柱层2015位于第一牺牲线路层2013上，如图4(e)所示。通常，包括以下步骤：
在第一线路层上施加第三光刻胶层，曝光显影第三光刻胶层形成第三特征图案；
在第三特征图案中电镀铜形成第二铜柱层；
移除第三光刻胶层，并蚀刻暴露的第一金属种子层2011和第二金属种子层3011。
接着，在第一线路层和第二铜柱层上层压绝缘材料，减薄绝缘材料暴露第二铜柱层的端部形成第二绝缘层201，在第二线路层3012上层压绝缘材料形成第三绝缘层301，如图4(f)所示。优选，第二绝缘层选自含有玻纤的树脂，第三绝缘层选自纯树脂。通常，可以整体减薄绝缘材料，例如，可以通过磨板或等离子蚀刻的方式整体减薄绝缘材料；还可以局部减薄绝缘材料，例如，可以通过激光或机械钻孔的方式局部减薄第二铜柱层上的绝缘材料暴露出第二铜柱层的端部；优选，采用磨板或等离子蚀刻的方式整体减薄绝缘材料暴露第二铜柱层的端部。
然后，蚀刻第一牺牲线路层2013和第二牺牲铜柱层2015形成第二器件放置口框2016，第二器件放置口框2016和第一器件放置口框1013垂直重叠，如图4(g)所示。通常，可以包括如下步骤：
在第二绝缘层201的上表面上施加第四光刻胶层；
曝光显影形成第四特征图案，暴露第二牺牲铜柱层2015的端部；
蚀刻第二牺牲铜柱层2015和第一牺牲线路层2013，形成第二器件放置口框2016；
移除第四光刻胶层。
接着，在第二器件放置口框2016的底部贴装第二器件1042和第三器件1043，第二器件1042和第三器件1043分别与第一器件1041分层垂直重叠，如图(h)所示。通常，可以通过在第二器件放置口框2016的底部设置粘性材料2017，然后将第二器件1042的背面和第三器件1043的背面分别贴装在贴装在粘性材料2017上，以实现在第二器件放置口框2016的底部贴装第二器件1042和第三器件1043。也可以通过分别在第二器件1042的背面和第三器件1043的背面设置粘性材料2017，然后将第二器件1042的背面和第三器件1042的背面分别贴装在第二器件放置口框2016的底部，以实现在第二器件放置口框2016的底部贴装第二器件1042和第三器件1042。优选，第二器件1042和第三器件1043分别为被动元器件。
接着，在第二器件放置口框2016与第二器件1042和第三器件1043的间隙内形成第二封装层2018，如图4(i)所示。通常，包括如下步骤：
在第二绝缘层201的上表面以及第二器件放置口框2016与第二器件1042和第三器件1043的间隙内层压封装材料，固化封装材料形成第二封装层2018；
减薄第二封装层2018暴露第二导通铜柱层2014的端部、第二器件1042的端子和第二器件1043的端子。
优选，层压热固型树脂材料，采用加热的方式固化热固型树脂材料形成第二封装层2018；可以采用等离子蚀刻或磨板的方式整体减薄第二封装层2018以暴露第二导通铜柱层2014、第二器件1042和第二器件1043的端部。
然后，在第二绝缘层201的上表面上形成第三线路层4012，第二器件1042的端子和第三器件1043的端子分别与第三线路层4012连通，第一导通线路层2012和第三线路层4012通过第二导通铜柱层2014导通连通，如图4(j)所示。通常，可以包括如下步骤：
在第二绝缘层201的上表面上形成第三金属种子层4011；
在第三金属种子层4011上施加第五光刻胶层，曝光显影形成第五特征图案；
在第五特征图案中电镀铜形成第三线路层4012；
移除第五光刻胶层，蚀刻暴露的第三金属种子层4011。
优选，通过溅射钛和铜制作第三金属种子层4011。
接着，在第三线路层4012上层压绝缘材料形成第四绝缘层401，在第三绝缘层301和第四绝缘层401内分别形成第一盲孔3017和第二盲孔4017，如图4(k)所示。通常，可以通过镭射加工的方式形成盲孔。优选，第四绝缘层选自纯树脂。
然后，第一盲孔3017内和第三绝缘层301的表面分别形成第一导通孔3014和第五线路层3015，在第二盲孔4017内和第四绝缘层401的表面分别形成第二导通孔4014和第四线路层4015，第二线路层3012和第五线路层3015通过第一导通孔3014导通连接，第三线路层4012和第四线路层4015通过第二导通孔4014导通连接，如图4(l)所示。通常，可以包括如下步骤：
在第一盲孔3017的底部和侧壁以及第三绝缘层301的表面形成第五金属种子层3013，在第二盲孔4017的底部和侧壁以及第四绝缘层401的表面形成第四金属种子层4013；
在第四金属种子层4013上施加第六光刻胶层，在第五金属种子层3013上施加第七光刻胶层，曝光显影第六光刻胶层和第七光刻胶层分别形成第六特征图案和第七特征图案；
在第六特征图案中电镀铜形成第二导通孔4014和第四线路层4015，在第七特征图案中电镀铜形成第一导通孔3014和第五线路层3015；
移除第六光刻胶层和第七光刻胶层，蚀刻暴露的第四金属种子层4013和第五金属种子层3013。
优选，通过溅射钛和铜制作第四金属种子层4013和第五金属种子层3013。
最后，在第四线路层4015上形成第一阻焊层601，在第五线路层3015上形成第二阻焊层701，并分别对第一阻焊层601和第二阻焊层701内暴露的金属表面进行处理，形成第一金属表面处理层6011和第二金属表面处理层7011，如图4(m)所示。通常，可以选择抗氧化、化镍钯金、镀锡、化银等形成第一金属表面处理层6011和第二金属表面处理层7011。
本发明还提供了多器件分层嵌埋封装结构200的制作方法，封装结构200的制作方法与封装结构100的制作方法的区别在于：1、在第一器件放置口框1013的顶部贴装第一器件1041；2、形成第一封装层1015后，在第一绝缘层101的上表面上形成第五绝缘层501，第五绝缘层501包括位于第五绝缘层501下表面内的第六线路层5012和位于第六线路层5012上的第三导通铜柱层5013，第一器件1041的端子和第六线路层5012连通，第六线路层5012和第二线路层3012通过第一导通铜柱层1012导通连接；3、在第五绝缘层501上形成包括第一导通线路层2012和第一牺牲线路层2013的第一线路层，第一导通线路层2012和第六线路层5012通过第三导通铜柱层5013导通连接；3、在第二绝缘层201的上表面上及第二器件放置口框2016与第二器件1042和第三器件1043的间隙内形成第二封装层2018；4、在第二封装层2018内形成第三导通孔2019，第二器件1042的端子和第三器件1043的端子分别通过第三导通孔2019与第三线路层4012导通连接，第一导通线路层2012和第三线路层4012通过第二导通铜柱层2014和第三导通孔2019导通连接。
封装结构200的制作方法中其他步骤同封装结构100的制作方法中的相应步骤，在此不再赘述。
本领域技术人员将会认识到，本发明不限于上下文中具体图示和描述的内容。而且，本发明的范围由所附权利要求限定，包括上文所述的各个技术特征的组合和子组合以及其变化和改进，本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。
在权利要求书中，术语“包括”及其变体例如“包含”、“含有”等是指所列举的组件被包括在内，但一般不排除其他组件。

Claims (20)

1.一种多器件分层嵌埋封装结构的制作方法，包括如下步骤：
(a)准备聚合物支撑框架，所述聚合物支撑框架包括第一绝缘层、贯穿所述第一绝缘层的第一导通铜柱层和第一器件放置口框；
(b)在所述第一器件放置口框的底部贴装第一器件，并在所述第一器件放置口框和所述第一器件的间隙内形成第一封装层；
(c)在所述第一绝缘层的上下表面上分别形成第一线路层和第二线路层，所述第一线路层包括第一导通线路层和第一牺牲线路层，所述第一牺牲线路层覆盖所述第一器件放置口框，所述第一器件的端子和所述第二线路层连通，所述第一导通线路层和所述第二线路层通过所述第一导通铜柱层导通连接；
(d)在所述第一线路层上形成第二铜柱层，所述第二铜柱层包括第二导通铜柱层和第二牺牲铜柱层，所述第二牺牲铜柱层位于所述第一牺牲线路层上；
(e)在所述第一线路层和所述第二铜柱层上层压绝缘材料，减薄绝缘材料暴露所述第二铜柱层的端部形成第二绝缘层，在所述第二线路层上层压绝缘材料形成第三绝缘层；
(f)蚀刻所述第一牺牲线路层和所述第二牺牲铜柱层形成第二器件放置口框，所述第二器件放置口框和所述第一器件放置口框垂直重叠；
(g)在所述第二器件放置口框的底部贴装第二器件和第三器件，并在所述第二器件放置口框与所述第二器件和所述第三器件的间隙内形成第二封装层，所述第二器件和所述第三器件分别与所述第一器件分层垂直重叠；
(h)在所述第二绝缘层的上表面上形成第三线路层，所述第二器件的端子和所述第三器件的端子分别与所述第三线路层连通，所述第一导通线路层和所述第三线路层通过所述第二导通铜柱层导通连接。
2.根据权利要求1所述的制作方法，还包括：
(i)承接步骤(h)，在所述第三线路层上层压绝缘材料形成第四绝缘层，在所述第三绝缘层和所述第四绝缘层内分别形成第一盲孔和第二盲孔；
(j)在所述第一盲孔内和所述第三绝缘层的表面分别形成第一导通孔和第五线路层，在所述第二盲孔内和所述第四绝缘层的表面分别形成第二导通孔和第四线路层，所述第二线路层和所述第五线路层通过所述第一导通孔导通连接，所述第三线路层和所述第四线路层通过所述第二导通孔导通连接；
(k)在所述第四线路层上形成第一阻焊层，在所述第五线路层上形成第二阻焊层，并分别对所述第一阻焊层和所述第二阻焊层内暴露的金属表面进行处理，形成第一金属表面处理层和第二金属表面处理层。
3.根据权利要求1所述的制作方法，其中步骤(b)包括：
(b1)在所述第一绝缘层的底部设置第一粘合层；
(b2)将所述第一器件的端子面附着在所述第一器件放置口框内暴露的第一粘合层上；
(b3)在所述第一绝缘层的上表面及所述第一器件与所述第一器件放置口框的间隙层压封装材料，固化所述封装材料形成第一封装层；
(b4)减薄所述第一封装层以暴露所述第一导通铜柱层的端部；
(b5)移除所述第一粘合层。
4.根据权利要求3所述的制作方法，其中所述第一粘合层包括单面胶带。
5.根据权利要求1所述的制作方法，其中步骤(g)包括通过在所述第二器件放置口框的底部设置粘性材料，然后将所述第二器件的背面和所述第三器件的背面分别贴装在所述粘性材料上，以实现在所述第二器件放置口框的底部贴装所述第二器件和所述第三器件。
6.根据权利要求1所述的制作方法，其中步骤(g)包括通过分别在所述第二器件的背面和所述第三器件的背面设置粘性材料，然后将所述第二器件的背面和所述第三器件的背面分别贴装在所述第二器件放置口框的底部，以实现在所述第二器件放置口框的底部贴装所述第二器件和所述第三器件。
7.根据权利要求2所述的制作方法，其中步骤(i)包括通过镭射加工的方式形成盲孔。
8.根据权利要求2所述的制作方法，其中绝缘材料选自纯树脂或含有玻纤的树脂。
9.根据权利要求1所述的制作方法，其中所述第一封装层和所述第二封装层分别选自热固型介质材料或感光型介质材料。
10.根据权利要求1所述的制作方法，其中所述第一器件、所述第二器件和所述第三器件分别包括主动器件和被动器件中的一种或多种。
11.一种多器件分层嵌埋封装结构的制作方法，包括如下步骤：
(a)准备聚合物支撑框架，所述聚合物支撑框架包括第一绝缘层、贯穿所述第一绝缘层的第一导通铜柱层和第一器件放置口框；
(b)在所述第一器件放置口框的顶部贴装第一器件，并在所述第一器件放置口框和所述第一器件的间隙内形成第一封装层；
(c)在所述第一绝缘层的下表面上形成第二线路层，在所述第一绝缘层的上表面上形成第五绝缘层，所述第五绝缘层包括位于所述第五绝缘层下表面内的第六线路层和位于所述第六线路层上的第三导通铜柱层，所述第一器件的端子和所述第六线路层连通，所述第六线路层和所述第二线路层通过所述第一导通铜柱层导通连接；
(d)在所述第五绝缘层的上表面上形成第一线路层，所述第一线路层包括第一导通线路层和第一牺牲线路层，所述第一导通线路层和所述第六线路层通过所述第三导通铜柱层导通连接，所述第一牺牲线路层和所述第一器件放置口框在纵向上的位置相同；
(e)在所述第一线路层上形成第二铜柱层，所述第二铜柱层包括第二导通铜柱层和第二牺牲铜柱层，所述第二牺牲铜柱层位于所述第一牺牲线路层上；
(f)在所述第一线路层和所述第二铜柱层上层压绝缘材料，减薄绝缘材料暴露所述第二铜柱层的端部形成第二绝缘层，在所述第二线路层上层压绝缘材料形成第三绝缘层；
(g)蚀刻所述第一牺牲线路层和所述第二牺牲铜柱层形成第二器件放置口框，所述第二器件放置口框和所述第一器件放置口框垂直重叠；
(h)在所述第二器件放置口框的底部贴装第二器件和第三器件，并在所述第二绝缘层的上表面上及所述第二器件放置口框与所述第二器件和所述第三器件的间隙内形成第二封装层，所述第一器件与所述第二器件和所述第三器件分层垂直重叠；
(i)在所述第二封装层内形成第三盲孔，在所述第三盲孔内形成第三导通孔，在所述第二封装层和所述第三导通孔的表面形成第三线路层，所述第二器件的端子和所述第三器件的端子分别通过所述第三导通孔与所述第三线路层导通连接，所述第一导通线路层和所述第三线路层通过所述第二导通铜柱层和所述第三导通孔导通连接。
12.根据权利要求11所述的制作方法，还包括：
(j)承接步骤(i)，在所述第三线路层上层压绝缘材料形成第四绝缘层，在所述第三绝缘层和所述第四绝缘层内分别形成第一盲孔和第二盲孔；
(k)在所述第一盲孔内和所述第三绝缘层的表面分别形成第一导通孔和第五线路层，在所述第二盲孔内和所述第四绝缘层的表面分别形成第二导通孔和第四线路层，所述第二线路层和所述第五线路层通过所述第一导通孔导通连接，所述第三线路层和所述第四线路层通过所述第二导通孔导通连接；
(l)在所述第四线路层上形成第一阻焊层，在所述第五线路层上形成第二阻焊层，并分别对所述第一阻焊层和所述第二阻焊层内暴露的金属表面进行处理，形成第一金属表面处理层和第二金属表面处理层。
13.一种多器件分层嵌埋封装结构，其采用权利要求1-10中任一项所述的多器件分层嵌埋封装结构的制作方法制备。
14.根据权利要求13所述的多器件分层嵌埋封装结构，包括第一绝缘层和在所述第一绝缘层上方的第二绝缘层，所述第一绝缘层包括沿高度方向贯穿所述第一绝缘层的第一导通铜柱层和第一器件放置口框，所述第一器件放置口框的底部贴装有第一器件，在所述第一器件放置口框和所述第一器件的间隙内设置有第一封装层，所述第二绝缘层包括第二器件放置口框、位于所述第二绝缘层下表面内的第一导通线路层和位于所述第一导通线路层上的第二导通铜柱层，所述第二器件放置口框的底部贴装有第二器件和第三器件，在所述第二器件放置口框和所述第二器件及所述第三器件的间隙内设置有第二封装层，其中所述第一器件放置口框和所述第二器件放置口框垂直重叠，所述第一器件与所述第二器件和所述第三器件分层垂直重叠。
15.根据权利要求14所述的多器件分层嵌埋封装结构，还包括在所述第一绝缘层下方的第三绝缘层和在所述第二绝缘层上方的第四绝缘层，所述第三绝缘层包括位于所述第三绝缘层上表面内的第二线路层、在所述第二线路层上的第一导通孔和位于所述第三绝缘层下表面上的第五线路层，所述第二线路层和所述第五线路层通过所述第一导通孔导通连接，所述第一导通线路层和所述第二线路层通过所述第一导通铜柱层导通连接，所述第一器件的端子与所述第二线路层连通；
所述第四绝缘层包括位于所述第四绝缘层下表面内的第三线路层、在所述第三线路层上的第二导通孔和位于所述第四绝缘层上表面上的第四线路层，所述第二器件的端子和所述第三器件的端子分别与所述第三线路层连通，所述第三线路层和所述第四线路层通过所述第二导通孔导通连接，所述第一导通线路层和所述第三线路层通过所述第二导通铜柱层导通连接。
16.根据权利要求15所述的多器件分层嵌埋封装结构，还包括分别在所述第四线路层上和所述第五线路层上形成的第一阻焊层和第二阻焊层，所述第一阻焊层内设置有第一金属表面处理层，所述第二阻焊层内设置有第二金属表面处理层。
17.一种多器件分层嵌埋封装结构，其采用权利要求11-12中任一项所述的多器件分层嵌埋封装结构的制作方法制备。
18.根据权利要求17所述的多器件分层嵌埋封装结构，包括第一绝缘层、在所述第一绝缘层上方的第五绝缘层和在所述第五绝缘层上方的的第二绝缘层，所述第一绝缘层包括沿高度方向贯穿所述第一绝缘层的第一导通铜柱层和第一器件放置口框，所述第一器件放置口框的顶部贴装有第一器件，在所述第一器件放置口框和所述第一器件的间隙内设置有第一封装层，所述第五绝缘层包括位于所述第五绝缘层下表面内的第六线路层和位于所述第六线路层上的第三导通铜柱层，所述第二绝缘层包括第二器件放置口框、位于所述第二绝缘层下表面内的第一导通线路层和位于所述第一导通线路层上的第二导通铜柱层，所述第二器件放置口框的底部贴装有第二器件和第三器件，在所述第二绝缘层的上表面及所述第二器件放置口框和所述第二器件及所述第三器件的间隙内设置有第二封装层，其中所述第六线路层和所述第一导通线路层通过所述第三导通铜柱层导通连接，所述第一器件的端子与所述第六线路层连通，所述第一器件放置口框和所述第二器件放置口框垂直重叠，所述第一器件与所述第二器件和所述第三器件分层垂直重叠。
19.根据权利要求18所述的多器件分层嵌埋封装结构，还包括在所述第一绝缘层下方的第三绝缘层和在所述第二绝缘层上方的第四绝缘层，所述第三绝缘层包括位于所述第三绝缘层上表面内的第二线路层、在所述第二线路层上的第一导通孔和位于所述第三绝缘层下表面上的第五线路层，所述第二线路层和所述第五线路层通过所述第一导通孔导通连接，所述第六线路层和所述第二线路层通过所述第一导通铜柱层导通连接；
所述第四绝缘层包括位于所述第四绝缘层下表面内的第三线路层、在所述第三线路层上的第二导通孔和位于所述第四绝缘层上表面上的第四线路层，所述第三线路层和所述第四线路层通过所述第二导通孔导通连接，所述第二封装层内设置有第三导通孔，所述第二器件的端子和所述第三器件的端子分别通过所述第三导通孔与所述第三线路层导通连接，所述第一导通线路层和所述第三线路层通过所述第二导通铜柱层和所述第三导通孔导通连接。
20.根据权利要求19所述的多器件分层嵌埋封装结构，还包括分别在所述第四线路层上和所述第五线路层上形成的第一阻焊层和第二阻焊层，所述第一阻焊层内设置有第一金属表面处理层，所述第二阻焊层内设置有第二金属表面处理层。
CN202111518254.9A 2021-12-09 2021-12-09 多器件分层嵌埋封装结构及其制作方法 Pending CN114496818A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202111518254.9A CN114496818A (zh) 2021-12-09 2021-12-09 多器件分层嵌埋封装结构及其制作方法
KR1020220111525A KR20230087367A (ko) 2021-12-09 2022-09-02 다중 소자 분층 임베디드 패키지 구조 및 이의 제조 방법
US17/955,683 US11903133B2 (en) 2021-12-09 2022-09-29 Structure for embedding and packaging multiple devices by layer and method for manufacturing same
TW111138869A TWI819851B (zh) 2021-12-09 2022-10-13 多器件分層嵌埋封裝結構及其製作方法
JP2022183205A JP2023086100A (ja) 2021-12-09 2022-11-16 複数の部品を層分けに埋め込みパッケージングした構造及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111518254.9A CN114496818A (zh) 2021-12-09 2021-12-09 多器件分层嵌埋封装结构及其制作方法

Publications (1)

Publication Number Publication Date
CN114496818A true CN114496818A (zh) 2022-05-13

Family

ID=81491925

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111518254.9A Pending CN114496818A (zh) 2021-12-09 2021-12-09 多器件分层嵌埋封装结构及其制作方法

Country Status (5)

Country Link
US (1) US11903133B2 (zh)
JP (1) JP2023086100A (zh)
KR (1) KR20230087367A (zh)
CN (1) CN114496818A (zh)
TW (1) TWI819851B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117080087B (zh) * 2023-10-13 2024-02-13 季华实验室 一种扇出型板级封装方法及扇出型板级封装结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018125109A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Subtractive plug etching
CN109686669B (zh) 2018-11-22 2021-08-10 珠海越亚半导体股份有限公司 一种集成电路封装方法及封装结构
CN111863775B (zh) * 2020-06-16 2022-07-26 珠海越亚半导体股份有限公司 散热兼电磁屏蔽嵌埋封装结构及其制作方法和基板
CN111463178B (zh) * 2020-06-22 2020-10-09 珠海越亚半导体股份有限公司 一种散热嵌埋封装方法
CN113451259B (zh) * 2021-05-14 2023-04-25 珠海越亚半导体股份有限公司 一种多器件分次嵌埋封装基板及其制造方法

Also Published As

Publication number Publication date
TWI819851B (zh) 2023-10-21
JP2023086100A (ja) 2023-06-21
US20230189444A1 (en) 2023-06-15
KR20230087367A (ko) 2023-06-16
TW202324660A (zh) 2023-06-16
US11903133B2 (en) 2024-02-13

Similar Documents

Publication Publication Date Title
US7669320B2 (en) Coreless cavity substrates for chip packaging and their fabrication
US8945994B2 (en) Single layer coreless substrate
CN112164677A (zh) 一种线路预排布散热嵌埋封装结构及其制造方法
CN113451259B (zh) 一种多器件分次嵌埋封装基板及其制造方法
KR20070065789A (ko) 회로판 및 그 제조방법
US9824977B2 (en) Semiconductor packages and methods of forming the same
KR20160023585A (ko) 임베디드 반도체 디바이스 패키지를 위한 전기 상호접속 구조물 및 그 제조 방법
US6916689B2 (en) Plastic chip-scale package having integrated passive components
TW201703212A (zh) 晶片封裝
US20120247822A1 (en) Coreless layer laminated chip carrier having system in package structure
KR20230041595A (ko) 몰딩 성형 공정 기반의 패키지 기판 및 이의 제조 방법
CN111106090A (zh) 基于刚性框架的tmv扇出型封装结构及其制备方法
CN114496818A (zh) 多器件分层嵌埋封装结构及其制作方法
CN114361040B (zh) 一种双面互联嵌入式芯片封装结构及其制造方法
CN111834232B (zh) 一种无特征层结构的转接载板及其制造方法
CN113130420A (zh) 一种嵌埋封装结构及其制造方法
KR20150101722A (ko) 반도체 장치, 반도체 적층모듈구조, 적층모듈구조 및 이들의 제조방법
CN114695316A (zh) 用于半导体器件和外部部件的三维封装
CN113496981A (zh) 封装衬底和其制造方法
US20230378146A1 (en) Microelectronic device package with integral passive component
US20230386860A1 (en) Molded direct contact interconnect substrate and methods of making same
WO2022012523A1 (zh) 半导体封装方法及半导体封装结构
CN115497834A (zh) 一种器件嵌埋封装结构的制造方法
JP2004087721A (ja) 配線板の製造方法、配線板、半導体パッケージ用部材
CN116013870A (zh) 嵌埋器件封装基板及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination