KR20230041595A - 몰딩 성형 공정 기반의 패키지 기판 및 이의 제조 방법 - Google Patents

몰딩 성형 공정 기반의 패키지 기판 및 이의 제조 방법 Download PDF

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KR20230041595A
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KR
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layer
copper
circuit
package
photoresist layer
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KR1020220103144A
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시엔밍 천
레이 펑
번시아 황
예지에 홍
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주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
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Abstract

본 발명은 몰딩 성형 공정 기반의 패키지 기판을 개시한다. 여기에는 패키지층, 상기 패키지층 내에 위치한 지지 프레임, 베이스, 상기 베이스 상표면에 위치한 소자, 상기 베이스 하표면에 위치한 구리 보스 및 높이 방향을 따라 상기 패키지층을 관통하는 도통 구리 기둥층이 포함된다. 상기 패키지층 상하의 제1 회로층과 제2 회로층에서, 상기 제2 회로층은 제2 도통 회로 및 방열 회로를 포함한다. 상기 제1 회로층과 상기 제2 도통 회로는 상기 도통 구리 기둥층을 통해 도통되도록 연결된다. 상기 방열 회로는 상기 구리 보스 및 상기 베이스를 통해 상기 소자의 일측과 연결된다. 상기 제1 회로층은 상기 소자의 타측과 연결된다. 몰딩 성형 공정 기반의 패키지 기판의 제조 방법을 더 개시한다.

Description

몰딩 성형 공정 기반의 패키지 기판 및 이의 제조 방법{PACKAGE SUBSTRATE BASED ON MOLDING PROCESS AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 소자 패키지 구조에 관한 것으로, 보다 상세하게는 몰딩 성형 공정 기반의 패키지 기판 및 이의 제조 방법에 관한 것이다.
전자 기술이 발전하고 진보함에 따라 전자 제품은 짧고, 가볍고, 얇아지는 방향으로 진화하고 있다. 전자 제품의 기능적 요건이 점점 더 엄격해지면서 전자 제품의 패키지 구조가 고집적화 및 소형화의 방향으로 발전하며 칩 등 부품의 임베디드 패키지가 등장하였다. 이와 동시에 전자 부품의 응용도 고주파, 고속 방향으로 발전하고 있어 단위 면적당 열유속 밀도가 급격히 증가하고 있다. 주변 온도가 상승함에 따라 전자 부품의 성능 및 신뢰성이 상대적으로 저하된다는 것은 잘 알려져 있다. 발생된 열을 적시에 방출하지 못하면 전자 부품의 지속적인 승온으로 인해 제품 성능이 저하되며 시간이 지남에 따라 전자 제품의 신뢰성에도 영향을 미치게 된다. 따라서 임베디드 패키지 기판 및 패키지체의 설계를 합리적으로 최적화하고 임베디드 패키지 구조의 방열 성능을 향상시키는 방법을 모색하는 것은 현재 중요한 과제이다.
임베디드 패키지 기판은 부품을 기판에 삽입하기 위해 다단계 제조 공정을 채택하는 것을 말한다. 단일 칩, 다중 칩 또는 수동 소자는 모두 유기 기질 프레임에 병렬식으로 내장될 수 있다. 칩 등의 소자의 임베디드 패키지는 이미 수년 동안 증가하고 있으며 이는 주류 임베디드 패키지 방법이다. 그러나 고주파 및 고속 제품의 부상으로 임베디드 패키지 제품은 저손실 및 방열에 대한 요건이 매우 까다롭다. 따라서 유기 기질을 프레임으로 사용하는 임베디드 패키지 방법의 발전은 병목 현상에 직면해 있다. 방열성이 더 좋은 유기 기질 재료조차도 방열 특성에 한계가 있으며, 고주파 및 고속 임베디드 제품의 방열 문제를 근본적으로 해결하기 어렵다.
종래 기술에 있어서, 기존 임베디드 패키지 방법은 칩 등의 소자를 소정의 캐비티의 폴리머 프레임이나 코어재에 실장한 후 플라스틱 재료를 사용해 패키징하는 방식이다. 특허번호 CN105679682A에 개시된 사전 설치된 캐비티의 유기 기질 프레임의 경우, 사전 설치된 캐비티에 능동 및 수동 소자를 부착된 후, 유전 재료를 압착하여 패키징을 구현한다. 특허번호 CN104332414A에 개시된 패키지 방법의 경우 다음과 같은 단점이 있다. 즉, 고주파, 고속, 고출력 제품의 부상으로 인해 임베디드 패키지 제품에 대한 방열 요건이 매우 까다로워졌다. 따라서 방열 성능이 더 우수한 유기 기질 재료조차도 방열 특성에 한계가 있어 고주파, 고속, 고출력 임베디드 제품의 방열 문제를 근본적으로 해결할 수 없다.
임베디드 패키지 구조의 방열 성능을 향상시키기 위해, 최근 금속 프레임을 사용하여 부품을 임베디드하는 방법이 주목 받고 있다. 금속(예를 들어, 구리)판 상에 캐비티를 미리 가공하고, 칩 등의 부품을 사전 설치된 캐비티에 실장한 다음, 유전 재료를 압착하여 패키징을 수행한다. 이러한 패키징 방식은 금속 재료의 우수한 방열 성능을 이용하여 칩이 열을 발산하는 데 도움을 준다. 따라서 고출력 칩의 방열 문제를 어느 정도 해결할 수 있다. 그러나 금속 프레임을 사용하여 부품을 임베디드하면 꼭대기면과 바닥면의 회로 사이에 도통 문제가 발생한다. 현재 종래 기술에서 채택하는 방법은 금속 프레임을 가공할 때 통공 위치를 남겨두는 것이다. 칩과 같은 부품을 패키징할 때 남겨둔 통공 위치에 유전 재료를 채운다. 그 다음 남겨둔 통공 위치에 다시 통공을 뚫어 금속화한 후 꼭대기면과 바닥면의 회로 사이를 도통시킨다. 임베디드에 필요한 금속 프레임의 두께가 비교적 두꺼운 경우(예를 들어, 200um 이상), 드릴링의 가공 능력에 제한을 받는다. 패키징 후 드릴링 공경은 통상적으로 200um 이상이다. 이러한 대구경 통공은 현재 전기도금 능력에 제한을 받으며, 전기도금 후 통상적으로 중공의 도통 통공이 되어 중실의 도통 기둥을 형성할 수 없다. 따라서 임베디드 드릴링 기판의 전기적 성능 및 방열 성능이 영향을 받는다.
본 발명의 실시방안은 몰딩 성형 공정 기반의 패키지 기판 및 이의 제조 방법을 제공함으로써 상술한 기술적 과제를 해결하는 것에 관한 것이다. 본 발명은 몰딩 성형의 방법을 임베디드 패키지 기판에 적용한다. 중실 도통 구리 기둥을 구비한 임시 캐리어판 및 베이스 상에 소자가 이미 실장된 제1 기판을 몰드에 조립 고정한다. 그 후 패키지 재료를 사용해 패키징을 수행하여 패키지층을 형성하고, 중실 도통 구리 기둥층을 이용해 패키지층의 상하표면의 회로를 연결한다. 본 발명의 기술적 해결책은 소자를 제1 기판에 임베디드 패키징시켜 패키지 부피를 줄여 패키지체 소형화의 발전 요건을 충족시킬 수 있다. 또한 제1 기판 및 외층에 제작된 방열 회로를 이용해 소자 후면과 연결하고, 금속 재료의 우수한 방열 성능을 이용해 패키지 구조의 방열 성능을 향상시킴으로써, 고주파수, 고속, 고출력 제품의 높은 방열 요건을 충족시킬 수 있다. 또한 임시 캐리어판 상에 중실 도통 구리 기둥층을 미리 설치하여, 패키지층 상하표면의 회로를 도통시키는 데 사용함으로써, 종래의 금속 프레임 임베디드 패키지 방법에서 도통홀을 중실 도통 기둥으로 가공하기 어려운 문제를 해결하였다. 동시에 중실 도통 구리 기둥층의 우수한 전기적 전도 성능을 이용하여 패키지체의 기생 커패시턴스, 인덕턴스, 손실을 낮추고 패키지체의 전기 성능을 향상시킨다.
본 발명의 제1 양상은 몰딩 성형 공정 기반의 패키지 기판의 제조 방법에 관한 것이다. 여기에는 이하의 단계가 포함된다.
(a) 임시 캐리어판을 준비하고, 상기 임시 캐리어판의 적어도 일측 상에 도통 구리 기둥층을 제작한다.
(b) 제1 기판을 제조한다. 상기 제1 기판은 지지 프레임과 베이스 및 상기 베이스 상에 있는 구리 보스를 포함한다. 상기 지지 프레임과 상기 베이스 사이에 관통홀이 형성된다.
(c) 상기 베이스 상에 소자를 실장한다.
(d) 상기 임시 캐리어판과 상기 제1 기판을 동시에 조립하여 몰드에 고정한다. 상기 도통 구리 기둥층이 상기 관통홀 내에 위치한다. 상기 도통 구리 기둥층의 하단면은 상기 구리 보스의 단면과 가지런하거나 상기 구리 보스보다 높다. 패키지층을 도포하여 상기 제1 기판, 상기 소자 및 상기 도통 구리 기둥층을 패키징한다.
(e) 상기 몰드를 제거한다.
(f) 상기 임시 캐리어판을 제거한다.
(g) 상기 패키지층을 박형화하여 상기 도통 구리 기둥층의 단부와 상기 구리 보스의 단면을 노출시킨다.
(h) 소자 단자 윈도우를 형성하여 상기 소자의 단자를 노출시킨다.
(i) 상기 패키지층의 상하표면 상에 각각 제1 회로층 및 제2 회로층을 형성한다. 상기 제2 회로층은 제2 도통 회로 및 방열 회로를 포함한다. 상기 제1 회로층 및 상기 제2 도통 회로는 상기 도통 구리 기둥층을 통해 도통 연결된다. 상기 방열 회로는 상기 구리 보스 및 상기 베이스를 통해 상기 소자의 비활성 표면과 연결된다. 상기 제1 회로층은 상기 소자의 단자와 연결된다.
일부 실시예에 있어서, 상기 임시 캐리어판은 적어도 일면에 이중층 동박이 코팅되어 있는 동박적층판을 포함한다. 여기에서 상기 동박적층판은 코어층, 상기 코어층 표면 상의 제1 구리층 및 상기 제1 구리층 상의 제2 구리층을 포함한다. 여기에서 상기 제1 구리층 및 상기 제2 구리층은 물리적 압착에 의해 함께 부착된다.
바람직하게는, 상기 코어층은 프리프레그를 포한한다. 상기 제1 구리층의 두께는 18μm이고, 상기 제2 구리층의 두께는 3μm이다.
일부 실시예에 있어서 (a) 단계는 하기 단계를 포함한다.
(a1) 상기 임시 캐리어판의 적어도 일측 상에 제1 금속 시드층을 형성한다.
(a2) 상기 제1 금속 시드층 상에 제1 포토레지스트층을 도포하고, 노광 및 현상하여 제1 피쳐 패턴을 형성한다.
(a3) 상기 제1 피쳐 패턴에 도통 구리 기둥층을 전기 도금하여 형성한다.
(a4) 상기 제1 포토레지스트층을 제거한다.
바람직하게는, 화학 도금 또는 스퍼터링의 방식을 통해 상기 제1 금속 시드층을 형성한다.
바람직하게는, 상기 제1 금속 시드층은 티타늄, 구리, 티타늄-텅스텐 합금, 또는 이들의 조합을 포함한다.
일부 실시예에 있어서 (a) 단계는 하기 단계를 더 포함한다.
(a0) 상기 임시 캐리어판의 적어도 일측 상에 에칭 배리어층을 도포한다.
일부 실시예에 있어서, 상기 에칭 배리어층은 니켈, 티타늄 또는 이들의 조합을 포함한다.
일부 실시예에 있어서 (b) 단계는 하기 단계를 포함한다.
(b1) 동판을 준비한다.
(b2) 상기 동판의 상하표면에 각각 제2 포토레지스트층 및 제3 포토레지스트층을 도포한다. 상기 제2 포토레지스트층을 노광 및 현상하여 제2 피쳐 패턴을 형성하고, 전체 판에 상기 제3 포토레지스트층을 노광한다.
(b3) 상기 제2 피쳐 패턴에 서브트랙티브 구리 에칭(subtractive copper etching)을 수행하여 상기 베이스의 꼭대기면을 형성하고, 상기 제2 포토레지스트층과 상기 제3 포토레지스트층을 제거한다.
(b4) 상기 동판의 상하표면에 각각 제4 포토레지스트층 및 제5 포토레지스트층을 도포한다. 전체 판에 상기 제4 포토레지스트층을 노광하며, 상기 제5 포토레지스트층을 노광 및 현상하여 제5 피쳐 패턴을 형성한다.
(b5) 상기 제5 피쳐 패턴에 서브트랙티브 구리 에칭을 수행하여 상기 구리 보스를 형성하고, 상기 제4 포토레지스트층과 상기 제5 포토레지스트층을 제거한다.
(b6) 상기 베이스의 양측에 드릴링 및 밀링 가공을 수행하여 관통홀 및 지지 프레임을 형성한다.
일부 실시예에 있어서 (b) 단계는 하기 단계를 포함한다.
(b1') 동판을 준비한다.
(b2') 상기 동판의 상하표면에 각각 제2 포토레지스트층 및 제3 포토레지스트층을 도포한다. 상기 제2 포토레지스트층을 노광 및 현상하여 제2 피쳐 패턴을 형성하고, 전체 판에 상기 제3 포토레지스트층을 노광한다.
(b3') 상기 제2 피쳐 패턴에 서브트랙티브 구리 에칭을 수행하여 상기 베이스의 꼭대기면을 형성하고, 상기 제2 포토레지스트층과 상기 제3 포토레지스트층을 제거한다.
(b4') 상기 동판의 상하표면에 각각 제4 포토레지스트층 및 제5 포토레지스트층을 도포한다. 전체 판에 상기 제4 포토레지스트층을 노광하며, 상기 제5 포토레지스트층을 노광 및 현상하여 제5 피쳐 패턴을 형성한다.
(b5') 상기 제5 피쳐 패턴에 서브트랙티브 구리 에칭을 수행하여 상기 구리 보스를 형성한다. 상기 구리 보스는 상기 베이스의 하표면 상에 위치하고, 상기 제4 포토레지스트층 및 제5 포토레지스트층을 제거한다.
(b6') 상기 기판의 양측에 각각 제8 포토레지스트층 및 제9 포토레지스트층을 도포한다. 각각 노광 및 현상하여 제8 피쳐 패턴 및 제9 피쳐 패턴을 형성한다. 상기 제8 피쳐 패턴 및 제9 피쳐 패턴에 노출된 동판을 에칭하여 관통홀 및 지지 프레임을 형성하여, 제1 기판을 획득한다.
일부 실시예에 있어서, (c) 단계는 상기 베이스 상에 접착성 열전도성 재료를 도포하고, 상기 소자의 후면을 상기 접착성 열전도성 재료에 부착하여, 상기 베이스 상에 소자를 실장하는 단계를 포함한다.
일부 실시예에 있어서, 상기 접착성 열전도성 재료는 열전도성 접착제, 은 페이스트 중 적어도 하나로부터 선택된다.
일부 실시예에 있어서, 상기 패키지층은 에폭시 수지, 페놀 수지, 벤조시클로부텐 수지, 폴리에스테르이미드 수지 중 적어도 하나로부터 선택된다.
일부 실시예에 있어서, (f) 단계는 상기 제1 구리층 및 상기 제2 구리층을 물리적으로 분리하고 상기 제2 구리층을 에칭하여 상기 임시 캐리어판을 제거한다.
일부 실시예에 있어서, (f) 단계는 상기 에칭 배리어층 및 상기 제1 금속 시드층을 에칭하는 단계를 더 포함한다.
일부 실시예에 있어서, (g) 단계는 기판 연마 또는 플라즈마 에칭의 방식을 통해 상기 패키지층을 전체적으로 박형화하여 상기 도통 구리 기둥층의 단부 및 상기 구리 보스의 단면을 노출시키는 단계를 포함한다.
일부 실시예에 있어서, (g) 단계는 레이저 또는 드릴링의 방식을 통해 상기 패키지층을 부분적으로 박형화하여 상기 도통 구리 기둥층의 단부 및 상기 구리 보스의 단면을 노출시키는 단계를 포함한다.
일부 실시예에 있어서, (h) 단계는 레이저, 드릴링 또는 플라즈마 에칭의 방식을 통해 상기 소자의 단자 상방의 패키지층을 부분적으로 박형화하여, 소자 단자 윈도우를 형성하여 상기 소자의 단자를 노출시키는 단계를 포함한다.
일부 실시예에 있어서 (i) 단계는 하기 단계를 포함한다.
(i1) 상기 패키지층의 상하표면 상에 각각 제2 금속 시드층 및 제3 금속 시드층을 형성한다.
(i2) 상기 제2 금속 시드층 및 상기 제3 금속 시드층 상에 각각 제6 포토레지스트층 및 제7 포토레지스트층을 도포하고, 노광 및 현상하여 제6 피쳐 패턴 및 제7 피쳐 패턴을 형성한다.
(i3) 상기 제6 피쳐 패턴 및 상기 제7 피쳐 패턴에 각각 제1 회로층 및 제2 회로층을 전기 도금하여 형성한다.
(i4) 상기 제6 포토레지스트층과 상기 제7 포토레지스트층을 제거한다. 또한 노출된 상기 제2 금속 시드층과 상기 제3 금속 시드층을 에칭한다.
바람직하게는, 화학 도금 또는 스퍼터링의 방식을 통해 상기 제2 금속 시드층 및 상기 제3 금속 시드층을 형성한다.
바람직하게는, 상기 제2 금속 시드층과 상기 제3 금속 시드층은 각각 티타늄, 구리, 티타늄-텅스텐 합금 또는 이들의 조합을 포함한다.
일부 실시방안에 있어서, 이하 단계를 더 포함한다.
(j) 단계: (i) 단계 이후, 상기 제1 회로층 및 상기 제2 회로층 상에 각각 솔더 레지스트 재료를 도포하고, 노출된 금속에 표면 처리를 수행하여 금속 표면 처리층을 형성한다.
바람직하게는, 코팅, 필름 부착 또는 인쇄의 방식을 통해 각각 상기 제1 회로층 및 상기 제2 회로층 상에 솔더 레지스트 재료를 도포한다. 침지 금(immersion gold), 침지 은(immersion silver), 금 도금 또는 은 도금의 방식을 통해 노출된 금속을 표면 처리하여 금속 표면 처리층을 형성한다.
본 발명의 제2 양상은 몰딩 성형 공정 기반의 패키지 기판을 제공한다. 여기에는 패키지층, 상기 패키지층 내에 위치한 지지 프레임, 베이스, 상기 베이스 상표면에 위치한 소자, 상기 베이스 하표면에 위치한 구리 보스 및 높이 방향을 따라 상기 패키지층을 관통하는 도통 구리 기둥층이 포함된다. 상기 패키지층 상하의 제1 회로층과 제2 회로층에서, 상기 제2 회로층은 제2 도통 회로 및 방열 회로를 포함한다. 상기 제1 회로층과 상기 제2 도통 회로는 상기 도통 구리 기둥층을 통해 도통 연결된다. 상기 방열 회로는 상기 구리 보스 및 상기 베이스를 통해 상기 소자와 연결된다. 상기 제1 회로층은 상기 소자의 단자와 연결된다.
일부 실시예에 있어서, 상기 도통 구리 기둥층의 하단면은 상기 구리 보스의 단면과 가지런하거나 상기 구리 보스의 단면보다 높다.
일부 실시예에 있어서, 상기 도통 구리 기둥층의 단부는 상기 패키지층과 가지런하거나 상기 패키지층보다 높다. 상기 도통 구리 기둥층은 적어도 하나의 도통 구리 기둥을 포함한다.
일부 실시방식에 있어서, 상기 방열 회로는 상기 구리 보스 및 상기 베이스를 통해 상기 소자의 후면과 연결된다. 상기 제1 회로층은 상기 소자의 단자와 연결된다.
일부 실시예에 있어서, 상기 제1 회로층 및 상기 제2 회로층 상에 각각 형성된 제1 솔더 레지스트층 및 제2 솔더 레지스트층을 더 포함한다. 상기 제1 솔더 레지스트층 내에는 제1 금속 표면 처리층이 설치된다. 상기 제2 솔더 레지스트층 내에는 제2 금속 표면 처리층이 설치된다.
본 발명의 더 나은 이해를 돕고 본 발명의 실시예를 예시하기 위해, 이하에서는 순수한 예시의 방식으로 첨부 도면을 참조한다.
첨부 도면을 구체적으로 참조할 경우, 특정한 도면은 예시적이며 본 발명의 바람직한 실시예에 대한 예시적인 논의의 목적만을 위한 것임에 유의한다. 또한 본 발명의 원리 및 개념적 측면을 설명하기 위해 가장 유용하고 이해하기 쉬운 것으로 여겨지는 예시를 제공할 목적으로 제공됨에 유의한다. 이와 관련하여, 본 발명의 기본적인 이해에 필요한 것보다 더 자세하게 본 발명의 구조적 세부사항을 설명하려는 시도는 이루어지지 않았다. 또한 도면을 참조한 설명은 당업자가 본 발명의 여러 형태가 실제로 어떻게 구현될 수 있는지에 대해 이해할 수 있도록 할 것이다. 도면은 하기와 같다.
도 1은 본 발명의 일 실시방안에 따른 몰딩 성형 공정 기반의 패키지 기판의 단면도이다.
도 2(a) 내지 도 2(o)는 본 발명의 일 실시예에 따른 몰딩 성형 공정 기반의 패키지 기판의 제조 방법에서 각 단계 중간 구조의 단면도이다.
도 1은 몰딩 성형 공정 기반의 몰딩 성형 공정 패키지 기판(100)의 단면도를 도시한 것이다. 도 1에 도시된 바와 같이, 패키지 기판(100)은 패키지층(301)을 포함한다. 패키지층(301)은 에폭시 수지, 페놀 수지, 벤조시클로부텐 수지 및 폴리에스테르이미드 수지 중 적어도 하나로부터 선택될 수 있다.
패키지층(301) 내에는 지지 프레임(2019), 베이스(2014), 베이스(2014) 상표면에 위치한 소자(3012), 베이스(2014) 하표면에 위치한 구리 보스(2017) 및 높이 방향을 따라 패키지층(301)을 관통하는 도통 구리 기둥층(1016)이 설치된다. 도통 구리 기둥층(1016)은 적어도 하나의 도통 구리 기둥을 IO 채널로 포함할 수 있다. 이의 단면 치수는 같을 수도, 다를 수도 있다. 도통 구리 기둥층(1016)의 형상은 실제 수요에 따라 설정할 수 있다. 예를 들어 사각형, 원형 등일 수 있으며 이는 구체적으로 한정하지 않는다. 도통 구리 기둥층(1016)의 하단면은 구리 보스(2017)의 단면과 가지런할 수 있다. 도통 구리 기둥층(1016)의 하단면은 구리 보스(2017)의 단면보다 높을 수도 있다. 도통 구리 기둥층(1016)의 단부는 패키지층(301)과 가지런할 수 있으며, 패키지층(301)보다 높을 수도 있다. 이는 구체적으로 한정하지 않는다.
패키지층(301)의 상하표면 상에는 각각 제1 회로층(3016) 및 제2 회로층이 설치된다. 제2 회로층은 제2 도통 회로(3017) 및 방열 회로(3018)를 포함한다. 제1 회로층(3016)과 제2 도통 회로(3017)는 도통 구리 기둥층(1016)을 통해 도통되도록 연결된다. 방열 회로(3018)는 구리 보스(2017) 및 베이스(2014)를 통해 소자(3012)의 후면과 연결되어 방열을 보조하는 데 사용된다. 제1 회로층(3016)은 소자(3012)의 단자와 연결된다.
패키지 기판(100)은 각각 제1 회로층(3016) 및 제2 회로층 상에 형성된 제1 솔더 레지스트층(402) 및 제2 솔더 레지스트층(403)을 더 포함한다. 제1 솔더 레지스트층(402) 내에는 제1 금속 표면 처리층(4021)이 설치된다. 제2 솔더 레지스트층(403) 내에는 제2 금속 표면 처리층(4031)이 설치된다.
도 2(a) 내지 도 2(o)는 본 발명의 일 실시예에 따른 몰딩 성형 공정 기반의 패키지 기판의 제조 방법에서 각 단계 중간 구조의 단면도이다.
상기 제조 방법은 다음 단계를 포함한다. 즉, 임시 캐리어판을 준비하고 임시 캐리어판의 적어도 일측 상에 에칭 배리어층(1012)을 도포한다. (a) 단계는 도 2(a)에 도시된 바와 같다. 임시 캐리어판은 코어층(1011a)을 포함한다. 코어층은 프리프레그일 수 있다. 코어층(1011a)은 밖을 향해 순차적으로 코어층(1011a) 표면에 위치하는 제1 구리층(1011b) 및 제1 구리층(1011b) 표면에 위치하는 제2 구리층(1011c)이다. 제1 구리층(1011b)과 제2 구리층(1011c)은 동박의 물리적 압착에 의해 형성된다. 제1 구리층(1011b)과 제2 구리층(1011c)은 물리적으로 분리될 수 있어, 후속 공정에서 임시 캐리어판을 제거하기가 용이하다. 제1 구리층(1011b)과 제2 구리층(1011c)의 두께는 실제 수요에 따라 조절할 수 있다. 바람직하게는 제1 구리층(1011b)의 두께는 18μm이고, 제2 구리층(1011c)의 두께는 3μm이다. 통상적으로 임시 캐리어판의 양측에 동시에 에칭 배리어층(1012)을 도포할 수 있다. 본 실시방안에서 후속적으로 임시 캐리어판 일측의 단일 유닛을 설명하였으나, 임시 캐리어판의 단일측에서만 후속 작업을 수행할 수 있는 것으로 한정되지 않는다. 후속적으로 임시 캐리어판을 제거하는 공정에서, 판을 분리한 후 제1 구리층 (1011b)을 에칭할 때, 에칭 배리어층(1012)은 과도하게 에칭되지 않도록 기판의 회로층과 구리 기둥층을 보호할 수 있다. 에칭 배리어층(1012)은 니켈, 티타늄 또는 이들의 조합을 포함할 수 있다. 에칭 배리어층(1012)의 두께는 실제 수요에 따라 조절할 수 있다. 바람직하게는, 에칭 배리어층(1012)의 두께는 3 내지 10μm이다.
이어서, 에칭 배리어층(1012) 상에 제1 금속 시드층(1013)을 형성한다. 제1 금속 시드층(1013) 상에 제1 포토레지스트층(1014)을 도포하고, 노광 및 현상하여 제1 피쳐 패턴을 형성한다. (b) 단계는 도 2(b)에 도시된 바와 같다. 통상적으로, 화학 도금 또는 스퍼터링의 방식을 통해 에칭 배리어층(1012) 상에 제1 금속 시드층(1013)을 형성한다. 제1 금속 시드층(1013)은 티타늄, 구리, 티타늄-텅스텐 합금 또는 이들의 조합을 포함할 수 있다. 제1 금속 시드층(1013)의 두께 범위는 1㎛ 내지 3㎛이다. 바람직하게는, 티타늄 및 구리를 스퍼터링하여 제1 금속 시드층(1013)을 제작한다. 통상적으로 필름 부착 또는 코팅의 방식을 통해 제1 금속 시드층(1013) 상에 제1 포토레지스트층(1014)을 도포할 수 있다. 제1 포토레지스트층(1014)의 두께는 필요에 따라 조절할 수 있다. 제1 피쳐 패턴에는 도통 구리 기둥 윈도우(1015)가 구비되어, 후속 공정에서 도통 구리 기둥층을 전기 도금하여 형성하는 데 사용된다.
그 후, 제1 피쳐 패턴에 도통 구리 기둥층(1016)을 전기 도금하여 형성하고, 제1 포토레지스트층(1014)을 제거한다. (c) 단계는 도 2(c)에 도시된 바와 같다. 통상적으로, 필름 제거의 방식을 통해 제1 포토레지스트층(1014)을 제거할 수 있다. 도통 구리 기둥 윈도우(1015)에 도통 구리 기둥층(1016)을 전기 도금하여 형성한다. 도통 구리 기둥층(1016)의 두께는 실제 수요에 따라 설정할 수 있다. 통상적으로 도통 구리 기둥층(1016)의 두께는 제1 포토레지스트층(1014)의 두께보다 얇다. 도통 구리 기둥층(1016) 형성 후 도통 구리 기둥층(1016) 표면에 흑화(brown oxide) 처리를 수행한다. 그 다음 후속 공정에서 도통 구리 기둥층(1016)과 그 외부를 감싸는 패키지층의 결합력을 증가시킨다. 도통 구리 기둥층(1016)은 적어도 하나의 도통 구리 기둥을 포함할 수 있다. 도통 구리 기둥층(1016)은 치수가 상이한 도통 구리 기둥을 포함할 수 있다. 도통 구리 기둥층(1016)의 형상은 실제 필요에 따라 설정할 수 있다. 예를 들어 정사각형, 원형 등일 수 있으며 이는 구체적으로 한정되지 않는다. 바람직하게는, 도통 구리 기둥층(1016)의 상하 치수가 균일하여 임베디드 패키지 구조의 방열 및 안정적인 신호 전송에 더욱 유리하다.
임시 캐리어판 상에 중실의 도통 구리 기둥층을 미리 설치하여, 패키지층 상하표면의 회로를 도통시키는 데 사용한다. 이는 종래의 금속 프레임 임베디드 패키징 방법에서 도통 홀을 중실 도통 기둥으로 가공하기 어려운 문제를 해결하였다. 동시에 중실 도통 구리 기둥층의 우수한 전기 전도 성능을 이용하여, 패키지체의 기생 커패시턴스, 인덕턴스 및 손실을 줄이고 패키지체의 전기 성능을 향상시킨다.
이어서 동판(2011)을 준비한다. 동판(2011)의 상하표면에 각각 제2 포토레지스트층(2012) 및 제3 포토레지스트층(2013)을 도포한다. 제2 포토레지스트층(2012)을 노광 및 현상하여 제2 피쳐 패턴을 형성하며, 전체 판에 제3 포토레지스트층(2013)을 노광시킨다. (d) 단계는 도 2(d)에 도시된 바와 같다. 통상적으로, 코팅 또는 필름 부착의 방식을 통해 제2 포토레지스트층(2012) 및 제3 포토레지스트층(2013)을 도포할 수 있다. 제2 피쳐 패턴에 베이스 영역을 노출시킬 수 있다. 전체 판은 제3 포토레지스트층(2013)을 노광시켜 동판(2011)의 하표면을 전면 차폐시킬 수 있다. 후속적으로 서브트랙티브 구리 에칭 공정에서 과도하게 에칭되지 않도록 동판(2011)의 하표면을 보호할 수 있다.
그 후 제2 피쳐 패턴에서 서브트랙티브 구리 에칭하여 베이스(2014)의 꼭대기면(2014a)을 형성하며, 제2 포토레지스트층(2012) 및 제3 포토레지스트층(2013)을 제거한다. (e) 단계는 도 2(e)에 도시된 바와 같다. 통상적으로, 제2 피쳐 패턴이 노출된 영역에서 서브트랙티브 구리 에칭을 수행하여 베이스(2014)의 꼭대기면(2014a)을 획득할 수 있다. 또한 베이스와 지지 프레임의 높이차를 기반으로 서브트랙티브 구리 에칭량을 설정할 수 있다. 필름 제거의 방식을 통해 제2 포토레지스트층(2012) 및 제3 포토레지스트층(2013)을 제거할 수 있다.
이어서 동판(2011)의 상하표면에 각각 제4 포토레지스트층(2015) 및 제5 포토레지스트층(2016)을 도포한다. 전체 판에 제4 포토레지스트층(2015)을 노광하고, 제5 포토레지스트층(2016)을 노광 및 현상하여 제5 피쳐 패턴을 형성한다. (f) 단계는 도 2(f)에 도시된 바와 같다. 통상적으로, 코팅 또는 필름 부착의 방식을 통해 제4 포토레지스트층(2015) 및 제5 포토레지스트층(2016)을 도포할 수 있다. 전체 판은 제4 포토레지스트층(2015)을 노광하여 동판(2011)의 상표면을 전면 차폐시킬 수 있다. 후속 서브트랙티브 구리 에칭에서 과도하게 에칭되지 않도록 동판(2011)의 상표면을 보호할 수 있다. 제5 피쳐 패턴은 구리 보스 영역을 차폐시킬 수 있다.
그 후 제5 피쳐 패턴에 서브트랙티브 구리 에칭을 수행하여 구리 보스(2017)를 형성한다. 구리 보스(2017)는 베이스(2014)의 하표면 상에 위치한다. 제4 포토레지스트층(2015) 및 제5 포토레지스트층(2016)을 제거한다. 베이스(2014)의 양측에서 드릴링 및 밀링 가공을 수행하여 관통홀(2018) 및 지지 프레임(2019)을 형성함으로써 제1 기판을 획득한다. (g) 단계는 도 2(g)에 도시된 바와 같다. 통상적으로, 제5 피쳐 패턴에 노출된 영역에서 서브트랙티브 구리 에칭을 수행하여 구리 보스(2017)를 획득할 수 있다. 또한 구리 보스(2017)의 높이에 따라 서브트랙티브 구리 에칭량을 설정할 수 있다. 필름 제거의 방식을 통해 제4 포토레지스트층(2015) 및 제5 포토레지스트층(2016)을 제거할 수 있다.
서브트랙티브 구리 에칭을 수행하여 구리 보스(2017)를 형성하고 제4 포토레지스트층(2015) 및 제5 포토레지스트층(2016)을 제거한 후, 다시 베이스(2014)의 양면에 각각 제8 포토레지스트층 및 제9 포토레지스트층을 다시 도포할 수 있다. 또한 각각 피쳐 패턴을 제작한다. 피쳐 패턴에서 노출된 동판(2011)을 에칭하여 관통홀(2018) 및 지지 프레임(2019)을 형성한다.
이어서 베이스(2014) 상에 접착성 열전도성 재료(3011)를 도포한다. 소자(3012)의 후면을 접착성 열전도성 재료(3011) 상에 실장하여, 베이스(2014) 상에 소자(3012)를 실장한다. (h) 단계는 도 2(h)에 도시된 바와 같다. 통상적으로 접착성 열전도성 재료(3011)는 열전도성 접착제, 은 페이스트 중 적어도 하나로부터 선택할 수 있다. 코팅, 인쇄 또는 접착제 분사의 방식을 통해 접착성 열전도성 재료(3011)를 도포할 수 있다. 소자(3012)는 집적 회로의 드라이버 칩(IC driver), 전계 효과 트랜지스터(FET) 등과 같은 베어 칩이거나, 커패시터, 저항 또는 인덕터 등과 같은 수동 소자일 수도 있다. 또한 볼 그리드 어레이(BGA)/그리드 어레이(LGA) 등과 같은 1차 패키징을 거친 후의 단일 패키지체이거나 그 중 여러 소자의 조합일 수도 있다. 소자(3012)는 단면에 단자를 구비한 소자일 수 있으며, 양면에 모두 단자를 구비한 소자일 수도 있다. 예를 들어, 본 실시방식에서 후속적으로 소자(3012)가 단면 단자를 구비한 칩인 경우에 대해서만 설명하였다. 그러나 이는 단면 단자를 구비한 칩만 후속 작업을 수행할 수 있는 것으로 한정하지 않는다.
통상적으로, 소자(3012)의 후면을 접착성 열전도성 재료(3011) 상방에 실장한다. 접착성 열전도성 재료(3011)를 통해 소자(3012)의 후면을 베이스(2014)의 후면에 고정한다. 소자(3012) 정면은 위를 향한다. 실제 수요에 따라 복수의 소자를 설정할 수 있으며, 동시에 동일한 수량의 베이스를 설치하여 복수의 소자를 실장하는 데 사용한다. 소자(3012)를 제1 기판에 임베디드 패키징하며 패키지 부피가 축소되어 패키지체 소형화 발전 수요에 부합한다.
그 후 임시 캐리어판 및 제1 기판을 동시에 조립하여 몰드(401)에 고정한다. 도통 구리 기둥층(1016)은 관통홀(2018) 내에 위치한다. 도통 구리 기둥층(1016)의 하단면은 구리 보스(2017)의 단면과 가지런하다. 패키지층(301)을 도포하여 제1 기판, 소자(3012) 및 도통 구리 기둥층(1016)을 패키징한다. (i) 단계는 도 2(i)에 도시된 바와 같다. 통상적으로, 패키지층(301)은 에폭시 수지, 페놀 수지, 벤조시클로부텐 수지, 폴리에스테르이미드 수지 중 적어도 하나로부터 선택할 수 있다.
도통 구리 기둥층(1016)의 하단면은 구리 보스(2017)의 단면보다 높을 수도 있음에 유의한다. 구리 보스(2017)의 단면과 에칭 배리어층(1012) 사이에는 공극이 존재할 수 있다. 후속적인 패키징 과정에서 패키지층(301)은 해당 공극을 채울 수 있다.
이어서 몰드(401)를 제거하고, 제1 구리층(1011b) 및 제2 구리층(1011c)을 분리하며, 제2 구리층(1011c), 에칭 배리어층(1012) 및 제1 금속 시드층(1013)을 에칭한다. (j) 단계는 도 2(j)에 도시된 바와 같다. 통상적으로 패키지층(301)이 패키징 경화된 후 몰드(401)를 제거할 수 있다. 특정 용액을 통해 에칭 배리어층을 에칭할 수 있다. 예를 들어, 에칭 니켈 용액을 채택해 에칭 배리어층을 에칭할 수 있다.
그 후 패키지층(301)을 박형화하여 도통 구리 기둥층(1016)의 단부 및 구리 보스(2017)의 단면을 노출시킨다. (k) 단계는 도 2(k)에 도시된 바와 같다. 통상적으로 기판 연마 또는 플라즈마 에칭의 방식을 통해 패키지층(301)을 전체적으로 박형화하여 도통 구리 기둥층(1016)의 단부를 노출시킬 수 있다. 레이저 또는 드릴링의 방식을 통해 패키지층(301)을 부분적으로 박형화하여 도통 구리 기둥층(1016)의 단부를 노출시킬 수도 있다. 바람직하게는, 기판 연마 또는 플라즈마 에칭의 방식을 통해 패키지층(301)을 전체적으로 박형화한다.
이어서 소자(3012)의 단자 상방의 패키지층(301)을 부분적으로 박형화하여, 소자 단자 윈도우(3013)를 형성하고 소자(3012)의 단자를 노출시킨다. (l) 단계는 도 2(l)에 도시된 바와 같다. 통상적으로, 레이저, 드릴링 또는 플라즈마 에칭의 방식을 통해 소자(3012)의 단자 상방의 패키지층(301)을 부분적으로 박형화하여, 소자 단자 윈도우(3013)를 형성하고 소자(3012)의 단자를 노출시킨다.
그 후 패키지층(301)의 상하표면 상에 각각 제2 금속 시드층(3014) 및 제3 금속 시드층(3015)을 형성한다. (m) 단계는 도 2(m)에 도시된 바와 같다. 통상적으로, 화학 도금 또는 스퍼터링의 방식을 통해 패키지층(301)의 상하표면 상에 각각 제2 금속 시드층(3014) 및 제3 금속 시드층(3015)을 형성한다. 제2 금속 시드층(3014) 및 제3 금속 시드층(3015)은 각각 티타늄, 구리, 티타늄-텅스텐 합금 또는 이들의 조합을 포함할 수 있다. 바람직하게는, 티타늄 및 구리를 스퍼터링하여 각각 제2 금속 시드층(3014) 및 제3 금속 시드층(3015)을 제작한다.
이어서, 제2 금속 시드층(3014) 및 제3 금속 시드층(3015) 상에 각각 제6 포토레지스트층 및 제7 포토레지스트층을 도포한다. 노광 및 현상하여 제6 피쳐 패턴 및 제7 피쳐 패턴을 형성한다. 제6 피쳐 패턴 및 제7 피쳐 패턴에 각각 제1 회로층(3016) 및 제2 회로층을 전기 도금하여 형성하고, 제6 포토레지스트층 및 제7 포토레지스트층을 제거한다. 또한 노출된 제2 금속 시드층(3014)과 제3 금속 시드층(3015)을 에칭한다. (n) 단계는 도 2(n)에 도시된 바와 같다. 통상적으로, 제1 회로층(3016)과 소자(3012)의 단자는 연결된다. 제2 회로층은 제2 도통 회로(3017) 및 방열 회로(3018)를 포함한다. 제1 회로층(3016) 및 제2 도통 회로(3017)는 도통 구리 기둥층(1016)을 통해 도통 연결된다. 방열 회로(3018)는 구리 보스(2017) 및 베이스(2014)를 통해 소자(3012)의 후면과 연결하여 방열을 보조한다. 실제 수요에 따라 제1 회로층 및 제2 회로층의 두께를 설정할 수 있다. 통상적으로 제1 회로층의 두께는 제6 포토레지스트층의 두께보다 얇고, 제2 회로층의 두께는 제7 포토레지스트층의 두께보다 얇다. 코팅 또는 필름 부착의 방식을 통해 제6 포토레지스트층 및 제7 포토레지스트층을 도포할 수 있으며, 필름 제거의 방식을 통해 제6 포토레지스트층 및 제7 포토레지스트층을 제거할 수 있다.
제1 기판 및 외층에 제작된 방열 회로(3018)를 이용해 소자(3012)의 후면과 연결한다. 금속 재료의 우수한 방열 성능을 이용해, 패키지 구조의 방열 성능을 향상시킴으로써, 고주파, 고속, 고출력 제품의 높은 방열 수요를 충족시킨다.
본 실시방식은 양면판을 예로 들어 설명하였다. 그러나 실제 적용에서 실제 제품의 수요에 따라 계속해서 빌드업을 수행하여 다층 패키지 기판을 형성할 수 있다.
마지막으로 각각 제1 회로층(3016) 및 제2 회로층 상에 솔더 레지스트 재료를 도포하여 제1 솔더 레지스트층(402) 및 제2 솔더 레지스트층(403)을 형성한다. 또한 제1 솔더 레지스트층(402) 내에 노출된 금속을 표면 처리하여 제1 금속 표면 처리층(4021)을 형성한다. 제2 솔더 레지스트층(403) 내에 노출된 금속을 표면 처리하여 제2 금속 표면 처리층(4031)을 형성하여, 패키지 기판(100)을 획득한다. (o) 단계는 도 2(o)에 도시된 바와 같다. 통상적으로 코팅, 필름 부착 또는 인쇄의 방식을 통해 솔더 레지스트 재료를 도포하고, 노광 및 현상하여 솔더 레지스트층을 형성할 수 있다. 침지 금, 침지 은, 금 도금 또는 은 도금의 방식을 통해 노출된 금속을 표면 처리할 수 있다.
본 기술 분야의 당업자는 본 발명이 상기에서 구체적으로 예시되고 설명된 것으로 제한되지 않음을 이해할 수 있다. 또한 본 발명의 범위는 첨부된 청구범위에 의해 한정되며, 전술한 각 기술적 특징의 조합과 하위 조합 및 이들의 변형과 개선을 포함한다. 본 기술분야의 당업자는 전술한 설명을 읽은 후 이러한 조합, 변형 및 개선을 예측할 수 있다.
청구범위에서 용어 "포괄하는" 및 "포함하는", "함유하는" 등과 같은 변형은 나열된 구성요소가 포함되지만 일반적으로 다른 구성요소를 배제하지 않음을 의미한다.

Claims (21)

  1. 몰딩 성형 공정 기반의 패키지 기판의 제조 방법에 있어서,
    (a) 임시 캐리어판을 준비하고, 상기 임시 캐리어판의 적어도 일측 상에 도통 구리 기둥층을 제작하는 단계;
    (b) 제1 기판을 제조하고, 상기 제1 기판은 지지 프레임과 베이스 및 상기 베이스 상의 구리 보스를 포함하고, 상기 지지 프레임과 상기 베이스 사이에 관통홀이 형성되는 단계;
    (c) 상기 베이스 상에 소자를 실장하는 단계;
    (d) 상기 임시 캐리어판과 상기 제1 기판을 동시에 조립하여 몰드에 고정하고, 상기 도통 구리 기둥층이 상기 관통홀 내에 위치하고, 상기 도통 구리 기둥층의 하단면은 상기 구리 보스의 단면과 가지런하거나 상기 구리 보스의 단면보다 높고, 패키지층을 도포하여 상기 제1 기판, 상기 소자 및 상기 도통 구리 기둥층을 패키징하는 단계;
    (e) 상기 몰드를 제거하는 단계;
    (f) 상기 임시 캐리어판을 제거하는 단계;
    (g) 상기 패키지층을 박형화하여 상기 도통 구리 기둥층의 단부와 상기 구리 보스의 단면을 노출시키는 단계;
    (h) 소자 단자 윈도우를 형성하여 상기 소자의 단자를 노출시키는 단계; 및
    (i) 상기 패키지층의 상하표면 상에 각각 제1 회로층 및 제2 회로층을 형성하고, 상기 제2 회로층은 제2 도통 회로 및 방열 회로를 포함하고, 상기 제1 회로층 및 상기 제2 도통 회로는 상기 도통 구리 기둥층을 통해 도통되도록 연결되고, 상기 방열 회로는 상기 구리 보스 및 상기 베이스를 통해 상기 소자의 비활성 표면과 연결되고, 상기 제1 회로층은 상기 소자의 단자와 연결되는 단계를 포함하는 제조 방법.
  2. 제1항에 있어서,
    상기 임시 캐리어판은 적어도 일면에 이중층 동박이 코팅되어 있는 동박적층판을 포함하고, 여기에서 상기 동박적층판은 코어층, 상기 코어층의 표면 상의 제1 구리층 및 상기 제1 구리층 상의 제2 구리층을 포함하고, 여기에서 상기 제1 구리층 및 상기 제2 구리층은 물리적 압착에 의해 함께 부착되는 제조 방법.
  3. 제1항에 있어서,
    (a) 단계는,
    (a1) 상기 임시 캐리어판의 적어도 일측 상에 제1 금속 시드층을 형성하는 단계;
    (a2) 상기 제1 금속 시드층 상에 제1 포토레지스트층을 도포하고, 노광 및 현상하여 제1 피쳐 패턴을 형성하는 단계;
    (a3) 상기 제1 피쳐 패턴에 도통 구리 기둥층을 전기 도금하여 형성하는 단계; 및
    (a4) 상기 제1 포토레지스트층을 제거하는 단계를 포함하는 제조 방법.
  4. 제3항에 있어서,
    (a) 단계는,
    (a0) 상기 임시 캐리어판의 적어도 일측 상에 에칭 배리어층을 도포하는 단계를 더 포함하는 제조 방법.
  5. 제4항에 있어서,
    상기 에칭 배리어층은 니켈, 티타늄 또는 이들의 조합을 포함하는 제조 방법.
  6. 제1항에 있어서,
    (b) 단계는,
    (b1) 동판을 준비하는 단계;
    (b2) 상기 동판의 상하표면에 각각 제2 포토레지스트층 및 제3 포토레지스트층을 도포하고, 상기 제2 포토레지스트층을 노광 및 현상하여 제2 피쳐 패턴을 형성하고, 전체 판에 상기 제3 포토레지스트층을 노광하는 단계;
    (b3) 상기 제2 피쳐 패턴에 서브트랙티브 구리 에칭을 수행하여 상기 베이스의 꼭대기면을 형성하고, 상기 제2 포토레지스트층과 상기 제3 포토레지스트층을 제거하는 단계;
    (b4) 상기 동판의 상하표면에 각각 제4 포토레지스트층 및 제5 포토레지스트층을 도포하고, 전체 판에 상기 제4 포토레지스트층을 노광하며, 상기 제5 포토레지스트층을 노광 및 현상하여 제5 피쳐 패턴을 형성하는 단계;
    (b5) 상기 제5 피쳐 패턴에 서브트랙티브 구리 에칭을 수행하여 상기 구리 보스를 형성하고, 상기 구리 보스는 상기 베이스의 하표면 상에 위치하고, 상기 제4 포토레지스트층 및 제5 포토레지스트층을 제거하는 단계; 및
    (b6) 상기 베이스의 양측에 드릴링 및 밀링 가공을 수행하여 관통홀 및 지지 프레임을 형성하여 제1 기판을 획득하는 단계를 포함하는 제조 방법.
  7. 제1항에 있어서,
    (b) 단계는,
    (b1') 동판을 준비하는 단계;
    (b2') 상기 동판의 상하표면에 각각 제2 포토레지스트층 및 제3 포토레지스트층을 도포하고, 상기 제2 포토레지스트층을 노광 및 현상하여 제2 피쳐 패턴을 형성하고, 전체 판에 상기 제3 포토레지스트층을 노광하는 단계;
    (b3') 상기 제2 피쳐 패턴에 서브트랙티브 구리 에칭을 수행하여 상기 베이스의 꼭대기면을 형성하고, 상기 제2 포토레지스트층과 상기 제3 포토레지스트층을 제거하는 단계;
    (b4') 상기 동판의 상하표면에 각각 제4 포토레지스트층 및 제5 포토레지스트층을 도포하고, 전체 판에 상기 제4 포토레지스트층을 노광하며, 상기 제5 포토레지스트층을 노광 및 현상하여 제5 피쳐 패턴을 형성하는 단계;
    (b5') 상기 제5 피쳐 패턴에 서브트랙티브 구리 에칭을 수행하여 상기 구리 보스를 형성하고, 상기 구리 보스는 상기 베이스의 하표면 상에 위치하고, 상기 제4 포토레지스트층 및 제5 포토레지스트층을 제거하는 단계; 및
    (b6') 상기 베이스의 양측에 각각 제8 포토레지스트층 및 제9 포토레지스트층을 도포하고, 각각 노광 및 현상하여 제8 피쳐 패턴 및 제9 피쳐 패턴을 형성하고, 상기 제8 피쳐 패턴 및 제9 피쳐 패턴에 노출된 동판을 에칭하여 관통홀 및 지지 프레임을 형성하여, 제1 기판을 획득하는 단계를 포함하는 제조 방법.
  8. 제1항에 있어서,
    (c) 단계는 상기 베이스 상에 접착성 열전도성 재료를 도포하고, 상기 소자의 후면을 상기 접착성 열전도성 재료에 부착하여, 상기 베이스 상에 소자를 실장하는 단계를 포함하는 제조 방법.
  9. 제8항에 있어서,
    상기 접착성 열전도성 재료는 열전도성 접착제, 은 페이스트 중 적어도 하나로부터 선택되는 제조 방법.
  10. 제1항에 있어서,
    상기 패키지층은 에폭시 수지, 페놀 수지, 벤조시클로부텐 수지, 폴리에스테르이미드 수지 중 적어도 하나로부터 선택되는 제조 방법.
  11. 제2항에 있어서,
    (f) 단계는 상기 제1 구리층 및 상기 제2 구리층을 물리적으로 분리하고 상기 제2 구리층을 에칭하여, 상기 임시 캐리어판을 제거하는 단계를 포함하는 제조 방법.
  12. 제1항에 있어서,
    (g) 단계는 기판 연마 또는 플라즈마 에칭의 방식을 통해 상기 패키지층을 전체적으로 박형화하여 상기 도통 구리 기둥층의 단부 및 상기 구리 보스의 단면을 노출시키는 단계를 포함하는 제조 방법.
  13. 제1항에 있어서,
    (g) 단계는 레이저 또는 드릴링의 방식을 통해 상기 패키지층을 부분적으로 박형화하여 상기 도통 구리 기둥층의 단부 및 상기 구리 보스의 단면을 노출시키는 단계를 포함하는 제조 방법.
  14. 제1항에 있어서,
    (h) 단계는 레이저, 드릴링 또는 플라즈마 에칭의 방식을 통해 상기 소자의 단자 상방의 패키지층을 부분적으로 박형화하여, 소자 단자 윈도우를 형성하여 상기 소자의 단자를 노출시키는 단계를 포함하는 제조 방법.
  15. 제1항에 있어서,
    (i) 단계는,
    (i1) 상기 패키지층의 상하표면 상에 각각 제2 금속 시드층 및 제3 금속 시드층을 형성하는 단계;
    (i2) 상기 제2 금속 시드층 및 상기 제3 금속 시드층 상에 각각 제6 포토레지스트층 및 제7 포토레지스트층을 도포하고, 노광 및 현상하여 제6 피쳐 패턴 및 제7 피쳐 패턴을 형성하는 단계;
    (i3) 상기 제6 피쳐 패턴 및 상기 제7 피쳐 패턴에 각각 제1 회로층 및 제2 회로층을 전기 도금하여 형성하는 단계; 및
    (i4) 상기 제6 포토레지스트층과 상기 제7 포토레지스트층을 제거하고, 노출된 상기 제2 금속 시드층과 상기 제3 금속 시드층을 에칭하는 단계를 포함하는 제조 방법.
  16. 제1항에 있어서,
    (i) 단계 이후, 상기 제1 회로층 및 상기 제2 회로층 상에 각각 솔더 레지스트 재료를 도포하고, 노출된 금속에 표면 처리를 수행하여 금속 표면 처리층을 형성하는 (j) 단계를 더 포함하는 제조 방법.
  17. 몰딩 성형 공정 기반의 패키지 기판에 있어서,
    패키지층, 상기 패키지층 내에 위치한 지지 프레임, 베이스, 상기 베이스의 상표면에 위치한 소자, 상기 베이스의 하표면에 위치한 구리 보스 및 높이 방향을 따라 상기 패키지층을 관통하는 도통 구리 기둥층을 포함하고, 상기 패키지층 상하의 제1 회로층과 제2 회로층에서, 상기 제2 회로층은 제2 도통 회로 및 방열 회로를 포함하고, 상기 제1 회로층과 상기 제2 도통 회로는 상기 도통 구리 기둥층을 통해 도통되도록 연결되고, 상기 방열 회로는 상기 구리 보스 및 상기 베이스를 통해 상기 소자의 일측과 연결되고, 상기 제1 회로층은 상기 소자의 타측과 연결되는 몰딩 성형 공정 기반의 패키지 기판.
  18. 제17항에 있어서,
    상기 도통 구리 기둥층의 하단면과 상기 구리 보스의 단면은 상기 구리 보스의 단면과 가지런하거나 상기 구리 보스의 단면보다 높은 몰딩 성형 공정 기반의 패키지 기판.
  19. 제17항에 있어서,
    상기 도통 구리 기둥층의 단부는 상기 패키지층과 가지런하거나 상기 패키지층보다 높고, 상기 도통 구리 기둥층은 적어도 하나의 도통 구리 기둥을 포함하는 몰딩 성형 공정 기반의 패키지 기판.
  20. 제17항에 있어서,
    상기 방열 회로는 상기 구리 보스 및 상기 베이스를 통해 상기 소자의 후면과 연결되고, 상기 제1 회로층은 상기 소자의 단자와 연결되는 몰딩 성형 공정 기반의 패키지 기판.
  21. 제17항에 있어서,
    각각 상기 제1 회로층 및 상기 제2 회로층 상에 형성된 제1 솔더 레지스트층 및 제2 솔더 레지스트층을 더 포함하고, 상기 제1 솔더 레지스트층 내에는 제1 금속 표면 처리층이 설치되고, 상기 제2 솔더 레지스트층 내에는 제2 금속 표면 처리층이 설치되는 몰딩 성형 공정 기반의 패키지 기판.
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