KR101582547B1 - 반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법 - Google Patents

Abstract

반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법을 개시한다. 본 발명은 (a) 베이스 필름과, 상기 베이스 필름의 제 1 면에 형성되는 제 1 금속 호일과, 상기 베이스 필름의 제 2 면에 형성되는 제 2 금속 호일을 포함하는 코어재를 준비하는 단계;와, (b) 상기 베이스 필름의 제 1 면상에 제 1 회로 패턴층을 형성하고, 상기 베이스 필름의 제 2 면상에 제 2 회로 패턴층을 형성하는 단계;와,(c) 상기 베이스 필름을 에칭하는 것에 의하여 반도체 칩이 수용되는 캐비티를 형성하는 단계;와, (d) 상기 캐비티를 통하여 반도체 칩을 삽입하여 반도체 칩과 제 2 회로 패턴층을 전기적으로 연결시키는 단계;를 포함하는 것으로서, 베이스 필름을 에칭하는 것에 의하여 캐비티를 형성하고, 캐비티내에 반도체 칩을 실장함으로써, 코어재의 전체 두께를 최대한 얇게 할 수 있다.

임베딩, 코어재, 에칭, 캐비티, 반도체 칩 플립칩

Description

반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법{Semiconductor package for embedding semiconductor chip and the method for manufacturing the same}

본 발명은 반도체 칩을 내장하는 반도체 칩에 관한 것으로서, 보다 상세하게는 반도체 칩과 같은 소자를 코어재내에 형성된 캐비티에 삽입하여 회로 기판의 표면 실장 면적을 줄인 반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법에 관한 것이다.

통상적으로 반도체 칩을 회로 기판내로 임베딩(embedding)하는 기술은 반도체 패키지를 고밀도 실장하기 위한 기술로서, 회로기판을 다층 구조로 함과 동시에, 그 내부에 반도체 칩을 내장하는 기술로 잘 알려져 있다.

액티브 소자(active component)로서 반도체 칩을 임베딩한 회로 기판은 빠른 응답 속도를 구현, 전기적 성능의 향상으로 반도체 패키지의 제품군의 고성능 구현이 가능하다. 이는 고밀도 실장 구조를 가지는 회로 기판의 부품 집적도를 향상시키고, 보다 빠른 응답 속도 구현으로 고속 클럭 주파수 영역대를 가지는 전자 기기의 기판으로도 적용가능하다. 전자 기기의 멀티미디어화, 디지털 컨버어젼스화가 진행됨에 따라 대용량의 정보를 빠르게 처리하기 위해서 시스템내의 클럭 주파수는 날로 증가하고 있다.

종래의 반도체 칩을 임베딩하기 위해서는 회로 기판 역할을 하는 코어재에 캐비티(cavity)를 가공하게 된다. 종래의 반도체 칩을 삽입하는 공간을 제공하는 캐비티의 가공은 기계적 펀칭이나, 레이저 드릴을 통하여 이루어진다.

그런데, 종래의 캐비티의 가공 방식은 반도체 칩을 삽입하는 캐비티의 깊이를 조절하기 어렵다는 문제점이 있다. 게다가, 기계적 펀칭에 의한 캐비티의 가공 방식의 경우, 생산성은 높지만, 금형의 가공 비용이 상승하고, 반도체 패키지의 다품종에 대한 대응성이 낮다. 또한, 레이저 드릴에 의한 캐비티의 가공 방식의 경우, 소량 다품종에 대한 대응성은 높지만, 생산성은 매우 낮은 편이다.

한편, 종래의 캐비티의 가공 방식은 캐비티가 형성되는 회로 기판 역할을 하는 코어재의 두께를 얇게 하기 힘들며, 반도체 칩과 같은 액티브 소자의 경우에는 정렬 정밀도가 낮다. 따라서, 미세한 피치를 가지는 반도체 칩의 경우에는 재배선을 수행한 이후에 캐비티내에 삽입해야 하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 코어재내에 에칭에 의하여 캐비티를 형성하고, 캐비티에 반도체 칩과 같은 액티브 소자를 실장하는 것에 의하여 회로 기판의 표면 실장 면적을 줄이도록 구조와, 이에 따른 방법이 개선된 반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법을 제공하는 것을 주된 과제로 한다.

상기와 같은 과제를 달성하기 위하여 본 발명의 일 측면에 따른 반도체 칩을을 내장하는 반도체 패키지의 제조 방법은,

(a) 베이스 필름과, 상기 베이스 필름의 제 1 면에 형성되는 제 1 금속 호일과, 상기 베이스 필름의 제 2 면에 형성되는 제 2 금속 호일을 포함하는 코어재를 준비하는 단계;

(b) 상기 베이스 필름의 제 1 면상에 제 1 회로 패턴층을 형성하고, 상기 베이스 필름의 제 2 면상에 제 2 회로 패턴층을 형성하는 단계;

(c) 상기 베이스 필름을 에칭하는 것에 의하여 반도체 칩이 수용되는 캐비티를 형성하는 단계; 및

(d) 상기 캐비티를 통하여 반도체 칩을 삽입하여 반도체 칩과 제 2 회로 패턴층을 전기적으로 연결시키는 단계;를 포함한다.

또한, 상기 베이스 필름은 폴리이미드 필름을 포함한다.

게다가, (b) 단계에서는,

상기 코어재를 두께 방향으로 관통하여 비아 홀을 형성하는 단계;

상기 비아 홀을 통하여 제 1 도금층을 형성하는 단계;

상기 제 1 금속 호일상에 제 1 포토 레지스트를 코팅하고, 상기 제 2 금속 호일상에 제 2 포토 레지스트를 코팅하는 단계; 및

상기 제 1 포토 레지스트와, 제 2 포토 레지스트를 노광, 현상 및 에칭하는 것에 의하여 제 1 회로 패턴층과, 제 2 회로 패턴층을 각각 형성하는 단계;를 포함한다.

아울러, 상기 제 1 도금층을 형성하는 단계에서는,

상기 비아 홀을 통하여 무전해 도금층을 형성하는 단계; 및

상기 무전해 도금층상에 전해 도금층을 형성하는 것에 의하여 상기 비아 홀을 충진시켜서 상기 제 1 금속 호일과, 제 2 금속 호일을 서로 전기적으로 연결시키는 단계;를 포함한다

더욱이, (c) 단계에서는,

상기 제 1 회로 패턴층상에 제 1 마스크를 마스킹하는 단계;

상기 제 2 회로 패턴층상에 제 2 마스크를 마스킹하는 단계;

상기 베이스 필름의 제 1 면의 일부 영역은 외부로 노출시키고, 그 이외의 영역은 제 1 마스크와, 제 2 마스크에 의하여 커버하는 단계;

상기 베이스 필름의 제 1 면의 노출된 일부 영역을 통하여 에칭하는 것에 의하여 캐비티를 형성하는 단계; 및

상기 제 1 마스크와, 제 2 마스크를 스트리핑하는 단계;를 포함한다.

아울러, 상기 캐비티의 에칭 깊이는 베이스 필름의 제 2 면상에 패턴화된 제 2 회로 패턴층이 캐비티내로 노출되는 부분과 대응되는 것을 특징으로 한다.

또한, 상기 (d) 단계 이후에는,

상기 캐비티내에 실장된 반도체 칩 주변의 빈 공간을 몰딩재로 채우는 단계를 더 포함한다.

본 발명의 다른 측면에 따른 반도체 칩을 내장하는 반도체 패키지는,

베이스 필름과, 상기 베이스 필름상에 부착되며, 복수의 회로 패턴층이 형성된 금속 호일을 가지는 코어재; 및

상기 베이스 필름을 두께 방향으로 에칭하여 형성된 캐비티내에 실장되며, 상기 회로 패턴층과 전기적으로 연결된 반도체 칩;을 포함한다.

또한, 상기 회로 패턴층은 상기 베이스 필름의 제 1 면에 형성된 제 1 회로 패턴층과, 상기 베이스 필름의 제 1 면과 반대되는 제 2 면에 형성되며, 상기 반도체 칩과 연결된 제 2 회로 패턴층을 포함하며,

상기 제 1 회로 패턴층과, 제 2 회로 패턴층은 상기 베이스 필름을 두께 방향으로 관통하여 형성된 비아 홀을 통하여 충진된 제 1 도금층을 통하여 서로 연결된 것을 특징으로 한다.

게다가, 상기 캐비티는 상기 제 1 베이스 필름의 제 1 면으로부터 제 2 면을 향하여 소정 깊이 형성되며,

상기 캐비티의 깊이는 상기 베이스 필름의 제 2 면상에 패턴화된 제 2 회로 패턴층의 내표면이 캐비티내로 노출되는 부분과 대응된 것을 특징으로 한다.

이상의 설명에서와 같이, 본 발명의 반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법은 다음과 같은 효과를 얻을 수 있다.

첫째, 베이스 필름을 에칭하는 것에 의하여 캐비티를 형성하고, 캐비티내에 반도체 칩을 실장함으로써, 코어재의 전체 두께를 최대한 얇게 할 수 있다.

둘째, 코어재내에 캐비티를 형성시키고자 하는 영역만을 노출시켜서 코어재를 용해시키는 것에 캐비티를 형성가능함으로써, 반도체 패키지의 생산성이 높으며, 다품종에 대한 대응성이 우수한 패턴 형성에 유리하다.

셋째, 적층 공정 대신에 반도체 칩과 코어재간의 정렬이 우수한 플립 칩 본딩 방식으로 캐비티내에 반도체 칩을 실장가능하다.

넷째, 에칭에 의하여 가공된 캐비티내에 반도체 칩을 실장가능함으로써, 반도체 칩의 두께를 코어재 두께만큼 박막화가 가능하다.

이하, 바람직한 실시예를 첨부 도면에 의거하여 상세히 설명하고자 한다.

도 1a 내지 도 1s는 본 발명의 일 실시예에 따른 반도체 칩을 내장하는 반도체 패키지의 제조 방법을 각 제조 단계 이후별로 도시한 단면도이고, 도 2는 상기 반도체 칩을 내장하는 반도체 패키지의 제조 방법을 도시한 순서도이다.

도 1a를 참조하면, 코어재(101)가 마련된다. 상기 코어재(101)는 베이스 필름(102)과, 상기 베이스 필름(102)의 제 1 면에 형성되는 제 1 금속 호일(103)과, 제 1 면과 반대되는 베이스 필름(102)의 제 2 면에 형성되는 제 2 금속 호일(104)을 포함한다.

상기 베이스 필름(102)은 유연성을 가지는 고분자 소재, 예컨대, 폴리이미드 필름이 바람직하다. 상기 제 1 금속 호일(103)과, 제 2 금속 호일(104)은 도전성을 가지는 금속성 소재, 예컨대, 구리 호일이 바람직하다.(S 10)

상기 베이스 필름(102)의 양 면에 제 1 금속 호일(103)과, 제 2 금속 호일(104)이 부착된 다음에는 도 1b에 도시된 바와 같이, 비아 홀(105)을 형성시키게 된다. 상기 비아 홀(105)은 제 1 금속 호일(103)의 표면으로부터 상기 베이스 필름(102)과, 제 2 금속 호일(104)의 표면까지, 상기 코어재(101)를 두께 방향으로 관통시켜서 형성시키게 된다. 상기 비아 홀(105)은 반도체 패키지의 설계 사양에 따라 상기 제 1 금속 호일(103)과 제 2 금속 호일(104)을 서로 전기적으로 연결시킬 필요가 있는 영역에 형성시키며, 레이저 가공에 의하여 드릴링 작업을 통하여 형성시킨다.(S 20)

드릴링 가공에 의하여 비아 홀(105)이 형성된 다음에는 도 1c에 도시된 바와 같이, 상기 비아 홀(105) 내에 무전해 도금층(106)을 형성하게 된다. 이때, 무전해 도금층(106)의 원소재로는 상기 제 1 금속 호일(103)과, 제 2 금속 호일(104)과 동일한 소재가 바람직하며, 본 실시예에서는 구리 무전해 도금층을 형성하게 된다. 상기 무전해 도금층(106)은 상기 비아 홀(105)이 형성된 코어재(101)의 내주벽에만 선택적으로 형성시키거나, 본 실시예에서처럼 비아 홀(105)이 형성된 코어재(101)의 내주벽뿐만 아니라, 상기 제 1 금속 호일(103)의 표면과, 제 2 금속 호일(104)의 표면에 동시에 형성시킬 수 있는등 상기 비아 홀(105)이 형성된 코어재(101)의 내주벽에 무전해 도금층(106)이 형성되는 구조라면 어느 하나에 한정되는 것은 아니다.(S 30)

상기 비아 홀(105)이 형성된 코어재(101)의 내주벽에 무전해 도금층(106)이 형성된 다음에는 도 1d에 도시된 바와 같이 상기 비아 홀(105)을 통하여 전해 도금층(107)을 형성하게 된다. 이때 전해 도금층(107)은 구리 전해 도금층이다. 이에 따라, 상기 베이스 필름(102)의 제 1 면에 부착된 제1 금속 호일(103)과, 베이스 필름(102)의 제 2 면에 부착된 제 2 금속 호일(104)은 서로 전기적으로 연결된다.

대안으로는, 상기 제 1 금속 호일(103)과, 제 2 금속 호일(104)을 전기적으로 연결시키기는 방식으로는 본 실시예에서처럼 무전해 도금층과, 전해 도금층을 연속적으로 도금시키지 않고, 어느 하나의 도금층을 형성하는 것에 의해서도 가능하다 할 것이다.(S 40)

이어서, 도 1e에 도시된 바와 같이, 상기 베이스 필름(102)의 제 1 면에 부착된 제 1 금속 호일(103) 상에는 제1 포토 레지스트(108)를 도포하고, 상기 베이스 필름(102)의 제 2 면에 부착된 제 2 금속 호일(104) 상에는 제 2 포토 레지스트층(109)를 코팅하게 된다.(S 50)

다음으로, 도 1f에 도시된 바와 같이, 제 1 포토 레지스트(108) 및 제 2 포토 레지스트(109)의 코팅이 완료된 다음에는 상기 코어재(101)의 상하부에 소정의 패턴을 가지는 포토 마스크(미도시)를 정렬하여 노광하는 것에 의하여 추후 현상 공정시 제거될 부분(108a)(109a)과, 현상하여 제거되지 않을 부분(108b)(109b)을 형성하게 된다.(S 60)

제 1 포 레지스트(108) 및 제 2 포토 레지스트(109)의 노광이 완료된 다음에는 도 1g에 도시된 바와 같이, 제 1 포토 레지스트(108) 및 제 2 포토 레지스트(109)를 현상하는 것에 의하여 노광에 의하여 제거될 부분(108a)(109a)을 제거하게 된다. 이처럼, 제 1 포토 레지스트(108) 및 제 2 포토 레지스트(109)의 코팅, 노광 및 현상하는 것에 의하여 제 1 금속 호일(103)의 일부 영역(103a)과, 제 2 금속 호일(104)의 일부 영역(104a)이 외부로 노출된다.(S 70)

이렇게 제 1 금속 호일(103)의 일부 영역(103a)과, 제 2 금속 호일(104)의 일부 영역(104a)이 외부로 노출된 다음에는 도 1h에 도시된 바와 같이, 상기 제 노출된 제 1 금속 호일(103)의 영역(103a)과, 제 2 금속 호일(104)의 영역(104a)을 에칭하게 된다.

에칭 공정이 완료되면, 상기 제 1 금속 호일(103)의 일부 영역(103a)과, 제 2 금속 호일(104)의 일부 영역(104a)이 제거되어서, 상기 베이스 필름(102)의 제 1 면의 일부 영역(102a)과, 제 1 면과 반대되는 제 2 면의 일부 영역(102b)이 외부로 노출된다.(S 80)

다음으로, 도 1i에 도시된 바와 같이, 잔류하는 제 1 포토 레지스트(108)와, 제 2 포토 레지스트(109)를 스트리핑(stripping) 공정에 의하여 제거하게 된다. 이에 따라, 상기 베이스 필름(102)의 제 1 면상에는 제 1 회로 패턴층(110)이 형성되 고, 베이스 필름(102)의 제 2 면상에는 제 2 회로 패턴층(111)이 형성된다.

이때, 패턴화된 제 1 금속 호일(103)과, 패턴화된 제 2 금속 호일(104)은 비아 홀(105)을 채우고 있는 무전해 도금층(106)과, 상기 무전해 도금층(106)상에 형성된 전해 도금층(107)에 의하여 서로 전기적으로 연결됨은 물론이다.(S 90)

이처럼, 상기 제 1 회로 패턴층(110)과, 제 2 회로 패턴층(111)을 형성한 다음에는 전처리 공정을 거친 다음에 도 1j에 도시된 바와 같이 상기 제 1 회로 패턴층(110) 상에는 이를 매립하도록 제 3 포토 레지스트(112)를 코팅하고, 상기 제 2 회로 패턴층(111) 상에는 이를 매립하도록 제 4 포토 레지스트(113)를 코팅하게 된다. 상기 제 3 포토 레지스트(112) 및 제 4 포토 레지스트(113)를 다시 코팅하는 것은 추후 설명될 제 1 회로 패턴층(110)과, 제 2 회로 패턴층(111)상에 다중 도금층을 형성하기 위해서이다.(S 100)

상기 제 3 포토 레지스트(112) 및 제 4 포토 레지스트(113)의 코팅이 완료된 다음에는 도 1k에 도시된 바와 같이 상기 코어재(101)의 상부에 소정 패턴을 가지는 포토 마스크(114)를 정렬하여 노광하는 것에 의하여 추후 현상시 제거될 부분(112a)(113a)과, 현상시 제거되지 않을 부분(112b)(113b)을 형성하게 된다.(S 110)

제 3 포토 레지스트(112) 및 제 4 포토 레지스트(113)의 노광이 완료된 다음에는 도 1l에 도시된 바와 같이, 제 3 포토 레지스트(112) 및 제 4 포토 레지스트(113)를 현상하는 것에 의하여 제거될 부분(108a)(109a)를 제거하게 된다. 이처럼, 제 3 포토 레지스트(112) 및 제 4 포토 레지스트(113)의 인쇄, 노광 및 현상하 는 것에 의하여 제 1 회로 패턴층(110)의 다중 도금층이 형성될 영역(103b)과, 제 2 회로 패턴층(111)의 다중 도금층의 형성될 영역(104b)이 외부로 노출된다.(S 120)

이어서, 패턴화된 제 3 포토 레지스트(112) 및 제 4 포토 레지스트(113)를 자외선 경화시킨 다음(S 130)에, 도 1m에 도시된 바와 같이, 상기 제 1 회로 패턴층(110)의 다중 도금층이 형성될 영역(103b)에 제 1 다중 도금층(115)을 형성시키고, 상기 제 2 회로 패턴층(111)의 다중 도금층이 형성될 영역(104b)에 제 2 다중 도금층(116)을 형성시키게 된다.

이때, 제 1 다중 도금층(115)은 패턴화된 제 1 금속 호일(103)상에 형성된 니켈 도금층(115a)과, 상기 니켈 도금층(115a)상에 도금되는 금 도금층(115b)을 포함하며, 제 2 다중 도금층(116)도 패턴화된 제 2 금속 호일(104)상에 형성된 니켈 도금층(116a)과, 상기 니켈 도금층(116a)상에 도금되는 금 도금층(116b)을 포함하나, 다중 도금층의 구조라면 어느 하나에 한정되는 것은 아니다. 한편, 상기 패턴화된 제 1 금속 호일(103)과 니켈 도금층(115a) 사이나, 상기 패턴화된 제 1 금속 호일(104)과, 니켈 도금층(116a) 사이에 무전해 도금층(106)이 선택적으로 개재될 수 있음은 물론이다.(S 140)

다음으로, 도 1n에 도시된 바와 같이, 제 1 다중 도금층(115)이 형성된 제 3 포토 레지스트(112) 상에는 제 1 마스크(117)로 마스킹(masking)하고, 제 2 다중 도금층(116)이 형성된 제 4 포토 레지스트(113) 상에는 제 2 마스크(118)로 마스킹하게 된다. 이때, 제 1 마스크(117)와, 제 2 마스크(118)는 내알칼리성인 드라이 필름 레지스트(dry film resist, DFR)이 바람직하다. 이에 따라, 상기 베이스 필름(102)의 제 1 면의 일부 영역(102a)은 외부로 노출되고, 그 이외의 영역인 코어재(101)의 상하부는 제 1 마스크(117)와, 제 2 마스크(118)에 의하여 커버되어 있다.(S 150)

이어서, 도 1o에 도시된 바와 같이, 상기 베이스 필름(102)의 제 1 면의 일부 외부로 노출된 영역(102a)을 에칭하는 것에 의하여 캐비티(119)를 형성하게 된다. 에칭 공정시, 상기 베이스 필름(102)은 외부로 노출된 일부 영역(102a)의 표면으로부터 두께 방향으로 에칭이 진행되는 것에 의하여 베이스 필름(102) 내의 소정 공간의 캐비티(119)를 형성하게 된다.

이때, 상기 캐비티(119)의 에칭 깊이는 베이스 필름(102)의 제 2 면상에 패턴화된 제 2 금속 호일(104)의 내표면(104b)이 노출되는 부분까지 되도록 조절한다. 이에 따라, 캐비티(119) 내에는 상기 패턴화된 제 2 금속 호일(104)의 내표면(104b)이 노출되어 있다.

한편, 폴리이미드와 같은 고분자 필름으로 된 상기 베이스 필름(102)은 수산화나트륨(NaOH)와 같은 강염기성 수용액을 이용하여 용해시키는 것에 의하여 캐비티(119)의 형성이 가능하다.(S 160)

다음으로, 도 1p에 도시된 바와 같이, 상기 캐비티(119)내에 노출된 패턴화된 제 2 금속 호일(104)의 내표면(104b)상에는 주석 이멀젼층(120)을 형성하게 된다. 상기 주석 이멀젼층(120)의 형성으로 인하여 패턴화된 제 2 금속 호일(104)의 내표면(104b)과 추후 반도체 칩의 패드와의 접합이 원활하게 이루어진다. 상기 주 석 이멀젼층(120)이 형성된 다음에는 이를 소정 온도에서 경화시키게 된다.(S 170)

주석 이멀젼층(120)이 도금된 다음에는 도 1q에 도시된 바와 같이 제 1 다중 도금층(115)이 형성된 제 3 포토 레지스트(112)를 커버하는 제 1 마스크(117)와, 제 2 다중 도금층(116)이 형성된 제 4 포토 레지스트(113)를 커버하는 제 2 마스크(118)를 스트리핑하게 된다.(S 180)

이어서, 도 1r에 도시된 바와 같이, 상기 캐비티(119) 내에는 반도체 칩(121)을 플립칩(flip chip) 본딩하게 된다. 이에 따라, 상기 반도체 칩(121)의 하부면에 패턴화된 칩 패드(122)는 상기 캐비티(119)내에 노출된 패턴화된 제 2 금속 호일(104)의 내표면(104b)과 서로 전기적으로 연결된다. 이때, 상기 칩 패드(122)와, 패턴화된 제 2 금속 호일(104)의 내표면(104b) 사이에는 주석 이멀젼층(120)이 형성됨은 물론이다. 대안으로는, 이방성 도전필름(Anisotropic Conductive Film, ACF)을 이용하여 상기 반도체 칩(121)과, 패턴화된 제 2 금속 호일(104)의 내표면(104b)을 서로 전기적으로 연결시킬 수 있다.

이처럼, 상기 코어재(101)를 에칭에 의하여 두께 방향으로 형성된 캐비티(119)를 통하여 반도체 칩(121)이 삽입되어 그 위치를 설정하므로, 상기 반도체 칩(121)이 본딩되는 면과 반대되는 외부로 노출되는 면은 상기 제 1 다중 도금층(115)이 형성된 제 3 포토 레지스트(112)의 표면보다 돌출되지 않는 높이를 가진다.(S 190)

상기 패턴화된 제 2 금속 호일(104)의 내표면(104b)에 대하여 반도체 칩(121)을 플립칩 본딩한 다음에는 도 1s에 도시된 바와 같이, 상기 캐비티(119) 내에 실장된 반도체 칩(121) 주변의 빈 공간을 몰딩재(123)로 충진시키게 된다. 이때, 상기 몰딩재(123)로는 에폭시나, 아크릴을 이용하여 캐비티(119)의 빈 공간을 채우게 된다.(S 200)

상기 캐비티(119)의 충진이 완료된 다음에는 이를 경화시키는 것에 의하여 반도체 패키지를 완성하게 된다.(S 210)

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1a 내지 도 1s는 본 발명의 일 실시예에 따른 반도체 칩을 내장하는 반도체 패키지의 제조 방법을 순차적으로 도시한 것으로서,

도 1a는 본 발명의 일 실시예에 따른 코어재를 마련한 이후의 상태를 도시한 단면도,

도 1b는 도 1a의 코어재에 비아 홀을 형성한 이후의 상태를 도시한 단면도,

도 1c는 도 1b의 비아 홀을 포함하여 코어재상에 무전해 도금층을 형성한 이후의 상태를 도시한 단면도,

도 1d는 도 1c의 비아 홀내에 전해 도금층을 형성한 이후의 상태를 도시한 단면도,

도 1e는 도 1d의 제 1 및 제 2 금속 호일상에 제 1 및 제 2 포토 레지스트를 코팅한 이후의 상태를 도시한 단면도,

도 1f는 도 1e의 제 1 및 제 2 포토 레지스트를 노광한 이후의 상태를 도시한 단면도,

도 1g는 도 1f의 제 1 및 제 2 포토 레지스트를 현상한 이후의 상태를 도시한 단면도,

도 1h는 도 1g의 제 1 및 제 2 금속 호일을 에칭한 이후의 상태를 도시한 단면도,

도 1i는 도 1h의 제 1 및 제 2 포토 레지스트를 스트리핑한 이후의 상태를 도시한 단면도,

도 1j는 도 1i의 제 1 및 제 2 회로 패턴층상에 제 3 및 제 4 포토 레지스트를 코팅한 이후의 상태를 도시한 단면도,

도 1k는 도 1j의 제 3 및 제 4 포토 레지스트를 노광한 이후의 상태를 도시한 단면도,

도 1l는 도 1k의 제 3 및 제 4 포토 레지스트를 현상한 이후의 상태를 도시한 단면도,

도 1m는 도 1l의 제 1 및 제 2 회로 패턴층에 제 1 및 제 2 다중 도금층을 형성한 이후의 상태를 도시한 단면도,

도 1n는 도 1m의 제 3 및 제 4 포토 레지스트상에 제 1 및 제 2 마스크로 마스킹한 이후의 상태를 도시한 단면도,

도 1o는 도 1n의 베이스 필름에 캐비티를 형성한 이후의 상태를 도시한 단면도,

도 1p는 도 1o의 제 2 금속 호일의 내표면에 주석 이멀젼층을 형성한 이후의 상태를 도시한 단면도,

도 1q는 도 1p의 제 1 및 제 2 마스크를 스트리핑한 이후의 상태를 도시한 단면도,

도 1r는 도 1q의 캐비티에 반도체 칩을 실장한 이후의 상태를 도시한 단면도,

도 1s는 도 1r의 반도체 칩 주위에 몰딩재를 충진한 이후의 상태를 도시한 단면도,

도 2는 본 발명의 일 실시예에 따른 반도체 칩을 내장하는 반도체 패키지의 제조 방법을 순차적으로 도시한 순서도.

<도면의 주요 부호에 대한 간단한 설명>

1101...코어재 102...베이스 필름

103...제 1 금속 호일 104...제 2 금속 호일

105...비아 홀 106...무전해 도금층

107...전해 도금층 108...제 1 포토 레지스트

109...제 2 포토 레지스트 110...제 1 회로 패턴층

111...제 2 회로 패턴층 112...제 3 포토 레지스트

113...제 4 포토 레지스트 115...제 1 다중 도금층

116...제 2 다중 도금층 117...제 1 마스크

118...제 2 마스크 119...캐비티

120...주석 이멀젼층 121...반도체 칩

123...몰딩재

Claims (15)

1. (a) 베이스 필름과, 상기 베이스 필름의 제 1 면에 형성되는 제 1 금속 호일과, 상기 베이스 필름의 제 2 면에 형성되는 제 2 금속 호일을 포함하는 코어재를 준비하는 단계;

   (b) 상기 베이스 필름의 제 1 면상에 제 1 회로 패턴층을 형성하고, 상기 베이스 필름의 제 2 면상에 제 2 회로 패턴층을 형성하는 단계;

   (c) 상기 베이스 필름을 에칭하는 것에 의하여 반도체 칩이 수용되는 캐비티를 형성하는 단계; 및

   (d) 상기 캐비티를 통하여 반도체 칩을 삽입하여 반도체 칩과 제 2 회로 패턴층을 전기적으로 연결시키는 단계;를 포함하고,

   상기 (c) 단계는,

   상기 제 1 회로 패턴층상에 제 1 마스크를 마스킹하는 단계;

   상기 제 2 회로 패턴층상에 제 2 마스크를 마스킹하는 단계;

   상기 베이스 필름의 제 1 면의 노출된 일부 영역을 통하여 에칭하는 것에 의하여 캐비티를 형성하는 단계; 및

   상기 제 1 마스크와, 제 2 마스크를 스트리핑하는 단계;를 포함하며,

   상기 제 1 마스크를 마스킹하는 단계와 상기 제 2 마스크를 마스킹하는 단계에서, 상기 베이스 필름의 제 1 면의 일부 영역이 외부로 노출되고 그 이외의 영역은 상기 제 1 마스크와 상기 제 2 마스크에 의하여 커버되는 반도체 칩을 내장하는 반도체 패키지의 제조 방법.
2. 삭제
3. 제 1 항에 있어서,

   (b) 단계에서는,

   상기 코어재를 두께 방향으로 관통하여 비아 홀을 형성하는 단계;

   상기 비아 홀을 통하여 제 1 도금층을 형성하는 단계;

   상기 제 1 금속 호일상에 제 1 포토 레지스트를 코팅하고, 상기 제 2 금속 호일상에 제 2 포토 레지스트를 코팅하는 단계; 및

   상기 제 1 포토 레지스트와, 제 2 포토 레지스트를 노광, 현상 및 에칭하는 것에 의하여 제 1 회로 패턴층과, 제 2 회로 패턴층을 각각 형성하는 단계;를 포함하는 반도체 칩을 내장하는 반도체 패키지의 제조 방법.
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