KR20160023585A - 임베디드 반도체 디바이스 패키지를 위한 전기 상호접속 구조물 및 그 제조 방법 - Google Patents

임베디드 반도체 디바이스 패키지를 위한 전기 상호접속 구조물 및 그 제조 방법 Download PDF

Info

Publication number
KR20160023585A
KR20160023585A KR1020150117350A KR20150117350A KR20160023585A KR 20160023585 A KR20160023585 A KR 20160023585A KR 1020150117350 A KR1020150117350 A KR 1020150117350A KR 20150117350 A KR20150117350 A KR 20150117350A KR 20160023585 A KR20160023585 A KR 20160023585A
Authority
KR
South Korea
Prior art keywords
layer
metallized
die
thickness
dielectric layer
Prior art date
Application number
KR1020150117350A
Other languages
English (en)
Other versions
KR102392414B1 (ko
Inventor
폴 알란 맥콘넬리
아룬 비루팍샤 고우다
Original Assignee
제네럴 일렉트릭 컴퍼니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제네럴 일렉트릭 컴퍼니 filed Critical 제네럴 일렉트릭 컴퍼니
Publication of KR20160023585A publication Critical patent/KR20160023585A/ko
Application granted granted Critical
Publication of KR102392414B1 publication Critical patent/KR102392414B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83865—Microwave curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83874—Ultraviolet [UV] curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/8393—Reshaping
    • H01L2224/83931—Reshaping by chemical means, e.g. etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit

Abstract

전자 패키지는, 제1 복수의 비아들을 갖는 제1 유전체 기판 ― 제1 복수의 비아들은 제1 유전체 기판의 두께를 관통하여 형성됨 ― , 제1 유전체 기판의 상부면에 연결되는 금속화된 콘택 층, 제1 유전체 기판의 두께를 관통하여 형성되는 제1 다이 개구 내에 위치된 제1 다이를 포함한다. 금속화된 상호접속부들이 제1 유전체 기판의 하부면 상에 형성되며, 금속화된 콘택 층에 접촉하도록 제1 복수의 비아들을 관통하여 연장된다. 제2 유전체 기판은 제1 유전체 기판에 연결되고, 제2 유전체 기판의 두께를 관통하여 형성되는 제2 복수의 비아들을 갖는다. 금속화된 상호접속부들은 제1 복수의 금속화된 상호접속부들 및 제1 다이의 콘택 패드들에 접촉하도록 제2 복수의 비아들을 관통하여 연장된다. 제1 도전성 엘리먼트는 제1 다이를 금속화된 콘택 층에 전기적으로 연결한다.

Description

임베디드 반도체 디바이스 패키지를 위한 전기 상호접속 구조물 및 그 제조 방법{ELECTRICAL INTERCONNECT STRUCTURE FOR AN EMBEDDED SEMICONDUCTOR DEVICE PACKAGE AND METHOD OF MANUFACTURING THEREOF}
발명의 실시예들은 일반적으로 임베디드 반도체 디바이스 패키지들 또는 전자 패키지들에 관련되며, 더욱 상세하게는, 인쇄 회로 보드(PCB, printed circuit board)를 포함하는 종래 기술의 디바이스들에 비해 전자 패키지의 전체 두께를 최소화하면서, 다이 및 전자 패키지 내의 다른 전기 컴포넌트들에 대한 I/O 접속부들을 형성하는 기능성 웹 어셈블리(functional web assembly) 또는 전기 상호접속 구조물을 포함하는 반도체 디바이스 패키지에 관련된다.
반도체 디바이스 패키지들이 점점 더 작아지고 더 우수한 작동 성능을 산출해냄에 따라, 패키징 기술은 상응하여 납 포함 패키징으로부터 라미네이팅 기반 볼 그리드 어레이(BGA, ball grid array) 패키징으로, 칩 스케일 패키징(CSP, chip scale packaging)으로, 그 후 플립칩(flipchip) 패키지들로, 그리고 이제는 매립형(buried) 다이/임베디드 칩 빌드-업(build-up) 패키징으로 진화되었다. 반도체 칩 패키징 기술의 진보들은 더 나은 성능, 더 높은 수준의 소형화, 및 더 높은 신뢰성을 달성하기 위한 계속해서 증가하는 필요성에 의하여 발생한다. 새로운 패키징 기술은 큰 스케일 제조를 목적으로 배치(batch) 제조의 가능성을 추가로 제공해야 하고, 이에 의해 소형화 욕구를 처리하면서 스케일의 경제성을 허용한다.
현존하는 제조 기법들에 대한 도전과제는 상이한 타입들의 개별적으로 패키징된 반도체 다이들 또는 파워 디바이스들을 포함하는 전자 패키지들의 소형화이다. 개별적으로 패키징된 디바이스들은 대개 다층 인쇄 회로 보드(PCB) 상에 장착되며, 이는 전체 전자 패키지에 상당한 두께를 추가시킨다.
따라서, 전자 패키지의 전체 두께를 최소화하면서, 증가된 상호접속 카운트 및 밀도를 갖는 양면 I/O 시스템을 제공하는 임베디드 전자 패키지들을 제조하는 방법이 필요하다.
발명의 실시예들은 기능성 웹 어셈블리의 제조로 시작되는 임베디드 반도체 디바이스 패키지를 위한 빌드-업 프로세스를 제공함으로써 전술한 단점들을 극복하며, 이는 전자 패키지, 및 패키지 내의 컴포넌트들의 상부면 및 하부면에 I/O 접속부들에 대한 전기 라우팅 층들에 강성을 부가하는 이중 목적에 기여한다.
발명의 일 양상에 따라, 전자 패키지는, 제1 복수의 비아들을 갖는 제1 유전체 기판 ― 제1 복수의 비아들은 제1 유전체 기판의 두께를 관통하여 형성됨 ― , 제1 유전체 기판의 상부면에 연결되는 금속화된 콘택 층, 제1 유전체 기판의 두께를 관통하여 형성되는 제1 다이 개구 내에 위치된 제1 다이를 포함한다. 제1 복수의 금속화된 상호접속부들이 제1 유전체 기판의 하부면 상에 형성되며, 금속화된 콘택 층의 적어도 일부분에 접촉하도록 제1 복수의 비아들을 관통하여 연장된다. 제2 유전체 기판의 상부면은 제1 유전체 기판의 하부면에 연결되고, 제2 유전체 기판은 제2 유전체 기판의 두께를 관통하여 형성되는 제2 복수의 비아들을 갖는다. 제2 복수의 금속화된 상호접속부들은 제2 유전체 기판의 하부면 상에 형성되며, 제1 복수의 금속화된 상호접속부들 및 제1 다이의 콘택 패드들에 접촉하도록 제2 복수의 비아들을 관통하여 연장된다. 제1 도전성 엘리먼트는 제1 다이를 금속화된 콘택 층에 전기적으로 연결한다.
발명의 다른 양상에 따라, 전자 패키지를 제조하는 방법은, 제1 유전체 층을 제공하는 단계, 제1 유전체 층의 제1 표면 상에 금속화된 콘택 층을 형성하는 단계, 및 제1 유전체 층의 제1 표면에 대향되는 제2 표면 상에 제1 복수의 금속화된 비아들을 형성하는 단계를 포함한다. 제1 복수의 금속화된 비아들은 복수의 금속화된 콘택 층들의 적어도 일부분에 접촉하도록 제1 유전체 층의 두께를 관통하여 연장된다. 방법은, 제1 유전체 층의 두께를 관통하여 제1 전기 컴포넌트 개구를 형성하는 단계, 제2 유전체 층을 제1 유전체 층의 제2 표면에 연결하는 단계, 및 제1 전기 컴포넌트 개구 내에 제1 전기 컴포넌트를 위치결정시키는 단계를 더 포함한다. 제2 복수의 금속화된 비아들이 제2 유전체 층의 하부면 상에 형성되며, 제2 복수의 금속화된 비아들은 제1 전기 컴포넌트에 금속화된 콘택 층을 연결하도록 제2 유전체 층의 두께를 관통하여 연장된다. 뿐만 아니라, 방법은 제1 전기 컴포넌트와 금속화된 콘택 층 사이에 제1 도전성 엘리먼트를 연결하는 단계를 포함한다.
발명의 또 다른 양상에 따라, 전자 패키지는, 제1 유전체 층에 연결된 금속화된 콘택 층을 갖는 기능성 웹 어셈블리를 포함하며, 금속화된 콘택 층의 하부면은 제1 유전체 층의 상부면과 실질적으로 동일 평면 상에 있다. 기능성 웹 어셈블리는, 제1 유전체 층의 하부면 상에 배치되며, 금속화된 콘택 층과 전기적으로 연결되도록 제1 유전체 층 내에 형성된 비아들을 관통하여 연장되는 제1 복수의 금속 상호접속부들, 제1 유전체 층에 접착제로 연결되는 제2 유전체 층, 및 제2 유전체 층의 하부면 상에 배치되며, 제1 복수의 금속 상호접속부들의 적어도 일부분과 전기적으로 연결되도록 제2 유전체 층 내에 형성된 비아들을 관통하여 연장되는 제2 복수의 금속 상호접속부들을 더 포함한다. 제1 다이는 제1 유전체 층을 관통하여 형성된 제1 개구 내에 위치되고, 접착제 및 제1 복수의 금속 상호접속부들 중 적어도 하나의 금속 상호접속부에 연결되는 제1 표면을 갖는다. 제1 금속 브릿지는 제1 다이의 제1 표면과 대향되는 제2 표면 및 금속화된 콘택 층의 일부분을 전기적으로 연결한다.
이러한 그리고 다른 장점들 및 피쳐들이 첨부 도면들과 함께 제공되는 발명의 바람직한 실시예들에 대한 하기의 상세한 설명으로부터 더욱 용이하게 이해될 것이다.
도면들은 발명을 실행하기 위하여 현재 고려되는 실시예들을 예시한다.
도 1은 종래 기술의 집적 회로(IC, integrated circuit) 패키지의 개략적 측단면도이다.
도 2-17은 발명의 실시예에 따른 제조/빌드-업 프로세스의 다양한 스테이지들 동안의 기능성 웹 구조물을 포함하는 집적 회로(IC) 패키지의 개략적 측단면도들이다.
도 18은 발명의 실시예에 따른 도 2-17의 제조/빌드-업 프로세스의 옵션적 단계 동안의 기능성 웹 구조물을 포함하는 IC 패키지의 개략적 측단면도이다.
도 19 및 20은 도 2-16의 제조/빌드-업 프로세스에 따라 제조된 IC 패키지의 각각의 개략적 저면도 및 상면도이다.
도 21은 발명의 대안적 실시예에 따른 기능성 웹 구조물을 포함하는 IC 패키지의 개략적 측단면도이다.
도 22-27는 발명의 다른 실시예에 따른 제조/빌드-업 프로세스의 다양한 스테이지들 동안의 기능성 웹 구조물들을 포함하는 집적 회로(IC) 패키지의 개략적 측단면도이다.
본 발명의 실시예들은 임베디드 다이 모듈 또는 전자 패키지를 형성하는 방법을 제공한다. 전자 패키지는 임베디드 다이 패키지에 강성을 부가하고 전기 라우팅의 부가 층들을 제공하는 기능성 웹 어셈블리를 포함하도록 제조된다. 하기에서 상세히 설명되는 바와 같이, 기능성 웹 어셈블리의 실시예들은 양면들 상에 금속화된 전기 접속부들 또는 상호접속부들 및 그를 관통하여 위치된 금속화된 비아 상호접속부들을 갖는 유전체 층을 포함한다. 다이 개구들은 유전체 층에 관한 칩들 또는 전기 컴포넌트들의 배치를 허용하는 기능성 웹 어셈블리 내에 형성된다.
발명의 실시예들은 전자 패키지 내에 라우팅 층들을 형성하는 복수의 패터닝된 기능성 웹 층들 내에 임베딩된 하나 이상의 다이들(즉, 칩들)을 포함하는 전자 패키지의 빌드-업에 관한 것이다. 전자 패키지에 임베딩된 다이는 구체적으로 다이로서 도 2-27의 실시예들에서 하기에 참조되나, 다른 전기 컴포넌트들이 임베딩된 다이 모듈에서 다이에 대체될 수 있고, 따라서 단지 전자 패키지의 칩들/다이들의 임베딩만으로 제한되지 않는다. 즉, 하기에 설명된 전자 패키지 실시예들의 다이들/칩들의 사용은 또한 전자 패키지에 제공될 수 있는 레지스터들, 캐패시터들, 인덕터들, 필터들 또는 다른 유사한 디바이스들과 같은 다른 전기 컴포넌트들을 포괄하는 것으로 이해되어야 한다.
종래의 전자 패키지(10)의 일반적 구조가 도 1에 도시된다. IC 패키지(10)에 대한 표준 제조 프로세스는 통상적으로 대략 32 mils 내지 64 mils의 두께(14)를 갖는 다층 인쇄 회로 보드(PCB, printed circuit board)(12)로 시작된다. 다양한 이산 컴포넌트들(16, 18), 예를 들어 다이 패키지들 또는 패키징된 제어기들, 및 인덕터(22) 및 수동 컴포넌트(24)와 같은 다른 전기 컴포넌트들은 예를 들어, 볼 그리드 어레이(BGA, ball grid array) 형태의 솔더 볼들과 같은 금속화된 접속부들(28)을 사용하여 PCB(12)의 전기 콘택들(26)에 전기적으로 연결될 수 있다. 이산 컴포넌트들(16, 18) 각각은 그 활성 표면 상에 형성되는 콘택 패드들(21, 31)을 갖는 개별적 다이(20, 30)를 포함한다. 다이(20, 30)는 마운팅 플랫폼(29, 39) 상에 제공되고, 봉지재 또는 오버-몰딩 컴파운드(25, 35) 내에 넣어진다. 와이어본드들(27, 37)은 각각의 다이(20, 30)의 활성 표면들 사이에 직접 금속 접속부들을 형성하고, 금속화된 입력/출력(I/O, input/output)이 이산 컴포넌트들(16, 18)의 하부면 상에 제공되거나 그 하부면에 연결된다. 이산 컴포넌트(16)의 경우에, 와이어본드들(27)은 다이(20)의 콘택 패드들(21)과 이산 컴포넌트(16)의 하부면 상에 제공되는 I/O 패드들(23) 사이에 전기 접속부를 형성한다. 와이어본드(37)는 콘택 패드들(31)을 I/O 리드들(33)에 전기적으로 연결한다. 다이(30)가 다이오드라면, 예를 들어, 와이어본드(37)는 다이(30)의 제1 표면 상에 애노드에 연결될 수 있고, 다이의 제2 표면은 리드프레임에 납땜될 수 있다. I/O 패드들(23) 및 I/O 리드들(33)은 금속화된 접속부들(28)에 의하여 PCB(12)의 전기 콘택들(26)에 연결된다. 그러한 종래 기술의 IC 패키지들의 전체 두께(15)는 500 μm - 2000 μm의 범위 또는 그 이상일 수 있다.
이제 도 2-17을 참고하여, 발명의 실시예에 따라 전자 패키지(32)를 제조하기 위한 기법이 진술된다. 빌드-업 프로세스의 시각화의 용이성을 위하여 도 2-17 각각에 단일 전자 패키지 빌드-업 프로세스의 단면도가 도시되나, 본 기술분야의 당업자는 원하는 바에 따라 복수의 전자 패키지들이 패널 레벨에서 유사한 방식으로 제조될 수 있고, 그 후 개별적 전자 패키지 컴포넌트들로 싱귤레이팅(singulate)될 수 있다는 것을 인식할 것이다. 또한, 전자 패키지들 각각은 단일 다이 또는 복수의 다이/칩들/패시브(passive)들을 포함할 수 있다.
도 2에 도시된 바와 같이, 임베디드 다이 모듈(32)의 제조는 (팬텀(phantom) 화법으로 도시된) 선택적 프레임(36)에 연결되는 상부 유전체 층(34) 또는 절연 필름으로 시작된다. 일실시예에서, Ultem®, 폴리테트라플루오로에틸렌(PTFE), 또는 다른 폴리머 필름, 예컨대 액정 폴리머(LCP, liquid crystal polymer) 또는 폴리이미드 기판과 같은 다른 적절한 재료들이 또한 이용될 수 있으나, 상부 유전체 층(34)은 Kapton® 라미네이트 플렉스이다. 일 실시예에서, 상부 유전체 층(34)은 대략 10 μm - 50 μm의 두께를 갖는다. 금속 시드 층(38)(도 3)은 상부 유전체 층(34)의 상부면(40) 상에 형성되고, 예를 들어, 구리와 같은 금속 층(42)이 금속 시드 층(38)에 적용된다. 일 실시예에서, 금속 시드 층(38)은 티타늄-구리를 포함하고, 스퍼터 기법을 사용하여 형성되며, 금속 층(42)은 전해도금 프로세스를 사용하여 적용된다. 다른 실시예에서, 금속 층(42)은 시드 금속 없이 상부 유전체 층(34)의 상부면(40)에 직접 적용된다. 또 다른 실시예에서, 상부 유전체 층(34)은 프레임(36)에 부착되기 이전에 구리 클래드(copper clad)일 수 있으며, 여기서 구리는 전착(electrodeposite)되거나 라미네이팅될 수 있다. 금속 층(42)의 두께는 하기에 더욱 상세히 설명되는 바와 같이, 예를 들어, 다이 두께와 같은 설계 요건들에 따라 선택될 수 있다. 금속 층(42)은 예시적 실시예에서 대략 4 μm - 150 μm의 두께를 갖는다. 옵션적 티타늄 층(미도시)은 금속 층(42)의 상부면(44)에 적용될 수 있다.
도 4를 참고하면, 발명의 일 실시예에서, 금속 층(42)의 상부면(44)은 그 후 금속성 코팅 또는 납땜가능 코팅(46)으로 도금되며, 이는 그 후 제조 프로세스의 추후 단계에서 수동 컴포넌트들의 솔더 부착을 위해 솔더 패드들을 형성하도록 패터닝된다. 금속성 코팅(46)은 비제한적 일예로서, 솔더 접착을 용이하게 하고 솔더가 금속 층(42)의 전체 상부면(44)을 따라 유동하는 것을 방지하도록 돕는, 니켈-금과 같은 납땜가능 금속을 포함한다. 그러나, 금속성 코팅(46)은 대안적 실시예들에서 생략될 수 있는 것으로 고려되며, 여기서 수동 컴포넌트들은 설계에 포함되지 않거나, 금속성 코팅이 수동 컴포넌트들의 솔더 부착을 위해 요구되지 않거나, 또는 도전성 접착제와 같은 다른 방법들이 사용된다. 금속 층(42)은 그 후 패터닝된다. 금속성 코팅(46)을 포함하는 실시예들에서, 코팅(46)은 에치 마스크로서 사용될 수 있다. 다음으로, 금속 층(42) 및 금속 시드 층(38)은 상부 유전체 층(34)의 상부면(44) 상에 금속화된 콘택 층(48)을 형성하기 위하여 에칭된다. 대안적 실시예들에서, 세미-애디티브 도금(semi-additive plating) 프로세스가 금속화된 콘택 층(48)을 형성하기 위하여 사용될 수 있다.
도 5에 도시된 바와 같이, 금속화된 콘택 층(48)의 몇몇 부분들은 금속성 코팅(46)을 포함할 수 있으나, 다른 것들은 그렇지 않을 수 있다. 금속성 코팅(46)을 포함하는 금속화된 콘택 층(48)은 금속성 콘택 패드들(49)로서 기능하며, 전자 컴포넌트들은 솔더를 사용하여 금속성 콘택 패드들(49)에 부착될 수 있다. 금속성 코팅(46)을 포함하지 않는 금속화된 콘택 층(48)의 부분들은 도 19에 추가로 상세히 예시되는 바와 같이, 전자 패키지 내에 제공되는 다양한 컴포넌트들을 전기적으로 연결하기 위하여 전기 트레이스들(51)로서 기능한다. 따라서, 금속화된 콘택 층(48)은 금속성 콘택 패드들(49) 및 트레이스들(51)의 조합물을 갖도록 형성된다. 금속화된 콘택 층(48)의 트레이스들(51) 및 콘택 패드들(49)의 예시적 배열은 도 19에 추가로 상세히 예시된다.
도 6에 도시된 바와 같이, 복수의 비아들(50)이 패터닝된 구리 층(42)에 대응하는 위치들에 상부 유전체 층(34)을 관통하여 형성된다. 비아들(50)은 예를 들어, UV 레이저 드릴링 또는 에칭에 의하여 형성될 수 있다. 대안적으로, 비아들(50)은 플라즈마 에칭, 광-형성(photo-definition), CO2 및 엑시머와 같은 다른 레이저 기법들, 또는 다른 기계적 드릴링 프로세스들을 포함하는 다른 방법들에 의하여 형성될 수 있다는 것이 또한 인식된다. 일 실시예에서, 도 6에 도시된 바와 같이, 비아들(50)은 각진(angled) 측면 표면들을 갖도록 형성되며, 이는 추후의 충전(filling) 및 금속 성막을 용이하게 한다. 도 7에 도시된 바와 같이, 예를 들어, 구리와 같은 금속 층(52)이 그 후 유전체(34)의 하부면(54) 상에 형성된다. 일 실시예에서, 옵션적 티타늄-구리 시드 층(미도시)이 구리 층(52)의 성막 이전에 유전체(34)의 하부면(54) 위에 그리고 비아들(50)를 관통하여 스퍼터-도금된다. 금속 층(52)의 패터닝 이후, 금속 층(52) 및 티타늄-구리 시드 층(사용된다면)은 도 8에 도시된 바와 같이, 비아들(50)을 관통하여 연장되는 상부 유전체 층(34)의 하부면(54) 상에 금속 상호접속부들(56) 또는 금속화된 비아들의 상부 층을 형성하기 위하여 에칭된다. 대안적으로, 금속 상호접속부들(56)의 패턴은 세미-애디티브 도금 프로세스를 사용하여 생성될 수 있다. 따라서, 금속화된 비아들(56)의 상부 층은 상부 유전체 층(34)의 상부면(40) 상에 금속화된 콘택 층(48)과 상부 유전체 층(34)의 하부면(54)과 사이에 전기 접속부들을 형성한다.
다음으로, 도 9에 도시된 바와 같이, 하나 이상의 다이 개구들(58)이 상부 유전체 층(34)을 관통하여 형성된다. 다이 개구들(58)은 대응하는 다이보다 살짝 더 크도록 사이즈 설정된다. 비제한적 일 예에서, 다이 개구들(58)은 대응하는 다이보다 대략 10 μm 더 크도록 사이즈 설정된다. 일 실시예에서, 다이 개구들(58)은 레이저를 사용하여 형성되며, 이는 다이 개구들(58)의 측벽들(59)의 각도를 제어하는데 사용될 수 있다. 도 9는 다이 개구들(58)이 다이 개구들(58) 내로의 다이의 배치를 용이하게 하기 위하여 각진 측벽들(59)을 갖도록 형성되는 일 실시예를 예시한다. 대안적으로, 다이 개구들(58)은 직선 또는 수직 측벽들로 형성될 수 있다.
결과적인 제1 레벨 기능성 웹 어셈블리(60)는 상부 유전체 층(34)을 포함하며, 그 위에 금속화된 콘택 층(48) 및 금속화된 비아들(56)의 상부 층이 형성된다. 금속화된 콘택들(48) 및/또는 금속화된 비아들(56)의 상부 층의 두께는 설계 사양들에 기반하여 변경될 수 있는 것으로 고려된다. 예를 들어, 금속화된 콘택 층(48) 및 금속화된 비아들(56)의 상부 층 중 하나 또는 양자 모두는 고전류 애플리케이션을 다루기 위하여 증가된 두께를 가지고 설계될 수 있다.
기능성 웹 어셈블리(60)의 라우팅 능력들 및 상호접속부 밀도를 증가시키기 위하여, 기능성 웹 어셈블리(60)에 다이 컴포넌트들을 부착하기 이전에 제1 레벨 기능성 웹 어셈블리(60)에 추가의 금속 상호접속 층들이 부가될 수 있다. 예를 들어, 제조 프로세스의 다음 단계에서, 접착제 층(62)은 상부 유전체 층(34)의 하부면(54)에 그리고 금속화된 비아들(56)의 상부 층에 적용될 수 있다. 일 실시예에 따라, 접착제 층(62)은 먼저 도 10에 도시된 옵션적 오버사이즈 프레임(66)에 연결되는 하부 유전체 층(64) 위에 인가된다. 다양한 실시예들에 따라, 접착제 층(62)은 스핀 코팅 또는 슬롯 다이 코팅과 같은 코팅 기법을 사용하여 적용될 수 있거나, 비제한적 예들로서, 잉크젯 프린팅 타입 디바이스 기법의 형태로 프로그램가능한 디스펜싱 툴(dispensing tool)에 의하여 적용될 수 있다. 접착제 층(62)이 상부 유전체 층(34)에 적용된 이후, 라미네이션 기법이 상부 유전체 층(34)을 하부 유전체 층(64)에 연결하기 위하여 실행되었다.
도 11을 참고하여, 하나 이상의 다이(68, 70, 72)가 상부 유전체 층(34)에 형성된 다이 개구들(58) 내에 배치된다. 다이(68, 70, 72)는 도 11에 도시된 바와 같이 가변 두께이거나, 또는 대안적 실시예에서 동일한 두께일 수 있다. 비제한적 일 실시예에서, 대략 50 μm의 두께를 갖는 씨닝된 다이가 다이 개구들(58) 내에 배치될 수 있다. 다이(68, 70, 72)는, 콘택 패드들(80)을 포함하는 활성 표면(74, 76, 78)이 접착제 층(62) 안에 위치되도록 위치된다. 예시된 실시예에 미도시되나, 예를 들어, 레지스터, 캐패시터 또는 인덕터와 같은 수동 디바이스들은 다이(68, 70, 72)와 관련하여 상기 설명된 것과 유사한 방식으로 개별적 다이 개구(58)의 접착제 층(62) 안에 배치될 수 있는 것으로 고려된다.
다이(68, 70, 72)가 다이 개구들(58) 내에 위치됨에 따라, 접착제 층(62)의 일부분은 유전체 층(34)과 다이(68, 70, 72) 사이의 공간을 충전하기 위하여 다이(68, 70, 72)의 측면들 위로 이동한다. 접착제 층(62) 또는 다이(68, 70, 72) 중 하나에 의하여 충전되지 않은 채로 남겨지는 다이 개구(58)의 임의의 부분은 추후 프로세싱 단계에서 봉지재(132)로 채워질 수 있다. 다이(68, 70, 72)가 위치된 이후, 접착제 층(62)은 열 또는 방사선의 조합에 의해, 또는 열적으로 완전히 경화될 수 있다. 그러한 방사선은 UV 광 및/또는 마이크로파를 포함할 수 있다. 만약 어느 것이든 존재한다면 경화 동안에 접착제로부터의 휘발성 물질들의 제거를 촉진시키는데 부분적 진공 및/또는 대기압 이상의 압력이 사용될 수 있다. 다이 개구들(58)은 다이(68, 70, 72)보다 단지 약간 더 크도록(예를 들어, 대략 10 μm 더 크도록) 사이즈 설정되기 때문에, 다이(68, 70, 72)는 유전체 층(34) 내에 자기 정렬된다. 다이 개구들(58)은 또한 접착제 층(62)이 완전히 경화됨에 따라 다이(68, 70, 72)가 위치 밖으로 이동 또는 스위밍(swimming)하는 것을 방지하다.
다음으로, 오버사이즈 프레임(66)이 제거되고, 비아들(82)의 제2 층이 하부 유전체 층(64) 및 접착제 층(62)을 관통하여 형성된다. 도 12에 도시된 바와 같이, 비아들(82)의 제2 층은 금속화된 비아들(56) 및 다이(68, 70, 72) 상의 대응 위치들로 연장된다. 비아들(82)은 현재 요건들 및 다이 패드 사이즈에 따라 사이즈가 변화할 수 있다.
도 13에 도시된 바와 같이, 비아들(82)의 제2 층을 형성한 이후, 금속화 층(84)은 하부 유전체 층(64)의 하부면(86)을 코팅하고 비아들(82)의 제2 층을 관통하여 연장하도록 적용된다. 일 실시예에서, 티타늄-구리 시드 층과 같은 금속 코팅 층(미도시)은, 금속화 층(84)의 적용 이전에, 하부 유전체 층(64) 의 하부면(86)에 스퍼터 성막된다. 옵션적으로, 티타늄 층(미도시)은 금속화 층(84)의 하부면(88)에 적용될 수 있다. 프레임(36)은 그 후 제거될 수 있다.
이제 도 14를 참고하여, 예를 들어, 니켈-금과 같은 납땜가능한 금속 코팅(90)이 금속화 층(84)의 하부면(88)에 적용된다. 다음으로, 도 15에 도시된 바와 같이, 금속화 층(84)은 금속화된 비아들 또는 금속화된 상호접속부들(92)의 하부 층을 형성하기 위하여 패터닝되고 에칭된다. 금속화된 비아들(92)의 하부 층은 다이(68, 70, 72) 및 금속화된 비아들(56)의 상부 층으로의 전기적 접속부들을 포함한다. 대안적인 일 실시예에서, 금속화된 비아들(92)의 하부 층은 세미-애디티브 도금 기법을 사용하여 형성될 수 있다. 함께, 접착제 층(62), 금속화된 비아들(92)의 하부 층 및 납땜가능한 금속 코팅(90)은 제2 레벨 기능성 웹 어셈블리(94)를 형성한다.
제1 레벨 기능성 웹 어셈블리(60) 및 제2 레벨 기능성 웹 어셈블리(94)를 포함하는 기능성 웹 어셈블리(96)는 다이(68, 70, 72)를 갖는 또는 갖지 않는 사전 제작된 모듈로서 제조될 수 있다. 기능성 웹 어셈블리(96)가 다이(68, 70, 72) 없이 제조되는 실시예에서, 접착제 층(62)은 추가 처리 또는 이송을 위해 충분히 안정적인, 부분적으로 경화된 상태로(예를 들어, B-스테이지 재료로서) 제공될 수 있다. 이것은 추후 프로세싱 단계에서 다이(68, 70, 72)가 기능성 웹 어셈블리(96)에 후속하여 부착되도록 허용할 것이다. 일 실시예에서, 기능성 웹 어셈블리(96)는 대략 5 mils의 두께(98)를 갖는다.
발명의 실시예들에 따라, 금속화된 비아들 및 유전체의 부가적인 층들은 기능성 웹 어셈블리(96)의 추가적 빌드-업 단계들 동안에 제2 레벨 기능성 웹 어셈블리(94)를 넘어 부가되고, 적용되는 복수의 기능성 웹들의 부가 레벨들은 최종 패키지의 설계 고려사항들에 좌우되는 것으로 인식된다.
기능성 웹 어셈블리(96)의 레벨들의 적용 이후, 솔더 마스크(100)는 기능성 웹 어셈블리(96)의 가장 바깥쪽 하부면들(102)에 적용될 수 있다. 예시된 실시예에서, 도 16에 도시된 바와 같이, 솔더 마스크(100)는 유전체 층(64)의 하부면(86) 및 금속화된 비아들(92)의 하부 층의 부분들에 적용되고, 패터닝된다. 도 16에 미도시되나, 제2 솔더 마스크는 적용예에 의해 요구되는 바에 따라, 금속화된 콘택 층(48), 상부 유전체 층(34) 및 다이들(68, 70, 72)의 선택된 상향 표면들 상에 제2 솔더 마스크가 형성될 수 있는 것으로 고려된다. 솔더 마스크(100)의 적용에 뒤이어, 하부 솔더 층(104)이 도시된 바와 같이 형성될 수 있다. 하부 솔더 층(104)은 기능성 웹 어셈블리(96)의 하부면들(102)에 I/O 접속부들을 제공한다. 일 실시예에서, 하부 솔더 층(104)은 솔더 마스크(100)에 대한 솔더인 볼들로서 형성된다(예를 들어, 솔더 볼들은 볼 그리드 어레이(BGA)를 형성함). 그러나, 기능성 웹 어셈블리(96) 내의 전기 컴포넌트들과, 예를 들어, 마더보드 또는 인쇄 회로 보드(PCB)와 같은 외부 컴포넌트들(미도시) 사이에 전기 접속부들이 만들어질 수 있도록, 도금된 범프(plated bump)들, 필라 범프들, 금 스터드 범프들, 금속 충전 폴리머 범프들, 또는 와이어본드 접속부들/패드들과 같은 I/O 상호접속부들(84)의 다른 형태들이 부착될 수 있는 것으로 또한 고려된다.
도 17에 도시된 바와 같이, 솔더 층(106)은 금속화된 콘택 층(48)의 각각의 금속화된 콘택 패드들(49)에 수동 컴포넌트들 또는 다른 납땜가능 디바이스들(108, 110)을 연결하는데 사용된다. 예시된 실시예에서, 각각의 수동 컴포넌트(108, 110)는 금속화된 콘택 층(48)의 금속화된 콘택 패드들(49)의 쌍의 각각의 상부면들(112)에 연결된다. 임베디드 다이 모듈(32)의 결과적인 두께(129)는 적용예에 따라 그리고 모듈에 통합된 다이의 상대적 얇음 또는 두께에 따라 변화할 수 있다. 비제한적 일 예에서, 임베딩 다이 모듈(32)은 발명의 실시예들에 따라, 대략 175 μm - 270 μm의 두께(129)를 갖도록 제조될 수 있다.
금속 브릿지, 도전성 엘리먼트, 또는 쇼팅 바(114, 116, 118)는 각각의 다이(68, 70, 72)를 각각의 금속화된 콘택 패드(49)에 전기적으로 연결하는데 또한 사용된다. 일 실시예에서, 솔더(120)는 쇼팅 바들(114, 116, 118)을 다이(68, 70, 72)에 전기적으로 연결하는데 사용된다. 대안적으로, 예를 들어, 소결된 은과 같은, 원하는 전기적 및 열적 전도성 특성들을 갖는 다른 결합 재료가 솔더 대신에 사용될 수 있다. 다이(68) 및 다이(70)의 경우에 도시된 바와 같이, 쇼팅 바(114, 116)와 금속화된 콘택(48) 사이에 솔더(120)의 두께는 다이들(68, 70)의 상이한 두께(122, 124)를 고려하여 변경될 수 있다. 각각의 다이(68, 70, 72)에 대해 제공되는 것으로서 도 17에 쇼팅 바들(114, 116, 118)이 예시되나, 본 기술분야의 당업자는 쇼팅 바들이 다이들에 대해 생략되어, 단 하나의 활성 표면만을 가질 수 있다는 것을 인식할 것이다.
대안적으로, 쇼팅 바의 기하학적 구조는 상이한 다이 두께를 고려하도록 변경될 수 있다. 예를 들어, 쇼팅 바(118)는 도 17에 도시된 바와 같이 L자형 단면 기하학적 구조를 갖도록 제공되며, 쇼팅 바(118)의 제1 표면(126)는 솔더(118)를 통해 금속화된 콘택(48)과 접촉하고, 쇼팅 바(118)의 제2 표면(128)은 솔더(118)를 통해 다이(72)의 제2 활성 면(130)과 접촉한다. 쇼팅 바(118)는 일 실시예에서, L자형 단면을 갖도록 머시닝되거나, 또는 대안적 실시예들에서, 도전성 에폭시와 같은 접착제로 함께 결합된 직사각형 슬래브(slab)들의 쌍을 갖도록 구성될 수 있다.
옵션적으로, 도 18에 예시된 바와 같이, 다이(68, 70, 72) 및 수동 컴포넌트들(108, 110)는 봉지재(132)로 오버코팅될 수 있다. 봉지재(132)는 다이와 금속 컴포넌트들 사이에 아킹(arching)을 방지하기 위하여 또는 처리의 용이성 및 강성을 제공하기 위하여 예컨대 고전압 적용예에서 사용될 수 있다. (봉지재(132)를 갖는 또는 봉지재(132)를 갖지 않는) 결과적인 전자 패키지(32)는 그 후 세정되고, 검사되고, 원한다면 싱귤레이팅될 수 있다.
도 19 및 20은 쇼팅 바들(114, 116, 118), 솔더 마스크(100), 솔더 층(104), 봉지재(132)의 적용 이전의 그리고 도 2-15의 제조/빌드-업 프로세스에 따라 제조된 전자 패키지의 개별적 저면도 및 상면도를 예시한다. 도 19의 저면도 및 후면도에서, 다양한 다이(68, 70, 72), 수동 컴포넌트들(108, 110), 금속화된 콘택 층(48) 및 금속 상호접속부들(56)의 예시적 배열이 유전체 층(34) 상에 형성된다. 도 20의 상면도 및 전면도는 유전체 층(64)상에 형성된 금속화된 상호접속부들(92)의 대응하는 예시적 배열을 예시한다.
도 19에 도시된 바와 같이, 금속 콘택 층(48)은 다양한 전기 컴포넌트들을 전기적으로 연결하기 위하여 유전체 층(34) 맨 위에 라우팅 층을 생성하도록 패터닝된다. 예를 들어, 금속 콘택 층(48)의 부분(51a)은 수동 컴포넌트들(108a, 108b 및 108c) 사이에 전기 접속부를 형성한다. 금속 코팅(90)을 포함하는 금속 콘택 층(48)의 위치들은 콘택 위치들을 형성하며, 능동 및 수동 컴포넌트들이 솔더를 사용하여 그 콘택 위치들에 연결될 수 있다. 따라서, 금속 콘택 층(48)은 전기 컴포넌트들의 부착을 위해 납땜가능 콘택 층으로서 그리고 라우팅 층으로서 이중 기능부로서의 역할을 한다.
또한, 상기 설명된 제조 또는 빌드-업 기법과 연관되는 프로세스 또는 방법 단계들의 순서 및 시퀀스는 대안적인 실시예들에 따라 변화할 수 있다. 비제한적 일 실시예로서, 납땜가능한 금속 코팅(90)이 솔더 마스크(100)에 후속하여 적용될 수 있다.
금속화된 콘택 층(48) 및/또는 금속화된 비아들(56)의 상부층의 두께는 설계사양들에 기반하여 변화할 수 있는 것으로 고려된다. 예를 들어, 금속화된 콘택 층(48) 및 금속화된 비아들(56)의 상부 층은 고전류 적용예를 처리하기 위하여 증가된 두께로 설계될 수 있다. 이제 도 21을 참고하여, 기능성 웹 어 셈블리(134)는 발명의 다른 실시예에 따라 보여진다. 기능성 웹 어셈블리(134) 및 기능성 웹 어셈블리(96)(도 15)는 복수의 공통 컴포넌트들을 공유한다. 기능성 웹 어셈블리(134) 및 기능성 웹 어셈블리(96)에 대해 공통적인 엘리먼트들 및 컴포넌트들은 적절히 동일한 참조 번호들과 관련하여 논의될 것이다.
도시된 바와 같이, 기능성 웹 어셈블리(134)는 상부 유전체 층(136)을 포함하며, 상부 유전체 층(136)은 그 두께(138)를 관통하여 형성되는 다이 개구들(58)을 갖는다. 금속화된 콘택들(140)은 상부 유전체 층(136)의 상부면(142) 상에 금속화된 콘택 층(48)(도 5)과 유사한 방식으로 형성된다. 금속화된 비아들(144)의 상부 층은 상부 유전체 층(136)의 하부면(146) 상에 형성되고, 금속화된 비아들(56)(도 8)의 상부 층과 유사하게 상부 유전체 층(136)을 관통하여 형성된 비아들(148)을 통해 연장된다. 제2 기능성 웹 어셈블리(94)는 접착제 층(62)을 통해 상부 유전체 층(136)에 연결된다. 복수의 다이(150)는 기능성 웹 어셈블리(134)의 대응 다이 개구들(58)에 위치된다.
상부 유전체 층(136)의 두께(138)는 기능성 웹 어셈블리(96)의 상부 유전체 층(34)의 두께보다 더 두껍다. 일 실시예에서, 상부 유전체 층(136) 및 금속화된 비아들(144)의 상부 층의 결합된 두께(152)는 도 21에 도시된 바와 같이 다이(150)의 두께(154)와 실질적으로 동일하다. 대안적으로, 상부 유전체 층(136)은 다이(150)의 두께(154)와 대략 동일한 두께를 갖도록 제공될 수 있다.
상부 솔더 마스크(156) 및 하부 솔더 마스크(158)는 상부 및 하부 솔더 층들(164, 166)의 형성을 허용하기 위하여 기능성 웹 어셈블리(134)의 각각의 상부면 및 하부면(160, 160) 상에 형성된다. 도시된 바와 같이 결과적인 전자 패키지(168)는 전자 패키지(168)의 양면들로의 볼 그리드 어레이(BGA) 부착을 허용한다. 뿐만 아니라, 결과적인 전자 패키지(168)는 복수의 전자 패키지들 또는 모듈들의 적층을 허용하는 실질적으로 평면의 구조물을 갖는다. 도 21에 예시된 실시예에서, 금속화된 콘택들(140)은 기능성 웹 어셈블리(134)의 일부로서, 다이(150)의 배치 이전에 제조된다.
이제 도 22-27를 참고하여, 기능성 웹 어셈블리(172)를 포함하는 전자 패키지(170)를 제조하기 위한 기법이 발명의 대안적 실시예에 따라 설명된다. 도 22-27은 빌드-업 프로세스의 다양한 단계들 동안의 전자 패키지(170) 및/또는 기능성 웹 어셈블리(172)의 단면도들을 예시한다. 기능성 웹 어셈블리(172) 및 기능성 웹 어셈블리(96)(도 15)가 복수의 공통 컴포넌트들을 공유함에 따라, 이들 공통 컴포넌트들은 적절히 동일한 참조 번호들과 관련하여 논의될 것이다.
먼저 도 22를 참고하여, 상부 금속화 층(174)이 다양한 실시예들에 따라 시드 금속 층과 함께 또는 없이 상부 유전체 층(34)의 상부면(40) 상에 형성된다. 대안적으로, 상부 금속화 층(174)은 프레임(36)으로의 부착 이전에 상부 유전체 층(34)에 적용된 금속성 클래딩(cladding)으로서 제공될 수 있다. 도 23에 도시된 바와 같이, 이러한 층(174)은 그 후 복수의 금속성 상호접속부들(176)을 형성하기 위하여 패터닝되고 에칭된다. 도 6과 관련하여 설명된 바와 유사한 방식으로 비아들(50)을 형성한 이후에, 금속화된 비아들(56)의 상부 층이 도 7 및 도 8과 관련하여 설명된 것과 유사한 방식으로 상부 유전체 층(34)의 하부면(54) 상에 형성된다. 대안적 실시예에서, 비아들(50)은 금속으로 유전체 층(34)의 상부면 및 하부면을 도금하기 이전에 형성될 수 있다. 다이 개구들(58)은 그 후 상부 유전체 층(34)의 두께를 관통하여 형성된다. 결과적인 제1 레벨 기능성 웹 어셈블리(178)는 상부 유전체 층(34), 복수의 금속성 상호접속부들(176), 금속화된 비아들(56)의 상부 층 및 다이 개구들(58)을 포함한다.
하부 유전체 층(64)은 그 후 도 10과 관련하여 설명된 방식으로 접착제 층(62)을 사용하여 제1 레벨 기능성 웹 어셈블리(178)에 연결되고, 도 24에 도시된 바와 같이 하나 이상의 다이(180, 182, 184)가 다이 개구들(58) 내에 위치된다. 도시된 바와 같이, 상부 유전체 층(34)의 상부면(40) 및 다이(180, 182, 184)의 비활성 표면(190)이 실질적으로 동일 평면 상에 있도록, 다이(180, 182, 184)는 상부 유전체 층(34)의 두께(188)와 실질적으로 동일한 두께(186)를 갖는다.
도 25에 도시된 바와 같이, 금속화된 비아들 또는 금속화된 상호접속부들(92)의 제2 층이 그 후 하부 유전체 층(64) 및 접착제 층(62)을 관통하여 형성된다. 도시된 바와 같이, 솔더 마스크(100)는 그 후 하부 유전체 층(64)의 하부면(86) 및 금속화된 비아들(92)의 하부 층에 적용될 수 있다. 다음으로, 도 26에 도시된 바와 같이, 금속 콘택 층(192)이 상부 유전체 층(34)의 상부면(40) 상에 그리고 다이(180, 182, 184)의 비활성 표면(190)에 걸쳐 형성된다. 금속 콘택 층(192) 및 금속화된 상호접속부들(92)의 층이 개별 단계들로 형성되는 것으로 상기에서 설명되나, 2개 층들(92, 192) 모두는 대안적 실시예에서 동시에 성막될 수 있다.
도 27에 도시된 바와 같이, 금속 콘택 층(192)은 그 후 복수의 금속 콘택 상호접속부들(194)을 형성하기 위하여 패터닝되고, 에칭된다. 금속 콘택 상호접속부들(194)은 다이들(180, 182, 184)의 비활성 표면들과 금속화된 비아들(56)의 상부 층 사이에 전기 접속부들을 형성함으로써, 도 17의 쇼팅 바들(114, 116, 118)과 유사하게 기능한다.
상부 솔더 마스크(156)가 그 후 상부 유전체 층(34)의 상부면(40) 상에 형성될 수 있고, 복수의 금속 콘택 상호접속부들(194)의 부분들에 이어 상부 솔더 층(164) 및 하부 솔더 층(166)이 형성된다. 결과적인 전자 패키지(170)가 그 후 세정되고, 검사되고, 원한다면 싱귤레이팅될 수 있다.
따라서, 발명의 실시예들은 복수의 다이들 및 다른 전기 컴포넌트들로부터의 입력/출력을 허용하기 위하여 전자 패키지로 통합될 수 있는, 상호접속부 어셈블리(여기서는 기능성 웹 어셈블리로 지칭됨)를 포함한다.
바람직하게, 발명의 실시예들은 따라서 임베디드 다이들 및 다른 전기 컴포넌트들을 포함하는 전자 패키지를 제공한다. 전자 패키지 내에 제공되는 기능성 웹 어셈블리는 전자 패키지 내의 전자 컴포넌트들의 상부면과 하부면 사이에 원하는 전기 상호접속부들을 제공하도록 제조되고, 이에 의해 패키지 내의 벌키 다층 PCB에 대한 필요성을 제거한다. 기능성 웹 어셈블리 내에 전기 상호접속부들을 제공함으로써, 다층 PCB를 포함하는 전자 패키지에 비해 전자 패키지의 전체 체적은 대략 35%만큼 감소될 수 있는 한편, 전력 밀도는 대략 50%만큼 증가한다.
부가적으로, 전자 패키지의 전체 두께를 최소화하면서, 상이한 다이들 및 전기 컴포넌트들의 조합들 및 다양한 다이 치수들을 수용하기 위하여 기능성 웹 어셈블리 내의 다양한 재료 층들의 두께는 변경될 수 있다.
뿐만 아니라, 기능성 웹 어셈블리는 사전 제조되기 때문에, 상호접속부들은 전자 패키지 내로 통합되기 이전에 테스트될 수 있고, 이에 의해 최종 조립된 전자 패키지의 수율을 향상시킨다.
따라서, 발명의 일 실시예에 따라, 전자 패키지는, 제1 복수의 비아들을 갖는 제1 유전체 기판 ― 제1 복수의 비아들은 제1 유전체 기판의 두께를 관통하여 형성됨 ― , 제1 유전체 기판의 상부면에 연결되는 금속화된 콘택 층, 제1 유전체 기판의 두께를 관통하여 형성되는 제1 다이 개구 내에 위치된 제1 다이를 포함한다. 제1 복수의 금속화된 상호접속부들은 제1 유전체 기판의 하부면 상에 형성되며, 금속화된 콘택 층의 적어도 일부분에 접촉하도록 제1 복수의 비아들을 관통하여 연장된다. 제2 유전체 기판의 상부면은 제1 유전체 기판의 하부면에 연결되고, 제2 유전체 기판은 제2 유전체 기판의 두께를 관통하여 형성되는 제2 복수의 비아들을 갖는다. 제2 복수의 금속화된 상호접속부들은 제2 유전체 기판의 하부면 상에 형성되며, 제1 복수의 금속화된 상호접속부들 및 제1 다이의 콘택 패드들에 접촉하도록 제2 복수의 비아들을 관통하여 연장된다. 제1 도전성 엘리먼트는 제1 다이를 금속화된 콘택 층에 전기적으로 연결한다.
발명의 다른 실시예에 따라, 전자 패키지를 제조하는 방법은, 제1 유전체 층을 제공하는 단계, 제1 유전체 층의 제1 표면 상에 금속화된 콘택 층을 형성하는 단계, 및 제1 유전체 층의 제1 표면에 대향되는 제2 표면 상에 제1 복수의 금속화된 비아들을 형성하는 단계를 포함한다. 제1 복수의 금속화된 비아들은 복수의 금속화된 콘택 층들의 적어도 일부분에 접촉하도록 제1 유전체 층의 두께를 관통하여 연장된다. 방법은, 제1 유전체 층의 두께를 관통하여 제1 전기 컴포넌트 개구를 형성하는 단계, 제2 유전체 층을 제1 유전체 층의 제2 표면에 연결하는 단계, 및 제1 전기 컴포넌트 개구 내에 제1 전기 컴포넌트를 위치결정시키는 단계를 더 포함한다. 제2 복수의 금속화된 비아들이 제2 유전체 층의 하부면 상에 형성되며, 제2 복수의 금속화된 비아들은 제1 전기 컴포넌트에 금속화된 콘택 층을 연결하도록 제2 유전체 층의 두께를 관통하여 연장된다. 뿐만 아니라, 방법은 제1 전기 컴포넌트와 금속화된 콘택 층 사이에 제1 도전성 엘리먼트를 연결하는 단계를 포함한다.
발명의 또 다른 실시예에 따라, 전자 패키지는, 제1 유전체 층에 연결된 금속화된 콘택 층을 갖는 기능성 웹 어셈블리를 포함하며, 금속화된 콘택 층의 하부면은 제1 유전체 층의 상부면과 실질적으로 동일 평면 상에 있다. 기능성 웹 어셈블리는, 제1 유전체 층의 하부면 상에 배치되며, 금속화된 콘택 층과 전기적으로 연결되도록 제1 유전체 층 내에 형성된 비아들을 관통하여 연장되는 제1 복수의 금속 상호접속부들, 제1 유전체 층에 접착제로 연결되는 제2 유전체 층, 및 제2 유전체 층의 하부면 상에 배치되며, 제1 복수의 금속 상호접속부들의 적어도 일부분과 전기적으로 연결되도록 제2 유전체 층 내에 형성된 비아들을 관통하여 연장되는 제2 복수의 금속 상호접속부들을 더 포함한다. 제1 다이는 제1 유전체 층을 관통하여 형성된 제1 개구 내에 위치되고, 접착제 및 제1 복수의 금속 상호접속부들 중 적어도 하나의 금속 상호접속부에 연결되는 제1 표면을 갖는다. 제1 금속 브릿지는 제1 다이의 제1 표면과 대향되는 제2 표면 및 금속화된 콘택 층의 일부분을 전기적으로 연결한다.
발명은 단지 제한된 개수의 실시예들과 함께 상세히 설명되었으나, 발명은 그러한 개시된 실시예들로 제한되지 않는다는 것이 쉽게 이해되어야 한다. 그보다는, 발명은 이전에 설명되지 않았으나, 발명의 진의 및 범위에 상응하는 임의의 개수의 변형들, 변경들, 대체들 또는 등가적인 배열들을 포함하도록 수정될 수 있다. 부가적으로, 발명의 다양한 실시예들이 설명되었으나, 발명의 양상들은 설명된 실시예들 중 단지 일부만을 포함할 수 있다는 것이 이해될 것이다. 따라서, 발명은 전술한 설명에 의하여 제한되는 것으로 이해되지 않을 것이나, 첨부된 청구항들의 범위에 의해서만 제한된다.

Claims (23)

  1. 전자 패키지(electronics package)에 있어서,
    제1 복수의 비아들을 갖는 제1 유전체 기판 ― 상기 제1 복수의 비아들은 상기 제1 유전체 기판의 두께를 관통하여 형성됨 ― ;
    상기 제1 유전체 기판의 상부면에 연결되는 금속화된 콘택 층;
    상기 제1 유전체 기판의 두께를 관통하여 형성되는 제1 다이 개구 내에 위치된 제1 다이;
    상기 제1 유전체 기판의 하부면 상에 형성되며, 상기 금속화된 콘택 층의 적어도 일부분에 접촉하도록 상기 제1 복수의 비아들을 관통하여 연장되는 제1 복수의 금속화된 상호접속부들;
    상기 제1 유전체 기판의 하부면에 연결된 상부면을 갖는 제2 유전체 기판 ― 상기 제2 유전체 기판은 상기 제2 유전체 기판의 두께를 관통하여 형성되는 제2 복수의 비아들을 가짐 ― ;
    상기 제2 유전체 기판의 하부면 상에 형성되며, 상기 제1 복수의 금속화된 상호접속부들 및 상기 제1 다이의 콘택 패드들에 접촉하도록 상기 제2 복수의 비아들을 관통하여 연장되는 제2 복수의 금속화된 상호접속부들; 및
    상기 제1 다이를 상기 금속화된 콘택 층에 전기적으로 연결하는 제1 도전성 엘리먼트
    를 포함하는, 전자 패키지.
  2. 제1항에 있어서,
    상기 금속화된 콘택 층은 복수의 금속성 콘택 패드들 및 트레이스들을 포함하는 것인, 전자 패키지.
  3. 제2항에 있어서,
    상기 제1 도전성 엘리먼트는 상기 제1 다이를 상기 금속화된 콘택 층의 금속성 콘택 패드에 전기적으로 연결하는 것인, 전자 패키지.
  4. 제1항에 있어서,
    상기 제1 유전체 기판의 두께를 관통하여 형성된 제2 다이 개구 내에 위치되는 제2 다이; 및
    상기 제2 다이를 상기 금속화된 콘택 층에 전기적으로 연결하는 제2 도전성 엘리먼트
    를 더 포함하는, 전자 패키지.
  5. 제4항에 있어서,
    상기 제2 다이는 상기 제1 다이의 두께보다 두꺼운 두께를 갖는 것인, 전자 패키지.
  6. 제5항에 있어서,
    상기 제2 도전성 엘리먼트는 상기 금속화된 콘택 층에 연결된 제1 부분 및 상기 제2 다이에 연결된 제2 부분을 포함하며;
    상기 제1 부분은 상기 제2 부분의 두께보다 두꺼운 두께를 갖는 것인, 전자 패키지.
  7. 제4항에 있어서,
    상기 제2 다이는 상기 제1 다이의 두께와 실질적으로 동일한 두께를 갖는 것인, 전자 패키지.
  8. 제1항에 있어서,
    상기 제1 유전체 기판의 두께는 상기 제1 다이의 두께와 실질적으로 동일한 것인, 전자 패키지.
  9. 제1항에 있어서,
    상기 금속화된 콘택 층의 금속성 콘택 패드들의 쌍에 연결된 컴포넌트를 더 포함하는, 전자 패키지.
  10. 전자 패키지를 제조하는 방법에 있어서,
    제1 유전체 층을 제공하는 단계;
    상기 제1 유전체 층의 제1 표면 상에 금속화된 콘택 층을 형성하는 단계;
    상기 제1 유전체 층의 상기 제1 표면에 대향되는 상기 제1 유전체 층의 제2 표면 상에 제1 복수의 금속화된 비아들을 형성하는 단계 ― 상기 제1 복수의 금속화된 비아들은 상기 복수의 금속화된 콘택 층의 적어도 일부분에 접촉하도록 상기 제1 유전체 층의 두께를 관통하여 연장됨 ― ;
    상기 제1 유전체 층의 두께를 관통하여 제1 전기 컴포넌트 개구를 형성하는 단계;
    상기 제1 유전체 층의 상기 제2 표면에 제2 유전체 층을 연결하는 단계;
    상기 제1 전기 컴포넌트 개구 내에 제1 전기 컴포넌트를 위치결정시키는 단계;
    상기 제2 유전체 층의 하부면 상에 제2 복수의 금속화된 비아들을 형성하는 단계 ― 상기 제2 복수의 금속화된 비아들은 상기 제1 전기 컴포넌트에 상기 금속화된 콘택 층을 연결하도록 상기 제2 유전체 층의 두께를 관통하여 연장됨 ― ; 및
    상기 제1 전기 컴포넌트와 상기 금속화된 콘택 층 사이에 제1 도전성 엘리먼트를 연결하는 단계
    를 포함하는, 전자 패키지를 제조하는 방법.
  11. 제10항에 있어서,
    상기 금속화된 콘택 층의 금속성 콘택 패드에 상기 제1 전기 컴포넌트를 연결하는 단계를 더 포함하는, 전자 패키지를 제조하는 방법.
  12. 제10항에 있어서,
    상기 제1 유전체 층의 두께를 관통하여 제2 전기 컴포넌트 개구를 형성하는 단계;
    상기 제2 전기 컴포넌트 개구 내에 제2 전기 컴포넌트를 위치결정시키는 단계; 및
    상기 제2 전기 컴포넌트와 상기 금속화된 콘택 층 사이에 제2 도전성 엘리먼트를 연결하는 단계
    를 더 포함하는, 전자 패키지를 제조하는 방법.
  13. 제12항에 있어서,
    상기 제1 도전성 엘리먼트의 제1 표면을 상기 제1 전기 컴포넌트에 연결하는 단계; 및
    상기 제1 도전성 엘리먼트의 제2 표면을 제1 금속성 콘택 패드에 연결하는 단계
    를 더 포함하며, 상기 제1 도전성 엘리먼트의 제1 표면 및 제2 표면은 동일 평면 상에 있지 않은 것인, 전자 패키지를 제조하는 방법.
  14. 제12항에 있어서,
    제1 두께를 갖는 제1 솔더 층으로 상기 금속화된 콘택 층을 상기 제1 도전성 엘리먼트에 연결하는 단계; 및
    상기 제1 두께와는 상이한 제2 두께를 갖는 제2 솔더 층으로 상기 금속화된 콘택 층을 상기 제2 도전성 엘리먼트에 연결하는 단계
    를 더 포함하는, 전자 패키지를 제조하는 방법.
  15. 제10항에 있어서,
    봉지재(encapsulant)로 상기 제1 전기 컴포넌트 및 상기 금속화된 콘택 층을 캡슐화하는 단계를 더 포함하는, 전자 패키지를 제조하는 방법.
  16. 제10항에 있어서,
    상기 제1 복수의 금속화된 비아들의 두께보다 두꺼운 두께를 갖도록 상기 금속화된 콘택 층을 형성하는 단계를 더 포함하는, 전자 패키지를 제조하는 방법.
  17. 제10항에 있어서,
    상기 제1 전기 컴포넌트의 두께와 실질적으로 동일한 두께를 갖도록 상기 금속화된 콘택 층을 형성하는 단계를 더 포함하는, 전자 패키지를 제조하는 방법.
  18. 제10항에 있어서,
    상기 금속화된 콘택 층을 형성하는 단계는,
    상기 제1 유전체 층의 상부면 상에 구리 층을 성막(depositing)하는 단계;
    상기 구리 층 상에 복수의 솔더 패드들을 형성하는 단계; 및
    복수의 금속성 콘택 패드들 및 트레이스들을 형성하도록 상기 구리 층을 패터닝하고, 에칭하는 단계
    를 포함하는 것인, 전자 패키지를 제조하는 방법.
  19. 제10항에 있어서,
    상기 제1 유전체 층을 제1 프레임 상에 제공하는 단계;
    상기 제2 유전체 층을 제2 프레임 상에 제공하는 단계;
    상기 제2 유전체 층을 접착제로 스핀 코팅하는 단계; 및
    상기 접착제를 통해 상기 제2 유전체 층에 상기 제1 유전체 층을 연결하는 단계
    를 더 포함하는, 전자 패키지를 제조하는 방법.
  20. 전자 패키지에 있어서,
    제1 유전체 층에 연결된 금속화된 콘택 층, 상기 제1 유전체 층의 하부면 상에 배치되는 제1 복수의 금속 상호접속부들, 상기 제1 유전체 층에 접착제로 연결되는 제2 유전체 층, 및 상기 제2 유전체 층의 하부면 상에 배치되는 제2 복수의 금속 상호접속부들을 포함하는 기능성 웹 어셈블리(functional web assembly) ― 상기 금속화된 콘택 층의 하부면은 상기 제1 유전체 층의 상부면과 실질적으로 동일 평면 상에 있고, 상기 제1 복수의 금속 상호접속부들은 상기 금속화된 콘택 층과 전기적으로 연결되도록 상기 제1 유전체 층 내에 형성된 비아들을 관통하여 연장되며, 상기 제2 복수의 금속 상호접속부들은 상기 제1 복수의 금속 상호접속부들의 적어도 일부분과 전기적으로 연결되도록 상기 제2 유전체 층 내에 형성된 비아들을 관통하여 연장됨 ― ;
    상기 제1 유전체 층을 관통하여 형성된 제1 개구 내에 위치결정되고, 상기 접착제 및 상기 제1 복수의 금속 상호접속부들 중 적어도 하나의 금속 상호접속부에 연결되는 제1 표면을 갖는 제1 다이; 및
    상기 제1 다이의 상기 제1 표면과 대향되는 상기 제1 다이의 제2 표면 및 상기 금속화된 콘택 층의 제1 부분을 전기적으로 연결하는 제1 금속 브릿지
    를 포함하는, 전자 패키지.
  21. 제20항에 있어서,
    상기 금속화된 콘택 층의 금속성 콘택 패드들의 쌍에 연결되는 능동 컴포넌트 및 수동 컴포넌트 중 하나를 더 포함하는, 전자 패키지.
  22. 제20항에 있어서,
    상기 제1 유전체 층을 관통하여 형성된 제2 개구 내에 위치결정되는 제2 다이 ― 상기 제2 다이는 상기 제1 다이의 두께보다 두꺼운 두께를 가짐 ― ; 및
    상기 금속화된 콘택 층의 제2 부분을 상기 제2 다이에 전기적으로 연결하는 제2 금속 브릿지
    를 더 포함하며, 상기 제2 금속 브릿지는 L자형 단면을 포함하는 것인, 전자 패키지.
  23. 제20항에 있어서,
    상기 금속화된 콘택 층은 복수의 금속성 콘택 패드들을 포함하며,
    상기 복수의 금속성 콘택 패드들은,
    구리 층;
    상기 구리 층의 상부면의 적어도 일부분 상에 형성되는 납땜가능 코팅; 및
    상기 구리 층의 하부면 상에 형성되는 금속 시드 층
    을 갖는 것인, 전자 패키지.
KR1020150117350A 2014-08-21 2015-08-20 임베디드 반도체 디바이스 패키지를 위한 전기 상호접속 구조물 및 그 제조 방법 KR102392414B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/464,877 2014-08-21
US14/464,877 US9653438B2 (en) 2014-08-21 2014-08-21 Electrical interconnect structure for an embedded semiconductor device package and method of manufacturing thereof

Publications (2)

Publication Number Publication Date
KR20160023585A true KR20160023585A (ko) 2016-03-03
KR102392414B1 KR102392414B1 (ko) 2022-05-02

Family

ID=53886966

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150117350A KR102392414B1 (ko) 2014-08-21 2015-08-20 임베디드 반도체 디바이스 패키지를 위한 전기 상호접속 구조물 및 그 제조 방법

Country Status (6)

Country Link
US (3) US9653438B2 (ko)
EP (1) EP2988325B1 (ko)
JP (1) JP6687343B2 (ko)
KR (1) KR102392414B1 (ko)
CN (1) CN105390472B (ko)
TW (1) TWI664696B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102356809B1 (ko) * 2014-12-26 2022-01-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US10872832B2 (en) * 2015-12-16 2020-12-22 Intel Corporation Pre-molded active IC of passive components to miniaturize system in package
US10325855B2 (en) * 2016-03-18 2019-06-18 Qualcomm Incorporated Backside drill embedded die substrate
US9966361B1 (en) * 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10312194B2 (en) 2016-11-04 2019-06-04 General Electric Company Stacked electronics package and method of manufacturing thereof
US20180130731A1 (en) * 2016-11-04 2018-05-10 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US9966371B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10700035B2 (en) 2016-11-04 2020-06-30 General Electric Company Stacked electronics package and method of manufacturing thereof
US10497648B2 (en) 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same
WO2021171336A1 (ja) * 2020-02-25 2021-09-02 太陽誘電株式会社 半導体モジュールの製造方法
WO2021192172A1 (ja) * 2020-03-26 2021-09-30 太陽誘電株式会社 パワーモジュールおよびその製造方法
TWI731745B (zh) * 2020-07-15 2021-06-21 欣興電子股份有限公司 內埋式元件結構及其製造方法
US20230145565A1 (en) 2021-11-11 2023-05-11 Shinko Electric Industries Co., Ltd. Semiconductor device
JP2023071301A (ja) 2021-11-11 2023-05-23 新光電気工業株式会社 半導体装置
JP2023071300A (ja) 2021-11-11 2023-05-23 新光電気工業株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013243345A (ja) * 2012-03-27 2013-12-05 General Electric Co <Ge> 超薄埋設ダイモジュール及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701034A (en) 1994-05-03 1997-12-23 Amkor Electronics, Inc. Packaged semiconductor die including heat sink with locking feature
US6713859B1 (en) 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
US6489185B1 (en) 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
US20060135704A1 (en) * 2004-12-22 2006-06-22 Vallance Michael A Tack free compositions useful for electronic encapsulation
US8335084B2 (en) 2005-08-01 2012-12-18 Georgia Tech Research Corporation Embedded actives and discrete passives in a cavity within build-up layers
TWI328423B (en) * 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
US7863096B2 (en) 2008-07-17 2011-01-04 Fairchild Semiconductor Corporation Embedded die package and process flow using a pre-molded carrier
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US7977785B2 (en) 2009-03-05 2011-07-12 Freescale Semiconductor, Inc. Electronic device including dies, a dielectric layer, and a encapsulating layer
US8008125B2 (en) 2009-03-06 2011-08-30 General Electric Company System and method for stacked die embedded chip build-up
KR101077410B1 (ko) 2009-05-15 2011-10-26 삼성전기주식회사 방열부재를 구비한 전자부품 내장형 인쇄회로기판 및 그 제조방법
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8653670B2 (en) 2010-06-29 2014-02-18 General Electric Company Electrical interconnect for an integrated circuit package and method of making same
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US8866287B2 (en) 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
US8664656B1 (en) 2012-10-04 2014-03-04 Apple Inc. Devices and methods for embedding semiconductors in printed circuit boards

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013243345A (ja) * 2012-03-27 2013-12-05 General Electric Co <Ge> 超薄埋設ダイモジュール及びその製造方法

Also Published As

Publication number Publication date
EP2988325B1 (en) 2021-04-07
EP2988325A3 (en) 2016-04-27
JP2016046523A (ja) 2016-04-04
US20180082857A1 (en) 2018-03-22
EP2988325A2 (en) 2016-02-24
KR102392414B1 (ko) 2022-05-02
US20160056136A1 (en) 2016-02-25
TW201620074A (zh) 2016-06-01
TWI664696B (zh) 2019-07-01
US10141203B2 (en) 2018-11-27
US9653438B2 (en) 2017-05-16
US20170250093A1 (en) 2017-08-31
US9847236B2 (en) 2017-12-19
CN105390472A (zh) 2016-03-09
CN105390472B (zh) 2019-06-14
JP6687343B2 (ja) 2020-04-22

Similar Documents

Publication Publication Date Title
US10141203B2 (en) Electrical interconnect structure for an embedded electronics package
US10008470B2 (en) Embedded chip packages and methods for manufacturing an embedded chip package
KR102295990B1 (ko) 임베딩된 반도체 디바이스 패키지 및 그 제조 방법
KR102071522B1 (ko) 극박의 매설식 다이 모듈 및 그 제조 방법
EP2798675B1 (en) Method for a substrate core layer
US10790234B2 (en) Embedding known-good component in known-good cavity of known-good component carrier material with pre-formed electric connection structure
KR100851072B1 (ko) 전자 패키지 및 그 제조방법
US20130337648A1 (en) Method of making cavity substrate with built-in stiffener and cavity
JP5427305B1 (ja) 部品内蔵基板及びその製造方法並びに実装体
US7619317B2 (en) Carrier structure for semiconductor chip and method for manufacturing the same
KR102186148B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR20160032985A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
CN113013125A (zh) 嵌入有在侧向上位于堆叠体的导电结构之间的内插件的部件承载件
US20120247822A1 (en) Coreless layer laminated chip carrier having system in package structure
US6913814B2 (en) Lamination process and structure of high layout density substrate
EP3846598A1 (en) Arrangement with a central carrier and two opposing layer stacks, component carrier and manufacturing method
JP6315681B2 (ja) 部品内蔵基板及びその製造方法並びに実装体
US9826646B2 (en) Component built-in board and method of manufacturing the same, and mounting body
EP3840020A2 (en) Component carrier having a double dielectric layer and method of manufacturing the same
US20240096836A1 (en) Chip high-density interconnection package structure and manufacturing method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant