WO2021192172A1 - パワーモジュールおよびその製造方法 - Google Patents

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河野満治
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    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Definitions

  • the plurality of semiconductor elements each have a GaN FET
  • the electrode can include a source electrode, a drain electrode, and a gate electrode.
  • An opening 16 penetrating the insulating layer 10 and the adhesive 12 is provided, and a metal layer 14 is provided on the inner surface of the opening 16 and on the insulating layer 10.
  • the metal layer 14 comes into contact with the upper surface of the semiconductor element 20 through the opening 16.
  • One opening 16 is provided on the upper surface of the semiconductor element 20, and a metal layer 14 is provided for each semiconductor element 20.
  • the metal layer 14 uses, for example, copper as a main material.
  • the thickness of the metal layer 14 is, for example, 10 ⁇ m to several hundred ⁇ m, which is the thickness at which the opening 16 is embedded.
  • the metal layer 14 is thicker than the insulating layer 10.
  • the metal layer 14 may be thinner than the insulating layer 10.
  • the opening 16 exposes most of the upper surface of the semiconductor element 20.
  • FIG. 3 is a plan view of the upper surface of the substrate in the first embodiment.
  • the semiconductor element 20, the electronic components 30 and 32 are mounted on the substrate 24.
  • the electronic component 30 is a discrete passive component such as a chip capacitor, a chip inductor or a chip resistor.
  • the electronic component 32 has, for example, an integrated circuit formed on a silicon substrate, and is, for example, a bare chip or a package in which a bare chip is sealed and mounted.
  • the electronic component 32 includes a drive circuit for driving the transistor 29 of the semiconductor element 20.
  • the electrodes 21 and 23 of the semiconductor element 20 are aligned, and the semiconductor element 20 is arranged on the substrate 24.
  • a sealing portion 28 for sealing the substrate 24, the semiconductor element 20, and the heat radiating member 26 is formed.
  • a transfer molding method, an injection method or a compression method is used for the formation of the sealing portion 28.
  • the power module of the first embodiment shown in FIGS. 1 and 2 is manufactured.
  • the bonding layer 22 is not provided on the peripheral edge of the upper surface of the semiconductor element 20.
  • FIG. 12 is a plan view showing a method of manufacturing the power module according to Comparative Example 3.
  • the semiconductor element 20 is bonded to the lower surface of the metal layer 14 provided on the lower surface of the heat radiating member 26 via the bonding layer 36.

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Abstract

パワーモジュールは、絶縁層１０と、前記絶縁層１０上に接着剤１２を介し接着され、下面に電極２１を各々有する複数の半導体素子２０と、前記絶縁層１０上に設けられ、前記絶縁層１０および前記接着剤１２を貫通する開口１６を介し前記複数の半導体素子２０の上面に接続された金属層１４と、前記金属層１４上に接合され、前記複数の半導体素子２０に接続される放熱部材２６と、前記複数の半導体素子２０が搭載され、前記電極２１に接合された基板２４と、を備える。

Description

パワーモジュールおよびその製造方法
　本発明は、パワーモジュールおよびその製造方法に関し、例えば半導体素子を有するパワーモジュールおよびその製造方法に関する。
　絶縁層上に接着剤を介し半導体素子を接合し、接着剤および絶縁層を貫通する貫通孔を介し半導体素子に接続する金属層を設けるパワーモジュールが知られている（例えば特許文献１）。
特開２０１６－４６５２３号公報
　パワー半導体素子ではトランジスタが形成された表の面より裏面の熱抵抗が低い場合がある。このような場合、半導体素子の裏面に放熱部材を接合することで、半導体素子を効率的に冷却できる。しかし、放熱部材を複数の半導体素子の裏面に半田または導電ペースト等の接合層を用い接合すると、接合層が半導体素子間に入り込むことがある。半導体素子間の短絡を抑制するため半導体素子間距離を長くするとモジュールが大型化する。また、放熱部材と半導体素子との接合のときに半導体素子の位置にずれが生じ、位置精度が低下することがある。
　本発明は、上記課題に鑑みなされたものであり、半導体素子の位置精度向上および小型化を目的とする。
　本発明は、絶縁層と、前記絶縁層上に接着剤を介し接着され、下面に電極を各々有する複数の半導体素子と、前記絶縁層上に設けられ、前記絶縁層および前記接着剤を貫通する開口を介し前記複数の半導体素子の上面に接続された金属層と、前記金属層上に接合され、前記複数の半導体素子に接続される放熱部材と、前記複数の半導体素子が搭載され、前記電極に接合された基板と、を備えるパワーモジュールである。
　上記構成において、前記複数の半導体素子は各々トランジスタを有し、前記半導体素子の上面には前記トランジスタに電気的に接続される電極は設けられていない構成とすることができる。
　上記構成において、前記複数の半導体素子は各々ＧａＮＦＥＴを有し、前記電極は、ソース電極、ドレイン電極およびゲート電極を含む構成とすることができる。
　上記構成において、複数の前記金属層は前記複数の半導体素子にそれぞれ接合されている構成とすることができる。
　上記構成において、前記金属層は、前記開口内の前記半導体素子の上面に設けられたシード層と、前記シード層上に設けられためっき層を備える構成とすることができる。
　本発明は、下面に電極を各々有する複数の半導体素子を、絶縁層上に接着剤を介し接着する工程と、前記絶縁層上に、前記絶縁層を貫通する開口を介し前記複数の半導体素子の上面に接続された金属層を形成する工程と、前記金属層上に前記複数の半導体素子に接続される放熱部材を接合する工程と、前記金属層上に放熱部材を接合する工程の後、前記電極と基板が接合するように前記基板上に前記複数の半導体素子を搭載する工程と、を含むパワーモジュールの製造方法である。
　上記構成において、前記金属層を形成する工程は、前記開口内の前記半導体素子の上面にシード層を形成する工程と、前記シード層上にめっき層を形成する工程と、を含む構成とすることができる。
　本発明は、絶縁層上に接着剤が塗布された絶縁シートを用意し、前記絶縁層と前記接着剤を貫通する２つの開口から第１半導体素子および第２半導体素子の上面がそれぞれ露出するように、前記絶縁層上に前記接着剤を介し前記第１半導体素子および前記第２半導体素子の上面を接着する工程と、前記絶縁層上に、前記２つの開口を介し前記第１半導体素子および前記第２半導体素子の上面に接続される金属層を形成する工程と、前記金属層上に放熱部材を接合する工程の後、基板上に前記第１半導体素子および前記第２半導体素子を搭載する工程と、を含むパワーモジュールの製造方法である。
　本発明によれば、半導体素子の位置精度向上および小型化することができる。
図１は、実施例１に係るパワーモジュールの断面図である。 図２は、実施例１に係るパワーモジュールの平面図である。 図３は、実施例１における基板上面の平面図である。 図４は、実施例１が用いられる電力変換回路の回路図である。 図５（ａ）から図５（ｅ）は、実施例１に係るパワーモジュールの製造方法を示す断面図（その１）である。 図６（ａ）および図６（ｂ）は、実施例１に係るパワーモジュールの製造方法を示す断面図（その２）である。 図７（ａ）から図７（ｃ）は、実施例１に係るパワーモジュールの製造方法を示す平面図である。 図８（ａ）から図８（ｃ）は、比較例１に係るパワーモジュールの製造方法を示す断面図である。 図９（ａ）および図９（ｂ）は、比較例２に係るパワーモジュールの製造方法を示す断面図である。 図１０は、比較例２に係るパワーモジュールの製造方法を示す平面図である。 図１１（ａ）および図１１（ｂ）は、比較例３に係るパワーモジュールの製造方法を示す断面図である。 図１２は、比較例３に係るパワーモジュールの製造方法を示す平面図である。
　以下、図面を参照し本発明の実施例について説明する。
　図１は、実施例１に係るパワーモジュールの断面図である。図２は、実施例１に係るパワーモジュールの平面図である。図１は、図２のＡ－Ａ断面図に対応する。図２は、上視図であり金属層１４、開口１６、半導体素子２０を透視して示している。
　図１および図２に示すように、絶縁層１０の下面に接着剤１２が設けられている。絶縁層１０は、例えばポリイミド樹脂等の樹脂を主材料とする樹脂絶縁層であり、可撓性を有する。絶縁層１０は、エポキシ樹脂または高分子ポリマーでもよい。絶縁層１０の厚さは例えば１０μｍから１００μｍである。接着剤１２は例えばエポキシ樹脂接着剤等の樹脂接着剤である。接着剤１２の厚さは硬化後で例えば５μｍから１００μｍである。接着剤１２は例えば絶縁層１０より薄い。接着剤１２は耐熱性および低誘電特性に優れた樹脂材料が好ましい。接着剤１２は半導体素子２０と重なる領域およびその近傍にのみ選択的に設けられていてもよい。
　絶縁層１０の下面に接着剤１２を介し複数の半導体素子２０が接着されている。半導体素子２０の下面はトランジスタ２９が設けられた表面（表の面）である。トランジスタ２９は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）、バイポーラトランジスタまたはＦＥＴ（Field Effect Transistor）等のパワートランジスタである。トランジスタには、Ｓｉ、ＧａＮまたはＳｉＣ等の半導体材料が用いられる。半導体素子２０は、例えばベアチップまたはベアチップが封止実装されたパッケージである。ベアチップが実装されたパッケージは、ＷＬＰ（Wafer Level Package）またはＳＩＰ（Single Inline Package）等のパッケージである。実施例１では、半導体素子２０は横型トランジスタであるＧａＮＦＥＴのベアチップである。この場合、半導体素子２０の下面にも設けられた複数の電極２１は、ソース電極、ドレイン電極およびゲート電極である。トランジスタの種類によっては、電極２１は、エミッタ電極、コレクタ電極およびベース電極である。半導体素子２０の上面（裏面）にはトランジスタ２９に電気的に接続される電極は設けられていない。電極２１は例えば銅、銀、金またはアルミニウムを主材料とする。
　絶縁層１０および接着剤１２を貫通する開口１６が設けられ、開口１６の内面および絶縁層１０上に金属層１４が設けられている。金属層１４は、開口１６を介し半導体素子２０の上面に接触する。半導体素子２０の上面には各々１つの開口１６が設けられ、金属層１４は半導体素子２０毎に設けられている。金属層１４は例えば銅を主材料とする。金属層１４の厚さは例えば１０μｍから数１００μｍであり、開口１６が埋め込まれる厚さである。金属層１４は絶縁層１０より厚い。金属層１４は絶縁層１０より薄くてもよい。開口１６は半導体素子２０の上面のほとんどを露出する。
　金属層１４上に接合層２５を介し放熱部材２６が接合されている。複数の半導体素子２０に金属層１４を介し単一の放熱部材２６が接続されている。放熱部材２６は、例えば窒化アルミニウム板または酸化アルミニウム板等の絶縁板、または銅板またはアルミニウム板等の金属板である。放熱部材２６は、ＤＢＣ（Direct Bonded Cupper）またはＤＢＡ（Direct Bonded Aluminum）等の絶縁層を金属層で挟んだ放熱板でもよい。接合層２５は、半田等のろう材、銀ペースト等の導電性ペーストを焼結させた焼結金属層、または伝熱グリース等である。接合層２５の厚さは例えば数１０μｍであり、放熱部材２６の厚さは例えば１００μｍから数ｍｍである。
　基板２４上に電極２３が設けられている。基板２４は例えばガラスエポキシ樹脂等の樹脂層が積層された積層基板である。電極２３は、例えば銅、金、アルミニウムまたは銀を主材料とする。電極２３は半導体素子２０の電極２１と接合層２２を介し接合されている。接合層２２は例えば半田バンプ等の金属バンプである。これにより、基板２４上に複数の半導体素子２０が搭載される。単一の基板と半導体素子２０、放熱部材２６および基板２４を封止する封止部２８が設けられている。放熱部材２６の上面および基板２４の下面は封止部２８から露出する。封止部２８は例えばエポキシ樹脂等の樹脂を主材料とする。樹脂には無機フィラーが含まれていてもよい。封止部２８は設けられていなくてもよい。
　図３は、実施例１における基板上面の平面図である。図３に示すように、基板２４上には半導体素子２０、電子部品３０および３２が実装されている。電子部品３０は、例えばチップコンデンサ、チップインダクタまたはチップ抵抗等のディスクリート受動部品である。電子部品３２は、例えばシリコン基板に形成された集積回路を有し、例えばベアチップまたはベアチップが封止実装されたパッケージである。電子部品３２は半導体素子２０のトランジスタ２９を駆動する駆動回路を含む。
　実施例１が用いられる電力変換回路として降圧型ＤＣ（Direct Current）－ＤＣコンバータを説明する。図４は、実施例１が用いられる電力変換回路の回路図である。図４に示すように、入力端子Ｔｉｎとグランド端子Ｔｇｎｄとの間に入力コンデンサＣ１が接続されている。入力端子Ｔｉｎとグランド端子Ｔｇｎｄとの間に入力コンデンサＣ１を接続し、この入力コンデンサＣ１に並列にトランジスタＴｒ１およびＴｒ２が接続されている。これらのトランジスタＴｒ１およびＴｒ２は、直列に接続されている。トランジスタＴｒ１のソースＳ、ゲートＧおよびドレインＤは、それぞれ入力端子Ｔｉｎ、駆動回路３１およびノードＳＷに接続され、トランジスタＴｒ２のソースＳ、ゲートＧおよびドレインＤは、それぞれノードＳＷ、駆動回路３１およびグランド端子Ｔｇｎｄに接続されている。ノードＳＷと出力端子Ｔｏｕｔの間にコイルＬが接続されている。出力端子Ｔｏｕｔとグランド端子Ｔｇｎｄとの間に出力コンデンサＣ２が接続されている。また、出力端子Ｔｏｕｔとグランド端子Ｔｇｎｄとの間には、前述の出力コンデンサＣ２と並列に負荷Ｚが接続される。
　駆動回路３１はトランジスタＴｒ１およびＴｒ２のオンおよびオフを制御する。入力端子Ｔｉｎとグランド端子Ｔｇｎｄとの間に直流の入力電圧Ｖｉｎが印加される。出力電圧Ｖｏｕｔが所望の電圧より低くなると、駆動回路３１はトランジスタＴｒ１およびＴｒ２をそれぞれオンおよびオフとする。入力端子Ｔｉｎから出力端子Ｔｏｕｔに電流が流れ、出力コンデンサＣ２に電荷が蓄積される。また、コイルＬに磁界エネルギーが蓄積される。出力端子Ｔｏｕｔとグランド端子Ｔｇｎｄとの間に直流の出力電圧Ｖｏｕｔが出力される。
　出力電圧Ｖｏｕｔが目標の電圧より高くなると、駆動回路３１はトランジスタＴｒ１およびＴｒ２をそれぞれオフおよびオンとする。コイルＬの磁界エネルギーによりトランジスタＴｒ２に転流電流が流れ、出力電圧Ｖｏｕｔが維持される。出力電圧Ｖｏｕｔが所望の電圧より低くなると、駆動回路３１はトランジスタＴｒ１およびＴｒ２をそれぞれオンおよびオフとする。これにより、出力端子Ｔｏｕｔの電圧はほぼ一定の出力電圧Ｖｏｕｔとなる。
　半導体素子２０のトランジスタ２９はトランジスタＴｒ１およびＴｒ２であり、電子部品３２は駆動回路３１である。電子部品３０は、トランジスタＴｒ１およびＴｒ２のゲートＧと駆動回路３１との間に接続されたチップ抵抗、およびコンデンサＣ１およびＣ２である。コイルＬはパワーモジュールの外に設けられる。電力変換回路としては、降圧型ＤＣ－ＤＣコンバータ以外にも昇圧型ＤＣ－ＤＣコンバータ、ＡＣ（Alternating Current）－ＤＣコンバータまたはＤＣ－ＡＣコンバータでもよい。
［実施例１の製造方法］
　図５（ａ）から図６（ｂ）は、実施例１に係るパワーモジュールの製造方法を示す断面図である。図７（ａ）から図７（ｃ）は、実施例１に係るパワーモジュールの製造方法を示す平面図である。
　図５（ａ）および図７（ａ）に示すように、絶縁層１０の下面に接着剤１２を塗布する。接着剤１２の塗布には、例えばスピンコート法、スプレコート法、インクジェット法またはスクリーン印刷法を用いる。図５（ａ）では、接着剤１２は絶縁層１０下の全面に塗布されているが、接着剤１２は半導体素子２０と重なる領域およびその近傍に選択的に塗布されていてもよい。絶縁層１０および接着剤１２を貫通する開口１６を形成する。開口１６は、例えばレーザ光を照射することにより形成する。開口１６は半導体素子２０を絶縁層１０に接着した後に形成してもよい。また、予め絶縁層１０に接着剤１２が塗布された絶縁シートを用意し、レーザ光を照射して開口１６を形成してもよい。
　図５（ｂ）および図７（ｂ）に示すように、接着剤１２の下面に半導体素子２０を実装する。半導体素子２０の電極２１には半田等の接合層２２が形成されている。熱処理することにより、接着剤１２を硬化させ半導体素子２０と絶縁層１０とを接着させる。熱処理は例えば１００℃から３００℃の温度で実施する。このように絶縁層１０に半導体素子２０を接着することで、半導体素子２０の位置を決められるため、後述する図１２のように位置ずれを起こすことを抑制できる。また、後述する図８（ｃ）のように、接合層３６が半導体素子２０の側面に流れ出ることで短絡を生じさせない場所に、半導体素子２０を配置できる。
　図５（ｃ）に示すように、絶縁層１０の上面および開口１６から露出する半導体素子２０の上面にシード層１５ａを形成する。シード層１５ａは、例えばスパッタリング法または無電解めっき法を用い形成する。シード層１５ａは半導体素子２０側から例えばチタン層および銅層である。チタン層は密着層であり、銅層はめっき層と同じ金属元素を主成分とする金属層である。
　図５（ｄ）および図７（ｃ）に示すように、シード層１５ａの上面にめっき層１５ｂを電解めっき法で形成する。めっき層１５ｂは例えば銅層である。めっき層１５ｂはシード層１５ａより厚い。シード層１５ａとめっき層１５ｂにより金属層１４が形成される。以降シード層１５ａおよびめっき層１５ｂの図示を省略する。フォトリソグラフィー法およびエッチング法を用い、めっき層を所望の導電パターンに加工する。
　図５（ｅ）に示すように、下面に接合層２５が塗布された放熱部材２６を金属層１４の上面に配置する。熱処理することで、金属層１４と放熱部材２６とを接合層２５を介し接合する。接合層２５がろう材または導電性ペーストのとき、熱処理温度は例えば１００℃から３００℃である。
　図６（ａ）に示すように、半導体素子２０の電極２１と２３とを位置合わせ、基板２４上に半導体素子２０を配置する。
　図６（ｂ）に示すように、電極２３と接合層２２とを接触させる。その後、リフローすることで接合層２２の半田が溶融する。冷却することで電極２１と２３とが接合層２２を介し接合する。これにより、基板２４と半導体素子２０とは電気的に接続される。
　その後、基板２４、半導体素子２０および放熱部材２６を封止する封止部２８を形成する。封止部２８の形成には、例えばトランスファモールド法、インジェクション法またはコンプレッション法を用いる。これにより、図１および図２に示す実施例１のパワーモジュールが製造される。
　図４のような電力変換回路では、スイッチング素子として複数のトランジスタＴｒ１およびＴｒ２が用いられる。そこで、実施例１では、パワーモジュールには複数のトランジスタ２９を各々有する複数の半導体素子２０が実装される。ＧａＮＦＥＴのような横型トランジスタでは、半導体素子２０の表面（図１では下面）に電極２１が設けられ、裏面（図１では上面）には電極は設けられていない。しかし、表面より裏面の熱抵抗が低い場合が多い。例えばＧａＮＦＥＴの一例では、表面および裏面の熱抵抗はそれぞれ約０．５℃／Ｗおよび約４℃／Ｗである。このように、表面より裏面の熱抵抗が低い理由は、例えばＧａＮＦＥＴでは裏面にはサファイア基板が設けられているのに対し、表面は配線用の樹脂絶縁層が設けられているためである。ＧａＮＦＥＴ以外のトランジスタにおいても横型トランジスタでは同様である。
　そこで、半導体素子２０の上面に金属層１４を介し放熱部材２６を接続する。これにより、トランジスタ２９において発生した熱は半導体素子２０の裏面から放熱部材２６に放出される。トランジスタＴｒ１およびＴｒ２に対応し、複数の半導体素子２０を実装する場合、半導体素子２０に各々放熱部材２６を設けると、パワーモジュールの大型化または製造工程が増加する。そこで、複数の半導体素子２０に対し単一の放熱部材２６を設ける。また、複数の半導体素子２０を電気的に接続するため、複数の半導体素子２０を単一の基板２４に搭載する。
［比較例１］
　単一の基板２４上に搭載される複数の半導体素子２０上に単一の放熱部材２６を設ける課題について比較例１から３を用い説明する。図８（ａ）から図８（ｃ）は、比較例１に係るパワーモジュールの製造方法を示す断面図である。
　図８（ａ）に示すように、基板２４の電極２３と半導体素子２０の電極２１とを接合層２２を用い接合させる。これにより、基板２４上に半導体素子２０が搭載される。
　図８（ｂ）のように、半導体素子２０の上面に接合層３６を形成する。接合層３６は例えばろう材または導電性ペーストである。接合層３６は半導体素子２０の上面のほぼ全体に形成される。
　図８（ｃ）に示すように、下面に金属層１４が形成された放熱部材２６を接合層３６に配置する。接合層３６がろう材の場合、金属層１４と接合層３６を接合させるため熱処理し接合層３６を溶融させる。このとき、接合層３６が半導体素子２０の側面に流れ出る。接合層３６が導電性ペーストの場合、金属層１４と半導体素子２０を近づく方向に押圧すると、接合層３６が半導体素子２０の側面に流れ出る。半導体素子２０の側面の接合層３６により半導体素子２０同士が短絡する危険性がある。複数の半導体素子２０の間隔を広くすると半導体素子２０同士の短絡は抑制できるが、無駄なスペースを必要とするため、パワーモジュールが大型化する。また、トランジスタＴｒ１とＴｒ２との間の抵抗またはインダクタンスが大きくなり電力変換回路の変換効率が低下する。
［比較例２］
　比較例１のように接合層３６が半導体素子２０の側面に流れ出ることを抑制する比較例２を説明する。図９（ａ）および図９（ｂ）は、比較例２に係るパワーモジュールの製造方法を示す断面図である。図１０は、比較例２に係るパワーモジュールの製造方法を示す平面図である。
　図９（ａ）および図１０に示すように、基板２４の上面に接合層２２を形成するときに、接合層２２を半導体素子２０の上面の周縁には設けないようにする。
　図９（ｂ）に示すように、下面に金属層１４が形成された放熱部材２６を接合層３６に配置する。接合層３６を介し半導体素子２０と金属層１４とを接合する。このとき、接合層３６は図９（ａ）の接合層３６より広がる。図１０のように接合層３６が半導体素子２０の端部に形成されていないため、半導体素子２０の側面に流れ出ることを抑制できる。しかし、半導体素子２０と金属層１４とが接合層３６を介し接合される面積が比較例１の図８（ｃ）より小さくなる。よって、放熱経路が狭まるため、放熱性が低下する。
［比較例３］
　図１１（ａ）および図１１（ｂ）は、比較例３に係るパワーモジュールの製造方法を示す断面図である。図１２は、比較例３に係るパワーモジュールの製造方法を示す平面図である。
　図１１（ａ）に示すように、比較例３では、放熱部材２６の下面に設けられた金属層１４の下面に接合層３６を介し半導体素子２０を接合する。
　図１１（ｂ）に示すように、半導体素子２０が放熱部材２６下に固定された状態で、電極２１と２３とを接合層２２を介し接合することで、基板２４上に半導体素子２０を接合する。
　図１１（ａ）において、半導体素子２０と金属層１４との位置合わせを行ったとしても、接合層３６が流動化しているとき（例えばろう材を溶融させたとき、または導電性ペースト状態のとき）に半導体素子２０と金属層１４との位置がずれてしまう。このため、図１２に示すように、半導体素子２０同士の位置ずれ、および電極２１と２３との位置ずれが生じる。よって、電極２１と２３との位置が合わなくなることで、接続信頼性を確保することが難しくなってしまう。
　以上のように比較例１から３では半導体素子２０を適切に実装することが難しい。
　実施例１によれば、図５（ｂ）および図７（ｂ）のように、複数の半導体素子２０を、絶縁層１０上に接着剤１２を介し接着する。２つの開口１６から半導体素子２０（第１および第２半導体素子）の上面が露出する。このとき、複数の半導体素子２０と開口１６とを位置決めすることで、半導体素子２０同士の位置ずれは非常に小さくなる。図５（ｃ）、図５（ｄ）および図７（ｃ）のように、絶縁層１０上に、開口１６を介し半導体素子２０の上面に接続された金属層１４を形成する。図５（ｅ）のように、金属層１４上に複数の半導体素子２０に接続される単一の放熱部材２６を接合する。このとき、接合層２５が金属層１４の側面に流出したとしても、絶縁層１０により半導体素子２０の側面に金属層１４は流出しない。よって、比較例１の図８（ｃ）のような半導体素子２０同士の短絡等を抑制できる。よって、複数の半導体素子２０の間隔を狭くでき、パワーモジュールを小型化できる。
　その後、図６（ａ）および図６（ｂ）のように、電極２１と基板２４が接合するように基板２４上に複数の半導体素子２０を搭載する。半導体素子２０は絶縁層１０に位置合わせされているため、比較例３の図１２のような電極２１と２３との位置ずれを抑制できる。よって、電極２１と２３との接合不良を抑制できる。また、開口１６を十分広くすることで、比較例２の図９（ｂ）および図１０のような接合面積の低下による放熱性の劣化を抑制できる。半導体素子２０と金属層１４との間の放熱性を向上させるため、開口１６の面積は半導体素子２０の上面の面積の８０％以上が好ましく、９０％以上がより好ましく、９５％以上がさらに好ましい。
　金属層１４を形成する工程では、図５（ｃ）のように、開口１６内の半導体素子２０の上面にシード層１５ａを形成する。図５（ｄ）のように、シード層１５ａ上にめっき層１５ｂを形成する。このように、金属層１４を、めっき法を用い形成することで、比較例３のように接合層３６を用い半導体素子２０と金属層１４とを接合するときの半導体素子２０の位置ずれを抑制できる。
　半導体素子２０は横型トランジスタである。すなわち、半導体素子２０の裏面（上面）にはトランジスタ２９に電気的に接続される電極は設けられていない。このような場合でも、半導体素子２０の裏面が表面より熱抵抗が低い場合、半導体素子２０の裏面に放熱部材２６を接続することが好ましい。
　特に、複数の半導体素子２０は各々ＧａＮＦＥＴを有し、電極２１がソース電極、ドレイン電極およびゲート電極を含むとき、半導体素子２０の裏面が表面より熱抵抗が低くなる。よって、半導体素子２０の裏面に放熱部材２６を接続することが好ましい。
　複数の金属層１４は複数の半導体素子２０にそれぞれ接合されている。このように、金属層１４間が分離されている。これにより、放熱部材２６と金属層１４との間の熱応力に起因した放熱部材２６の反り等を抑制できる。
　基板２４は、例えばポリイミド層等の絶縁層が接着剤を介し半導体素子２０の下面に接着された構造でもよい。例えば半導体素子２０がＧａＮＦＥＴの場合、ソース電極、ドレイン電極を再配線するため、基板２４には少なくとも２層の配線層が用いられる。そこで、基板２４としてガラスエポキシ基板等の多層基板を用いることで、パワーモジュールを安価に製造できる。また、上記実施例を電力変換回路以外に用いてもよい。
　以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　絶縁層
　１２　接着剤
　１４　金属層
　１５ａ　シード層
　１５ｂ　めっき層
　１６　開口
　２０　半導体素子
　２１、２３　電極
　２２、２５　接合層
　２６　放熱部材
　

Claims (8)

  1. 　絶縁層と、
    　前記絶縁層上に接着剤を介し接着され、下面に電極を各々有する複数の半導体素子と、
    　前記絶縁層上に設けられ、前記絶縁層および前記接着剤を貫通する開口を介し前記複数の半導体素子の上面に接続された金属層と、
    　前記金属層上に接合され、前記複数の半導体素子に接続される放熱部材と、
    　前記複数の半導体素子が搭載され、前記電極に接合された基板と、
    を備えるパワーモジュール。
  2. 　前記複数の半導体素子は各々トランジスタを有し、前記半導体素子の上面には前記トランジスタに電気的に接続される電極は設けられていない請求項１に記載のパワーモジュール。
  3. 　前記複数の半導体素子は各々ＧａＮＦＥＴを有し、前記電極は、ソース電極、ドレイン電極およびゲート電極を含む請求項１に記載のパワーモジュール。
  4. 　複数の前記金属層は前記複数の半導体素子にそれぞれ接合されている請求項１から３のいずれか一項に記載のパワーモジュール。
  5. 　前記金属層は、前記開口内の前記半導体素子の上面に設けられたシード層と、前記シード層上に設けられためっき層を備える請求項１から４のいずれか一項に記載のパワーモジュール。
  6. 　下面に電極を各々有する複数の半導体素子を、絶縁層上に接着剤を介し接着する工程と、
    　前記絶縁層上に、前記絶縁層を貫通する開口を介し前記複数の半導体素子の上面に接続された金属層を形成する工程と、
    　前記金属層上に前記複数の半導体素子に接続される放熱部材を接合する工程と、
    　前記金属層上に放熱部材を接合する工程の後、前記電極と基板が接合するように前記基板上に前記複数の半導体素子を搭載する工程と、
    を含むパワーモジュールの製造方法。
  7. 　前記金属層を形成する工程は、前記開口内の前記半導体素子の上面にシード層を形成する工程と、前記シード層上にめっき層を形成する工程と、を含む請求項６に記載のパワーモジュールの製造方法。
  8. 　絶縁層上に接着剤が塗布された絶縁シートを用意し、前記絶縁層と前記接着剤を貫通する２つの開口から第１半導体素子および第２半導体素子の上面がそれぞれ露出するように、前記絶縁層上に前記接着剤を介し前記第１半導体素子および前記第２半導体素子の上面を接着する工程と、
    　前記絶縁層上に、前記２つの開口を介し前記第１半導体素子および前記第２半導体素子の上面に接続される金属層を形成する工程と、
    　前記金属層上に放熱部材を接合する工程の後、基板上に前記第１半導体素子および前記第２半導体素子を搭載する工程と、
    を含むパワーモジュールの製造方法。
    　
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