WO2021171336A1 - 半導体モジュールの製造方法 - Google Patents

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WO2021171336A1
WO2021171336A1 PCT/JP2020/007337 JP2020007337W WO2021171336A1 WO 2021171336 A1 WO2021171336 A1 WO 2021171336A1 JP 2020007337 W JP2020007337 W JP 2020007337W WO 2021171336 A1 WO2021171336 A1 WO 2021171336A1
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WO
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adhesive
electrode
semiconductor chip
wall surface
mounting sheet
Prior art date
Application number
PCT/JP2020/007337
Other languages
English (en)
French (fr)
Inventor
川島由
Original Assignee
太陽誘電株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to PCT/JP2020/007337 priority Critical patent/WO2021171336A1/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates

Definitions

  • the present invention relates to a method for manufacturing a semiconductor module, for example, a method for manufacturing a semiconductor module on which a semiconductor chip is mounted.
  • a semiconductor module that uses a flexible insulating sheet mounts a semiconductor chip on the insulating sheet and forms vias that connect to the semiconductor chip. (For example, Patent Document 1).
  • Insulation sheets coated with an adhesive in particular are called the pre-via method, and may be subjected to via processing to form vias before mounting the semiconductor chip.
  • the adhesive is extruded into the via because the adhesive is not cured. This reduces the contact area between the semiconductor chip and the metal in the via. As a result, the resistance value between the semiconductor chip and the metal in the via increases. Further, due to the difference in the coefficient of linear expansion between the adhesive and the metal or the like, cracks may occur in the contact portion between the semiconductor chip and the metal in the via. In this way, poor contact can occur.
  • the present invention has been made in view of the above problems, and an object of the present invention is to suppress contact defects.
  • a mounting sheet in which an adhesive is applied to a flexible insulating sheet is prepared, and at least one of currents for current outflow and current inflow of the semiconductor chip to be mounted on the mounting sheet is prepared.
  • a first via that penetrates the mounting sheet is formed in a portion corresponding to the electrode, and the semiconductor chip is adhered to the mounting sheet with the adhesive so that the first via and the current electrode overlap, and then the adhesive is applied.
  • the mounting sheet is penetrated to form a second via that is smaller in size than the first via, corresponding to the control electrode of the semiconductor chip, and the first via and the via are described.
  • a mounting sheet in which an adhesive is applied to a flexible insulating sheet is prepared, and at least one of currents for current outflow and current inflow of the semiconductor chip to be mounted on the mounting sheet is prepared.
  • a first via that penetrates the mounting sheet is formed in a portion corresponding to the electrode, and after the adhesive is cured, the semiconductor chip is adhered to the mounting sheet so that the first via and the current electrode overlap.
  • An IC chip having a drive electrode for driving the semiconductor chip is bonded to the mounting sheet with the adhesive, and then the adhesive is cured. After the adhesive is cured, the IC chip is compatible with the drive electrode.
  • FIG. 1 (a) and 1 (b) are a plan view and a cross-sectional view of the semiconductor module according to the first embodiment.
  • 2 (a) and 2 (b) are cross-sectional views showing a method of manufacturing a semiconductor module according to Comparative Example 1.
  • FIG. 2C is a plan view of the via. 3 (a) to 3 (d) are cross-sectional views showing a method of manufacturing a semiconductor module according to Comparative Example 2.
  • 4 (a) to 4 (c) are cross-sectional views showing a method of manufacturing a semiconductor module according to the first embodiment.
  • 6 (a) and 6 (b) are a cross-sectional view and a plan view of the via before irradiation with the laser beam of the first modification.
  • 7 (a) and 7 (b) are a cross-sectional view and a plan view of the via after irradiation with the laser beam of the first modification.
  • 8 (a) and 8 (b) are a cross-sectional view and a plan view of the via after irradiation with the laser beam of the second modification.
  • 9 (a) and 9 (b) are a cross-sectional view and a plan view of the via before irradiation with the laser beam of the modified example 3.
  • 10 (a) and 10 (b) are a cross-sectional view and a plan view of the via after irradiation with the laser beam of the modified example 3.
  • 11 (a) to 11 (c) are cross-sectional views of the via after forming the metal layer.
  • FIG. 1 (a) and 1 (b) are a plan view and a cross-sectional view of the semiconductor module according to the first embodiment.
  • FIG. 1B corresponds to a cross-sectional view taken along the line AA of FIG. 1A.
  • the adhesive 12 is provided on the flexible insulating sheet 10.
  • the adhesive 12 is provided on the entire surface of the insulating sheet 10.
  • the adhesive 12 may be selectively provided only in the region where the semiconductor chip 20 and the IC (Integrated Circuit) chip 22 are mounted and in the vicinity thereof.
  • the insulating sheet 10 is, for example, a polyimide sheet containing polyimide as a main material.
  • the thickness of the insulating sheet is, for example, about 10 ⁇ m to 100 ⁇ m, and as an example, 50 ⁇ m.
  • the adhesive 12 is a resin adhesive made of a resin such as an epoxy resin.
  • the thickness of the adhesive 12 is, for example, about 5 ⁇ m to 50 ⁇ m, and is 15 ⁇ m as an example.
  • the semiconductor chip 20 and the IC chip 22 are face-down mounted on the mounting sheet 11 using the adhesive 12.
  • the semiconductor chip 20 is a transistor chip and includes a transistor 26.
  • the transistor 26 is a transistor driven by a large current such as a bipolar transistor, a FET (Field Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor).
  • a semiconductor material such as Si, GaAs, SiC, or GaN is used for the semiconductor chip 20.
  • the transistor 26 is a horizontal power transistor, and the semiconductor chip 20 has current electrodes 21a and 21b and control electrodes 21c on its lower surface (front surface).
  • the current electrodes 21a and 21b are, for example, the drain electrode D and the source electrode S of the transistor 26, respectively, and the control electrode 21c is, for example, the gate electrode G of the transistor 26.
  • the chip size of the semiconductor chip 20 is, for example, 6 mm ⁇ 4 mm, and the thickness is, for example, 50 ⁇ m to 500 ⁇ m.
  • the transistor 26 may be a vertical power transistor.
  • one of the drain electrode D and the source electrode S and the gate electrode G are provided on the lower surface (front surface) of the semiconductor chip 20, and the other of the drain electrode D and the source electrode S is provided on the upper surface (back surface). Is provided.
  • One of the drain electrode D and the source electrode S is a current electrode for current inflow
  • the other of the drain electrode D and the source electrode S is a current electrode for current outflow.
  • the gate electrode G is a control electrode.
  • the current electrode for current inflow may be one of the emitter electrode and the collector electrode
  • the current electrode for current outflow may be the other of the emitter electrode and the collector electrode.
  • the control electrode may be a base electrode.
  • the IC chip 22 is an IC chip for driving the semiconductor chip 20, and has an electrode 23 including at least a power supply voltage electrode and a driving electrode on the lower surface thereof.
  • the drive electrode is electrically connected to the control electrode 21c of the semiconductor chip 20 via the metal layer 14.
  • the IC chip 22 controls the transistor of the semiconductor chip 20 by a drive signal applied to the control electrode 21c.
  • another semiconductor element may be mounted on the mounting sheet 11.
  • discrete passive components such as a chip capacitor, a chip inductor and a chip resistor may be mounted on the mounting sheet 11.
  • the mounting sheet 11 is provided with vias 16a to 16c that penetrate the insulating sheet 10 and the adhesive 12.
  • the vias 16a to 16c are different in size and have at least two types of via sizes (opening diameters).
  • the vias 16a to 16c are perforated by laser light.
  • a metal layer 14 is provided on the lower surface of the insulating sheet 10.
  • the metal layer 14 is a conductor pattern such as a wiring that electrically connects at least one of the electrodes 21a to 21c and 23, a pad electrode, and a wiring having a pad electrode.
  • the thickness of the metal layer 14 is, for example, about 50 to 500 ⁇ m.
  • the metal layer 14a is connected to the electrodes 21a and 21b via the via 16a, and the metal layers 14b and 14c are connected to the electrodes 21c and 23 via the vias 16b and 16c, respectively.
  • the via 16a provided corresponding to the electrodes 21a and 21b is for current inflow or current outflow, and its via size (for example, diameter) is, for example, 400 ⁇ m in order to handle a particularly large current.
  • the via 16b provided corresponding to the electrode 21c is small in size because it corresponds to the electrode 21c in which the control voltage is applied and the flowing current is small.
  • the size of the via 16b is, for example, less than half the size of the via 16a, for example, the via size (eg, diameter) of the via 16b is 200 ⁇ m.
  • the via 16c provided corresponding to the electrode 23 of the IC chip 22 is generally smaller than the via 16a, and its via size (for example, diameter) is, for example, 200 ⁇ m or smaller.
  • the planar shapes of the vias 16a to 16c are substantially circular, but the planar shapes of the vias 16a to 16c may be other shapes such as a substantially rectangular shape.
  • the sealing resin 24 may be provided so as to surround the semiconductor chip 20 and the IC chip 22 and cover the insulating sheet 10.
  • the sealing resin 24 may not be provided.
  • a metal plate connected to an electrode provided on the upper surface (back surface) of the semiconductor chip 20 may be provided.
  • a metal plate, a DBC (Direct Bonded Cupper) substrate, or a DBA (Direct Bonded Aluminum) may be provided on the upper surface (back surface) of the semiconductor chip 20.
  • Comparative Example 1 In order to explain the features of Example 1, a comparative example will be described. As a method for forming the vias 16a to 16c on the mounting sheet 11, there are a rear via method and a front via method. The rear via method will be described as Comparative Example 1, and the front via method will be described as Comparative Example 2.
  • FIG. 2 (a) and 2 (b) are cross-sectional views showing a method of manufacturing a semiconductor module according to Comparative Example 1.
  • FIG. 2C is a plan view of the via 16a.
  • the mounting sheet 11 is attached to the frame 30.
  • the semiconductor chip 20 and the IC chip 22 are adhered to the mounting sheet 11 with the adhesive 12, and the adhesive 12 is cured by heat treatment.
  • the insulating sheet 10 is adhered to the semiconductor chip 20 by the adhesive 12. Therefore, it is difficult to remove the central mounting sheet 11 by the hollowing out described later. Therefore, as shown by the arrow 50, the mounting sheet 11 is removed by scanning the entire region of the via 16a with a laser beam 32 or the like to form the via 16a.
  • the large via 16a In order to form the large via 16a, the irradiation time of the laser beam 32 becomes long, and the heat generated by the ablation is applied to the semiconductor chip 20. This may lead to a decrease in the reliability of the semiconductor chip 20. In addition, it takes time to drill holes. As described above, the large-diameter via 16a corresponding to a large current has a problem that it takes time to drill a hole.
  • the large-diameter via 16a it is required to improve the workability of the large-diameter via 16a by using a laser beam having a low output such as UV (ultraviolet) laser beam (for example, a wavelength of 355 nm) but being less affected by heat. Even when UV laser light is used, the large-diameter via 16a has problems that the reliability of the semiconductor chip 20 is lowered due to heat and the processing time is long.
  • UV ultraviolet
  • Comparative Example 2 3 (a) to 3 (d) are cross-sectional views showing a method of manufacturing a semiconductor module according to Comparative Example 2.
  • 3 (c) and 3 (d) are enlarged cross-sectional views of the vias 16b and 16c in FIGS. 3 (a) and 3 (b).
  • the semiconductor chip 20 and the IC chip 22 are adhered to the mounting sheet 11 with the adhesive 12, and the adhesive 12 is cured by heat treatment.
  • the semiconductor chip 20 and the IC chip 22 are pressed against the mounting sheet 11.
  • the adhesive 12 before curing is extruded into the vias 16b and 16c with respect to the inner wall surfaces (broken line 52) of the vias 16b and 16c in FIG. 3C.
  • the adhesive 12 is heat-treated and thermoset, the heat softens the adhesive 12 and flows inside the vias 16b and 16c.
  • the uncured adhesive 12 is irradiated with the laser beam 32, the adhesive 12 is softened by the heat generated by the laser beam 32 and flows inside the vias 16b and 16c. As a result, there is a problem that the opening diameters of the vias 16b and 16c are reduced.
  • the gate electrode G (electrode 21c), which is the control electrode of the transistor, is smaller in size than the other source electrode S (electrode 21b) and drain electrode D (electrode 21a). Therefore, the via 16b is smaller than the via 16a. Therefore, the contact area between the metal layer 14c and the electrode 21c is greatly reduced due to the flow of the adhesive 12. Therefore, the contact resistance value between the metal layer 14c and the electrode 21c increases. Further, the adhesive 12 is present between the metal layer 14c and the electrode 21c. Therefore, there is a possibility that cracks may occur in the contact portion between the electrode 21c and the metal layer 14c due to the difference in the coefficient of linear expansion between the adhesive 12 and the metal layer 14c or the like. As described above, contact failure may occur in the via 16b.
  • the electrode 23 of the IC chip 22 is also smaller in size than the electrodes 21a and 21b, and has the same problems as the electrodes 21c.
  • the rear via method of Comparative Example 1 has a problem that the heat generated when forming the large diameter via 16a of the semiconductor chip 20 and the processing time when forming the large diameter via 16a are long.
  • FIG. 4 (a) to 4 (c), 5 (a) and 5 (b) are cross-sectional views showing a method of manufacturing the semiconductor module according to the first embodiment.
  • FIG. 4D is a plan view of the via 16a.
  • a mounting sheet 11 in which the adhesive 12 is applied to the insulating sheet 10 is prepared.
  • the material and film thickness of the mounting sheet 11 have been described in the description of FIGS. 1 (a) and 1 (b), and will be omitted here. The same applies to other members. Further, by attaching the mounting sheet 11 to the ring-shaped frame 30 and applying tension to the mounting sheet 11, future workability can be improved.
  • the mounting sheet 11 is placed on a portion corresponding to the electrodes 21a and 21b (at least one of the current electrodes for current inflow and current outflow) of the semiconductor chip 20 to be mounted on the mounting sheet 11.
  • a penetrating via 16a (first via) is formed.
  • the laser beam 32 is swept along the outer circumference 55 of the portion where the via 16a is formed as shown by the arrow 56.
  • the mounting sheet 11 of the annular region 54 hatchched region of FIG. 4D
  • the region 57 surrounded by the region 54 is separated from the mounting sheet 11 outside the region 54.
  • the mounting sheet 11 in the region 57 surrounded by the region 54 is removed so as to be hollowed out, and the via 16a is formed.
  • the mounting sheet 11 of the region 57 in the central portion is hollowed out by forming the region 54 with the gully adjacent to the outer periphery of the via 16a. Since the irradiation area of the laser beam 32 is only the region 54, the irradiation time of the laser beam 32 can be shortened.
  • the plane area of the via 16a is proportional to the square of the opening diameter of the via 16a, whereas the area of the region 54 is proportional to the opening diameter.
  • the width of the region 54 is, for example, about 25 ⁇ m and can be processed. Therefore, for example, when the opening diameter of the via 16a is 400 ⁇ m, the area irradiated with the laser beam 32 can be reduced to about 1/4 as compared with the case where the laser beam 32 is irradiated on the entire surface of the via 16a. can. As a result, there is an effect that the thermal load on the mounting sheet 11 can be greatly reduced. Further, the processing time of the via 16a can be shortened.
  • the via 16a may be formed by irradiating the entire region of the via 16a with a laser beam 32 as shown in FIG. 2C.
  • the semiconductor chip 20 and the IC chip 22 are adhered to the mounting sheet 11 with the adhesive 12 so that the via 16a and the electrodes 21a and 21b overlap.
  • the adhesive 12 is cured.
  • the semiconductor chip 20 and the IC chip 22 are aligned with the mounting sheet 11 so that the via 16b and the electrode 21c to be formed and the via 16c and the electrode 23 to be formed overlap each other.
  • the adhesive 12 is cured.
  • the heat treatment temperature for curing the adhesive 12 is, for example, 150 ° C. to 300 ° C.
  • vias 16b and 16c (corresponding to the small electrodes 21c and 23 such as the gate electrode G (electrode 21c) of the semiconductor chip 20 and the electrode 23 of the IC chip 22).
  • the second via is formed by the laser beam 34.
  • the sizes of the vias 16b and 16c are smaller than the vias 16a.
  • the vias 16b and 16c may be formed by irradiating a laser beam along the outer periphery of the via as shown in FIG. 4D before mounting, or may be formed by irradiating the entire surface of the via with a laser beam as shown in FIG. 2C. It may be formed by irradiating. Since the semiconductor chip 20 and the IC chip 22 are adhered to the mounting sheet 11, when it is difficult to form the vias 16b and 16c by the method of FIG. 4 (d), the via 16b is used by the method of FIG. 2 (c). And 16c.
  • the adhesive 12 is cured in FIG. 4 (c) before forming the vias 16b and 16c. Since the cured adhesive 12 is ablated by the laser beam 34, it is suppressed that the adhesive 12 is fluidized by heat and flows out to the bottoms of the vias 16b and 16c.
  • the large-diameter via 16a is formed before the semiconductor chip 20 and the IC chip 22 are mounted, it is possible to prevent the semiconductor chip 20 from deteriorating due to the heat generated when the via 16a is formed. Further, if the via 16a is formed by using the method shown in FIG. 4D, the hole processing time can be shortened.
  • the vias 16a may be irradiated with the laser beam 36.
  • the adhesive 12 that has flowed out to the bottom of the via 16a is removed. Details of the irradiation of the laser beam 36 will be described later.
  • the irradiation of the laser beam 36 may be performed before or after the irradiation of the laser beam 34 as long as the semiconductor chip 20 and the IC chip 22 are mounted on the mounting sheet 11 and the adhesive 12 is cured. ..
  • a metal layer 14 serving as a conductive material is formed on the entire surface by a plating method.
  • a method for forming the metal layer 14 for example, a titanium layer and a copper layer are thinly formed as a seed layer by a sputtering method or an electroless plating method. A thick copper layer is formed by plating through this seed layer using an electrolytic plating method. Then, using a photolithography technique, the photoresist is patterned into a desired shape. A conductor pattern composed of the metal layer 14 is formed by etching the copper and titanium layers through the openings of the photoresist. As a result, the metal layers 14a connected to the electrodes 21a and 21b via the vias 16a and the metal layers 14b and 14c connected to the electrodes 21c and 23 via the vias 16b and 16c are formed.
  • the sealing resin 24 is formed on the mounting sheet 11 so as to cover the semiconductor chip 20 and the IC chip 22.
  • the semiconductor modules shown in FIGS. 1 (a) and 1 (b) are manufactured by separating the mounting sheet 11 and the sealing resin 24 into pieces with a dicing device or the like.
  • a metal plate, a DBC substrate, or the like may be adhered to the upper surface (back surface) of the semiconductor chip 20 as a heat radiating member. In this case, at least a part of the upper surface of the semiconductor chip 20 may be exposed from the sealing resin 24.
  • the bottom of the via 16a is covered with an adhesive. 12 leaks out. Since the size of the via 16a is large, contact failure due to the outflow of the adhesive 12 is unlikely to occur. Therefore, it is not necessary to remove the adhesive 12 at the bottom of the via 16a by the laser beam 36.
  • the outflowing adhesive 12 may be removed by irradiating the laser beam 36.
  • the adhesive 12 flows out inward of the via 16a by about 50 ⁇ m on one side.
  • the cross-sectional shape in the vicinity of the via 16a differs depending on whether the cutting width of the adhesive 12 is 50 ⁇ m or less and 50 ⁇ m or more. Therefore, a case where the cutting width is small (for example, the cutting width is 20 ⁇ m to 50 ⁇ m) and a case where the cutting width of the adhesive 12 is large (for example, the cutting width is 50 ⁇ m or more) will be described.
  • FIG. 6 (a) and 6 (b) are a cross-sectional view and a plan view of the via 16a before irradiation with the laser beam 36 of the modified example 1.
  • FIG. 6B is a plan view of the via 16a of FIG. 6A as viewed from below. The same applies to the following figure.
  • the upper end (the end in contact with the electrodes 21a and 21b) and the lower end (the end opposite to the electrodes 21a and 21b) of the inner wall surface 17 of the via 16a are 62 and 60,
  • the boundary between the insulating sheet 10 and the adhesive 12 on the inner wall surface 17 is 61.
  • the inner wall surface 17 of the via 16a assuming that the adhesive 12 does not flow out is a broken line 70 (see FIG. 6A).
  • the upper end of the inner wall surface 17 of the via 16a is set to 62a.
  • the adhesive 12 Due to the temperature rise due to the laser beam 32 in FIG. 4 (b), the pressure when mounting the semiconductor chip 20 in FIG. 4 (c), and the heat treatment when curing the adhesive 12, the adhesive 12 has a via 16a.
  • the adhesive 12 flows out to the bottom (upper surface in FIG. 6A).
  • the upper end of the inner wall surface 17 of the via 16a moves from 62a to 62 inward of the via 16a.
  • the distance between the upper ends 62a and 62 corresponds to the outflow amount D1 of the adhesive 12.
  • the inner wall surface of the insulating sheet 10 is 17a
  • the inner wall surface of the adhesive 12 is 17b.
  • the inclination angle of the inner wall surface 17 is defined as an angle with a plane parallel to the bottom surface of the via 16a (the upper surface of the mounting sheet 11).
  • the inclination angle ⁇ 2 of the inner wall surface 17 of the adhesive 12 is smaller than the inclination angle ⁇ 1 of the inner wall surface 17a of the insulating sheet 10.
  • 7 (a) and 7 (b) are a cross-sectional view and a plan view of the via 16a after irradiation with the laser beam 36 of the modified example 1.
  • the adhesive 12 forming the inner wall surface on the semiconductor chip 20 side of the inner wall surface 17 of the via 16a is removed by the laser beam 36.
  • the spot diameter of the laser beam 36 is reduced so that only the adhesive 12 is irradiated with the laser beam 36.
  • the inner wall surface 17b of the via 16a before removing a part of the adhesive 12 is shown by a broken line 72.
  • the upper end of the inner wall surface 17 of the via 16a moves from 62 to 64 in the outward direction of the via 16a.
  • the distance between the upper ends 62 and 64 is the cutting width D2 of the adhesive 12.
  • the inner wall surface 17 on the bottom surface side of the via 16a is 17c.
  • the inner wall surface 17b remains between the inner wall surfaces 17a and 17c.
  • the boundary between the inner wall surfaces 17b and 17c is 63.
  • the boundary between the inner wall surface 17b and 17a is 61.
  • the inner wall surface 17b does not have to remain.
  • the inclination angle ⁇ 3 of the inner wall surface 17c (first inner wall surface) in contact with the electrodes 21a and 21b on the semiconductor chip 20 side is the inner wall surface 17b located on the opposite side of the semiconductor chip 20 of the inner wall surface 17c. It is larger than the inclination angle ⁇ 2 of (second inner wall surface). Thereby, the opening diameter of the via 16a can be recovered.
  • the inclination angle ⁇ 3 of the inner wall surface 17c may be larger or smaller than the inclination angle ⁇ 1 of the inner wall surface 17a.
  • 8 (a) and 8 (b) are a cross-sectional view and a plan view of the via 16a after irradiation with the laser beam 36 of the second modification.
  • the adhesive 12 forming the inner wall surface on the semiconductor chip 20 side of the inner wall surface 17 of the via 16a is removed by the laser beam 36.
  • the spot diameter of the laser beam 36 is increased, and a part of the insulating sheet 10 is removed in addition to the adhesive 12.
  • the shaving width D2 is larger than that of FIG. 7A of the modified example 1.
  • the inner wall surface 17 on the bottom surface side of the via 16a is 17c.
  • the boundary between the inner wall surfaces 17a and 17c is 67.
  • the inner wall surface 17b does not exist.
  • the inclination angle ⁇ 3 of the inner wall surface 17c on the semiconductor chip 20 side is larger than the inclination angle ⁇ 1 of the inner wall surface 17a. Thereby, the opening diameter of the via 16a can be recovered.
  • 9 (a) and 9 (b) are a cross-sectional view and a plan view of the via 16a before irradiation with the laser beam 36 of the modified example 3.
  • the adhesive 12 flows out with respect to the broken line 70. Since the outflow amount D1 of the adhesive 12 is large, the adhesive 12 covers a part of the inner wall surface of the insulating sheet 10 in the inner wall surface of the via 16a. Of the inner wall surface 17, the boundary between the inner wall surface 17a of the insulating sheet 10 and the inner wall surface 17b of the adhesive 12 is 66. Of the inner wall surface 17 of the via 16a, the inclination angle ⁇ 2 of the inner wall surface 17b of the adhesive 12 is smaller than the inclination angle ⁇ 1 of the inner wall surface 17a of the insulating sheet 10.
  • the opening area where the electrodes 21a and 21b are exposed is the opening area where the electrodes 21a and 21b are exposed in FIG. 6B (the upper end 62 in FIG. 6B). It becomes smaller than the area surrounded by), the contact resistance value between the electrodes 21a and 21b and the metal layer 14a is further increased, or the adhesion between the electrodes 21a and 21b and the metal layer 14a is further decreased.
  • 10 (a) and 10 (b) are a cross-sectional view and a plan view of the via 16a after irradiation with the laser beam 36 of the modified example 3.
  • the adhesive 12 forming the inner wall surface on the semiconductor chip 20 side of the inner wall surface 17 of the via 16a is removed by the laser beam 36.
  • the upper end of the inner wall surface 17 of the via 16a moves from 62 to 64 in the outward direction of the via 16a.
  • the inner wall surface 17 on the bottom surface side of the via 16a is 17c.
  • the boundary between the inner wall surfaces 17b and 17c is 63.
  • the inclination angle ⁇ 3 of the inner wall surface 17c on the semiconductor chip 20 side is larger than the inclination angle ⁇ 2 of the inner wall surface 17b.
  • the inclination angle ⁇ 3 of the inner wall surface 17c may be larger or smaller than the inclination angle ⁇ 1 of the inner wall surface 17a.
  • the via 16a When the via 16a is formed after mounting the semiconductor chip 20 as shown in FIG. 2B of Comparative Example 1, the entire region of the via 16a is irradiated with a laser beam 32 having a high light intensity as shown in FIG. 2C. do. As a result, heat is applied to the semiconductor chip 20. Further, the laser beam 32 may be reflected by the electrodes 21a and 21b, and the adhesive 12 may be gouged toward the outside of the via 16a. The metal layer 14 may not be formed normally due to the gouged portion.
  • the laser beam 36 for removing the adhesive 12 at the bottom of the via 16a in the modified examples 1 to 3 can reduce the light intensity. As a result, the heat applied to the semiconductor chip 20 can be reduced. Further, since the laser beam 32 having a high light intensity for forming the via 16a is irradiated before mounting the semiconductor chip 20, the laser beam 2 is not reflected by the electrodes 21a and 21b, and a gouged portion is unlikely to be generated. Therefore, the metal layer 14 can be formed normally.
  • the solvent of the adhesive 12 may not be completely removed when the adhesive 12 is cured. If the solvent remains inside the adhesive 12, the solvent is released as a gas during the plasma cleaning and sputtering treatment inside the via 16a. This may lead to defects in the via 16a.
  • the semiconductor chip 20 is mounted and the adhesive 12 is cured. This makes it easier for the solvent to escape from the via 16a in the process of curing the adhesive 12. Therefore, in the subsequent steps, it is possible to prevent the solvent from being released as a gas from the adhesive 12. Since the via 16a is large in size, it is particularly effective in releasing the solvent in the curing step of the adhesive 12.
  • 11 (a) to 11 (c) are cross-sectional views of the via 16a after the metal layer 14 is formed.
  • the adhesive 12 has flowed out of the insulating sheet 10 and the adhesive 12 inside the via 16a has not been removed (the state of FIG. 6A).
  • the adhesive 12 flows out and covers the intersection P, as in the modified example 3 of FIG. 10 (a).
  • peeling between the metal layer 14 and the rest when the insulating sheet 10 and the adhesive 12 are considered as one) can be suppressed.
  • FIG. 10A of the modified example 3 it is preferable not to expose the intersection P in the laser processing.
  • the peeling of the metal layer 14 at the intersection P can be suppressed.
  • Example 1 and Modifications 1 to 3 will be briefly summarized.
  • the via 16a first via
  • the vias 16b and 16c second via
  • the via 16a corresponds to the source electrode S and the drain electrode D and has a large via size. Therefore, as shown in FIG. 3D, even if the adhesive 12 flows out, the contact resistance between the source electrode S and the drain electrode D and the metal layer 14 is maintained low. In addition, contact defects due to a mismatch in the coefficient of linear expansion can be suppressed.
  • the contact resistance increases because the via size is small. Since the via size is small, the adhesion strength between the via 16b and the electrode 21c and the adhesion strength between the via 16c and the electrode 23 are small. Therefore, contact failure occurs due to the mismatch of the coefficient of linear expansion.
  • the bottom of the via 16a is laser-irradiated with a low output during and after the processing of the vias 16b and 16c (before the metal layer 14 is formed), and the adhesive is applied. Remove 12 Thereby, the contact property via the via 16a can be further improved.
  • the via 16a of the semiconductor chip 20 is irradiated with a laser beam along the inside of the via 16a over the entire circumference to irradiate the mounting sheet 11 at the central portion inside the irradiation. Hollow out and remove.
  • the via 16a has a large via size, so that the time for irradiating the laser beam can be shortened. Therefore, the heat load on the mounting sheet 11 can be reduced, and the warping of the mounting sheet 11 and the deformation of the via structure can be suppressed.
  • Insulation sheet 11 Mounting sheet 12 Adhesive 14, 14a to 14c Metal layer 16a to 16c Via 17, 17a to 17c Inner wall surface 20
  • Electrode 22 IC chip 24 Sealing resin 26
  • Transistor 32, 34, 36 Laser beam

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Abstract

可撓性を有する絶縁シート１０に接着剤１２が塗布された実装シート１１を用意し、実装シートにおける実装予定の半導体チップ２０の電流流出用および電流流入用の少なくとも一方の電流電極２１ａ、２１ｂに相当する部分に実装シートを貫通する第１ビア１６ａを形成し、第１ビアと電流電極が重なるように半導体チップを実装シートに接着剤により接着した後に接着剤を硬化し、接着剤を硬化した後、半導体チップの制御電極２１ｃに対応して、実装シートを貫通し、第１ビアよりサイズが小さい第２ビア１６ｂを形成し、第１ビアおよび第２ビアを介して、電流電極および制御電極に電気的に接続する金属層を形成する、半導体モジュールの製造方法。　

Description

半導体モジュールの製造方法
　本発明は、半導体モジュールの製造方法に関し、例えば半導体チップを搭載する半導体モジュールの製造方法に関する。
　可撓性を有する絶縁シートを採用した半導体モジュールは、絶縁シートに半導体チップを実装し、半導体チップに接続するビアを形成する。（例えば特許文献１）。
特開２０１６－４６５２３号公報
　特に接着剤が塗布された絶縁シートでは、先ビア法と呼ばれ、半導体チップを搭載する前にビアを形成するビア加工が施される場合がある。ビア加工の後に、このフェイスダウンで半導体チップを実装した場合、接着剤が硬化されていないため、ビア内に接着剤が押し出される。これにより、半導体チップとビア内の金属とのコンタクト面積が減少する。その結果、半導体チップとビア内の金属との抵抗値が上昇する。また、接着剤と金属等との線膨張係数の差に起因し、半導体チップとビア内の金属と接触部分にクラックが発生する可能性がある。このように、コンタクト不良が生じる可能性がある。
　本発明は、上記課題に鑑みなされたものであり、コンタクト不良を抑制することを目的とする。
　本発明の一実施形態は、可撓性を有する絶縁シートに接着剤が塗布された実装シートを用意し、前記実装シートにおける実装予定の半導体チップの電流流出用および電流流入用の少なくとも一方の電流電極に相当する部分に前記実装シートを貫通する第１ビアを形成し、前記第１ビアと前記電流電極が重なるように前記半導体チップを前記実装シートに前記接着剤により接着した後に前記接着剤を硬化し、前記接着剤を硬化した後、前記半導体チップの制御電極に対応して、前記実装シートを貫通し、前記第１ビアよりサイズが小さい第２ビアを形成し、前記第１ビアおよび前記第２ビアを介して、前記電流電極および前記制御電極に電気的に接続する金属層を形成する、半導体モジュールの製造方法である。
　本発明の一実施形態は、可撓性を有する絶縁シートに接着剤が塗布された実装シートを用意し、前記実装シートにおける実装予定の半導体チップの電流流出用および電流流入用の少なくとも一方の電流電極に相当する部分に、前記実装シートを貫通する第１ビアを形成し、前記接着剤を硬化した後、前記第１ビアと前記電流電極が重なるように前記半導体チップを前記実装シートに前記接着剤により接着すると共に、前記半導体チップを駆動する駆動電極を有するＩＣチップを前記実装シートに前記接着剤により接着した後に前記接着剤を硬化し、前記接着剤を硬化した後、前記駆動電極に対応して、前記実装シートを貫通し、前記第１ビアよりサイズの小さい第２ビアを形成し、前記第１ビアおよび前記第２ビアを介して、前記電流電極および前記駆動電極に電気的に接続する金属層を形成する、半導体モジュールの製造方法である。
　本発明によれば、コンタクト不良を抑制することができる。
図１（ａ）および図１（ｂ）は、実施例１に係る半導体モジュールの平面図および断面図である。 図２（ａ）および図２（ｂ）は、比較例１に係る半導体モジュールの製造方法を示す断面図である。図２（ｃ）は、ビアの平面図である。 図３（ａ）から図３（ｄ）は、比較例２に係る半導体モジュールの製造方法を示す断面図である。 図４（ａ）から図４（ｃ）は、実施例１に係る半導体モジュールの製造方法を示す断面図である。図４（ｄ）は、ビアの平面図である。 図５（ａ）および図５（ｂ）は、実施例１に係る半導体モジュールの製造方法を示す断面図である。 図６（ａ）および図６（ｂ）は、変形例１のレーザ光の照射前のビアの断面図および平面図である。 図７（ａ）および図７（ｂ）は、変形例１のレーザ光の照射後のビアの断面図および平面図である。 図８（ａ）および図８（ｂ）は、変形例２のレーザ光の照射後のビアの断面図および平面図である。 図９（ａ）および図９（ｂ）は、変形例３のレーザ光の照射前のビアの断面図および平面図である。 図１０（ａ）および図１０（ｂ）は、変形例３のレーザ光の照射後のビアの断面図および平面図である。 図１１（ａ）から図１１（ｃ）は、金属層を形成した後のビアの断面図である。
　以下、図面を参照し本発明の実施例について説明する。
　図１（ａ）および図１（ｂ）は、実施例１に係る半導体モジュールの平面図および断面図である。図１（ｂ）は、図１（ａ）のＡ－Ａ断面図に相当する。
　図１（ａ）および図１（ｂ）に示すように、実装シート１１では、可撓性を有する絶縁シート１０上に接着剤１２が設けられている。接着剤１２は絶縁シート１０の全面に設けられている。接着剤１２は、半導体チップ２０およびＩＣ（Integrated Circuit）チップ２２が実装された領域およびその近傍のみに選択的に設けられていてもよい。絶縁シート１０は、例えばポリイミドを主材料とするポリイミドシートである。絶縁シートの厚さは、例えば１０μｍ～１００μｍ程度であり、一例として５０μｍである。接着剤１２は、例えばエポキシ樹脂等の樹脂からなる樹脂接着剤である。接着剤１２の厚さは例えば５μｍ～５０μｍ程度であり、一例として１５μｍである。
　実装シート１１には、接着剤１２を用い、半導体チップ２０およびＩＣチップ２２がフェイスダウンで実装されている。半導体チップ２０はトランジスタチップであり、トランジスタ２６を含む。トランジスタ２６は、例えばバイポーラトランジスタ、ＦＥＴ（Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）等の大電流駆動のトランジスタである。半導体チップ２０にはＳｉ、ＧａＡｓ、ＳｉＣ、ＧａＮなどの半導体材料が用いられる。
　半導体チップ２０の一例として、トランジスタ２６は横型パワートランジスタであり、半導体チップ２０は、その下面（表の面）に電流電極２１ａ、２１ｂおよび制御電極２１ｃを有する。電流電極２１ａおよび２１ｂは例えばそれぞれトランジスタ２６のドレイン電極Ｄおよびソース電極Ｓであり、制御電極２１ｃは例えばトランジスタ２６のゲート電極Ｇである。半導体チップ２０のチップサイズは一例として６ｍｍ×４ｍｍであり、厚さは例えば５０μｍ～５００μｍである。
　半導体チップ２０の別の例として、トランジスタ２６は縦型パワートランジスタでもよい。この場合、半導体チップ２０の下面（表の面）には、ドレイン電極Ｄおよびソース電極Ｓの一方とゲート電極Ｇとが設けられ、上面（裏面）には、ドレイン電極Ｄおよびソース電極Ｓの他方が設けられている。
　ドレイン電極Ｄおよびソース電極Ｓの一方は電流流入用の電流電極であり、ドレイン電極Ｄおよびソース電極Ｓの他方は電流流出用の電流電極である。ゲート電極Ｇは制御電極である。電流流入用の電流電極はエミッタ電極およびコレクタ電極の一方でもよく、電流流出用の電流電極はエミッタ電極およびコレクタ電極の他方でもよい。制御電極はベース電極でもよい。
　ＩＣチップ２２は、半導体チップ２０の駆動用のＩＣチップであり、その下面に少なくとも電源電圧電極および駆動電極を含む電極２３を有している。駆動電極は金属層１４を介し半導体チップ２０の制御電極２１ｃに電気的に接続されている。ＩＣチップ２２は制御電極２１ｃに印加する駆動信号により半導体チップ２０のトランジスタを制御する。なお、図示していないが、実装シート１１上に別の半導体素子が実装されていてもよい。また、実装シート１１上にチップコンデンサ、チップインダクタおよびチップ抵抗等のディスクリート受動部品が実装されていてもよい。
　実装シート１１に絶縁シート１０および接着剤１２を貫通するビア１６ａ～１６ｃが設けられている。ビア１６ａ～１６ｃはサイズが異なり、少なくとも２種類のビアサイズ（開口径）を有する。ビア１６ａ～１６ｃはレーザ光により孔加工されている。絶縁シート１０の下面には金属層１４が設けられている。金属層１４は、電極２１ａ～２１ｃおよび２３の少なくとも１つを電気的に接続する配線、パッド電極、およびパッド電極を備えた配線等の導電体パターンである。金属層１４の厚さは例えば５０～５００μｍ程度である。金属層１４ａは、ビア１６ａを介し電極２１ａおよび２１ｂに接続され、金属層１４ｂおよび１４ｃはそれぞれビア１６ｂおよび１６ｃを介し電極２１ｃおよび２３に接続される。
　電極２１ａおよび２１ｂに対応して設けられたビア１６ａは、電流流入用または電流流出用であり、特に大電流を扱うために、そのビアサイズ（例えば直径）は、例えば４００μｍである。電極２１ｃに対応して設けられたビア１６ｂは、制御電圧が付加され流れる電流が小さい電極２１ｃに対応するためサイズが小さい。ビア１６ｂのサイズはビア１６ａのサイズの例えば半分以下であり、例えばビア１６ｂのビアサイズ（例えば直径）は２００μｍである。ＩＣチップ２２の電極２３に対応して設けられたビア１６ｃは、一般には、ビア１６ａよりも小さく、そのビアサイズ（例えば直径）は例えば２００μｍまたはそれよりも小さなサイズである。なお、図１（ａ）では、ビア１６ａ～１６ｃの平面形状を略円形としたが、ビア１６ａ～１６ｃの平面形状は略矩形等の他の形状でもよい。
　半導体チップ２０およびＩＣチップ２２を囲み、絶縁シート１０を覆うように、封止樹脂２４が設けられてもよい。封止樹脂２４は設けられていなくてもよい。なお、半導体チップ２０が縦型トランジスタの場合、半導体チップ２０の上面（裏面）に設けられた電極に接続する金属板が設けられる場合がある。また、半導体チップ２０が横型トランジスタの場合においても、半導体チップ２０の上面（裏面）に金属板やＤＢＣ（Direct Bonded Cupper）基板またはＤＢＡ（Direct Bonded Aluminum）が設けられる場合がある。
［比較例１］
　実施例１の特徴を説明するために、比較例について説明する。実装シート１１にビア１６ａ～１６ｃを形成する方法として、後ビア法と先ビア法がある。後ビア法を比較例１として説明し、先ビア法を比較例２として説明する。
　図２（ａ）および図２（ｂ）は、比較例１に係る半導体モジュールの製造方法を示す断面図である。図２（ｃ）は、ビア１６ａの平面図である。
　図２（ａ）に示すように、実装シート１１は枠３０に貼り付けられている。実装シート１１上に半導体チップ２０およびＩＣチップ２２を接着剤１２により接着し、熱処理することで接着剤１２を硬化させる。
　図２（ｂ）に示すように、実装シート１１の下からレーザ光３２を照射することで、電極２１ａ～２１ｃおよび２３に対応する部分に実装シート１１を貫通するビア１６ａ～１６ｃを形成する。レーザアブレーション法では、レーザ光３２により実装シート１１の一部を昇華させるため、熱が発生する。
　図２（ｃ）に示すように、実装シート１１にビア１６ａを形成する場合、絶縁シート１０は接着剤１２により半導体チップ２０に接着される。このため、後述するくり抜きでは、中心の実装シート１１が除去しにくい。そこで、矢印５０のように、ビア１６ａの全領域をレーザ光３２などで走査することで実装シート１１を除去しビア１６ａを形成する。
　しかし、サイズの大きいビア１６ａを形成するためにはレーザ光３２の照射時間が長くなり、半導体チップ２０にアブレーションにより発生した熱が加わる。これにより、半導体チップ２０の信頼性の低下を招く可能性がある。また、孔加工に時間かかかる。このように、大電流対応の大口径のビア１６ａでは孔加工に時間がかかるという課題がある。
　さらには、加工時間を改善するために出力の高いＣＯ２レーザ光などを用いることが考えられる。しかし、ＣＯ２レーザ光を用いビア１６ａを形成すると、絶縁シート１０および接着剤１２に過剰な熱が加わる。これにより、樹脂が変質してしまい不良を発生してしまうことが分かっている。さらに、ドリルなどの機械加工によりビア１６ａを形成することも考えられる、しかし、タック性のある接着剤１２が器具に付着すること、または加工時の荷重で薄い絶縁シート１０が変形する懸念が生じる。
　したがって、ＵＶ（ultraviolet）レーザ光（例えば波長が３５５ｎｍ）等の出力は低いが熱の影響が少ないレーザ光を用い、大口径ビア１６ａの加工性を改善することが求められる。ＵＶレーザ光を用いた場合でも大口径のビア１６ａでは熱による半導体チップ２０の信頼性の低下および加工時間が長いという課題は存在する。
［比較例２］
　図３（ａ）から図３（ｄ）は、比較例２に係る半導体モジュールの製造方法を示す断面図である。図３（ｃ）および図３（ｄ）は、図３（ａ）および図３（ｂ）におけるビア１６ｂおよび１６ｃの拡大断面図である。
　図３（ａ）に示すように、実装シート１１の下からレーザ光３２を照射することで、電極２１ａ～２１ｃおよび２３が設けられる予定の領域に実装シート１１を貫通するビア１６ａ～１６ｃを形成する。
　図３（ｂ）に示すように、実装シート１１上に半導体チップ２０およびＩＣチップ２２を接着剤１２により接着し、熱処理することで接着剤１２を硬化させる。
　図３（ｃ）に示すように、図３（ａ）では、ビア１６ａおよび１６ｂの内壁面の傾斜は絶縁シート１０と接着剤１２とでほぼ同じである。
　図３（ｄ）に示すように、図３（ｂ）では、半導体チップ２０およびＩＣチップ２２を実装シート１１に加圧する。これにより、硬化前の接着剤１２が図３（ｃ）のビア１６ｂおよび１６ｃの内壁面（破線５２）に対しビア１６ｂおよび１６ｃの内部に押し出される。また、接着剤１２を熱処理し熱硬化させるときに、その熱により接着剤１２が軟化してビア１６ｂおよび１６ｃの内側に流動する。さらに、硬化していない接着剤１２にレーザ光３２を照射するため、レーザ光３２に起因する熱により接着剤１２が軟化してビア１６ｂおよび１６ｃの内側に流動する。これらにより、ビア１６ｂおよび１６ｃの開口径が小さくなるという課題を抱えている。
　トランジスタの制御電極であるゲート電極Ｇ（電極２１ｃ）は、他のソース電極Ｓ（電極２１ｂ）およびドレイン電極Ｄ（電極２１ａ）よりもサイズが小さい。このため、ビア１６ｂはビア１６ａより小さい。このため、接着剤１２の流動により、金属層１４ｃと電極２１ｃとのコンタクト面積が大きく減少する。よって、金属層１４ｃと電極２１ｃとの接触抵抗値が上昇する。また、金属層１４ｃと電極２１ｃとの間に接着剤１２が存在する。このため、接着剤１２と金属層１４ｃ等との線膨張係数の差に起因し、電極２１ｃと金属層１４ｃとの接触部分にクラックが発生する可能性がある。このように、ビア１６ｂにおいてコンタクト不良が生じる可能性がある。ＩＣチップ２２の電極２３も電極２１ａおよび２１ｂよりサイズが小さく、電極２１ｃと同様の課題がある。
　このように、比較例１の後ビア法では半導体チップ２０の大口径ビア１６ａを形成するときに発生する熱および大口径ビア１６ａを形成するときの加工時間が長いという課題がある。
　一方、比較例２の先ビア法では、小口径ビア１６ｂおよび１６ｃを形成した後に半導体チップ２０およびＩＣチップ２２を実装すると、硬化前の接着剤１２の染み出しにより、ビア１６ｂおよび１６ｃのコンタクト面積が低下する。これによるビア１６ｂおよび１６ｃのコンタクト不良の課題がある。
［実施例１の製造方法］
　以下、上記比較例１および２の課題を解決する実施例１に係る半導体モジュールの製造方法について説明する。図４（ａ）から図４（ｃ）、図５（ａ）および図５（ｂ）は、実施例１に係る半導体モジュールの製造方法を示す断面図である。図４（ｄ）は、ビア１６ａの平面図である。
　図４（ａ）に示すように、絶縁シート１０に接着剤１２を塗布した実装シート１１を用意する。なお、実装シート１１の材料や膜厚などは、図１（ａ）および図１（ｂ）の説明の際に説明したので、ここでは省略する。他の部材についても同様である。さらにリング状の枠３０に実装シート１１を貼り合せ、実装シート１１にテンションを加えることで、今後の作業性を向上させることができる。
　図４（ｂ）に示すように、実装シート１１に実装予定の半導体チップ２０の電極２１ａおよび２１ｂ（電流流入用および電流流出用の少なくとも一方の電流電極）に相当する部分に、実装シート１１を貫通するビア１６ａ（第１ビア）を形成する。
　図４（ｄ）に示すように、ビア１６ａが形成される部分の外周５５に沿って矢印５６のようにレーザ光３２を掃引する。これにより、レーザ光３２を掃引された環状の領域５４（図４（ｄ）のハッチング領域）の実装シート１１が除去される。領域５４で囲まれた領域５７は領域５４の外側の実装シート１１と分離される。これにより、領域５４で囲まれた領域５７における実装シート１１がくり抜くように取り除かれ、ビア１６ａが形成される。
　このように、半導体チップ２０が実装されていない状態で、ビア１６ａの外周に隣接して、グルリと領域５４を形成することで、中心部分の領域５７の実装シート１１がくり抜かれる。レーザ光３２の照射面積は領域５４のみであるため、レーザ光３２の照射時間を短縮できる。ビア１６ａの平面面積はビア１６ａの開口径の二乗に比例するのに対し、領域５４の面積は開口径に比例する。よって、ビア１６ａが大口径になるほど、図２（ｃ）のようにレーザ光３２をビア１６ａの全面に照射する場合と比較して照射する領域５４の面積の低減の効果を大きくできる。領域５４の幅は例えば２５μｍ程度で、加工できる。このため、例えばビア１６ａの開口径が４００μｍの場合には、レーザ光３２をビア１６ａの全面に照射する場合と比較して、レーザ光３２を照射する面積を１／４程度まで低減することができる。その結果、実装シート１１への熱的負荷を大きく低減できる効果がある。また、ビア１６ａの加工時間を短くできる。なお、ビア１６ａは、図２（ｃ）のようにレーザ光３２をビア１６ａの全領域に照射し形成してもよい。
　続いて、図４（ｃ）に示すように、ビア１６ａと電極２１ａおよび２１ｂが重なるように半導体チップ２０およびＩＣチップ２２を実装シート１１に接着剤１２により接着する。その後、接着剤１２を硬化させる。また、形成予定のビア１６ｂと電極２１ｃ、形成予定のビア１６ｃと電極２３とが重なるように半導体チップ２０およびＩＣチップ２２を実装シート１１と位置合わせして実装する。そして接着剤１２を硬化させる。接着剤１２の硬化するための熱処理温度は例えば１５０℃～３００℃である。
　続いて、図５（ａ）に示すように、半導体チップ２０のゲート電極Ｇ（電極２１ｃ）およびＩＣチップ２２の電極２３等のサイズの小さい電極２１ｃおよび２３に対応して、ビア１６ｂおよび１６ｃ（第２ビア）をレーザ光３４により形成する。ビア１６ｂおよび１６ｃのサイズはビア１６ａより小さい。ビア１６ｂおよび１６ｃは、図４（ｄ）のように実装前にビアの外周に沿ってレーザ光を照射して形成してもよし、図２（ｃ）のように、ビアの全面にレーザ光を照射して形成してもよい。実装シート１１上に半導体チップ２０およびＩＣチップ２２が接着されているため、図４（ｄ）の方法ではビア１６ｂおよび１６ｃの形成が難しい場合には、図２（ｃ）の方法を用いビア１６ｂおよび１６ｃを形成する。
　ビア１６ｂおよび１６ｃを形成する前に、図４（ｃ）において接着剤１２は硬化している。硬化した接着剤１２をレーザ光３４でアブレーションしているので、接着剤１２が熱で流動化し、ビア１６ｂおよび１６ｃの底部へ流出することが抑制されている。
　大口径のビア１６ａは、半導体チップ２０およびＩＣチップ２２を実装する前に形成するため、ビア１６ａの形成時の熱により半導体チップ２０が劣化することを抑制できる。また、図４（ｄ）において示した方法を用いてビア１６ａを形成すると孔加工時間を短縮できる。
　ビア１６ｂおよび１６ｃを形成するときに、ビア１６ａにレーザ光３６を照射してもよい。レーザ光３６の照射により、ビア１６ａの底部に流出した接着剤１２を除去する。レーザ光３６の照射の詳細については後述する。なお、レーザ光３６の照射は、実装シート１１上に半導体チップ２０およびＩＣチップ２２を実装し、接着剤１２を硬化させた後であれば、レーザ光３４を照射する前でもよいし後でもよい。
　続いて、図５（ｂ）に示すように、ビア１６ａ～１６ｃの洗浄後、めっき法を用い全面に導電材となる金属層１４を形成する。金属層１４の形成方法は、例えばシード層としてチタン層および銅層を薄くスパッタリング法または無電解めっき法を用い形成する。このシード層を介して電解めっき法を用いメッキで銅層を厚く形成する。その後、フォトリソフグラフィ技術を用い、フォトレジストを所望の形状にパターニングする。フォトレジストの開口部を通じて銅とチタン層をエッチングすることで金属層１４からなる導電体パターンを形成する。これにより、ビア１６ａを介し電極２１ａおよび２１ｂに接続される金属層１４ａと、ビア１６ｂおよび１６ｃを介し電極２１ｃおよび２３に接続される金属層１４ｂおよび１４ｃが形成される。
　その後、実装シート１１上に半導体チップ２０およびＩＣチップ２２を覆うように封止樹脂２４を形成する。ダイシング装置などで実装シート１１および封止樹脂２４を個片化することで、図１（ａ）および図１（ｂ）に示した半導体モジュールが製造される。なお、図１（ａ）および図１（ｂ）において説明したが、半導体チップ２０の上面（裏面）に放熱部材として金属板またはＤＢＣ基板等が接着される場合がある。この場合は、半導体チップ２０の上面の少なくとも一部を封止樹脂２４から露出させてもよい。
　図４（ｂ）におけるビア１６ａを形成する工程、および／または図４（ｃ）における半導体チップ２０を実装シート１１に実装し接着剤１２を硬化させる工程において、ビア１６ａの底部には、接着剤１２が流出する。ビア１６ａのサイズは大きいため、接着剤１２の流出によるコンタクト不良は発生し難い。このため、レーザ光３６によるビア１６ａの底部の接着剤１２の除去は行わなくてもよい。
　ビア１６ａの底部への接着剤１２の流出がビア１６ａのコンタクト特性に影響する場合には、レーザ光３６を照射し、流出した接着剤１２を除去してもよい。
　以下、レーザ光３６を照射し、流出した接着剤１２を除去する方法について説明する。例えばビア１６ａの直径が４００μｍの場合、接着剤１２はビア１６ａの内方向に片側５０μｍほど流出する。接着剤１２の削り幅が５０μｍ以下のときと５０μｍ以上のときでは、ビア１６ａ付近の断面形状が異なる。そこで、削り幅の小さい場合（例えば削り幅が２０μｍ～５０μｍ）の場合と、接着剤１２の削り幅が大きい場合（例えば削り幅が５０μｍ以上）の場合と、ついて説明する。
［変形例１］
　まず、削り量が小さい場合（例えば５０μｍ以下）について説明する。図６（ａ）および図６（ｂ）は、変形例１のレーザ光３６の照射前のビア１６ａの断面図および平面図である。図６（ｂ）は図６（ａ）のビア１６ａを下方から見た平面図である。以下の図も同様である。
　図６（ａ）および図６（ｂ）に示すように、ビア１６ａの内壁面１７の上端（電極２１ａおよび２１ｂに接する端）および下端（電極２１ａおよび２１ｂと反対の端）を６２および６０、内壁面１７における絶縁シート１０と接着剤１２との境界を６１とする。図４（ｂ）において実装シート１１にビア１６ａを形成したときに、接着剤１２の流出がないと仮定した場合のビア１６ａの内壁面１７は破線７０（図６（ａ）参照）である。このときのビア１６ａの内壁面１７の上端を６２ａとする。
　図４（ｂ）おけるレーザ光３２による温度上昇、図４（ｃ）における半導体チップ２０を実装するときの圧力、および接着剤１２を硬化するときの熱処理に起因して接着剤１２がビア１６ａの底部（図６（ａ）では上面）に接着剤１２が流出する。これにより、ビア１６ａの内壁面１７の上端は６２ａから６２にビア１６ａの内方向に移動する。上端６２ａと６２との距離が接着剤１２の流出量Ｄ１に相当する。ビア１６ａの内壁面１７のうち絶縁シート１０の内壁面を１７ａとし、接着剤１２の内壁面を１７ｂとする。内壁面１７の傾斜角をビア１６ａの底面（実装シート１１の上面）に平行な平面との角度とする。ビア１６ａの内壁面１７のうち接着剤１２の内壁面１７の傾斜角θ２は絶縁シート１０の内壁面１７ａの傾斜角θ１より小さくなる。その結果、電極２１ａおよび２１ｂが露出する開口面積が小さくなってしまい、電極２１ａおよび２１ｂと金属層１４ａとの接触抵抗値の上昇、または電極２１ａおよび２１ｂと金属層１４ａとの密着性が低下する。
　図７（ａ）および図７（ｂ）は、変形例１のレーザ光３６の照射後のビア１６ａの断面図および平面図である。
　図７（ａ）および図７（ｂ）に示すように、ビア１６ａの内壁面１７のうち半導体チップ２０側の内壁面を形成する接着剤１２をレーザ光３６により取り除く。このとき、レーザ光３６のスポット径を小さくして、接着剤１２のみにレーザ光３６が照射されるようにする。接着剤１２の一部を取り除く前のビア１６ａの内壁面１７ｂを破線７２で示している。これにより、ビア１６ａの内壁面１７の上端が６２から６４にビア１６ａの外方向に移動する。上端６２と６４との距離が接着剤１２の削り幅Ｄ２である。ビア１６ａの底面側の内壁面１７は１７ｃとなる。内壁面１７ａと１７ｃとの間に内壁面１７ｂが残存している。内壁面１７ｂと１７ｃとの境界は６３である。内壁面１７ｂと１７ａとの境界は６１である。内壁面１７ｂは残存しなくてもよい。ビア１６ａの内壁面１７のうち半導体チップ２０側の電極２１ａおよび２１ｂに接する内壁面１７ｃ（第１内壁面）の傾斜角θ３は、内壁面１７ｃの半導体チップ２０の反対側に位置する内壁面１７ｂ（第２内壁面）の傾斜角θ２より大きくなる。これにより、ビア１６ａの開口径を回復できる。内壁面１７ｃの傾斜角θ３は、内壁面１７ａの傾斜角θ１より大きくてもよく、小さくてもよい。
［変形例２］
　次に、削り量が大きい場合（例えば５０μｍ以上）について説明する。図８（ａ）および図８（ｂ）は、変形例２のレーザ光３６の照射後のビア１６ａの断面図および平面図である。
　図８（ａ）および図８（ｂ）に示すように、ビア１６ａの内壁面１７のうち半導体チップ２０側の内壁面を形成する接着剤１２をレーザ光３６により取り除く。このとき、レーザ光３６のスポット径を大きくして、接着剤１２に加え絶縁シート１０の一部を取り除く。これにより、ビア１６ａの内壁面１７の上端が６２から６４に、すなわちビア１６ａの外方向に移動する。削り幅Ｄ２は変形例１の図７（ａ）より大きくなる。ビア１６ａの底面側の内壁面１７は１７ｃとなる。内壁面１７ａと１７ｃとの境界は６７である。内壁面１７ｂは存在しない。ビア１６ａの内壁面１７のうち半導体チップ２０側の内壁面１７ｃの傾斜角θ３は、内壁面１７ａの傾斜角θ１より大きくなる。これにより、ビア１６ａの開口径を回復できる。
［変形例３］
　次に、流出量Ｄ１が大きい場合について説明する。図９（ａ）および図９（ｂ）は、変形例３のレーザ光３６の照射前のビア１６ａの断面図および平面図である。
　図９（ａ）および図９（ｂ）に示すように、破線７０に対し接着剤１２が流出する。接着剤１２の流出量Ｄ１が多いため、接着剤１２はビア１６ａの内壁面のうち絶縁シート１０の壁面の一部を覆う。内壁面１７うち、絶縁シート１０の内壁面１７ａと接着剤１２の内壁面１７ｂとの境界が６６である。ビア１６ａの内壁面１７のうち接着剤１２の内壁面１７ｂの傾斜角θ２は絶縁シート１０の内壁面１７ａの傾斜角θ１より小さくなる。電極２１ａおよび２１ｂが露出する開口面積（図９（ｂ）において上端６２で囲まれた面積）は図６（ｂ）において電極２１ａおよび２１ｂが露出する開口面積（図６（ｂ）においてした上端６２で囲まれた面積）より小さくなってしまい、電極２１ａおよび２１ｂと金属層１４ａとの接触抵抗値がより上昇し、または電極２１ａおよび２１ｂと金属層１４ａとの密着性がより低下する。
　図１０（ａ）および図１０（ｂ）は、変形例３のレーザ光３６の照射後のビア１６ａの断面図および平面図である。
　ビア１６ａの内壁面１７のうち半導体チップ２０側の内壁面を形成する接着剤１２をレーザ光３６により取り除く。ビア１６ａの内壁面１７の上端が６２から６４にビア１６ａの外方向に移動する。ビア１６ａの底面側の内壁面１７は１７ｃとなる。内壁面１７ｂと１７ｃとの境界は６３である。ビア１６ａの内壁面１７のうち半導体チップ２０側の内壁面１７ｃの傾斜角θ３は、内壁面１７ｂの傾斜角θ２より大きくなる。これにより、ビア１６ａの開口径を回復できる。内壁面１７ｃの傾斜角θ３は、内壁面１７ａの傾斜角θ１より大きくてもよく、小さくてもよい。
　比較例１の図２（ｂ）のように、半導体チップ２０を実装後にビア１６ａを形成する場合、図２（ｃ）のように、ビア１６ａの全領域に光強度の大きいレーザ光３２を照射する。これにより、半導体チップ２０に熱が加わる。また、電極２１ａおよび２１ｂにおいてレーザ光３２が反射し、ビア１６ａの外方向に向かい接着剤１２がえぐれることがある。えぐれ部により金属層１４が正常に形成できないことがある。
　変形例１～３における、ビア１６ａの底部の接着剤１２を取り除くためのレーザ光３６は光強度を小さくできる。これにより、半導体チップ２０に加わる熱を小さくできる。また、ビア１６ａを形成するための光強度の大きいレーザ光３２は半導体チップ２０の実装前に照射するため、電極２１ａおよび２１ｂによりレーザ光２が反射することがなく、えぐれ部が生成されにくい。よって、金属層１４を正常に形成できる。
　さらに、比較例１のように、ビア１６ａを形成する前に半導体チップ２０を実装した場合は、接着剤１２の硬化時に接着剤１２の溶剤が抜け切らない可能性がある。接着剤１２内部に溶剤が残存すると、ビア１６ａ内部のプラズマ洗浄やスパッタの処理中に溶剤がガスとして放出される。これにより、ビア１６ａの不良につながる可能性がある。実施例１では、ビア１６ａを形成してから半導体チップ２０を実装し、接着剤１２を硬化させる。これにより、接着剤１２の硬化の工程においてビア１６ａから溶剤が抜けやすくなる。よって、その後の工程において、接着剤１２から溶剤がガスとして放出されることを抑制することができる。ビア１６ａはサイズか大きいため、このような接着剤１２の硬化工程における溶剤の放出に特に有効である。
　続いて、ビア１６ａ底部の接着剤１２とその加工について更に述べる。図１１（ａ）から図１１（ｃ）は、金属層１４を形成した後のビア１６ａの断面図である。図１１（ａ）に示すように、接着剤１２が、絶縁シート１０から流出した状態であり、ビア１６ａの内側の接着剤１２を取り除いていない（図６（ａ）の状態）。ポリイミドシート等の絶縁シート１０、銅等で充填された金属層１４および接着剤１２の交点Ｐ（ここでは三重点の所で、交点Ｐと呼ぶ）が存在する。接着剤１２の線膨張係数は金属層１４より大きい場合、温度が上昇すると、交点Ｐには接着剤１２の熱膨張の応力が厚み方向（±ｚ方向）に加わる。このため、交点Ｐの付近で、金属層１４とそれ以外（絶縁シート１０と接着剤１２を一体としてみる）の間で引き剥がされるような応力が加わり、金属層１４ａが剥がれる可能性がある。
　図１１（ｂ）に示すように、図１０（ａ）の変形例３と同様に、接着剤１２が流出し、交点Ｐを覆っている。これにより、金属層１４とそれ以外（絶縁シート１０と接着剤１２を一体としてみる）の間での剥がれを抑制することができる。このように、変形例３の図１０（ａ）のように、レーザ加工において交点Ｐを露出させないようにすることが好ましい。
　図１１（ｃ）に示すように、接着剤１２が絶縁シート１０までせり上がっていない場合は、図８（ａ）の変形例２のように、接着剤１２の一部を取り除くときに、絶縁シート１０の一部を除去する。この結果、ビア１６ａの内壁面１７が急峻になるので、交点Ｐへ伝わる厚み方向の応力を低減させることができる。これにより、金属層１４ａの剥がれを抑制できる。このように、変形例２の図８（ａ）のように、レーザ加工において絶縁シート１０の一部を取り除くことが好ましい。
　以上のように、変形例２および３では、交点Ｐにおける金属層１４の剥がれを抑制できる。
　以下、実施例１および変形例１～３を簡単にまとめる。
　第１に、図４（ｂ）のように、ビア１６ａ（第１ビア）を先ビア法により形成し、図５（ａ）のように、ビア１６ｂおよび１６ｃ（第２ビア）を後ビア法で形成する。ビア１６ａは、ソース電極Ｓおよびドレイン電極Ｄに対応しビアサイズが大きい。このため、図３（ｄ）のように、接着剤１２が流出しても、ソース電極Ｓおよびドレイン電極Ｄと金属層１４とのコンタクト抵抗は低く維持される。また線膨張係数のミスマッチによるコンタクト不良も抑制できる。比較例２のように、ビア１６ａおよび１６ｂ（第２ビア）を先ビア法で形成すると、ビアサイズが小さいため、コンタクト抵抗は上昇する。ビアサイズが小さいことからビア１６ｂと電極２１ｃとの密着強度およびビア１６ｃと電極２３との密着強度が小さい。このため、線膨張係数のミスマッチによるコンタクト不良が発生してしまう。
　第２に、変形例１~３のように、ビア１６ｂおよび１６ｃの加工の際、更にはその後（金属層１４を形成する前）に、ビア１６ａの底部を低出力でレーザ照射し、接着剤１２を取り除く。これにより、ビア１６ａを介したコンタクト性を更に向上させることができる。
　第３に、図４（ｄ）のように、半導体チップ２０のビア１６ａを、ビア１６ａの内側に沿って全周囲にわたりレーザ光を照射して、照射の内側である中心部分の実装シート１１をくり抜いて取り除く。これにより、ビア１６ａはビアサイズが大きい分、レーザ光の照射の時間を短くすることができる。このため、実装シート１１への熱負荷を低減でき、実装シート１１の反り、ビア構造の変形を抑止することができる。
　以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　絶縁シート
　１１　実装シート
　１２　接着剤
　１４、１４ａ～１４ｃ　金属層
　１６ａ～１６ｃ　ビア
　１７、１７ａ～１７ｃ　内壁面
　２０　半導体チップ
　２１ａ～２１ｃ、２３　電極
　２２　ＩＣチップ
　２４　封止樹脂
　２６　トランジスタ
　３２、３４、３６　レーザ光
　

Claims (8)

  1. 　可撓性を有する絶縁シートに接着剤が塗布された実装シートを用意し、
    　前記実装シートにおける実装予定の半導体チップの電流流出用および電流流入用の少なくとも一方の電流電極に相当する部分に前記実装シートを貫通する第１ビアを形成し、
    　前記第１ビアと前記電流電極が重なるように前記半導体チップを前記実装シートに前記接着剤により接着した後に前記接着剤を硬化し、
    　前記接着剤を硬化した後、前記半導体チップの制御電極に対応して、前記実装シートを貫通し、前記第１ビアよりサイズが小さい第２ビアを形成し、
    　前記第１ビアおよび前記第２ビアを介して、前記電流電極および前記制御電極に電気的に接続する金属層を形成する、
    半導体モジュールの製造方法。
  2. 　前記第１ビアおよび前記第２ビアは、レーザ光により加工され、
    　前記接着剤を硬化した後に、前記第１ビアの内壁面のうち前記半導体チップ側の内壁面を形成する接着剤をレーザ光により取り除く、請求項１に記載の半導体モジュールの製造方法。
  3. 　前記第１ビアおよび前記第２ビアは、レーザ光により加工され、
    　前記接着剤を硬化した後に、
    　前記第１ビアの内壁面は、前記電流電極に接する第１内壁面と、前記第１内壁面の前記半導体チップの反対側に位置する第２内壁面とを備え、前記第１内壁面の傾斜角が前記第２内壁面より大きくなるように、前記第１ビアの内壁面のうち前記半導体チップ側の内壁面を形成する接着剤をレーザ光により取り除く、請求項１に記載の半導体モジュールの製造方法。
  4. 　前記半導体チップは、トランジスタを含み、前記電流電極は、前記トランジスタのソース電極、ドレイン電極、エミッタ電極およびコレクタ電極の少なくとも１つであり、前記制御電極は前記トランジスタのゲート電極およびベース電極の少なくとも１つである、請求項１から３のいずれか一項に記載の半導体モジュールの製造方法。
  5. 　可撓性を有する絶縁シートに接着剤が塗布された実装シートを用意し、
    　前記実装シートにおける実装予定の半導体チップの電流流出用および電流流入用の少なくとも一方の電流電極に相当する部分に、前記実装シートを貫通する第１ビアを形成し、
    　前記接着剤を硬化した後、前記第１ビアと前記電流電極が重なるように前記半導体チップを前記実装シートに前記接着剤により接着すると共に、前記半導体チップを駆動する駆動電極を有するＩＣチップを前記実装シートに前記接着剤により接着した後に前記接着剤を硬化し、
    　前記接着剤を硬化した後、前記駆動電極に対応して、前記実装シートを貫通し、前記第１ビアよりサイズの小さい第２ビアを形成し、
    　前記第１ビアおよび前記第２ビアを介して、前記電流電極および前記駆動電極に電気的に接続する金属層を形成する、
    半導体モジュールの製造方法。
  6. 　前記第１ビアおよび前記第２ビアは、レーザ光により加工され、
    　前記接着剤を硬化した後に、前記第１ビアの内壁面のうち前記半導体チップ側の内壁面を形成する接着剤をレーザ光により取り除く、請求項５に記載の半導体モジュールの製造方法。
  7. 　前記半導体チップは、トランジスタを含み、前記電流電極は、前記トランジスタのソース電極、ドレイン電極、エミッタ電極およびコレクタ電極の少なくとも１つである、請求項５または６に記載の半導体モジュールの製造方法。
  8. 　前記第１ビアが形成される部分の外周に沿ってレーザ光を掃引し、前記レーザ光が掃引された領域で囲まれた実装シートがくり抜かれ取り除かれることで前記第１ビアが形成される、請求項１から７のいずれか一項に記載の半導体モジュールの製造方法。
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