JP2006041376A - 回路装置の製造方法 - Google Patents

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Genichi Nezu
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Takanari Kusabe
隆也 草部
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Abstract

【課題】回路装置の小型化、薄型化および軽量化を実現する信頼性の高い回路装置の製造方法を提供する。
【解決手段】支持基板１１の上面に回路装置を構成する樹脂封止体３１を形成した後、樹脂封止体３１を支持基板１１から分離するため、基板を持たない回路装置の製造が可能となり、回路装置の薄型化、小型化、軽量化および放熱性の向上を実現することが可能となる。また、支持基板１１上で封止樹脂２８による封止ができるため、封止樹脂２８と導電パターン２０Ａ、２０Ｂおよび、封止樹脂２８と回路素子２５Ａ、２５Ｂとの熱膨張係数の差による反りを防止することができる。従って、導電パターン２０Ａ、２０Ｂの剥離や導電パターン２０Ａと金属細線２７との接続不良を抑止できるので、信頼性の高い回路装置１０Ａを製造することが可能となる。
【選択図】図２

Description

本発明は回路装置の製造方法に関し、特に、薄型の回路装置を実現する回路装置の製造方法に関するものである。
電子機器の小型化および高機能化に伴い、その内部で使用される回路装置においても小型化および高密度化が要求されている。図９を参照して従来の回路装置の製造方法の一例を説明する（特許文献１を参照）。
先ず、図９（Ａ）を参照して、樹脂等の絶縁性の材料から成る基板１０１にレーザー等でコンタクトホール１０３を形成する。そして、コンタクトホール１０３の内を含む基板１０１の両面にメッキ膜１０２を形成する。
次に、図９（Ｂ）を参照して、メッキ膜１０２をエッチングすることにより、基板１０１の表面に第１の導電パターン１０２Ａを形成し、裏面に第２の導電パターン１０２Ｂを形成する。
図９（Ｃ）を参照して、第１の導電パターン１０２Ａ上に半導体素子１０４を載置し、金属細線１０５を介して第１の導電パターン１０２Ａと半導体素子１０４とを電気的に接続する。そして、半導体素子１０４、金属細線１０５および第１の導電パターン１０２Ａが覆われるように封止樹脂１０７で封止する。最後に、第２の導電パターン１０２Ｂをソルダーレジスト１０９で被覆し、所定の箇所に外部電極１０８を形成する。このようにして回路装置１００が製造される。
特開２００２−２６１９８号公報
しかしながら、上述した回路装置の製造方法では、基板１０１にガラスエポキシ基板が用いられており、製造過程に於いて、配線を支持するために使用されていた。そのため、製造コストの上昇や、基板１０１の厚みによる回路装置の小型化、薄型化、軽量化の限界が問題視されていた。更には、ガラスエポキシ基板を用いることによる放熱性の悪化が指摘されていた。
また、封止樹脂１０７を硬化させる際に、基板１０１と封止樹脂１０７および、半導体素子１０４と封止樹脂１０７との熱膨張係数の差によって反りが発生していた。このことにより、導電パターン１０２が基板１０１から剥離したり、第１の導電パターン１０２Ｂと金属細線１０５との接続に不良が生じるなどの問題があった。
更に、基板１０１にガラスエポキシ基板を採用した場合は、両面の電極を電気的に接続するためのコンタクトホール１０３の形成が不可欠であり、製造工程が長くなる問題があった。
更に、大電流が流れる導電パターンを形成する場合、導電パターンの面積を広くすることによって、その電気容量を確保していた。従って、回路装置の小型化が困難であった。
本発明は、上記した問題を鑑みて成されたものである。本発明の主な目的は、回路装置の小型化、薄型化および軽量化を実現する信頼性の高い回路装置の製造方法を提供することにある。
本発明の回路装置の製造方法は、支持基板の表面に第１の導電パターンと前記第１の導電パターンよりも厚く形成される第２の導電パターンとから成る配線層を形成する工程と、前記配線層と回路素子とを電気的に接続する工程と、前記回路素子が被覆されるように前記支持基板の上面を封止樹脂で封止する工程と、前記配線層および前記封止樹脂の裏面を前記支持基板から分離する工程とを具備することを特徴とする。従って、基板のない回路装置を製造することができるので、製造コストの低減や、回路装置の薄型化、軽量化および放熱性の向上を実現することが可能となる。更に、厚みの異なる導電パターンを同一回路装置内に形成することができるので、要求される電流量に対応した導電パターンをそれぞれ形成することにより回路装置の小型化が可能となる。
また、本発明の回路装置の製造方法は、支持基板の表面に厚み方向に突出する凸部を有する第１の配線層を形成する工程と、絶縁層を介して前記第1の配線層に導電膜を積層させる工程と、前記凸部と前記導電膜とを導通させる接続部を形成する工程と、前記導電膜をパターニングすることにより、第２の配線層を形成する工程と、前記第２の配線層と回路素子を電気的に接続する工程と、前記回路素子が被覆されるように前記支持基板の上面を封止樹脂で封止する工程と、前記第１の配線層、絶縁層および前記封止樹脂の裏面を前記支持基板から分離する工程とを具備することを特徴とする。従って、上記した効果の他に、多層配線を可能にしたことにより、回路装置の高密度化を実現した。
本発明の回路装置の製造方法によれば、基板を持たない回路装置を製造することができる。従って、回路装置の薄型化、軽量化および放熱性の向上を実現することが可能となる。
また、本発明の回路装置の製造方法によれば、支持基板上で封止樹脂による封止ができるため、封止樹脂と導電箔および、封止樹脂と回路素子との熱膨張係数の差による反りを防止することができる。従って、導電パターンの剥離や導電パターンと金属細線との接続不良を抑止できるので、信頼性の高い回路装置を製造することが可能となる。
更に、本発明の回路装置の製造方法によれば、ガラスエポキシ基板では必要であったコンタクトホールの形成を省くことができるので、製造工程を大幅に短縮することが可能となる。
更に、本発明の回路装置の製造方法によれば、大電流が流れる導電パターンを厚く形成することができるので、回路装置の小型化が可能となる。
更に、本発明の回路装置の製造方法によれば、凸部が埋め込まれることにより薄く形成された絶縁層に貫通孔を設けることができる。従って、絶縁層に貫通孔を容易に形成することが可能となる。更に、貫通孔を浅く形成することが可能になることから、この貫通孔へのメッキ膜の形成を容易にすることができる。更に、フィラーが混入された絶縁層を介して多層の配線層が積層された場合でも、前記絶縁層を貫通して配線層同士を導通させる接続部を形成することが可能となる。
〈第１の実施形態〉
図１および図２を参照して、第１の実施形態の回路装置の製造方法を説明する。
先ず、図１（Ａ）を参照して、支持基板１１上に接着剤１２を介して導電箔１３を貼着する。導電箔１３は、ロウ材の付着性、ボンディング性、メッキ性が考慮されて、その材料が選択される。具体的な材料としては、Ｃｕを主原料とした導電箔、Ａｌを主原料とした導電箔または、Ｆｅ−Ｎｉ等の合金から成る導電箔などが採用される。また、他の導電材料でも可能であり、特にエッチングできる導電材が好ましい。導電箔１３の厚さは、１０μｍ〜３００μｍ程度である。しかし、１０μｍ以下または３００μｍ以上の導電箔を採用することも可能である。
接着剤１２は熱可塑性樹脂、ＵＶシート（紫外線を照射することにより接着性が落ちるもの）等が採用される。また、接着剤１２は、溶剤に溶かしたり、加熱することにより液状にしたり、紫外線照射により接着性を低減させることが可能な材料であればよい。
支持基板１１はＣｕ、Ａｌなどの金属または、樹脂などの材料から成り、導電箔１３を平坦に支持することが可能な強度または厚みを有する。また、接着剤１２にＵＶシートを採用した場合はガラス、またはプラスチック等の透明基板を採用することが好適である。
図１（Ｂ）を参照して、導電箔１３の上面にレジスト１４をパターニングする。そしてレジスト１４をエッチングマスクとしてウエットエッチングを行い、レジスト１４が形成されない主面のエッチングを行う。このエッチングにより凸部１８と薄い導電箔の二種類が形成される。エッチングが終了した後、レジスト１４は除去される。
図１（Ｃ）を参照して、導電箔１３をエッチングすることにより、導電パターン２０Ａ、２０Ｂを形成する。先ず、レジスト１４を導電パターン形成予定領域の上面を覆うようにパターニングする。このとき、レジスト１４は厚く形成された凸部１８よりも広い領域を被覆するようにパターニングされる。これは、一回のエッチングで導電箔１３をパターンニングするには、厚みの薄い部分をエッチングすればよいからである。例えばマスクズレを考慮すれば、すこし縁が形成されるようにパターニングした方が、導電箔１３を完全に分離できるからである。また薄い部分でパターニングすれば、一回のエッチングですむ。逆に凸部１８の厚みでパターニングすれば、薄い導電膜はオーバーエッチングになってしまい、パターン幅が狭くなってしまう。
このように、厚さの異なる導電パターンを薄い導電箔側で一度にパターニングすることで、厚薄のパターンが一度に形成でき、例えばパワー系のパターンと小信号系のパターンが、２回のエッチングにより可能となる。
また、導電パターンの面積を広くして大電流に対応するのでなく、導電パターンの厚みを増加させることによって対応でき、回路装置の平面サイズを小さくできる。
更に、発熱量の大きい回路素子を厚く形成された導電パターン上に配置することにより、放熱性を向上させることが可能となる。
図２（Ａ）を参照して、導電パターン２０に回路素子２５を実装し、封止樹脂２８にて封止された樹脂封止体３１を形成する。ここで、第１の回路素子２５Ａは第１の導電パターン２０Ａに載置され、第２の回路素子２５Ｂは第２の導電パターン２０Ｂに載置される。同図に示すように、回路素子２５は金属細線２７介して導電パターン２０と電気的に接続されている。当然であるがフェイスダウンでも可能である。
本形態では、比較的小さな電流が流れる第１の回路素子２５Ａと、大電流が流れる第２の回路素子２５Ｂとが載置されるとして説明する。
第１の回路素子２５Ａとしては、チップコンデンサが開示されているが、トランジスタ、ＬＳＩチップ、チップ抵抗またはソレノイド等を採用することができる。
第２の回路素子２５Ｂとしては、大きな電流を流すパワー系のトランジスタ、例えばパワーモス、ＧＴＢＴ、ＩＧＢＴ、サイリスタ等を採用することができる。またパワー系のＩＣも該当する。近年、チップもサイズが小さく薄型で高機能なため、昔と比べて大量に熱が発生する。従って、放熱を必要とされる回路素子も第２の導電パターン２０Ｂに載置することにより放熱性を向上させることができる。
そして、回路素子２５と導電パターンとの接続は、フェイスアップまたはダウンにより、金属細線、ロウ材または、導電ペースト等によって成される。その後、回路素子２５は封止樹脂２８によって封止される。ここではトランスファーモールド、インジェクションモールド、ディッピングまたは、塗布によりに樹脂封止することができる。樹脂材料としては、エポキシ樹脂などの熱硬化性樹脂またはポリイミド樹脂などの熱可塑性樹脂を採用することが可能である。
ここで、樹脂封止体３１は、封止樹脂２８が硬化するまで表面が平坦な支持基板１１と一体であるため、その平坦性を維持することが可能となる。
図２（Ｂ）を参照して、樹脂封止体３１を支持基板１１から分離する。ここで、接着剤１２に熱可塑性樹脂を採用した場合には、熱可塑性樹脂を加熱して溶融することにより分離することが可能となる。また、有機溶剤などの薬剤で選択的に接着剤１２を溶かすことも可能である。
接着剤１２にＵＶシートを採用した場合には、紫外線を照射することにより分離することが可能となる。このとき、支持基板１１にガラスなどの紫外線を通過させる材料を採用することにより、迅速かつ効率的な分離を行うことが可能である。
支持基板１１から分離が行われた後、樹脂封止体３１の裏面には接着剤１２の一部が残存する恐れがある。これは、再度、有機溶剤などの薬剤を用いて溶融除去することによって解決される。
図２（Ｃ）を参照して、樹脂封止体３１の裏面処理を施し、ダイシングして個別に分離することにより、回路装置１０Ａを完成させる。ここでは、樹脂封止体３１の裏面にソルダーレジスト２９をパターニングして導電パターンを露出し、この箇所に外部電極３０、例えばロウ材を形成する。しかし、樹脂封止体３１の裏面から露出した導電パターン２０を外部電極として機能させることも可能である。
以上の構成により、薄い導電パターンと厚い導電パターンが形成でき、パワー系／小信号系の素子が一つのパッケージに収納することができる。例えば、インバータモジュールとして、６つのパワー素子と１つの制御ＩＣを1パッケージする場合、６つのパワー素子のソース・ドレインは、厚い導電パターンに、ゲートやパワートランジスタを制御するＩＣは、薄い導電パターンに電気的に接続すれば、１パッケージからなるＳＩＰが可能となる。
〈第２の実施形態〉
図３から図５を参照して、第２の実施形態の回路装置の製造方法を説明する。本形態の回路装置の製造方法は、第１の実施形態と基本工程は同じである。従って、ここでは相違点を中心に説明する。
先ず、図３（Ａ）を参照して、支持基板１１上に接着剤１２を介して貼着された第１の導電膜３３に凸部１８を形成する。第１の導電膜３３がレジスト１４をマスクにしてハーフエッチングされることにより、厚い部分である凸部１８と薄い部分が形成される。凸部１８を形成した後、レジスト１４は除去される。
図３（Ｂ）を参照して、前実施形態と同様に、薄い部分をエッチングして、厚い導電パターンと薄い導電パターンを形成する。ここで、レジスト１４は凸部１８の領域よりも広い範囲を覆うようにパターニングされる。そして、レジスト１４をマスクにしてウエットエッチングすることで、第１の導電パターン４０Ａと第１の導電パターン４０Ａよりも厚く形成される第２の導電パターン４０Ｂから成る第１の配線層４０が形成される。
図３（Ｃ）を参照して、絶縁層４１を介して第１の配線層４０の上面に第２の導電膜３４を積層させる。これは、表面に接着層等の絶縁層４１が設けられた第２の導電膜３４を第１の配線層４０と密着させることで成される。また、絶縁層４１を第１の配線層に塗布してから第２の導電膜３４を積層させることも可能である。
ここで、凸部１８は絶縁層４１に埋め込まれるように密着される。この密着を真空プレスで行うことにより、第１の配線層４０と絶縁層４１の間の空気により発生するボイドを防止することができる。また、等方エッチングにより形成される凸部１８の側面は、滑らかな曲面となっている。従って、第１の配線層４０を絶縁層４１に埋め込む際に、この曲面に沿って樹脂が浸入し、未充填部が無くなる。このことから、凸部１８の側面形状によっても、ボイドの発生を抑止することができる。更に、凸部１８が絶縁層４１に埋め込まれることで、第１の配線層４０と絶縁層４１との密着強度を向上させることができる。
本形態では、放熱性を向上させるために、絶縁層４１としてエポキシ樹脂等の絶縁性樹脂にフィラーが混入されたものを採用している。ここで、混入されるフィラーとしては、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＣ、ＡｌＮ等である。もちろん、絶縁層４１にフィラーが混入されていない樹脂を採用することも可能である。
図４（Ａ）から図４（Ｃ）を参照して、第１の配線層４０と第２の導電膜３４を導通させる接続部を形成する工程を説明する。先ず、レジスト１４をマスクにして、接続部４３が形成される予定の領域をエッチングして絶縁層４１の表面が露出するように貫通孔４２を形成する。そして、第２の導電膜３４をマスクとして、レーザーを照射することにより貫通孔４２の下部から凸部１８を露出させる。そして、貫通孔４２にメッキ層を形成することにより、接続部４３を形成する。接続部４３を形成することによって第１の配線層４０と第２の導電膜３４とを導通させることができる。
この接続部４３の形成工程の詳細は図６から図９を参照して後述する。
図５（Ａ）を参照して、第２の導電膜３４をパターニングすることにより、第２の配線層４５を形成する。そして、第２の配線層４５上に回路素子２５を電気的に接続した後、封止樹脂２８にて封止する。
ここで、第１の配線層４０と第２の配線層４５とは、平面的に交差するように形成することができる。そして、第１の配線層４０と第２の配線層４５とは、接続部４３を介して所望の箇所で接続されている。従って、回路素子２５が多数個の電極を有する場合でも、本形態の多層配線構造により、クロスオーバーが可能となり配線の引き回しを自由に行うことができる。当然、回路素子の電極の数、素子の実装密度等により、３層、４層、５層以上に増やすことも可能である。
また、本形態では、第２の配線層４５は同一の厚みのパターンによって形成されているが、図１を参照して説明したように、厚みの異なるパターンを有する配線層にすることも可能である。従って、厚く形成された導電パターンを形成することにより、電気容量の確保ができるとともに、ヒートシンクとしての機能を持たせることができる。更に、接続部４３をサーマルビアとして機能させることも可能である。
図５（Ｂ）を参照して、樹脂封止体３１を支持基板１１から分離する。この分離方法は上述した方法にて実施することができる。そして、樹脂封止体３１の裏面処理を行い、ダイシングして個別に分離することにより、図５（Ｃ）に示すような回路素子１０Ｂが完成される。
図６から図９を参照して接続部４３の形成方法を説明する。
図６（Ａ）では、第１の配線層４０の上面に絶縁層４１を介して第２の導電膜３４が積層されている。ここで、第２の導電膜３４は、接続部４３を形成する予定の領域が除去されている。そして、貫通孔４２の下部から絶縁層４１の表面が露出している。更に、絶縁層４１には放熱性が考慮されてフィラーが混入されている。ここでは、先ず、破線で囲まれた接続部形成領域４４の拡大図を図６（Ｂ）および図６（Ｃ）に示し、貫通孔４２の形成方法を詳述する。
図６（Ｂ）を参照して、本形態では、凸部１８が埋め込まれることにより、貫通孔４２の下方の絶縁層４１の膜厚は薄くなる。そして、薄くなった領域の絶縁層４１を、レーザー３９を用いて除去することで、貫通孔４２の下部に、凸部１８の上面を露出させている。大部分の領域に於いて、絶縁層４１の厚みＴ２は、例えば５０μｍ程度である。それに対して、貫通孔４２の下方に対応する領域の絶縁層４１の厚みＴ１は、例えば１０μｍ〜２５μｍ程度と薄くなっている。
後の工程で、メッキにて接続部４３を形成する場合、低アスペクト比の貫通孔４２を形成する必要がある。これは、アスペクト比が高いと、貫通孔４２内部におけるメッキ液の流動性の悪化や、メッキ液の供給が不十分になることにより、接続部４３の形成が困難になるからである。
ここで、メッキにて信頼性の高い接続部４３が形成可能な貫通孔４２のアスペクト比は１以下であることが確認されていることから、本形態の貫通孔４２をアスペクト比が１またはそれ以下になるように形成した。ここで、アスペクト比とは、貫通孔４２の径をＤとし、貫通孔４２の深さＬとするとＬ／Ｄで示される値である。
また、絶縁層４１には、放熱性を確保するためのフィラーは、レーザーによる貫通孔４２の形成を若干困難にする。このような状況下に於いて、貫通孔４２が形成される絶縁層４１を薄くすることは有意義である。
図６（Ｃ）を参照して、上記方法により貫通孔４２を形成した後の断面を示す。貫通孔４２の下面からは、凸部１８の上面が露出している。そして、レーザー処理により形成される貫通孔４２の側壁からは、絶縁層４１に混入されているフィラーが露出している。本形態の絶縁層４１には、放熱性の向上のために、幅広い径のフィラーが混入されている。従って、貫通孔４２の側壁は、凹凸を有する形状となっている。尚、上記レーザー処理にて、貫通孔４２の底部に残渣が残留する場合は、この残渣を取り除くための洗浄を行う。
凸部１８の平面的な大きさは、その上方に形成さえる貫通孔４２よりも大きく形成される。換言すると、貫通孔４２および凸部１８の平面的な形状は、例えば円形であるので、凸部１８の径は、貫通孔４２の径よりも大きく形成されている。一例を挙げると、貫通孔４２の径Ｗ１が１００μｍ程度である場合は、凸部１８の径Ｗ２は、１５０μｍから２００μｍ程度に形成される。また、貫通孔４２の径Ｗ１が３０μｍから５０μｍ程度である場合は、凸部１８の径Ｗ２は、５０μｍかあら７０μｍ程度に調整される。このように凸部１８の平面的な大きさを、貫通孔４２よりも大きくすることで、貫通孔４２が多少の位置ズレを伴って形成された場合でも、貫通孔４２を凸部１８の上方に位置させることができる。従って上記位置ズレに起因した、接続信頼性の低下を防止することができる。また、凸部１８の平面的な形状としては、円形以外の形状も採用可能である。
また、図示しないが、絶縁層４１を第１の樹脂膜と第２の樹脂膜から形成することにより、貫通孔４２の形成を容易にすることができる。具体的には、絶縁層４１の下層を第１の樹脂膜によって形成する。ここで、第１の樹脂膜の上面は凸部１８の上面と同じ高さにする。そして、第１の樹脂膜の上面に第２の樹脂膜を形成する。ここで、第１の樹脂膜は放熱性が十分維持するためにフィラーの充填率を高くし、第２の樹脂膜はレーザーによって貫通孔４２の形成を容易にできるように充填率を低くする。こうすることによって、貫通孔内部にフィラーの残渣または貫通孔４２の側面から剥離したフィラーによる貫通孔４２の詰まりを抑止することができる。従って、信頼性の高い接続部の形成が可能となる。また、第２の樹脂膜に混入されるフィラーの径を小さくしてもよい。更には、第２の樹脂膜にフィラーが混入されなくてもよい。
更に、上記説明では、絶縁層４１を第２の導電膜３４にて被覆した後に貫通孔４２を形成したが、他の方法により貫通孔４２の形成を行うこともできる。具体的には、第２の導電膜３４を被覆する前に、絶縁層４１を除去することで貫通孔４２を形成し、貫通孔４２の下部から凸部１８の上面を露出させることが可能である。ここで、樹脂を除去する手段としてＹＡＧレーザーまたは、ウエットエッチングを採用することができる。そして、接続部４３と第２の導電膜３４を無電解メッキによって形成することも可能である。更に、無電解メッキによって形成された第２の導電膜３４をカソードとして電解メッキをすることにより、ある程度の厚みを有する導電膜を形成することが可能となる。
次に、図７および図８を参照して、貫通孔４２にメッキ膜を形成することで、接続部４３を形成し、第1の配線層４０と第２の導電膜３４とを導通させる工程を説明する。このメッキ膜の形成は２つの方法が考えられる。第1の方法は無電解メッキによりメッキ膜を形成した後に、電解メッキにより再びメッキ膜を成膜させる方法である。第２の方法は、電解メッキ処理のみでメッキ膜を成膜する方法である。
図７を参照して、メッキ膜を形成する上記第1の方法を説明する。先ず図７（Ａ）を参照して、貫通孔４２の側壁も含めた第２の導電膜３４の表面に、無電解メッキ処理により第１のメッキ膜４６を形成する。この第１のメッキ膜４６の厚みは、３μｍから５μｍ程度で良い。
次に、図７（Ｂ）を参照して、第１のメッキ膜４６の上面に、電解メッキ法により新たな第２のメッキ膜４７を形成する。具体的には、第１のメッキ膜４６が形成された第２の導電膜３４をカソード電極として、電解メッキ法により第２のメッキ膜４７を形成する。上述した無電解メッキ法により、貫通孔４２の内壁には第１のメッキ膜４６が形成されている。従って、ここで形成される第２のメッキ膜４７は、貫通孔４２の内壁も含めて一様の厚みに形成される。このようにして、メッキ膜から接続部４３が形成される。具体的な第２のメッキ膜４７の厚みは、例えば２０μｍ程度である。上記した第１のメッキ膜４６および第２のメッキ膜４７の材料としては、第２の導電膜３４と同じ材料である銅を採用することができる。また、銅以外の金属を第１のメッキ膜４６および第２のメッキ膜４７の材料として採用することができる。
図７（Ｃ）を参照して、ここではフィリングメッキを行うことにより、第２のメッキ膜４７により貫通孔４２を埋め込んでいる。このフィリングメッキを行うことにより、接続部４３の機械的強度を向上させることができる。
次に図８を参照して、電解メッキ法を用いて接続部４３を形成する方法を説明する。
図８（Ａ）を参照して、先ず、金属イオンを含む溶液を貫通孔４２に接触させる。ここで、メッキ膜４８の材料としては、銅、金、銀、パラジューム等を採用することができる。そして、第２の導電膜３４をカソード電極として電流を流すと、カソード電極である第２の導電膜３４に金属が析出してメッキ膜が形成される。ここでは、メッキ膜が成長する様子を４８Ａ、４８Ｂにて表している。電解メッキ法では、電界が強い箇所に優先的にメッキ膜が形成される。本形態ではこの電界は、貫通孔４２の周縁部に面する部分の第２の導電膜３４で強くなる。従って、この図に示すように、貫通孔４２の周縁部に面する部分の第２の導電膜３４から、優先的にメッキ膜が成長する。形成されたメッキ膜が凸部に接触した時点で、第1の配線層４０と第２の導電膜３４とが導通する。その後は、貫通孔４２内部に、一様にメッキ膜が形成される。このことにより、貫通孔４２の内部に、第２の導電膜３４と一体化した接続部４３が形成される。
図８（Ｂ）を参照して、次に、接続部４３を形成する他の方法を説明する。ここでは、ひさし５０を貫通孔４２の周辺部に設けることにより、電解メッキ法による接続部４３の形成を容易にしている。ここで、「ひさし」とは、貫通孔４２の周辺部を覆うように、せり出す第２の導電膜３４から成る部位を指す。ひさし５０の具体的な製造方法は、レーザーによる貫通孔４２の形成を行う際に、このレーザーの出力を大きくすることで行うことができる。レーザーの出力を大きくすることにより、レーザーによる第２の導電膜３４の除去が横方向に進行することで、ひさし５０の下方の領域の樹脂が除去される。上記した条件にて、第２の導電膜３４をカソード電極とした電解メッキ処理を行うことで、ひさし５０の部分から優先的にメッキ膜が成長する。ひさし５０から、メッキ膜が成長することにより、図８（Ａ）の場合と比較して、下方向に優先してメッキ膜を成長させることができる。従って、メッキ膜による貫通孔４２の埋め込みを確実に行うことが可能となる。
上述したように、本形態の貫通孔４２の側壁は凹凸を有する形状となっている。更に、貫通孔４２の側壁には、絶縁層４１に混入されたフィラーが露出している。これらのことにより、貫通孔４２の側壁にメッキ膜を形成することが困難になっている。一般的に無機物であるフィラーの表面には、メッキ膜が付着し難い。特に、ＡｌＮが貫通孔４２の側壁に露出する場合は、メッキ膜の形成が困難になる。そこで本形態では、上記電解メッキ法を用いた方法により、接続部４３を形成した。
更にまた、フィリングメッキを施すことにより貫通孔４２を埋め込む場合でも、上記したように貫通孔４２が浅く形成されることから、フィリングメッキを容易に行うことができる。
本形態では、上記した凸部１８と接続部４３とが接触する箇所を、絶縁層４１の厚み方向の中間部に位置させている。ここで、中間部とは、第1の配線層４０の上面より上方であり、第２の配線層４５の下面より下方であることを意味している。従って、紙面では、凸部１８と接続部４３とが接触する箇所は、絶縁層４１の厚み方向の中央部付近となっている。そして、この箇所は上記した中間部の範囲で変化させることができる。接続部４３をメッキ処理により形成することを考慮した場合、凸部１８と接続部４３とがコンタクトする部分は、第１の配線層４０の上面と、第２の配線層４５の下面の間において、その中間位置よりも上方に配置されることが好ましい。このことにより、メッキ膜から成る接続部４３の形成が容易になる利点がある。つまり、接続部４３を形成するために、貫通孔４２を形成するが、この貫通孔４２の深さを浅くできるからである。また、浅い分、貫通孔４２の径も小さくすることができる。更に、貫通孔４２の径が小さい分、貫通孔４２の間隔も狭めることができる。従って、全体的に微細パターンを実現でき、回路装置の小型化が可能となる。
本発明の回路装置の製造方法を説明する（Ａ）断面図−（Ｃ）断面図である。 本発明の回路装置の製造方法を説明する（Ａ）断面図−（Ｃ）断面図である。 本発明の回路装置の製造方法を説明する（Ａ）断面図−（Ｃ）断面図である。 本発明の回路装置の製造方法を説明する（Ａ）断面図−（Ｃ）断面図である。 本発明の回路装置の製造方法を説明する（Ａ）断面図−（Ｃ）断面図である。 本発明の回路装置の製造方法を説明する（Ａ）断面図−（Ｃ）断面図である。 本発明の回路装置の製造方法を説明する（Ａ）断面図−（Ｃ）断面図である。 本発明の回路装置の製造方法を説明する（Ａ）断面図、（Ｂ）断面図である。 従来の回路装置の製造方法を説明する（Ａ）断面図−（Ｃ）断面図である。
符号の説明
１０ 回路装置
１１ 支持基板
１２ 接着剤
１３ 導電箔
１４ レジスト
１８ 凸部
２０Ａ 第１の導電パターン
２０Ｂ 第２の導電パターン
２５Ａ 第１の回路素子
２５Ｂ 第２の回路素子
２７ 金属細線
２８ 封止樹脂
２９ ソルダーレジスト
３０ 外部電極
３１ 樹脂封止体
３３ 第１の導電膜
３４ 第２の導電膜
４０ 第１の配線層
４０Ａ 第１の導電パターン
４０Ｂ 第２の導電パターン
４１ 絶縁層
４２ 貫通孔
４３ 接続部
４５ 第２の配線層
４６ 第１のメッキ膜
４７ 第２のメッキ膜
４８ メッキ膜
５０ ひさし

Claims (8)

  1. 支持基板の表面に第１の導電パターンと前記第１の導電パターンよりも厚く形成される第２の導電パターンとから成る配線層を形成する工程と、
    前記配線層と回路素子とを電気的に接続する工程と、
    前記回路素子が被覆されるように前記支持基板の上面を封止樹脂で封止する工程と、
    前記配線層および前記封止樹脂の裏面を前記支持基板から分離する工程とを具備することを特徴とする回路装置の製造方法。
  2. 支持基板の表面に厚み方向に突出する凸部を有する第１の配線層を形成する工程と、
    絶縁層を介して前記第1の配線層に導電膜を積層させる工程と、
    前記凸部と前記導電膜とを導通させる接続部を形成する工程と、
    前記導電膜をパターニングすることにより、第２の配線層を形成する工程と
    前記第２の配線層と回路素子を電気的に接続する工程と、
    前記回路素子が被覆されるように前記支持基板の上面を封止樹脂で封止する工程と、
    前記第１の配線層、絶縁層および前記封止樹脂の裏面を前記支持基板から分離する工程とを具備することを特徴とする回路装置の製造方法。
  3. 前記接続部は、前記導電膜を部分的に除去して前記絶縁層を露出させ、露出した前記絶縁層を除去することにより貫通孔を形成し、前記貫通孔にメッキ膜を形成することにより形成されることを特徴とする請求項２記載の回路装置の製造方法。
  4. 前記メッキ膜は、無電解メッキ処理により前記貫通孔の側壁にメッキ膜を形成した後に、電解メッキ処理を行い、新たなメッキ膜を前記貫通孔に形成することにより形成されることを特徴とする請求項３記載の回路装置の製造方法。
  5. 前記メッキ膜は、前記導電膜を電極として用いた電解メッキ処理を行うことにより、前記貫通孔の周辺部に位置する前記導電膜から前記貫通孔の内側に形成されることを特徴とする請求項３記載の回路装置の製造方法。
  6. 前記導電膜から成るひさしを前記貫通孔の周辺部に形成し、
    前記ひさしから前記貫通孔の内側に向けてメッキ膜を形成することを特徴とする請求項５記載の回路装置の製造方法。
  7. 前記絶縁層にはフィラーが混入されていることを特徴とする請求項２記載の回路装置の製造方法。
  8. 前記支持基板と前記第１の配線層とは接着剤で貼着されており、前記接着剤を溶融することにより前記第１の配線層、前記絶縁層および前記封止樹脂の裏面は前記支持基板から分離されることを特徴とする請求項１または請求項２記載の回路装置の製造方法。


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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060372A (ja) * 2006-08-31 2008-03-13 Sanyo Electric Co Ltd 回路装置およびその製造方法、配線基板およびその製造方法
JP2011096599A (ja) * 2009-11-02 2011-05-12 Sumitomo Electric Ind Ltd シールドフラットケーブルおよびその製造方法
JP2015119073A (ja) * 2013-12-19 2015-06-25 日本シイエムケイ株式会社 多層プリント配線板および、その製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006027283A1 (de) * 2006-06-09 2007-12-13 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils
US7872350B2 (en) * 2007-04-10 2011-01-18 Qimonda Ag Multi-chip module
TWI419278B (zh) * 2010-10-26 2013-12-11 Unimicron Technology Corp 封裝基板及其製法
US20120174394A1 (en) * 2011-01-11 2012-07-12 Samsung Electro Mechanics Co., Ltd. Method for manufacturing multilayer circuit board
US8563366B2 (en) * 2012-02-28 2013-10-22 Intermolecular Inc. Memory device having an integrated two-terminal current limiting resistor
US9844136B2 (en) 2014-12-01 2017-12-12 General Electric Company Printed circuit boards having profiled conductive layer and methods of manufacturing same
CN109788665B (zh) * 2017-11-14 2020-07-31 何崇文 含电子元件的线路基板及其制作方法
US10888002B2 (en) * 2019-03-28 2021-01-05 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with embedded tracks protruding up to different heights

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0350890A (ja) * 1989-07-19 1991-03-05 Canon Inc プリント基板のスルホール導体化方法
JPH09275178A (ja) * 1996-04-03 1997-10-21 Matsushita Electric Ind Co Ltd 半導体パッケージとその製造方法
JP2002185097A (ja) * 2000-12-12 2002-06-28 Hitachi Chem Co Ltd 接続方法とその方法を用いた回路板とその製造方法並びに半導体パッケージとその製造方法
JP2002198462A (ja) * 2000-10-18 2002-07-12 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP2003303863A (ja) * 2002-04-10 2003-10-24 Hitachi Cable Ltd 配線板及びその製造方法、ならびに配線板を用いた半導体装置の製造方法
JP2003309215A (ja) * 2002-02-15 2003-10-31 Nec Electronics Corp 半導体装置及びその製造方法
JP2004014672A (ja) * 2002-06-05 2004-01-15 Toppan Printing Co Ltd 半導体装置用基板及びその製造方法
JP2004047587A (ja) * 2002-07-09 2004-02-12 Eastern Co Ltd 配線回路基板の製造方法および配線回路基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995026047A1 (en) * 1994-03-18 1995-09-28 Hitachi Chemical Company, Ltd. Semiconductor package manufacturing method and semiconductor package
JP3173439B2 (ja) * 1997-10-14 2001-06-04 松下電器産業株式会社 セラミック多層基板及びその製造方法
US6545359B1 (en) * 1998-12-18 2003-04-08 Semiconductor Energy Laboratory Co., Ltd. Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof
US7091606B2 (en) * 2000-01-31 2006-08-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device and semiconductor module
JP3906653B2 (ja) * 2000-07-18 2007-04-18 ソニー株式会社 画像表示装置及びその製造方法
JP3417388B2 (ja) * 2000-07-19 2003-06-16 松下電器産業株式会社 半導体装置
JP2003298232A (ja) * 2002-04-02 2003-10-17 Sony Corp 多層配線基板の製造方法および多層配線基板
JP2003304065A (ja) * 2002-04-08 2003-10-24 Sony Corp 回路基板装置及びその製造方法、並びに半導体装置及びその製造方法
JP2004039867A (ja) * 2002-07-03 2004-02-05 Sony Corp 多層配線回路モジュール及びその製造方法
TW563233B (en) * 2002-09-11 2003-11-21 Advanced Semiconductor Eng Process and structure for semiconductor package
JP4073305B2 (ja) * 2002-12-04 2008-04-09 三洋電機株式会社 回路装置
JP2005332896A (ja) * 2004-05-19 2005-12-02 Oki Electric Ind Co Ltd 半導体装置、チップサイズパッケージ、半導体装置の製造方法、及びチップサイズパッケージの製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0350890A (ja) * 1989-07-19 1991-03-05 Canon Inc プリント基板のスルホール導体化方法
JPH09275178A (ja) * 1996-04-03 1997-10-21 Matsushita Electric Ind Co Ltd 半導体パッケージとその製造方法
JP2002198462A (ja) * 2000-10-18 2002-07-12 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP2002185097A (ja) * 2000-12-12 2002-06-28 Hitachi Chem Co Ltd 接続方法とその方法を用いた回路板とその製造方法並びに半導体パッケージとその製造方法
JP2003309215A (ja) * 2002-02-15 2003-10-31 Nec Electronics Corp 半導体装置及びその製造方法
JP2003303863A (ja) * 2002-04-10 2003-10-24 Hitachi Cable Ltd 配線板及びその製造方法、ならびに配線板を用いた半導体装置の製造方法
JP2004014672A (ja) * 2002-06-05 2004-01-15 Toppan Printing Co Ltd 半導体装置用基板及びその製造方法
JP2004047587A (ja) * 2002-07-09 2004-02-12 Eastern Co Ltd 配線回路基板の製造方法および配線回路基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060372A (ja) * 2006-08-31 2008-03-13 Sanyo Electric Co Ltd 回路装置およびその製造方法、配線基板およびその製造方法
JP2011096599A (ja) * 2009-11-02 2011-05-12 Sumitomo Electric Ind Ltd シールドフラットケーブルおよびその製造方法
JP2015119073A (ja) * 2013-12-19 2015-06-25 日本シイエムケイ株式会社 多層プリント配線板および、その製造方法

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Publication number Publication date
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