KR20060046532A - 회로 장치의 제조 방법 - Google Patents

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사다미찌 다까꾸사끼
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모또이찌 네즈
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Abstract

본 발명은, 회로 장치의 소형화, 박형화 및 경량화를 실현하는 신뢰성이 높은 회로 장치의 제조 방법을 제공하는 것을 목적으로 한다. 이를 위해, 본 발명의 회로 장치의 제조 방법은, 지지 기판(11)의 상면에 회로 장치를 구성하는 수지 밀봉체(31)를 형성한 후, 수지 밀봉체(31)를 지지 기판(31)으로부터 분리하고 있다. 따라서, 기판을 갖지 않는 회로 장치의 제조가 가능하게 된다. 이것에 의해, 회로 장치의 박형화, 소형화, 경량화 및 방열성의 향상을 실현하는 것이 가능하게 된다. 또한, 지지 기판(11) 상에서 밀봉 수지(28)에 의한 밀봉을 할 수 있기 때문에, 밀봉 수지(28)와 도전 패턴(20), 및 밀봉 수지(28)와 회로 소자(25) 간의 열팽창 계수의 차에 의한 휘어짐을 방지할 수 있다. 따라서, 도전 패턴(20)의 박리나 도전 패턴(20)과 금속 세선(27) 간의 접속 불량을 억지할 수 있기 때문에, 신뢰성이 높은 회로 장치(10A)를 제조하는 것이 가능하게 된다.
회로 장치, 지지 기판, 접착제, 도전박, 레지스트

Description

회로 장치의 제조 방법{CIRCUIT DEVICE MANUFACTURING METHOD}
도 1의 (a) 내지 (c)는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 2의 (a) 내지 (c)는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 3의 (a) 내지 (c)는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 4의 (a) 내지 (c)는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 5의 (a) 내지 (c)는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6의 (a) 내지 (c)는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 7의 (a) 내지 (c)는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 8의 (a) 및 (b)는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 9의 (a) 내지 (c)는 종래의 회로 장치의 제조 방법을 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 회로 장치
11 : 지지 기판
12 : 접착제
13 : 도전박
14 : 레지스트
18 : 볼록부
20A : 제1 도전 패턴
20B : 제2 도전 패턴
25A : 제1 회로 소자
25B : 제2 회로 소자
27 : 금속 세선
28 : 밀봉 수지
29 : 솔더 레지스트
30 : 외부 전극
31 : 수지 밀봉체
33 : 제1 도전막
34 : 제2 도전막
40 : 제1 배선층
40A : 제1 도전 패턴
40B : 제2 도전 패턴
41 : 절연층
42 : 관통 홀
43 : 접속부
45 : 제2 배선층
46 : 제1 도금막
47 : 제2 도금막
48 : 도금막
50 : 차양
[특허 문헌 1] 일본 특개 제2002-26198호 공보
본 발명은 회로 장치의 제조 방법에 관한 것으로, 특히, 박형의 회로 장치를 실현하는 회로 장치의 제조 방법에 관한 것이다.
전자 기기의 소형화 및 고기능화에 따른, 그 내부에서 사용되는 회로 장치에서도 소형화 및 고밀도화가 요구되고 있다. 도 9를 참조하여 종래의 회로 장치의 제조 방법의 일례를 설명한다(특허 문헌 1을 참조).
먼저, 도 9의 (a)를 참조할 때, 수지 등의 절연성의 재료로 이루어지는 기판 (101)에 레이저 등에 의해 컨택트 홀(103)을 형성한다. 그리고, 컨택트 홀(103)의 내부를 포함하는 기판(101)의 양면에 도금막(102)을 형성한다.
다음으로, 도 9의 (b)를 참조할 때, 도금막(102)을 에칭함으로써, 기판(101)의 표면에 제1 도전 패턴(102A)을 형성하고, 이면에 제2 도전 패턴(102B)을 형성한다.
도 9의 (c)를 참조할 때, 제1 도전 패턴(102A) 상에 반도체 소자(104)를 재치하고, 금속 세선(105)을 통해 제1 도전 패턴(102A)과 반도체 소자(104)를 전기적으로 접속한다. 그리고, 반도체 소자(104), 금속 세선(105) 및 제1 도전 패턴(102A)이 피복되도록 밀봉 수지(107)로 밀봉한다. 마지막으로, 제2 도전 패턴(102B)을 솔더 레지스트(109)에 의해 피복하고, 소정의 부분에 외부 전극(108)을 형성한다. 이와 같이 하여 회로 장치(100)가 제조된다.
그러나, 전술한 회로 장치의 제조 방법에서는, 기판(101)에 글래스 에폭시 기판이 이용되어 있으며, 제조 과정에서, 배선을 지지하기 위해 사용되어 있었다. 그 때문에, 제조 코스트의 상승이나, 기판(101)의 두께에 의한 회로 장치의 소형화, 박형화, 경량화의 한계가 문제시되어 있었다. 또한, 글래스 에폭시 기판을 이용함에 따른 방열성의 악화가 지적되어 있었다.
또한, 밀봉 수지(107)를 경화시킬 때에, 기판(101)과 밀봉 수지(107), 및 반도체 소자(104)와 밀봉 수지(107) 간의 열팽창 계수의 차에 의해 휘어짐이 발생하고 있었다. 이에 따라, 도전 패턴(102)이 기판(101)으로부터 박리되거나, 제1 도 전 패턴(102B)과 금속 세선(105) 간의 접속에 불량이 발생되는 등의 문제가 있었다.
또한, 기판(101)에 글래스 에폭시 기판을 채용한 경우에는, 양면의 전극을 전기적으로 접속하기 위한 컨택트 홀(103)의 형성이 불가결하여서, 제조 공정이 길어지는 문제가 있었다.
또한, 대전류가 흐르는 도전 패턴을 형성하는 경우, 도전 패턴의 면적을 넓게 함으로써, 그 전기 용량을 확보하고 있었다. 따라서, 회로 장치의 소형화가 곤란하였다.
본 발명은, 상기한 문제를 감안하여 이루어진 것이다. 본 발명의 주된 목적은, 회로 장치의 소형화, 박형화 및 경량화를 실현하는 신뢰성이 높은 회로 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 회로 장치의 제조 방법은, 지지 기판의 표면에 제1 도전 패턴과 상기 제1 도전 패턴보다도 두껍게 형성되는 제2 도전 패턴으로 이루어지는 배선층을 형성하는 공정과, 상기 배선층과 회로 소자를 전기적으로 접속하는 공정과, 상기 회로 소자가 피복되도록 상기 지지 기판의 상면을 밀봉 수지로 밀봉하는 공정과, 상기 배선층 및 상기 밀봉 수지의 이면을 상기 지지 기판으로부터 분리하는 공정을 포함하는 것을 특징으로 한다. 따라서, 기판이 없는 회로 장치를 제조할 수 있으므로, 제조 코스트의 저감이나, 회로 장치의 박형화, 경량화 및 방열성의 향상을 실현하는 것이 가능하게 된다. 또한, 두께가 상이한 도전 패턴을 동일한 회로 장치 내에 형성할 수 있으므로, 요구되는 전류량에 대응한 도전 패턴을 각각 형성함으로써 회로 장치의 소형화가 가능하게 된다.
또한, 본 발명의 회로 장치의 제조 방법은, 지지 기판의 표면에 두께 방향으로 돌출되는 볼록부를 갖는 제1 배선층을 형성하는 공정과, 절연층을 개재하여 상기 제1 배선층에 도전막을 적층시키는 공정과, 상기 볼록부와 상기 도전막을 도통시키는 접속부를 형성하는 공정과, 상기 도전막을 패터닝함으로써, 제2 배선층을 형성하는 공정과, 상기 제2 배선층과 회로 소자를 전기적으로 접속하는 공정과, 상기 회로 소자가 피복되도록 상기 지지 기판의 상면을 밀봉 수지로 밀봉하는 공정과, 상기 제1 배선층, 절연층 및 상기 밀봉 수지의 이면을 상기 지지 기판으로부터 분리하는 공정을 포함하는 것을 특징으로 한다. 따라서, 상기한 효과 외에, 다층 배선을 가능하게 함으로써, 회로 장치의 고밀도화를 실현하였다.
〈실시예〉
(제1 실시예)
도 1 및 도 2를 참조하여, 제1 실시예의 회로 장치의 제조 방법을 설명한다.
먼저, 도 1의 (a)를 참조하여, 지지 기판(11) 상에 접착제(12)를 개재하여 도전박(13)을 점착한다. 도전박(13)은, 땜납재의 부착성, 본딩성, 도금성이 고려되어, 그 재료가 선택된다. 구체적인 재료로서는, Cu를 주원료로 한 도전박, Al을 주원료로 한 도전박 또는, Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다. 또한, 다른 도전 재료이어도 가능하며, 특히 에칭할 수 있는 도전재가 바람직하다. 도전박(13)의 두께는, 10㎛∼300㎛ 정도이다. 그러나, 10㎛ 이하 또는 300㎛ 이상 의 도전박을 채용하는 것도 가능하다.
접착제(12)는 열가소성 수지, UV 시트(자외선을 조사함으로써 접착성이 떨어지는 것) 등이 채용된다. 또한, 접착제(12)는, 용제에 녹이거나, 가열함으로써 액상으로 하거나, 자외선 조사에 의해 접착성을 저감시키는 것이 가능한 재료이면 된다.
지지 기판(11)은 Cu, Al 등의 금속 또는, 수지 등의 재료로 이루어지며, 도전박(13)을 평탄하게 지지하는 것이 가능한 강도 또는 두께를 갖는다. 또한, 접착제(12)에 UV 시트를 채용한 경우에는 글래스, 또는 플라스틱 등의 투명 기판을 채용하는 것이 바람직하다.
도 1의 (b)를 참조할 때, 도전박(13)의 상면에 레지스트(14)를 패터닝한다. 그리고 레지스트(14)를 에칭 마스크로 하여 웨트 에칭을 행하여, 레지스트(14)가 형성되지 않는 주면의 에칭을 행한다. 이 에칭에 의해 볼록부(18)와 얇은 도전박의 2 종류가 형성된다. 에칭이 종료된 후, 레지스트(14)는 제거된다.
도 1의 (c)를 참조할 때, 도전박(13)을 에칭함으로써, 도전 패턴(20A, 20B)을 형성한다. 먼저, 레지스트(14)를 도전 패턴 형성 예정 영역의 상면을 피복하도록 패터닝한다. 이 때, 레지스트(14)는 두껍게 형성된 볼록부(18)보다도 넓은 영역을 피복하도록 패터닝된다. 이것은, 1회의 에칭에 의해 도전박(13)을 패터닝하기 위해서는, 두께가 얇은 부분을 에칭하면 되기 때문이다. 예를 들면, 마스크 어긋남을 고려하면, 모서리가 조금 형성되도록 패터닝한 쪽이, 도전박(13)을 완전히 분리할 수 있기 때문이다. 또한, 얇은 부분에서 패터닝하면, 1회의 에칭으로 되게 된다. 반대로 볼록부(18)의 두께로 패터닝하면, 얇은 도전막은 오버 에칭으로 되게 되어, 패턴 폭이 좁아지게 된다.
이와 같이, 두께가 상이한 도전 패턴을 얇은 도전박측에서 한번에 패터닝함으로써, 후박(厚薄)의 패턴을 한번에 형성할 수 있으며, 예를 들면 파워계의 패턴과 소신호계의 패턴이, 2회의 에칭에 의해 가능하게 된다.
또한, 도전 패턴의 면적을 넓게 하여 대전류에 대응하는 것이 아니라, 도전 패턴의 두께를 증가시킴으로써 대응할 수 있어서, 회로 장치의 평면 사이즈를 작게 할 수 있다.
또한, 발열량이 큰 회로 소자를 두껍게 형성된 도전 패턴상에 배치함으로써, 방열성을 향상시키는 것이 가능하게 된다.
도 2의 (a)를 참조할 때, 도전 패턴(20)에 회로 소자(25)를 실장하고, 밀봉 수지(28)에 의해 밀봉된 수지 밀봉체(31)를 형성한다. 여기서, 제1 회로 소자(25A)는 제1 도전 패턴(20A)에 재치되고, 제2 회로 소자(25B)는 제2 도전 패턴(20B)에 재치된다. 도 2의 (a)에 도시한 바와 같이, 회로 소자(25)는 금속 세선(27)을 통해 도전 패턴(20)과 전기적으로 접속되어 있다. 당연히 페이스 다운에 의해서도 가능하다.
본 형태에서는, 비교적 작은 전류가 흐르는 제1 회로 소자(25A)와, 대전류가 흐르는 제2 회로 소자(25B)가 재치되는 것으로 하여 설명한다.
제1 회로 소자(25A)로서는, 칩 컨덴서가 개시되어 있지만, 트랜지스터, LSI 칩, 칩 저항 또는 솔레노이드 등을 채용할 수 있다.
제2 회로 소자(25B)로서는, 큰 전류를 흘리는 파워계의 트랜지스터, 예를 들면 파워 MOS, GTBT, IGBT, 사이리스터 등을 채용할 수 있다. 또한, 파워계의 IC도 해당한다. 최근, 칩도 사이즈가 작고 박형이며 고기능이기 때문에, 예전에 비해 대량으로 열이 발생된다. 따라서, 방열을 필요하게 되는 회로 소자도 제2 도전 패턴(20B)에 재치함으로써 방열성을 향상시킬 수 있다.
그리고, 회로 소자(25)와 도전 패턴 간의 접속은, 페이스 업 또는 다운에 의해, 금속 세선, 땜납재 또는, 도전 페이스트 등에 의해 이루어진다. 그 후, 회로 소자(25)는 밀봉 수지(28)에 의해 밀봉된다. 여기서는 트랜스퍼 몰드, 주입 몰드, 디핑 또는, 도포에 의해 수지 밀봉할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열 경화성 수지 또는 폴리이미드 수지 등의 열가소성 수지를 채용하는 것이 가능하다.
여기서, 수지 밀봉체(31)는, 밀봉 수지(28)가 경화될 때까지 표면이 평탄한 지지 기판(11)과 일체이기 때문에, 그 평탄성을 유지하는 것이 가능하게 된다.
도 2의 (b)를 참조하여, 수지 밀봉체(31)를 지지 기판(11)으로부터 분리한다. 여기서, 접착제(12)에 열가소성 수지를 채용한 경우에는, 열가소성 수지를 가열하여 용융함으로써 분리하는 것이 가능하게 된다. 또한, 유기 용매 등의 약제에 의해 선택적으로 접착제(12)를 녹이는 것도 가능하다.
접착제(12)에 UV 시트를 채용한 경우에는, 자외선을 조사함으로써 분리하는 것이 가능하게 된다. 이 때, 지지 기판(11)에 글래스 등의 자외선을 통과시키는 재료를 채용함으로써, 신속하고 또한 효율적인 분리를 행하는 것이 가능하다.
지지 기판(11)으로부터 분리가 행해진 후, 수지 밀봉체(31)의 이면에는 접착제(12)의 일부가 잔존할 우려가 있다. 이것은, 재차, 유기 용매 등의 약제를 이용하여 용융 제거함으로써 해결된다.
도 2의 (c)를 참조할 때, 수지 밀봉체(31)의 이면 처리를 실시하여, 다이싱하고 개별로 분리함으로써, 회로 장치(10A)를 완성시킨다. 여기서는, 수지 밀봉체(31)의 이면에 솔더 레지스트(29)를 패터닝하여 도전 패턴을 노출시키고, 이 부분에 외부 전극(30), 예를 들면 땜납재를 형성한다. 그러나, 수지 밀봉체(31)의 이면으로부터 노출한 도전 패턴(20)을 외부 전극으로서 기능시키는 것도 가능하다.
이상의 구성에 의해, 얇은 도전 패턴과 두꺼운 도전 패턴을 형상할 수 있고, 파워계/소신호계의 소자를 하나의 패키지에 수납할 수 있다. 예를 들면, 인버터 모듈로서, 6개의 파워 소자와 1개의 제어 IC를 1 패키지하는 경우, 6개의 파워 소자의 소스·드레인은, 두꺼운 도전 패턴에, 게이트나 파워 트랜지스터를 제어하는 IC는, 얇은 도전 패턴에 전기적으로 접속하면, 1 패키지로 이루어지는 SIP가 가능하게 된다.
(제2 실시예)
도 3 내지 도 5를 참조하여, 제2 실시예의 회로 장치의 제조 방법을 설명한다. 본 형태의 회로 장치의 제조 방법은, 제1 실시예와 기본 공정은 동일하다. 따라서, 여기서는 차이점을 중심으로 설명한다.
먼저, 도 3의 (a)를 참조할 때, 지지 기판(11) 상에 접착제(12)를 개재하여 점착된 제1 도전막(33)에 볼록부(18)를 형성한다. 제1 도전막(33)이 레지스트(14) 를 마스크로 하여 하프 에칭됨으로써, 두꺼운 부분인 볼록부(18)와 얇은 부분이 형성된다. 볼록부(18)를 형성한 후, 레지스트(14)는 제거된다.
도 3의 (b)를 참조할 때, 전(前) 실시예와 마찬가지로, 얇은 부분을 에칭하고, 두꺼운 도전 패턴과 얇은 도전 패턴을 형성한다. 여기서, 레지스트(14)는 볼록부(18)의 영역보다도 넓은 범위를 피복하도록 패터닝된다. 그리고, 레지스트(14)를 마스크로 하여 웨트 에칭함으로써, 제1 도전 패턴(40A)과 제1 도전 패턴(40A)보다도 두껍게 형성되는 제2 도전 패턴(40B)으로 이루어지는 제1 배선층(40)이 형성된다.
도 3의 (c)를 참조할 때, 절연층(41)을 개재하여 제1 배선층(40)의 상면에 제2 도전막(34)을 적층시킨다. 이것은, 표면에 접착층 등의 절연층(41)이 형성된 제2 도전막(34)을 제1 배선층(40)과 밀착시킴으로써 이루어진다. 또한, 절연층(41)을 제1 배선층에 도포하고 나서 제2 도전막(34)을 적층시키는 것도 가능하다.
여기서, 볼록부(18)는 절연층(41)에 매립되도록 밀착된다. 이 밀착을 진공 프레스에 의해 행함으로써, 제1 배선층(40)과 절연층(41) 사이의 공기에 의해 발생되는 보이드를 방지할 수 있다. 또한, 등방 에칭에 의해 형성되는 볼록부(18)의 측면은, 원활한 곡면으로 되어 있다. 따라서, 제1 배선층(40)을 절연층(41)에 매립할 때에, 이 곡면을 따라 수지가 침입하여, 미충전부가 없어진다. 이것으로부터, 볼록부(18)의 측면 형상에 의해서도, 보이드의 발생을 억지할 수 있다. 또한, 볼록부(18)가 절연층(41)에 매립됨으로써, 제1 배선층(40)과 절연층(41) 간의 밀착 강도를 향상시킬 수 있다.
본 형태에서는, 방열성을 향상시키기 위해, 절연층(41)으로서 에폭시 수지 등의 절연성 수지에 필러가 혼입된 것을 채용하고 있다. 여기서, 혼입되는 필러로서는, SiO2, Al2O3, SiC, AlN 등이다. 물론, 절연층(41)에 필러가 혼입되어 있지 않은 수지를 채용하는 것도 가능하다.
도 4의 (a) 내지 도 4의 (c)를 참조하여, 제1 배선층(40)과 제2 도전막(34)을 도통시키는 접속부를 형성하는 공정을 설명한다. 먼저, 레지스트(14)를 마스크로 하여, 접속부(43)가 형성될 예정의 영역을 에칭하여 절연층(41)의 표면이 노출되도록 관통 홀(42)을 형성한다. 그리고, 제2 도전막(34)을 마스크로 하여, 레이저를 조사함으로써 관통 홀(42)의 하부로부터 볼록부(18)를 노출시킨다. 그리고, 관통 홀(42)에 도금층을 형성함으로써, 접속부(43)를 형성한다. 접속부(43)를 형성함으로써 제1 배선층(40)과 제2 도전막(34)을 도통시킬 수 있다.
이 접속부(43)의 형성 공정의 상세 내용은 도 6 내지 도 9를 참조하여 후술한다.
도 5의 (a)를 참조할 때, 제2 도전막(34)을 패터닝함으로써, 제2 배선층(45)을 형성한다. 그리고, 제2 배선층(45) 상에 회로 소자(25)를 전기적으로 접속한 후, 밀봉 수지(28)에 의해 밀봉한다.
여기서, 제1 배선층(40)과 제2 배선층(45)은, 평면적으로 교차되도록 형성할 수 있다. 그리고, 제1 배선층(40)과 제2 배선층(45)은), 접속부(43)를 통해 원하는 부분에서 접속되어 있다. 따라서, 회로 소자(25)가 다수개의 전극을 갖는 경우 라도, 본 형태의 다층 배선 구조에 의해, 크로스 오버가 가능하게 되어서 배선의 인출을 자유롭게 행할 수 있다. 당연히, 회로 소자의 전극의 수, 소자의 실장 밀도 등에 따라, 3층, 4층, 5층 이상으로 늘리는 것도 가능하다.
또한, 본 형태에서는, 제2 배선층(45)은 동일한 두께의 패턴에 의해 형성되어 있지만, 도 1을 참조하여 설명한 바와 같이, 두께가 상이한 패턴을 갖는 배선층으로 하는 것도 가능하다. 따라서, 두껍게 형성된 도전 패턴을 형성함으로써, 전기 용량의 확보를 할 수 있음과 함께, 히트 싱크로서의 기능을 가질 수 있다. 또한, 접속부(43)를 서멀 비아로서 기능시키는 것도 가능하다.
도 5의 (b)를 참조할 때, 수지 밀봉체(31)를 지지 기판(11)으로부터 분리한다. 이 분리 방법은 전술한 방법에 의해 실시할 수 있다. 그리고, 수지 밀봉체(31)의 이면 처리를 행하여, 다이싱하고 개별로 분리함으로써, 도 5의 (c)에 도시한 바와 같은 회로 소자(10B)가 완성된다.
도 6 내지 도 8을 참조하여 접속부(43)의 형성 방법을 설명한다.
도 6의 (a)에서는, 제1 배선층(40)의 상면에 절연층(41)을 개재하여 제2 도전막(34)이 적층되어 있다. 여기서, 제2 도전막(34)은, 접속부(43)를 형성할 예정의 영역이 제거되어 있다. 그리고, 관통 홀(42)의 하부로부터 절연층(41)의 표면이 노출되어 있다. 또한, 절연층(41)에는 방열성이 고려되어 필러가 혼입되어 있다. 여기서는, 먼저, 파선으로 둘러싸인 접속부 형성 영역(44)의 확대도를 도 6의 (b) 및 도 6의 (c)에 나타내고, 관통 홀(42)의 형성 방법을 상세하게 설명한다.
도 6의 (b)를 참조할 때, 본 형태에서는, 볼록부(18)가 매립됨으로써, 관통 홀(42)의 하방의 절연층(41)의 막 두께는 얇아진다. 그리고, 얇아진 영역의 절연층(41)을, 레이저(39)를 이용하여 제거함으로써, 관통 홀(42)의 하부에, 볼록부(18)의 상면을 노출시키고 있다. 대부분의 영역에서, 절연층(41)의 두께 T2는, 예를 들면 50㎛ 정도이다. 그것에 대하여, 관통 홀(42)의 하방에 대응하는 영역의 절연층(41)의 두께 T1은, 예를 들면 10㎛∼25㎛ 정도로 얇아져 있다.
후의 공정에서, 도금에 의해 접속부(43)를 형성하는 경우, 낮은 어스펙트비의 관통 홀(42)을 형성할 필요가 있다. 이것은, 어스펙트비가 높으면, 관통 홀(42) 내부에서의 도금액의 유동성의 악화나, 도금액의 공급이 불충분해짐으로써, 접속부(43)의 형성이 곤란해지기 때문이다.
여기서, 도금에 의해 신뢰성이 높은 접속부(43)가 형성 가능한 관통 홀(42)의 어스펙트비는 1 이하인 것이 확인되어 있기 때문에, 본 형태의 관통 홀(42)을 어스펙트비가 1 또는 그것 이하로 되도록 형성하였다. 여기서, 어스펙트비란, 관통 홀(42)의 직경을 D로 하고, 관통 홀(42)의 깊이 L로 하면 L/D로 나타내는 값이다.
또한, 절연층(41)에, 방열성을 확보하기 위한 필러가 혼입되면, 레이저에 의한 관통 홀(42)의 형성을 약간 곤란하게 한다. 이러한 상황 하에서, 관통 홀(42)이 형성되는 절연층(41)을 얇게 하는 것은 의의가 있다.
도 6의 (c)를 참조하여, 상기 방법에 의해 관통 홀(42)을 형성한 후의 단면을 도시한다. 관통 홀(42)의 하면에서는, 볼록부(18)의 상면이 노출되어 있다. 그리고, 레이저 처리에 의해 형성되는 관통 홀(42)의 측벽에서는, 절연층(41)에 혼 입되어 있는 필러가 노출되어 있다. 본 형태의 절연층(41)에는, 방열성의 향상을 위해, 폭넓은 직경의 필러가 혼입되어 있다. 따라서, 관통 홀(42)의 측벽은, 요철을 갖는 형상으로 되어 있다. 또한, 상기 레이저 처리에 의해, 관통 홀(42)의 바닥부에 잔사가 잔류되는 경우에는, 이 잔사를 제거하기 위한 세정을 행한다.
볼록부(18)의 평면적인 크기는, 그 상방에 형성되는 관통 홀(42)보다도 크게 형성된다. 환언하면, 관통 홀(42) 및 볼록부(18)의 평면적인 형상은, 예를 들면 원형이기 때문에, 볼록부(18)의 직경은, 관통 홀(42)의 직경보다도 크게 형성되어 있다. 일례를 들면, 관통 홀(42)의 직경 W1이 100㎛ 정도인 경우에는, 볼록부(18)의 직경 W2는, 150㎛에서 200㎛ 정도로 형성된다. 또한, 관통 홀(42)의 직경 W1이 30㎛ 내지 50㎛ 정도인 경우에는, 볼록부(18)의 직경 W2는, 50㎛ 내지 70㎛ 정도로 조정된다. 이와 같이 볼록부(18)의 평면적인 크기를, 관통 홀(42)보다도 크게 함으로써, 관통 홀(42)이 다소의 위치 어긋남을 수반하여 형성된 경우라도, 관통 홀(42)을 볼록부(18)의 상방에 위치시킬 수 있다. 따라서, 상기 위치 어긋남에 기인한, 접속 신뢰성의 저하를 방지할 수 있다. 또한, 볼록부(18)의 평면적인 형상으로서는, 원형 이외의 형상도 채용 가능하다.
또한, 도시하지 않지만, 절연층(41)을 제1 수지막과 제2 수지막으로부터 형성함으로써, 관통 홀(42)의 형성을 용이하게 할 수 있다. 구체적으로는, 절연층(41)의 하층을 제1 수지막에 의해 형성한다. 여기서, 제1 수지막의 상면은 볼록부(18)의 상면과 동일한 높이로 한다. 그리고, 제1 수지막의 상면에 제2 수지막을 형성한다. 여기서, 제1 수지막은 방열성을 충분히 유지하기 위해 필러의 충전율을 높게 하고, 제2 수지막은 레이저에 의해 관통 홀(42)의 형성을 용이하게 할 수 있도록 충전율을 낮게 한다. 이와 같이 함으로써, 관통 홀 내부에 필러의 잔사 또는 관통 홀(42)의 측면으로부터 박리된 필러에 의한 관통 홀(42)의 채워짐을 억지할 수 있다. 따라서, 신뢰성이 높은 접속부의 형성이 가능하게 된다. 또한, 제2 수지막에 혼입되는 필러의 직경을 작게 하여도 된다. 또한, 제2 수지막에 필러가 혼입되지 않아도 된다.
또한, 상기 설명에서는, 절연층(41)을 제2 도전막(34)으로써 피복한 후에 관통 홀(42)을 형성하였지만, 다른 방법에 의해 관통 홀(42)의 형성을 행할 수도 있다. 구체적으로는, 제2 도전막(34)을 피복하기 전에, 절연층(41)을 제거함으로써 관통 홀(42)을 형성하고, 관통 홀(42)의 하부로부터 볼록부(18)의 상면을 노출시키게 하는 것이 가능하다. 여기서, 수지를 제거하는 수단으로서 YAG 레이저 또는, 웨트 에칭을 채용할 수 있다. 그리고, 접속부(43)와 제2 도전막(34)을 무전해 도금에 의해 형성하는 것도 가능하다. 또한, 무전해 도금에 의해 형성된 제2 도전막(34)을 캐소드로 하여 전해 도금을 함으로써, 어느 정도의 두께를 갖는 도전막을 형성하는 것이 가능하게 된다.
다음으로, 도 7 및 도 8을 참조할 때, 관통 홀(42)에 도금막을 형성함으로써, 접속부(43)를 형성하고, 제1 배선층(40)과 제2 도전막(34)을 도통시키는 공정을 설명한다. 이 도금막의 형성으로는 2가지 방법을 생각할 수 있다. 제1 방법은 무전해 도금에 의해 도금막을 형성한 후에, 전해 도금에 의해 다시 도금막을 성막시키는 방법이다. 제2 방법은, 전해 도금 처리만으로 도금막을 성막하는 방법이 다.
도 7을 참조할 때, 도금막을 형성하는 상기 제1 방법을 설명한다. 먼저 도 7의 (a)를 참조할 때, 관통 홀(42)의 측벽도 포함시킨 제2 도전막(34)의 표면에, 무전해 도금 처리에 의해 제1 도금막(46)을 형성한다. 이 제1 도금막(46)의 두께는, 3㎛ 내지 5㎛ 정도이어도 된다.
다음으로, 도 7의 (b)를 참조할 때, 제1 도금막(46)의 상면에, 전해 도금법에 의해 새로운 제2 도금막(47)을 형성한다. 구체적으로는, 제1 도금막(46)이 형성된 제2 도전막(34)을 캐소드 전극으로 하여, 전해 도금법에 의해 제2 도금막(47)을 형성한다. 전술한 무전해 도금법에 의해, 관통 홀(42)의 내벽에는 제1 도금막(46)이 형성되어 있다. 따라서, 여기서 형성되는 제2 도금막(47)은, 관통 홀(42)의 내벽도 포함시켜 동일한 두께로 형성된다. 이와 같이 하여, 도금막으로부터 접속부(43)가 형성된다. 구체적인 제2 도금막(47)의 두께는, 예를 들면 20㎛ 정도이다. 상기한 제1 도금막(46) 및 제2 도금막(47)의 재료로서는, 제2 도전막(34)과 동일한 재료인 구리를 채용할 수 있다. 또한, 구리 이외의 금속을 제1 도금막(46) 및 제2 도금막(47)의 재료로서 채용할 수 있다.
도 7의 (c)를 참조할 때, 여기서는 필링 도금을 행함으로써, 제2 도금막(47)에 의해 관통 홀(42)을 매립하고 있다. 이 필링 도금을 행함으로써, 접속부(43)의 기계적 강도를 향상시킬 수 있다.
다음으로 도 8을 참조할 때, 전해 도금법을 이용하여 접속부(43)를 형성하는 방법을 설명한다.
도 8의 (a)를 참조할 때, 먼저, 금속 이온을 포함하는 용액을 관통 홀(42)에 접촉시킨다. 여기서, 도금막(48)의 재료로서는, 구리, 금, 은, 팔라듐 등을 채용할 수 있다. 그리고, 제2 도전막(34)을 캐소드 전극으로 하여 전류를 흘리면, 캐소드 전극인 제2 도전막(34)에 금속이 석출되어 도금막이 형성된다. 여기서는, 도금막이 성장하는 형태를 참조 부호 48A, 48B로 나타내고 있다. 전해 도금법에서는, 전계가 강한 부분에 우선적으로 도금막이 형성된다. 본 형태에서는 이 전계는, 관통 홀(42)의 주연부에 면하는 부분의 제2 도전막(34)에서 강해진다. 따라서, 이 도면에 도시한 바와 같이, 관통 홀(42)의 주연부에 면하는 부분의 제2 도전막(34)으로부터, 우선적으로 도금막이 성장한다. 형성된 도금막이 볼록부에 접촉한 시점에, 제1 배선층(40)과 제2 도전막(34)이 도통된다. 그 후에는, 관통 홀(42) 내부에, 균일하게 도금막이 형성된다. 이것에 의해, 관통 홀(42)의 내부에, 제2 도전막(34)과 일체화된 접속부(43)가 형성된다.
도 8의 (b)를 참조할 때, 다음으로, 접속부(43)를 형성하는 것 이외의 방법을 설명한다. 여기서는, 차양(50)을 관통 홀(42)의 주변부에 설치함으로써, 전해 도금법에 의한 접속부(43)의 형성을 용이하게 하고 있다. 여기서, 「차양」이란, 관통 홀(42)의 주변부를 피복하도록, 튀어나온 제2 도전막(34)으로 이루어지는 부위를 가리킨다. 차양(50)의 구체적인 제조 방법은, 레이저에 의한 관통 홀(42)의 형성을 행할 때에, 이 레이저의 출력을 크게 함으로써 행할 수 있다. 레이저의 출력을 크게 함으로써, 레이저에 의한 제2 도전막(34)의 제거가 가로 방향으로 진행됨으로써, 차양(50)의 하방의 영역의 수지가 제거된다. 상기한 조건에 의해, 제2 도전막(34)을 캐소드 전극으로 한 전해 도금 처리를 행함으로써, 차양(50)의 부분으로부터 우선적으로 도금막이 성장된다. 차양(50)으로부터, 도금막이 성장됨으로써, 도 8의 (a)인 경우에 비해, 아래 방향으로 우선하여 도금막을 성장시킬 수 있다. 따라서, 도금막에 의한 관통 홀(42)의 매립을 확실하게 행하는 것이 가능하게 된다.
전술한 바와 같이, 본 형태의 관통 홀(42)의 측벽은 요철을 갖는 형상으로 되어 있다. 또한, 관통 홀(42)의 측벽에는, 절연층(41)에 혼입된 필러가 노출되어 있다. 이들에 의해, 관통 홀(42)의 측벽에 도금막을 형성하는 것이 곤란해져 있다. 일반적으로 무기물인 필러의 표면에는, 도금막이 부착되기 어렵다. 특히, AlN이 관통 홀(42)의 측벽에 노출되는 경우에는, 도금막의 형성이 곤란하게 된다. 따라서, 본 형태에서는, 상기 전해 도금법을 이용한 방법에 의해, 접속부(43)를 형성하였다.
또한, 필링 도금을 실시함으로써 관통 홀(42)을 매립하는 경우라도, 상기한 바와 같이 관통 홀(42)이 얕게 형성되기 때문에, 필링 도금을 용이하게 행할 수 있다.
본 형태에서는, 상기한 볼록부(18)와 접속부(43)가 접촉하는 부분을, 절연층(41)의 두께 방향의 중간부에 위치시키고 있다. 여기서, 중간부란, 제1 배선층(40)의 상면보다 상방이며, 제2 배선층(45)의 하면보다 하방인 것을 뜻하고 있다. 따라서, 지면에서는, 볼록부(18)와 접속부(43)가 접촉되는 부분은, 절연층(41)의 두께 방향의 중앙부 부근으로 되어 있다. 그리고, 이 부분은 상기한 중간부의 범 위 내에서 변화시킬 수 있다. 접속부(43)를 도금 처리에 의해 형성하는 것을 고려한 경우, 볼록부(18)와 접속부(43)가 컨택트되는 부분은, 제1 배선층(40)의 상면과, 제2 배선층(45)의 하면의 사이에서, 그 중간 위치보다도 상방에 배치되는 것이 바람직하다. 이것에 의해, 도금막으로 이루어지는 접속부(43)의 형성이 용이해지는 이점이 있다. 즉, 접속부(43)를 형성하기 위해, 관통 홀(42)을 형성하는데, 이 관통 홀(42)의 깊이를 얕게 할 수 있기 때문이다. 또한, 얕은 만큼, 관통 홀(42)의 직경도 작게 할 수 있다. 또한, 관통 홀(42)의 직경이 작은 만큼, 관통 홀(42)의 간격도 좁힐 수 있다. 따라서, 전체적으로 미세 패턴을 실현할 수 있어서, 회로 장치의 소형화가 가능하게 된다.
본 발명의 회로 장치의 제조 방법에 따르면, 기판을 갖지 않는 회로 장치를 제조할 수 있다. 따라서, 회로 장치의 박형화, 경량화 및 방열성의 향상을 실현하는 것이 가능하게 된다.
또한, 본 발명의 회로 장치의 제조 방법에 따르면, 지지 기판 상에서 밀봉 수지에 의한 밀봉을 할 수 있기 때문에, 밀봉 수지와 도전박, 및 밀봉 수지와 회로 소자 간의 열팽창 계수의 차에 의한 휘어짐을 방지할 수 있다. 따라서, 도전 패턴의 박리나 도전 패턴과 금속 세선과의 접속 불량을 억지할 수 있기 때문에, 신뢰성이 높은 회로 장치를 제조하는 것이 가능하게 된다.
또한, 본 발명의 회로 장치의 제조 방법에 따르면, 글래스 에폭시 기판에서는 필요하였던 컨택트 홀의 형성을 생략할 수 있기 때문에, 제조 공정을 대폭 단축 하는 것이 가능하게 된다.
또한, 본 발명의 회로 장치의 제조 방법에 따르면, 대전류가 흐르는 도전 패턴을 두껍게 형성할 수 있으므로, 회로 장치의 소형화가 가능하게 된다.
또한, 본 발명의 회로 장치의 제조 방법에 따르면, 볼록부가 매립됨으로써 얇게 형성된 절연층에 관통 홀을 형성할 수 있다. 따라서, 절연층에 관통 홀을 용이하게 형성하는 것이 가능하게 된다. 또한, 관통 홀을 얕게 형성하는 것이 가능하게 되기 때문에, 이 관통 홀에의 도금막의 형성을 용이하게 할 수 있다. 또한, 필러가 혼입된 절연층을 개재하여 다층의 배선층이 적층된 경우라도, 상기 절연층을 관통해 배선층끼리 도통시키는 접속부를 형성하는 것이 가능하게 된다.

Claims (8)

  1. 지지 기판의 표면에 제1 도전 패턴과 상기 제1 도전 패턴보다도 두껍게 형성되는 제2 도전 패턴으로 이루어지는 배선층을 형성하는 공정과,
    상기 배선층과 회로 소자를 전기적으로 접속하는 공정과,
    상기 회로 소자가 피복되도록 상기 지지 기판의 상면을 밀봉 수지로 밀봉하는 공정과,
    상기 배선층 및 상기 밀봉 수지의 이면을 상기 지지 기판으로부터 분리하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  2. 지지 기판의 표면에 두께 방향으로 돌출되는 볼록부를 갖는 제1 배선층을 형성하는 공정과,
    절연층을 개재하여 상기 제1 배선층에 도전막을 적층시키는 공정과,
    상기 볼록부와 상기 도전막을 도통시키는 접속부를 형성하는 공정과,
    상기 도전막을 패터닝함으로써, 제2 배선층을 형성하는 공정과,
    상기 제2 배선층과 회로 소자를 전기적으로 접속하는 공정과,
    상기 회로 소자가 피복되도록 상기 지지 기판의 상면을 밀봉 수지로 밀봉하는 공정과,
    상기 제1 배선층, 절연층 및 상기 밀봉 수지의 이면을 상기 지지 기판으로부 터 분리하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 접속부는, 상기 도전막을 부분적으로 제거하여 상기 절연층을 노출시키고, 노출된 상기 절연층을 제거함으로써 관통 홀을 형성하고, 상기 관통 홀에 도금막을 형성함으로써 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 도금막은, 무전해 도금 처리에 의해 상기 관통 홀의 측벽에 도금막을 형성한 후에, 전해 도금 처리를 행하고, 새로운 도금막을 상기 관통 홀에 형성함으로써 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 도금막은, 상기 도전막을 전극으로서 이용한 전해 도금 처리를 행함으로써, 상기 관통 홀의 주변부에 위치하는 상기 도전막으로부터 상기 관통 홀의 내측에 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 도전막으로 이루어지는 차양을 상기 관통 홀의 주변부에 형성하고,
    상기 차양으로부터 상기 관통 홀의 내측을 향해 도금막을 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  7. 제2항에 있어서,
    상기 절연층에는 필러가 혼입되어 있는 것을 특징으로 하는 회로 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 지지 기판과 상기 제1 배선층은 접착제로 점착되어 있으며,
    상기 접착제의 접착력을 저감시킨 후에, 상기 제1 배선층, 상기 절연층 및 상기 밀봉 수지의 이면은 상기 지지 기판으로부터 분리되는 것을 특징으로 하는 회로 장치의 제조 방법.
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