JP2006173376A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】高密度化が可能な半導体装置を提供する。
【解決手段】導電路と導電路に電気的に接続される回路素子とを有する第１の半導体装置と、導電路と導電路に電気的に接続される回路素子とを有する第２の半導体装置と、回路素子を有する一方側どうしが対向する第１の半導体装置と第２の半導体装置との間隙を所定距離をもって封止する絶縁性樹脂と、を備えたことを特徴とする半導体装置。
【選択図】 図１

Description

本発明は、導電路と当該導電路に電気的に接続される回路素子とを有する半導体装置及び当該半導体装置の製造方法に関する。
昨今、携帯電話機、携帯型オーディオ機器、ＰＤＡ、デジタルカメラ等の小型の電子機器が普及している。これらの電子機器には、より一層の小型化、多機能化、高性能化等が要求されている。これにともない、電子機器を製造する場合、より一層の高密度化を可能とするパッケージング技術が要求されている。これらパッケージとは、例えば、半導体ベアチップ等の回路素子を有する半導体装置であって、導電路を有しながら当該導電路に電気的に接続される回路素子を支持するためのコア材を使用しないものである（例えば、特許文献１参照。）。
特許文献１に開示された半導体装置は、導電箔に対して、その表側に導電路を形成し当該導電路に半導体ベアチップ等をダイボンディング及びワイヤボンディングし更にエポキシ樹脂等で封止し、半田ボール等の電極を形成すべく裏側を例えばエッチング処理及びソルダレジルト被覆処理して得られるものである。
また、特許文献１に開示された半導体装置は、その半田ボールと実装基板上の導電路との電気的な接続を介して当該実装基板上に実装されて回路装置（半導体装置）となる。
特開２００２−９３８４７号公報
ところで、前述した特許文献１に開示された半導体装置を複数個用いて例えば実装基板上で更に高密度化を図る場合、相対的に多くの半導体装置が相対的に小さな占有率をもって基板上にレイアウトされることが望ましい。しかしながら、実装基板の平面の面積は、レイアウトされる半導体装置により少なくともその個数分だけ占有される。このため、例えば一辺の平均長が例えば数ｍｍである四角形状をなす半導体装置が、同じく四角形状をなす実装基板に対して過不足なく実装されて１つの回路装置を形成している場合、もしこの回路装置に更に半導体装置を１つ追加しようとすれば、実装基板の一辺は、追加する半導体装置の分だけ数ｍｍ長くしなければならない。このように半導体装置が追加される毎に数ｍｍ単位で大きくなる実装基板を用いる回路装置は、その高密度化が不十分と言わざるを得ないため、前述した電子機器を小型化する開発も滞る虞がある。
本発明は、かかる課題に鑑みてなされたものであり、その目的とするところは、高密度化が可能な半導体装置を提供することにある。
前記課題を解決するための発明は、導電路と当該導電路に電気的に接続される回路素子とを有する第１の半導体装置と、導電路と当該導電路に電気的に接続される回路素子とを有する第２の半導体装置と、前記回路素子を有する一方側どうしが対向する前記第１の半導体装置と前記第２の半導体装置との間隙を所定距離をもって封止する絶縁性樹脂と、を備えたことを特徴とする半導体装置である。
また、前記課題を解決するための発明は、導電路と当該導電路に電気的に接続される回路素子とが設けられた第１の半導体装置と、導電路と当該導電路に電気的に接続される回路素子とが設けられた第２の半導体装置と、前記回路素子が設けられた一方側どうしが対向する前記第１の半導体装置と前記第２の半導体装置との間隙を所定距離をもって封止する絶縁性樹脂とを有する半導体装置と、前記第１の半導体装置の他方側及び／又は前記第２の半導体装置の他方側が電気的に接続される実装基板と、を備えたことを特徴とする半導体装置である。
また、前記課題を解決するための発明は、導電路と当該導電路に電気的に接続される回路素子とを有する第１の半導体装置と、導電路と当該導電路に電気的に接続される回路素子とを有する第２の半導体装置とを一体とする半導体装置の製造方法であって、前記回路素子を有する一方側どうしが所定距離をもって対向する前記第１の半導体装置と前記第２の半導体装置との間隙を絶縁性樹脂により封止する、ことを特徴とする。
また、前記課題を解決するための発明は、導電路と当該導電路に電気的に接続される回路素子とを有する第１の半導体装置と、導電路と当該導電路に電気的に接続される回路素子とを有する第２の半導体装置とを一体とする半導体装置の製造方法であって、前記第1の半導体装置の前記回路素子を有する一方側に絶縁性樹脂を設け、前記第１の半導体装置の前記絶縁性樹脂が設けられた一方側と、前記第２の半導体装置の前記回路素子を有する一方側とを対向させ、対向する前記第１の半導体装置の一方側と、前記第２の半導体装置の一方側との間隙を前記絶縁性樹脂により所定距離をもって封止し、前記絶縁性樹脂を硬化させる、ことを特徴とする。
また、前記課題を解決するための発明は、導電路と当該導電路に電気的に接続される回路素子とを有する第１の半導体装置と、導電路と当該導電路に電気的に接続される回路素子とを有する第２の半導体装置とを一体とする半導体装置の製造方法であって、前記第１の半導体装置の前記回路素子を有する一方側と、前記第２の半導体装置の前記回路素子を有する一方側とを所定距離をもって対向させ、対向する前記第１の半導体装置の一方側と、前記第２の半導体装置の一方側との間隙に絶縁性樹脂を設け、前記間隙を前記絶縁性樹脂により封止し、前記絶縁性樹脂を硬化させる、ことを特徴とする。
また、前記課題を解決するための発明は、第１の導電路と、前記第１の導電路の表側で電気的に接続された第１の半導体素子と、第２の導電路と、前記第２の導電路の表側で電気的に接続された第２の半導体素子と、が、前記第１の導電路の表側と前記第２の導電路の表側が対向配置され、前記第１の導電路の裏側と前記第２の導電路の裏側が封止面の一方の面と他方の面に露出するように、封止された半導体装置であり、前記第１の導電路の裏面から前記第２の導電路の裏面まで延在するスルーホールが設けられ、このスルーホールに位置する所の前記導電路は、その厚みが薄く形成される事を特徴とする。
高密度化が可能な半導体装置を提供できる。
＝＝＝第１の実施の形態＝＝＝
＜＜＜半導体装置の構成＞＞＞
図１の断面図を参照しつつ、本実施の形態の半導体装置１０の構成について説明する。同図に例示されるように、本実施の形態の半導体装置１０は、パッケージＡ（第１の半導体装置）及びパッケージＢ（第２の半導体装置）がその電極１０３、２０３を外側に向けて対向するように絶縁性樹脂４００を介して固定配置された構成を有するものである。以下、パッケージＡ及びパッケージＢのそれぞれについて、絶縁性樹脂４００の側を表側（一方側）と称し、これと反対側を裏側（他方側）と称することとする。
尚、本明細書中の「パッケージ」とは、特にＣＳＰ（Chip Size Package又はChip Scale Package）のことである。このＣＳＰとは、日本電子機械工業会（ＥＩＡＪ）の定義によれば、チップサイズと同等或は僅かに大きいパッケージの総称である。また、通常、パッケージと半導体装置とは同義語として用いられるが、本明細書中では、図１にＡ及びＢとして例示されたものを「パッケージ」と称し、後述するＡ及びＢが積層して形成されたものを「半導体装置」と称して便宜的に区別するものとする。
パッケージＡは、主として導電路１００及び回路素子１２０を有し、これらが絶縁性樹脂４００により封止且つ支持された１つの半導体装置である。
導電路１００は、例えば銅（Ｃｕ）を主材料とする導電箔からなり表側の分離溝１０２及び裏側のソルダレジストパターン（絶縁性被膜）１０４により相互に分離されて形成された所謂回路パターンである。本実施の形態では、導電路１００の表側（一方側の導電路）には例えば銀（Ａｇ）の導電被膜１０１がメッキにより形成されている。また、導電路１００の裏側（他方側の導電路）には例えばＣｕの導電被膜１０３がメッキにより形成されている。この導電被膜１０３は、その一部がソルダレジストパターン１０４の間から裏側に露出し電極としての機能を果たすものである。
回路素子１２０は、例えば半導体のベアチップである。図１に例示されるように、回路素子１２０が導電路１００にフローティングされて実装される場合、当該回路素子１２０は、具体的には、導電被膜１０１の上に絶縁性接着剤１１０を介して固着される。回路素子１２０はフェイスアップで実装されるため、例えば金（Ａｕ）を主材料とする金属細線（配線）１３０により導電路１００と電気的に接続される。或は、この回路素子１２０は導電路１００にフローティングされずフェイスダウンで実装されてもよい。この場合、回路素子１２０は、具体的には、導電被膜１０１の上に導電性接着剤１１０を介して固着される。
パッケージＢも、前述したパッケージＡと同様の構成を有し当該パッケージＡと絶縁性樹脂４００を共有する１つの半導体装置である。導電路２００は、例えばＣｕを主材料とする導電箔からなり表側の分離溝２０２及び裏側のソルダレジストパターン２０４により相互に分離されて形成された所謂回路パターンである。導電路２００の表側には例えばＡｇの導電被膜２０１がメッキにより形成されている。また、導電路２００の裏側には例えばＣｕの導電被膜２０３がメッキにより形成されている。この導電被膜２０３は、その一部がソルダレジストパターン２０４の間から裏側に露出し電極としての機能を果たすものである。回路素子２２１、２２２は、導電被膜２０１の上に絶縁性接着剤又は導電性接着剤１１０を介して固着され、例えばＡｕを主材料とする金属細線２３１により導電路２００と電気的に接続される例えば半導体のベアチップである。
パッケージＡ及びパッケージＢにおける導電路１００、２００及び回路素子１２０、２２１、２２２は、例えばエポキシ樹脂といった絶縁性樹脂４００により封止されている。本実施の形態の絶縁性樹脂４００の厚さは、例えば上下２つの金属細線１３０、２３１が電気的に接触しない最小値に設定されている。本実施の形態の絶縁性樹脂４００の厚さとは、パッケージＡ及びパッケージＢの表側の導電被膜１０１、２０１間の距離であり、後述する所定距離もこれに相当するものとする。尚、絶縁性樹脂４００は、エポキシ樹脂に限定されるものではなく、例えば、ポリイミド樹脂、ポリフェニルサルファイド等の熱可塑性樹脂等であってもよい。
スルーホール（貫通孔）３００は、パッケージＡにおける導電路１００の一部と、パッケージＢにおける導電路２００の一部とを電気的に接続するものである。このスルーホール３００は、パッケージＡからパッケージＢにかけて貫通し、パッケージＡの裏側の導電被膜１０３及びパッケージＢの裏側の導電被膜２０３において開口部３００ａを有する。また、このスルーホール３００の内側には例えばＣｕを主材料とする導電被膜３０１が形成されている。導電路１００、２００における導電被膜１０３、２０３と、スルーホール３００における導電被膜３０１とが開口部３００ａにおいて連続していることにより、導電路１００、２００における開口部３００ａと隣接する部分どうしが電気的に接続されることになる。これにより、開口部３００ａと隣接する部分は同電位となる。尚、図１に例示されたスルーホール３００は１つであるが、これに限定されるものではなく、複数であってもよい。また、本実施の形態では、前述した導電被膜３０１により対向する導電路１００、２００どうしを電気的に接続しているが、このような接続は例えばスルーホール３００内に設ける金属細線で実現するものであってもよい。具体的には、スルーホール３００内に１又は複数本の金属細線が相互に絶縁されて延在すべく、当該スルーホール３００内は金属細線とともに絶縁性樹脂により封止される。導電路１００、２００または回路パターンと表現されている所は、例えば半導体素子が実装されるアイランド、半導体素子上の電極（ボンディングパッド）と金属細線にて接続され、半導体素子の周囲に配置されるボンディングパッド、前記アイランドまたは前記ボンディングパッドと一体で延在される配線が主な該当箇所である。更に受動素子としてチップ抵抗、チップコンデンサ、ソレノイドまたはセンサ等が一緒に封止される場合は、それらと電気的に接続される電極も導電路として活用される。一方、半導体素子がフェイスダウンで実装される場合は、半導体素子上の電極と電気的に接続される電極も該当する。
一方、スルーホール３００と電気的に接続される導電路１００、２００は、図１の表側と表記している側より、エッチングが施されている。これは、後述するスルーホールを開口する際のスルーホールのサイズ（開口径）の縮小化、スルーホールに該当する所の電極のエッチング時間の短縮を実現できるメリットを有する。
＜＜＜半導体装置の製造方法＞＞＞
以下、図２乃至図４の断面図を参照しつつ、前述した構成を備えた半導体装置１０の製造方法について説明する。ここで、先ず、半導体装置１０の製造途中にある、裏側が未加工状態のパッケージＡ及びパッケージＢを準備する工程について説明する。
図２（ａ）の断面図に例示されるように、裏側が未加工状態のパッケージＡ１０００を製造するためには、先ず、導電路１００の材料となる導電箔１００ａを準備する。前述したように、本実施の形態の導電箔１００ａはＣｕを主材料とするものであるが、これに限定されるものではなく、導電路１００となるべく十分な導電率を有し、ロウ材の付着性、ボンディング性、メッキ性等に優れるものが準備されればよい。Ｃｕの他にこのような条件を満たす材料としては、アルミニウム（Ａｌ）や鉄−ニッケル（Ｆｅ−Ｎｉ）等の合金等がある。また、前述したように、本実施の形態の導電箔１００ａの表側にはＡｇの導電被膜１０１がメッキされている。尚、本実施の形態の導電箔１００ａの厚みはおよそ１０μｍ乃至およそ３００μｍであるが、これに限定されるものではない。
次に、図２（ｂ）の断面図に例示されるように、導電被膜１０１にフォトレジストパターン１０１ａを形成する。つまり、導電被膜１０１にフォトレジストを塗布し、これを露光することによりフォトレジストパターン１０１ａを転写・現像する。このフォトレジストパターン１０１ａの間隙から露出する導電被膜１０２ａに対して、後述するハーフエッチング処理が施される。尚、前記のフォトレジストの塗布に代えて、エッチング液に対して耐食性を有するＡｇ、Ａｕ、白金（Ｐｔ）、パラジウム（Ｐｄ）等からなる導電被膜を施すようにしてもよい。このような導電被膜はそのままダイパッド、ボンディングパッドまたは配線等となる。
次に、図２（ｃ）及び図２（ｄ）の断面図に例示されるように、導電箔１００ａを導電被膜１０１側からハーフエッチング処理することにより、露出した導電被膜１０１ａの箇所に肉薄の分離溝１０２を形成し、その後、フォトレジストパターン１０１ａを除去する。これにより、フォトレジストパターン１０１ａの下地であった導電箔１００ｂが凸形状をなすようにして現れる。尚、前記のハーフエッチング処理とは、例えば、ウェットエッチングである。
次に、図２（ｅ）の断面図に例示されるように、表側に導電路１００のパターンが形成された導電箔１００ｂに回路素子１２０を実装する。また必要によって、前述した受動素子やセンサも実装される。つまり、前述したように、トランジスタやダイオード等の半導体のベアチップを導電被膜１０１ａに対して絶縁性接着剤又は導電性接着剤１１０を介してダイボンディングする。また、前述したように、Ａｕ等の金属細線１３０を用いたワイヤボンディングにより必要な配線を施す。このワイヤボンディングは、例えば、熱圧着によるボールボンディングや、超音波によるウェッジボンディング等により実施する。これにより、裏側が未加工状態のパッケージＡ１０００が準備されたことになる。尚、裏側が未加工状態のパッケージＢ２０００の製造工程も上記と同様である。
図３及び図４の断面図を参照しつつ、前述した裏側が未加工状態のパッケージＡ１０００及びパッケージＢ２０００から本実施の形態の半導体装置１０を製造するまでの工程について説明する。
図３（ａ）の断面図に例示されるように、先ず、前述した製造工程により回路素子１２０、２２１、２２２が実装されたパッケージＡ１０００及びパッケージＢ２０００が準備される。前述したように、それぞれの裏側は未加工な状態にあるものとする。また、本実施の形態では、パッケージＡ１０００及びパッケージＢ２０００は同一の四角形状をなし（図９（ａ）参照）、後述する工程においてこの四角形状が重なり合うようにするものであるが、これに限定されるものではない。要するに、導電路１００、２００及び回路素子１２０、２２１、２２２を共通の絶縁性樹脂４００により封止且つ支持すべく重ね合わせることができる形状であれば、如何なる形状であってもよい。
次に、図３（ｂ）の断面図に例示されるように、パッケージＡ１０００の表側に絶縁性樹脂４００を塗布する。このパッケージＡ１０００に対して、パッケージＢ２０００を、表側どうしが対向し且つ硬化前の絶縁性樹脂４００をはさむように重ね合わせる。尚、この工程では、例えば、予め対向させたパッケージＡ１０００及びパッケージＢ２０００の間隙に絶縁性樹脂４００を封入するものであってもよい。本実施の形態の絶縁性樹脂４００は熱硬化性のエポキシ樹脂であるため、その封入はトランスファモールド法により実施される。絶縁性樹脂４００がポリイミド樹脂やポリフェニレンサルファイド等の熱可塑性樹脂の場合、その封入はインジェクションモールド法により実施される。
次に、図３（ｃ）の断面図に例示されるように、パッケージＡ１０００及びパッケージＢ２０００を、例えば金属細線１３０と金属細線２３１とが、電気的に接触しない範囲で、できるだけ狭い間隔（所定距離）で保持しつつ、絶縁性樹脂４００を硬化させる。尚、金属細線１３０と金属細線２３１とが電気的に接触しない間隔とは、これらの相互の電位が例えば同電位となって半導体装置１０の動作に支障をきたすといった状況が起こらない間隔のことであり、従って実験等に基づく経験値が適用されてもよい。
以上の工程により、硬化した絶縁性樹脂４００の層をはさんでパッケージＡ１０００及びパッケージＢ２０００が固定されたサンドイッチ形状をなす半導体装置が形成される。ここで言う半導体装置とは、図１に例示される半導体装置１０の製造途中にある中間加工状態の半導体装置のことである。次に、この中間加工状態の半導体装置に対して、スルーホール及び裏側の加工処理が施される。
図４（ａ）の断面図に例示されるように、中間加工状態の半導体装置１０ａに対して、対向する導電路１００、２００どうしを貫通するスルーホール３００を形成した後に、全体にＣｕの無電解メッキを施す。ここでスルーホールは、ドリル等で一気に開口しても良い。また図３（ｃ）に於いて、スルーホールを配置する所のパッケージの表側と裏側に位置する導電材をエッチング除去し、そのエッチングで形成された開口部にレーザを照射してスルーホールを形成しても良い。前述したように、このスルーホールが形成される所の導電材は、実装面側より分離溝の形成と同時にハーフエッチングが施されて、その膜厚が薄く形成されている。よってスルーホールの所の導電材の厚みが薄いため、当然エッチング時間の短縮が図れ、更には、横方向のエッチングを抑制できることにより、スルーホールの開口径を小さくすることができる。これにより、中間加工状態の半導体装置１０ａの両側（パッケージＡの裏側及びパッケージＢの裏側）と、スルーホール３００の内側とには、Ｃｕの導電被膜１０３、２０３、３０１が形成されることになる。尚、本実施の形態では、導電被膜１０３、２０３、３０１の主材料としてＣｕを用いるとしたが、これに限定されるものではない。また、導電被膜１０３、２０３、３０１の形成方法も無電解メッキに限定されるものではない。またスルーホールの表面に膜を形成するのではなく、導電材を埋め込んでも良い。これは、メッキを更に成膜し続け、Ｃｕを埋め込んでも良いし、メッキ膜を薄く形成した後、ロウ材を埋め込んでも良い。
次に、図４（ｂ）の断面図に例示されるように、中間加工状態の半導体装置１０ａの両側の導電被膜１０３、２０３に対して、エッチングレジストパターン１０３ａ、２０３ａを形成する。つまり、導電被膜１０３、２０３にフィルムレジスト等を設け、これを露光することによりエッチングジストパターン１０３ａ、２０３ａを転写・現像する。このエッチングレジストパターン１０３ａ、２０３ａの間隙から露出する導電被膜１０３、２０３に対して、後述するエッチング処理が施される。尚、本実施の形態のエッチングレジストパターン１０３ａ、２０３ａは、スルーホール３００の内側に形成された導電被膜３０１と、その開口部３００ａの導電被膜１０３、２０３とを残すべく、少なくとも開口部３００ａ近傍を必ずマスクするように形成される。
次に、図４（ｃ）の断面図に例示されるように、中間加工状態の半導体装置１０ａの両側に対してエッチング処理により分離溝１０５、２０５を形成する。エッチング処理は、これらの分離溝１０５、２０５が、絶縁性樹脂４００に封止された分離溝１０２、２０２の底部に達するまで実施し、その後、エッチングレジストパターン１０３ａ、２０３ａを除去する。前述したマスクにより、導電被膜１０３、２０３と、導電被膜３０１とが、スルーホール３００の開口部３００ａにおいて連続するように残されたことにより、導電路１００、２００における開口部３００ａと隣接する部分どうしが電気的に接続されたことになる。また電極の分離を考えると、分離溝１０５、２０５はオーバーエッチングした方が良い。
次に、図４（ｄ）の断面図に例示されるように、中間加工状態の半導体装置１０ａの両側に対して、ソルダレジストラミネートを施し、ソルダレジストパターン１０４、２０４を形成して、本実施の形態の半導体装置１０とする。
＜＜＜実装基板に実装された半導体装置＞＞＞
図５の側面図を参照しつつ、前述した方法により製造され前述した構成を備えた半導体装置１０をプリント配線基板（実装基板）２に実装した回路装置（半導体装置）１の構成について説明する。同図に例示されるように、本実施の形態の半導体装置１０のパッケージＡ（以後、Ａと略称する）側は、プリント配線基板２に形成された導電路（不図示）と半田ボール５５０を介して電気的に接続される。具体的には、この半田ボール５５０の一方側は、ソルダレジストパターン１０４（図２）の間から一部が露出する導電被膜１０３（図２）に接続され、他方側は、プリント配線基板２の導電路に接続される。これにより、半導体装置１０の内部に封止されているＡ側の回路素子１２０はプリント配線基板２と接続されることになる。
また、図５に例示されるように、スルーホール３００はＡ側の一部とパッケージＢ（以後、Ｂと略称する）側の一部とを電気的に接続するものであるから、このようなスルーホール３００を半導体装置１０の所定位置に所定数だけ予め形成しておくことにより、Ｂ側の回路素子２２１、２２２も、半田ボール５５０を介してプリント配線基板２と接続可能である。
更に、図５に例示されるように、半導体装置１０のＢ側に対して回路素子Ｃ、Ｄが絶縁性接着剤又は導電性接着剤を介して固着されている。この回路素子Ｃ、Ｄは、半導体装置１０のソルダレジストパターン２０４の上に固着されてもよいし、導電被膜２０３の上に固着されてもよい。図５の例示では、回路素子Ｃは導電被膜２０３の上に固着されているため、導電被膜２０３におけるこの固着領域が、半導体装置１０における回路素子Ｃのダイパッド（配置部）に相当する。また、回路素子Ｄはソルダレジストパターン２０４の上に固着されているため、ソルダレジストパターン２０４におけるこの固着領域が、半導体装置１０における回路素子Ｄのダイパッド（配置部）に相当する。また、回路素子Ｃ、Ｄは、金属細線５３１により半導体装置１０と更に電気的に接続されてもよい。
以上により、回路素子Ｃ、ＤはＢ側と接続される一方、前述したようにＢ側はスルーホール３００を介してＡ側と接続され、このＡ側は半田ボール５５０を介してプリント配線基板２と接続される。従って、回路素子Ｃ、Ｄもプリント配線基板２と接続可能となる。
このように、本実施の形態の半導体装置１０は、プリント配線基板２に対しては１つの素子とみなせる一方、回路素子Ｃ、Ｄに対しては１つの基板とみなせる。そして、この基板は、回路素子１２０、２２１、２２２を更に内部に備えたものである。
＝＝＝第２の実施の形態＝＝＝
前述した実施の形態では、スルーホールを有する半導体装置について述べたが、これに限定されるものではなく、半導体装置にはスルーホールが無くてもよい。
図６の断面図を参照しつつ、本実施の形態の半導体装置１１の構成について説明する。尚、同図では、図１に例示された部材と略同一の部材について同一の番号を付している。本実施の形態の半導体装置１１は、パッケージＡ（第１の半導体装置）及びパッケージＢ（第２の半導体装置）がその電極１０３、２０３を外側に向けて対向するように絶縁性樹脂４００を介して固定配置された構成を有するものである。本実施の形態の半導体装置１１が半導体装置１０と相違する点は、スルーホールが無いことと、導電路１００、２００の表側の分離溝１０２、２０２の底部に達するまで当該導電路１００、２００の裏側が均一にエッチング処理され導電被膜を有さないこととの２点である。
図７の断面図を参照しつつ、本実施の形態の半導体装置１１の製造方法について説明する。本実施の形態の半導体装置１１の製造方法も、半導体装置１０を製造するための図３に例示された工程と同一の工程を有するものである。そこで、図３（ｃ）に例示された工程の後に、導電箔１００、２００の表側の分離溝１０２、２０２の底部に達するまで当該導電箔１００、２００の裏側を均一にエッチング処理する（図７（ａ））。この工程は前述した図４（ｃ）に例示された工程と類似する工程である。尚、導電箔１００、２００の裏側の処理はエッチング処理に限定されるものではなく、例えば、研磨、研削、レーザ光照射による化学的又は物理的な方法の何れか、若しくは、エッチングを加えたこれら複数の方法のうちの何れか２つ以上の組み合わせにより処理してよい。次に、図７（ｂ）に例示されるように、エッチング処理された面に対して、ソルダレジストラミネートを施し、ソルダレジストパターン１０４、２０４を形成して、本実施の形態の半導体装置１１とする。この工程は前述した図４（ｄ）に例示された工程と類似する工程である。
図８の側面図を参照しつつ、前述した方法により製造され前述した構成を備えた半導体装置１１をプリント配線基板（実装基板）２に実装した回路装置（半導体装置）１の構成について説明する。尚、同図では、図５に例示された部材と略同一の部材について同一の番号を付している。
半導体装置１１のＡ側は、プリント配線基板２に形成された導電路と半田ボール５５０を介して電気的に接続される。また、半導体装置１１のＢ側は、プリント基板２に形成された導電路と金属細線６３０を介して電気的に接続される。これにより、半導体装置１１の内部に封止されている回路素子１２０、２２１、２２２はプリント配線基板２に接続されることになる。また、半導体装置１１のＢ側に対して回路素子Ｃ、Ｄが絶縁性接着剤又は導電性接着剤を介して固着され、金属細線５３１により更に電気的に接続されている。これにより、回路素子Ｃ、Ｄは、Ｂ側と接続される一方、前述したようにＢ側は金属細線６３０を介してプリント配線基板２と接続されているため、回路素子Ｃ、Ｄもプリント配線基板２と接続可能となる。
このように、本実施の形態の半導体装置１１は、プリント配線基板２に対しては１つの素子とみなせる一方、回路素子Ｃ、Ｄに対しては１つの基板とみなせる。そして、この基板は、回路素子１２０、２２１、２２２を更に内部に備えたものである。
＝＝＝高密度化＝＝＝
図９（ａ）の平面図における左側と図９（ｂ）の側面図における左側とに例示されるように、第１の実施の形態の半導体装置１０を図５の例示の如くプリント配線基板２のＸＹ面内に配置した場合、これは、Ａ及びＢをＺ軸方向に積層して実装したことに等しくなる。また、回路素子Ｃ及びＤは更にＢの上に積層できる。ここで、前述したように、Ａ、Ｂ、Ｃ、及びＤについては、半田ボール、金属細線、及びスルーホールを介してプリント配線基板２との電気的な接続が自在である。よって、第１の実施の形態の半導体装置１０を用いれば、Ａ、Ｂ、Ｃ、及びＤの機能を有する構成を、Ａ又はＢのみの占有面積でもってプリント配線基板２に実装することが可能となる。
一方、図９（ａ）の平面図における右側に例示されるように、例えば前述した特許文献１に開示された独立した半導体装置Ａ及びＢをプリント配線基板２に実装する場合、例えばＡ及びＢがＸＹ面内に併設され、Ｂに対して更に回路素子Ｃ及びＤがＸＹ面内に併設されることになる（「従来例１」）。この従来例１の場合に比べて、これと実質的に同じ構成を有する第１の実施の形態の半導体装置１０がプリント配線基板２のＸＹ面を占有する面積はおよそ半分となる。
また、もし特許文献１に開示された独立した半導体装置Ａ及びＢを単にＺ軸方向に積み上げたとしても、やはりＢに対しては回路素子Ｃ及びＤをＸＹ面内に併設しなければならない（「従来例２」）。この従来例２の場合に比べて、これと実質的に同じ構成を有する第１の実施の形態の半導体装置１０がプリント配線基板２のＸＹ面を占有する面積は、Ｃ及びＤの分だけ小さい。また、前述したように、第１の実施の形態の半導体装置１０では、Ａ及びＢの間隔が電気的に接触しない範囲で最小となるように設定されているため、Ｚ軸方向の占有長Ｈは、従来例２の半導体装置の場合（Ｈ’）よりも短くなり得る（図９（ｂ）参照）。
以上は第２の実施の形態の半導体装置１１についても同様である。従って、プリント配線基板２において２次元的にレイアウトする場合でも、本実施の形態の半導体装置１０、１１は公知の半導体装置に比べてより高密度化できる。
ところで、前述した実施の形態では、１組のパッケージＡ及びパッケージＢからなる１つの半導体装置１０、１１を製造する工程について述べたが、これに限定されるものではない。
図１０の斜視図に例示されるように、例えば、複数のパッケージＡがともに形成された部材と、複数のパッケージＢがともに形成された部材とを絶縁性樹脂を介して一度に重ね合わせ（ａ）、その後、個々の半導体装置を例えばダイシングにより分離するものであってもよい（ｂ）。それぞれの部材７００、８００に対して複数のパッケージが例えば碁盤の目の如く形成されている。この場合、絶縁性樹脂９００として例えば透明なエポキシ樹脂を用いれば、各パッケージＡ及びパッケージＢどうしを正確に重ね合わせることができる（例えば、Ａ１３及びＢ１３）。
本発明の半導体装置１０、１１は、導電路１００と当該導電路１００に電気的に接続される回路素子１２０とを有するパッケージＡ１０００と、導電路２００と当該導電路２００に電気的に接続される回路素子２２１、２２２とを有するパッケージＢ２０００と、回路素子１２０、２２１、２２２を有する表側どうしが対向するパッケージＡ１０００とパッケージＢ２０００との間隙を所定距離をもって封止する絶縁性樹脂４００と、を備えてなる。このパッケージＡ１０００及びパッケージＢ２０００は、プリント配線基板２に併設される公知の半導体装置と実質的に同一の構成を有するものである。よって、本発明の半導体装置１０、１１は例えば公知の半導体装置をプリント配線基板２の法線方向に２個積層したものに相当するため、そのプリント配線基板２のなす平面内における占有率は、公知の半導体装置の場合の半分で済む。また、パッケージＡ１０００とパッケージＢ２０００との間隙における所定距離を例えば対向する金属細線１３０及び金属細線２３１どうしが電気的に接触しない最小値に設定すれば、プリント配線基板２の法線方向における本発明の半導体装置１０、１１の占有率は、公知の半導体装置を単に２個積み上げた場合よりも小さくなり得る。以上から、本発明の半導体装置１０、１１は公知の半導体装置に比べてより高密度化できる。
また、前述した半導体装置１０は、パッケージＡ１０００の裏側とパッケージＢ２０００の裏側との間を貫通する、パッケージＡ１０００及びパッケージＢ２０００を電気的に接続するためのスルーホール３００を更に備えてもよい。これにより、例えば対向する回路素子１２０及び回路素子２２１、２２２どうしが半導体装置１０の内部で電気的に接続可能となり、外部に余計な金属細線等を出さずに済むため、半導体装置１０のプリント配線基板２に対する占有率をより小さくできる。
また、前述した半導体装置１０は、スルーホール３００の内側に形成され、パッケージＡ１０００及びパッケージＢ２０００を電気的に接続するための導電被膜３０１を更に備えてもよい。これにより、例えば対向する回路素子１３０及び回路素子２２１、２２２どうしが半導体装置１０の内部で電気的に接続可能となる。
また、前述した半導体装置１０、１１において、パッケージＡ１０００及びパッケージＢ２０００は、表側の導電路１００、２００と対応する裏側の導電路１００、２００を有し、裏側の導電路１００、２００には、当該導電路１００、２００の一部を絶縁して電極１０３、２０３を形成するためのソルダレジストパターン１０４、２０４が設けられてもよい。これにより、半導体装置１０、１１をプリント配線基板２に実装する際、パッケージＡ１０００又はパッケージＢ２０００の裏側の電極１０３、２０３を、プリント配線基板２に対する支持部として兼用すれば、半導体装置１０、１１の外部に余計な金属細線等を出さずに済むため、半導体装置１０、１１のプリント配線基板２に対する占有率をより小さくできる。
また、前述した半導体装置１０、１１において、裏側の導電路１００、２００に形成された電極１０３、２０３には半田ボール５５０が設けられてもよい。この半田ボール５５０は、電極１０３、２０３としての機能とともに前述した支持部としての機能を果たせる。
また、前述した半導体装置１０、１１において、パッケージＡ１０００及びパッケージＢ２０００の少なくとも１つの裏側には、パッケージＡ１０００及びパッケージＢ２０００の外部の回路素子５２１、５２２を電極２０３と電気的に接続可能に配置するためのダイパッドが設けられてもよい。これにより、パッケージＡ１０００及びパッケージＢ２０００の外部の回路素子５２１、５２２をダイパッドに配置すれば、当該回路素子５２１、５２２のプリント配線基板２に対する占有率をより小さくできる。
また、前述した半導体装置１０、１１において、所定距離は、回路素子１２０、２２１、２２２と導電路１００、２００とを電気的に接続し対向する金属細線１３０、２３１どうしが電気的に接触しない距離であってもよい。これにより、プリント配線基板２の法線方向における半導体装置１０、１１の占有率をより小さくできる。
また、前述した半導体装置１０、１１において、回路素子１２０、２２１、２２２は半導体のベアチップであってもよい。これにより、半導体装置１０、１１はよりコンパクトになり、プリント配線基板２に対する占有率がより小さくなる。
また、本発明の回路装置１は、導電路１００と当該導電路１００に電気的に接続される回路素子１２０とが設けられたパッケージＡ１０００と、導電路２００と当該導電路２００に電気的に接続される回路素子２２１、２２２とが設けられたパッケージＢ２０００と、回路素子１２０、２２１、２２２が設けられた表側どうしが対向するパッケージＡ１０００とパッケージＢ２０００との間隙を所定距離をもって封止する絶縁性樹脂４００とを有する半導体装置１０、１１と、パッケージＡ１０００の裏側及び／又はパッケージＢ２０００の裏側が電気的に接続されるプリント配線基板２と、を備えてなる。この回路装置１は、公知の半導体装置をプリント配線基板２に実装した公知の回路装置に比べてより高密度化できる。
また、前述した回路装置１において、パッケージＡ１０００又はパッケージＢ２０００の裏側と、プリント配線基板２とは、半田ボール５５０により電気的に接続されてもよい。この回路装置１は、公知の回路装置に比べてより効果的に高密度化できる。
また、前述した回路装置１において、パッケージＡ１０００及びパッケージＢ２０００の何れか１つの裏側は半田ボール５５０によりプリント配線基板２と電気的に接続され、残りの１つの裏側は金属細線６３０によりプリント配線基板２と電気的に接続されてもよい。この回路装置１は、公知の回路装置に比べてより効果的に高密度化できる。
また、本発明の半導体装置１０は、導電路１００と、導電路１００の表側で電気的に接続された回路素子１２０と、導電路２００と、導電路２００の表側で電気的に接続された回路素子２２１、２２２と、が、導電路１００の表側と導電路２００の表側が対向配置され、導電路１００の裏側と導電路２００の裏側が封止面の一方の面と他方の面に露出するように、封止された半導体装置１０であり、導電路１００の裏面から導電路２００の裏面まで延在するスルーホール３００が設けられ、このスルーホール３００に位置する所の導電路１００、２００は、その厚みが薄く形成されてなる。これにより、スルーホール３００を開口する際のスルーホール３００のサイズ（開口径）の縮小化、スルーホール３００に該当する所の導電路１００、２００のエッチング時間の短縮を実現できる。
前述した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく変更、改良され得るとともに、本発明にはその等価物も含まれる。
本実施の形態の半導体装置の構成例を示す断面図である。 裏側が未加工状態のパッケージＡの製造工程を説明するための断面図である。 本実施の形態の半導体装置の製造工程を説明するための断面図である。 本実施の形態の半導体装置の製造工程を説明するためのもう一つの断面図である。 本実施の形態の回路素子、半導体装置、及び実装基板の接続例を示す側面図である。 本実施の形態の貫通孔が無い半導体装置の構成例を示す断面図である。 本実施の形態の貫通孔が無い半導体装置の製造工程を説明するための断面図である。 本実施の形態の回路素子、貫通孔が無い半導体装置、及び実装基板の接続例を示す側面図である。 （ａ）は、本実施の形態の半導体装置の実装基板への実装例を示す平面図であり、（ｂ）は、本実施の形態の半導体装置の実装基板への実装例を示す側面図である。 本実施の形態の半導体装置の製造工程を説明するための斜視図である。
符号の説明
１０、１０ａ、１１ 半導体装置
１００、２００ 導電路
１００ａ、１００ｂ、２００ｂ 導電箔
１０１、１０２ａ、１０３、２０１、２０３、３０１ 導電被膜
１０１ａ フォトレジストパターン
１０２、２０２ 分離溝
１０４、２０４ ソルダレジストパターン
１１０、２１１、２１２ 接着剤
１２０、２２１、２２２、５２１、５２２ 回路素子
１３０、２３１、２３２、５３１、５３２、６３０ 金属細線
３００ スルーホール
３００ａ 開口部
４００、９００ 絶縁性樹脂
７００、８００ 部材
１０００ パッケージＡ
２０００ パッケージＢ

Claims (21)

  1. 導電路と当該導電路に電気的に接続される回路素子とを有する第１の半導体装置と、
    導電路と当該導電路に電気的に接続される回路素子とを有する第２の半導体装置と、
    前記回路素子を有する一方側どうしが対向する前記第１の半導体装置と前記第２の半導体装置との間隙を所定距離をもって封止する絶縁性樹脂と、
    を備えたことを特徴とする半導体装置。
  2. 前記第１の半導体装置の他方側と前記第２の半導体装置の他方側との間を貫通する、前記第１の半導体装置及び前記第２の半導体装置を電気的に接続するための貫通孔を更に備えたことを特徴とする請求項１に記載の半導体装置。
  3. 前記貫通孔の内側に形成され、前記第１の半導体装置及び前記第２の半導体装置を電気的に接続するための導電被膜を更に備えたことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の半導体装置及び前記第２の半導体装置は、一方側の前記導電路と対応する他方側の導電路を有し、
    前記他方側の導電路には、当該導電路の一部を絶縁して電極を形成するための絶縁被膜が設けられる、ことを特徴とする請求項１乃至３の何れかに記載の半導体装置。
  5. 前記他方側の導電路に形成された電極には半田ボールが設けられる、ことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の半導体装置及び前記第２の半導体装置の少なくとも１つの他方側には、前記第１の半導体装置及び前記第２の半導体装置の外部の回路素子を前記電極と電気的に接続可能に配置するための配置部が設けられる、ことを特徴とする請求項４に記載の半導体装置。
  7. 前記所定距離は、前記回路素子と前記導電路とを電気的に接続し対向する配線どうしが電気的に接触しない距離である、ことを特徴とする請求項１乃至６の何れかに記載の半導体装置。
  8. 前記回路素子は半導体のベアチップである、ことを特徴とする請求項１乃至７の何れかに記載の半導体装置。
  9. 導電路と当該導電路に電気的に接続される回路素子とが設けられた第１の半導体装置と、導電路と当該導電路に電気的に接続される回路素子とが設けられた第２の半導体装置と、前記回路素子が設けられた一方側どうしが対向する前記第１の半導体装置と前記第２の半導体装置との間隙を所定距離をもって封止する絶縁性樹脂とを有する半導体装置と、
    前記第１の半導体装置の他方側及び／又は前記第２の半導体装置の他方側が電気的に接続される実装基板と、を備えたことを特徴とする半導体装置。
  10. 前記第１の半導体装置又は前記第２の半導体装置の他方側と、前記実装基板とは、半田ボールにより電気的に接続される、ことを特徴とする請求項９に記載の半導体装置。
  11. 前記第１の半導体装置及び前記第２の半導体装置の何れか１つの他方側は半田ボールにより前記実装基板と電気的に接続され、残りの１つの他方側は配線により前記実装基板と電気的に接続される、ことを特徴とする請求項９に記載の半導体装置。
  12. 導電路と当該導電路に電気的に接続される回路素子とを有する第１の半導体装置と、導電路と当該導電路に電気的に接続される回路素子とを有する第２の半導体装置とを一体とする半導体装置の製造方法であって、
    前記回路素子を有する一方側どうしが所定距離をもって対向する前記第１の半導体装置と前記第２の半導体装置との間隙を絶縁性樹脂により封止する、
    ことを特徴とする半導体装置の製造方法。
  13. 導電路と当該導電路に電気的に接続される回路素子とを有する第１の半導体装置と、導電路と当該導電路に電気的に接続される回路素子とを有する第２の半導体装置とを一体とする半導体装置の製造方法であって、
    前記第1の半導体装置の前記回路素子を有する一方側に絶縁性樹脂を設け、
    前記第１の半導体装置の前記絶縁性樹脂が設けられた一方側と、前記第２の半導体装置の前記回路素子を有する一方側とを対向させ、
    対向する前記第１の半導体装置の一方側と、前記第２の半導体装置の一方側との間隙を前記絶縁性樹脂により所定距離をもって封止し、
    前記絶縁性樹脂を硬化させる、ことを特徴とする半導体装置の製造方法。
  14. 導電路と当該導電路に電気的に接続される回路素子とを有する第１の半導体装置と、導電路と当該導電路に電気的に接続される回路素子とを有する第２の半導体装置とを一体とする半導体装置の製造方法であって、
    前記第１の半導体装置の前記回路素子を有する一方側と、前記第２の半導体装置の前記回路素子を有する一方側とを所定距離をもって対向させ、
    対向する前記第１の半導体装置の一方側と、前記第２の半導体装置の一方側との間隙に絶縁性樹脂を設け、
    前記間隙を前記絶縁性樹脂により封止し、
    前記絶縁性樹脂を硬化させる、ことを特徴とする半導体装置の製造方法。
  15. 前記絶縁性樹脂が硬化した後の、前記第1の半導体装置及び前記第２の半導体装置のそれぞれの他方側に対して、前記一方側の導電路に対応する導電路を形成する、ことを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
  16. 前記第1の半導体装置及び前記第２の半導体装置の他方側の導電路を形成する前に、当該他方側どうしの間を貫通する、前記第１の半導体装置及び前記第２の半導体装置を電気的に接続するための貫通孔を形成する、ことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記貫通孔を形成した後、前記第1の半導体装置及び前記第２の半導体装置の他方側の導電路を形成する前に、前記第１の半導体装置及び前記第２の半導体装置を電気的に接続するための導電被膜を前記貫通孔の内側に形成する、ことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記第１の半導体装置及び前記第２の半導体装置のそれぞれの他方側の導電路に対して、当該導電路の一部を絶縁して電極を形成するための絶縁被膜を形成する、ことを特徴とする請求項１５に記載の半導体装置の製造方法。
  19. 前記電極に半田ボールを設ける、ことを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記所定距離は、前記回路素子と前記導電路とを電気的に接続し対向する配線どうしが電気的に接触しない距離である、ことを特徴とする請求項１２乃至１９の何れかに記載の半導体装置の製造方法。
  21. 第１の導電路と、前記第１の導電路の表側で電気的に接続された第１の半導体素子と、
    第２の導電路と、前記第２の導電路の表側で電気的に接続された第２の半導体素子と、が、
    前記第１の導電路の表側と前記第２の導電路の表側が対向配置され、前記第１の導電路の裏側と前記第２の導電路の裏側が封止面の一方の面と他方の面に露出するように、
    封止された半導体装置であり、
    前記第１の導電路の裏面から前記第２の導電路の裏面まで延在するスルーホールが設けられ、このスルーホールに位置する所の前記導電路は、その厚みが薄く形成される事を特徴とした半導体装置。

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