JP2004048077A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 第1の導電路51Aは、半導体素子52Aよりも低く形成され、導電路51、半導体素子52が絶縁性樹脂50に支持されて半導体装置が実現されている。従って金属細線55Aの頂部を低くでき、半導体装置53の厚みを薄くすることができる。
【選択図】 図1
Description
続いて、第1の電極7,第2の電極8、ダイパッド9、第1の裏面電極10および第2の裏面電極11対応するCu箔20、21に耐エッチング性のレジスト22を被覆し、Cu箔20、21をパターニングする。尚、パターニングは、表と裏で別々にしても良い(以上図26Bを参照)
続いて、ドリルやレーザを利用してスルーホールTHのための孔を前記ガラスエポキシ基板に形成し、この孔にメッキを施し、スルーホールTHを形成する。このスルーホールTHにより第1の電極7と第1の裏面電極10、第2の電極8と第2の裏面電極10が電気的に接続される。(以上図26Cを参照)
更に、図面では省略をしたが、ボンデイングポストと成る第1の電極7,第2の電極8にNiメッキを施すと共に、ダイボンディングポストとなるダイパッド9にAuメッキを施し、トランジスタチップTをダイボンディングする。
そして必要により、ダイシングして個々の電気素子として分離している。図26では、ガラスエポキシ基板5に、トランジスタチップTが一つしか設けられていないが、実際は、トランジスタチップTがマトリックス状に多数個設けられている。そのため、最後にダイシング装置により個別に分離されている。
前記第2の導電路よりも前記第1の導電路の高さを低く形成することで解決するものである。
半導体素子が配置される前記溝に前記半導体素子を固着し、前記半導体素子の電極と所望の前記導電路とを金属細線により電気的に接続し、
前記半導体素子および前記金属細線を被覆し、前記溝に充填されるように絶縁性樹脂でモールドし、
前記形成予定の導電路を分離することで解決するものである。
半導体素子が配置される溝に前記半導体素子を固着し、前記半導体素子の電極と所望の前記導電路とを金属細線により電気的に接続し、
前記半導体素子および前記金属細線を被覆し、前記溝に充填されるように絶縁性樹脂でモールドし、
前記形成予定の導電路を分離することで解決するものである。
まず本発明の半導体装置について図1を参照しながらその構造について説明する。
半導体装置を説明する第2の実施の形態
次に図2に示された半導体装置53を説明する。
半導体装置を説明する第3の実施の形態
次に図8に示された半導体装置56を説明する。
半導体装置の製造方法を説明する第1の実施の形態
次に図3〜図7および図1を使って半導体装置53の製造方法について説明する。
続いて、半導体装置が実装される領域RG、この領域RG以外で導電路51B、51Cとなる領域を除いた導電箔60を、導電箔60の厚みよりも薄く除去する工程がある。そして前記領域RGに半導体素子52Aを実装し、この半導体素子52A、分離溝61および導電箔60に絶縁性樹脂50を被覆する工程がある。
最後に、必要によって露出した導電路51裏面にに半田等の導電材を被着し、半導体装置として完成する。
半導体装置の製造方法を説明する第2の実施の形態
次に図9〜図13、図8を使ってひさし58を有する半導体装置56の製造方法について説明する。尚、ひさしとなる第2の材料70が被着される以外は、第1の実施の形態と実質同一であるため、詳細な説明は省略する。
続いて、半導体素子52Aが形成される領域RG、少なくとも導電路51B、51Cとなる領域を除いた導電箔60を、導電箔60の厚みよりも薄く取り除く工程がある。
半導体素子の製造方法を説明する第3の実施の形態
続いて、図2の半導体装置53をマトリックス状に配置し、封止後に個別分離する製造方法を図14〜図20を参照しながら説明する。尚、本製造方法は、第1の実施の形態と殆どが同じであるため、同一の部分は簡単に述べる。
尚、図15に於いて、ホトレジストPRの代わりにエッチング液に対して耐食性のある導電被膜を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。
半導体装置の種類およびこれらの実装方法を説明する実施の形態。
51A〜51C 導電路
52A 半導体素子
52B 受動素子
53 半導体装置
54 分離溝
58 ひさし
Claims (3)
- 導電箔を用意する工程と、
形成予定の導電路の間および半導体素子が配置される領域に対応する前記導電箔に、前記導電箔の厚みよりも浅い溝を形成する工程と、
前記溝に前記半導体素子を固着し、前記半導体素子の電極と所望の前記導電路とを金属細線により電気的に接続する工程と、
前記導電路上に受動素子を電気的に接続する工程と、
前記半導体素子、前記受動素子および前記金属細線を被覆し、前記溝に充填されるように絶縁性樹脂でモールドする工程と、
前記導電箔の裏面から前記導電箔を除去することにより、前記導電路同士を電気的に分離する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記半導体素子が載置された領域の前記導電箔を残存させて、前記導電路導同士を電気的に分離させることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記半導体素子が載置された領域の前記導電箔を除去して、前記導電路導同士を電気的に分離させることにより、前記半導体素子の裏面が前記絶縁性樹脂から露出することを特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
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JP2004048077A true JP2004048077A (ja) | 2004-02-12 |
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KR100773482B1 (ko) | 2006-10-09 | 2007-11-05 | 서동관 | 주입구가 구비된 포장백의 제조방법 |
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