CN111863737B - 一种嵌入式器件封装基板及其制造方法 - Google Patents

一种嵌入式器件封装基板及其制造方法 Download PDF

Info

Publication number
CN111863737B
CN111863737B CN202010544120.3A CN202010544120A CN111863737B CN 111863737 B CN111863737 B CN 111863737B CN 202010544120 A CN202010544120 A CN 202010544120A CN 111863737 B CN111863737 B CN 111863737B
Authority
CN
China
Prior art keywords
insulating layer
layer
manufacturing
copper
temporary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010544120.3A
Other languages
English (en)
Other versions
CN111863737A (zh
Inventor
陈先明
顾敏
杨威源
洪业杰
黄本霞
冯磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantong Yueya Semiconductor Co.,Ltd.
Original Assignee
Zhuhai Yueya Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Yueya Semiconductor Co ltd filed Critical Zhuhai Yueya Semiconductor Co ltd
Priority to CN202010544120.3A priority Critical patent/CN111863737B/zh
Publication of CN111863737A publication Critical patent/CN111863737A/zh
Application granted granted Critical
Publication of CN111863737B publication Critical patent/CN111863737B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明公开了一种嵌入式器件封装基板,包括绝缘层和嵌埋在所述绝缘层内的器件,在所述绝缘层的上下表面上的第一和第二布线层,贯穿所述绝缘层的导通孔电连接所述第一和第二布线层,其中所述绝缘层沿高度方向包括第一绝缘层和第二绝缘层,所述器件一侧的端子完全嵌入在所述第一绝缘层内并且所述器件的其余部分包封在所述第二绝缘层内。还公开了一种嵌入式器件封装基板的制造方法。

Description

一种嵌入式器件封装基板及其制造方法
技术领域
本发明涉及电子器件封装结构,具体涉及嵌入式器件封装基板及其制造方法。
背景技术
在电子行业,尤其是消费电子行业中,小微型功能器件如音频PA开关、LEDdriver、射频LNA/GPS/LDO,controller等,对小型化的要求越来越高。
嵌入式器件封装结构可以使产品小型化、密集化,同时传输线路短,线路传输损耗小并且节能,器件密封在封装基板内部,通过RDL层(重新布线层)形成一体式连接,使得产品的信赖度高、寿命长。
实现嵌入式器件封装的关键在于,在封装前必须将芯片等器件贴装固定在载板上。现有技术中存在多种实现嵌入式器件封装结构的技术方案。
技术方案一是以硅晶片为临时衬底,以热解胶带作为芯片粘附层,芯片端子面朝上贴装在热解胶带上,封装材料封装后通过加热到热胶胶带的解胶温度后机械剥离临时衬底,最后用激光钻孔的方式暴露芯片端子面,重新布线完成封装。
技术方案二则是以玻璃为临时载体,与技术方案一相比,玻璃载体是透明的,可以让光无障碍透过,因此芯片粘附层选择光解胶带如UV胶带,通过光照解胶,使得胶与芯片背面剥离。
技术方案三是以载板作为载体,采用DAF(芯片附着膜)或银浆将器件的背面贴装固定在载板上,这种载板通常情况下是保留在最终的产品结构中的。
在技术方案一和二中,现有技术采用热解或光解胶带来临时固定器件,但是热解胶带和光解胶带均不能完全解胶,并且解胶工艺窗口很窄。一旦温度偏低/高,光强稍弱/强,处理时间稍短/长,就会导致胶带解胶不足无法分开,或是解胶过度,胶层粘度增强返粘分不开。此外,硅片和玻璃都是易碎材料,在胶带的粘性不能降低为0的情况下,必须在机械力的作用下才能将胶带与封装材料分离开,这在大尺寸作业时极易导致硅片或玻璃碎裂。这些缺陷严重限制了产品的加工尺寸,在大尺寸面板级作业的载板行业几乎无法使用。
在技术方案三中,现有技术采用DAF固定芯片,但是DAF将最终保存在成品内成为隐患。同时,在DAF上贴器件的过程中极易产生气泡,而气泡对可靠性会带来不可忽略的缺陷,造成良率损失。而采用银胶在需要高散热的封装体中,具有很好的优势,但是成本太高,在日益革新的消费电子产品中几乎不会使用。
发明内容
本发明的实施方案涉及提供一种嵌入式器件封装基板及其制造方法,以解决上述技术问题。本发明通过利用绝缘树脂材料在低温条件下的高粘度特性,替代常规胶带或DAF的使用,不仅减少了诸如胶带等耗材的成本,而且避免了残胶的风险。
本发明第一方面涉及一种嵌入式器件封装基板,包括绝缘层和嵌埋在所述绝缘层内的器件,在所述绝缘层的上下表面上的第一和第二布线层,贯穿所述绝缘层的导通孔电连接所述第一和第二布线层,其中所述绝缘层沿高度方向包括第一绝缘层和第二绝缘层,所述器件一侧的端子完全嵌入在所述第一绝缘层内并且所述器件的其余部分包封在所述第二绝缘层内。
在一些实施方案中,所述第一绝缘层包括热固性树脂材料或光固性树脂材料,优选在固化前,所述第一绝缘层的粘度在25℃~80℃温度范围内为1000Pa.s~100000Pa.s。
在一些实施方案中,所述第二绝缘层包括封装材料;优选地,所述第二绝缘层选自半固化片、双马来酰亚胺/三嗪树脂、膜状有机树脂或环氧树脂中的一种或多种的组合。
在一些实施方案中,所述器件选自裸芯片、无源器件和初步封装后的单体中的任意一种或多种的组合。
在一些实施方案中,所述器件包括单面端子器件或双面端子器件。
本发明的第二方面提供一种嵌入式器件封装基板的制造方法,包括如下步骤:
(a)准备临时承载板;
(b)在所述临时承载板上施加第一绝缘层;
(c)将器件贴装在所述第一绝缘层上;
(d)预固化所述第一绝缘层;
(e)施加第二绝缘层包封所述器件;
(f)移除所述临时承载板;
(g)形成贯穿所述第一绝缘层和第二绝缘层的层间导通孔并且形成暴露出所述器件的端子的盲孔;
(h)填充所述盲孔和所述层间导通孔;和
(i)在第一绝缘层的下表面和第二绝缘层的上表面上分别形成第一布线层和第二布线层。
在一些实施方案中,所述临时承载板为覆铜板,优选为至少一面覆有双层铜箔的覆铜板;优选地,所述覆铜板的厚度为0.05mm~0.15mm,所述双层铜箔的厚度为3μm~18μm。。
在一些实施方案中,所述第一绝缘层包括热固性树脂材料或光固性树脂材料,优选在固化前,所述热固性树脂材料和光固性树脂材料的粘度在25℃~80℃温度范围内为1000Pa.s~100000Pa.s。
在一些实施方案中,步骤(c)包括将所述器件一侧的端子完全浸没在所述第一绝缘层内。
在一些实施方案中,所述器件选自裸芯片、无源器件和初步封装后的单体中的任意一种或多种的组合。
在一些实施方案中,步骤(d)包括采用光照或加热的方式预固化所述第一绝缘层。
在一些实施方案中,所述第二绝缘层选自半固化片、双马来酰亚胺/三嗪树脂、膜状有机树脂或环氧树脂中的一种或多种的组合。
在一些实施方案中,步骤(g)包括采用机械开孔或激光开孔的方式形成贯穿所述第一和第二绝缘层的层间导通孔;步骤(g)还包括采用激光开孔或光刻开孔的方式形成暴露出所述器件的端子的盲孔。
在一些实施方案中,步骤(h)包括通过电镀铜来填充所述盲孔和所述层间导通孔。
在一些实施方案中,步骤(i)包括以下子步骤以形成第一布线层和第二布线层:
在基板上下表面上施加种子层;
在种子层上施加光刻胶层;
图案化形成通孔和特征结构;
在图案中镀铜;
剥除光刻胶;
移除种子层。
附图说明
为了更好地理解本发明并示出本发明的实施方式,以下纯粹以举例的方式参照附图。
具体参照附图时,必须强调的是特定的图示是示例性的并且目的仅在于说明性地讨论本发明的优选实施方案,并且基于提供被认为是对于本发明的原理和概念方面的描述最有用和最易于理解的图示的原因而被呈现。就此而言,没有试图将本发明的结构细节以超出对本发明基本理解所必须的详细程度来图示;参照附图的说明使本领域技术人员认识到本发明的几种形式可如何实际体现出来。在附图中:
图1为根据本发明的一个实施方案的嵌入式器件封装基板的截面示意图;
图2(a)~2(i)示出图1所示的基板的制造方法的各步骤中间结构的截面示意图。
具体实施方式
参照图1,示出嵌入式器件封装基板100的截面示意图。基板100包括包括绝缘层101和嵌埋在绝缘层101内的器件103,在绝缘层101的上下表面上布设有第一布线层109a和第二布线层109b,贯穿绝缘层101的导通孔107将第一布线层109a和第二布线层109b导通连接,其中绝缘层101沿高度方向包括第一绝缘层101a和第二绝缘层101b,器件103一侧的端子103b完全嵌入在第一绝缘层101a内并且器件103的其余部分包封在第二绝缘层101b内。
第一绝缘层101a可以是热固性树脂材料(例如Taiyo Zaristo909S)或光固性树脂材料(例如Hitachi PVF-02),优选第一绝缘层101a在固化前的粘度在25℃~80℃温度范围内为1000Pa.s~100000Pa.s。第二绝缘层101b可以是封装材料,如半固化片(PP)、双马来酰亚胺/三嗪树脂(BT)、膜状有机树脂(ABF)或环氧树脂中的一种或多种的组合,例如PP和ABF的组合。第二绝缘层101b的至少一部分优选在固化前的粘度在25℃~80℃温度范围内可以为100Pa.s~1000Pa.s,以确保具有适合填充器件间隙的高流动性。
嵌入式器件103可以是裸芯片,如集成电路的驱动芯片(IC driver)、场效应管(FET)等、也可以是无源器件,如电容、电阻或电感等,还可以是经初步封装后的单封装体,例如球栅阵列(BGA)/栅格阵列(LGA)等,或者是其中多种器件的组合。
图1仅示出具有单面端子的器件103,但是本发明并不限于单面端子器件,也可以适用于双面导通的双面端子器件,此时可以仅将其一侧端子埋入第一绝缘层101a内起到在后续制程中固定器件的作用,而另一侧端子则可包封在第二绝缘层101b内。器件103的端子可以通过焊盘105连接至布线层109。
参照图2(a)~2(i),示出图1的嵌入式器件封装基板100的制造方法的各个步骤的中间结构的截面示意图。
嵌入式器件封装基板100的制造方法包括如下步骤:准备临时承载板102—步骤(a),如图2(a)所示。临时承载板102通常是柔性载板,例如可以是至少一面覆有双层铜箔的覆铜板(CCL),厚度为0.05mm~0.15mm,双层铜箔的厚度为3μm~18μm。
接着,在临时承载板102上施加第一绝缘层101a—步骤(b),如图2(b)所示。第一绝缘层101a采用在25℃~80℃温度范围内粘度为1000Pa.s~100000Pa.s的热固性或光固性树脂材料,利用其常温高粘度的特性可以避免树脂材料固化前的流动导致的器件偏移。第一绝缘层101a可以是热固性树脂材料,例如Taiyo Zaristo909S;也可以是光固性树脂材料,例如Hitachi PVF-02。
然后,将器件103贴装在第一绝缘层101a上—步骤(c)。如图2(c)所示,对于具有单面端子的器件103,可将器件103的端子103b贴在第一绝缘层101a上,通过控制对器件103施加的压力使得器件103的端子103b完全浸没在第一绝缘层101a中,同时器件103除端子103b之外的其他部分则处于第一绝缘层101a外。
对于具有双面端子的器件103,可将器件103的一侧端子贴到第一绝缘层101a上,通过控制对器件施加的压力使得器件的该侧端子完全浸没在第一绝缘层101a中,同时器件103除该侧端子103b之外的其他部分(包括另一侧端子)处于第一绝缘层101a外。
接着,预固化第一绝缘层101a—步骤(d),如图2(d)所示。通过加热或光照的方式预固化第一绝缘层101a,使得端子埋入其中的器件103被完全固定在第一绝缘层101a的表面上,彻底防止器件103在后续制程中发生偏移。
当第一绝缘层101a为光固性树脂材料时,可采用照射UV光的方式预固化;当第一绝缘层101a为热固性树脂材料时,可采用加热的方式预固化。
然后,在第一绝缘层101a上施加第二绝缘层101b包封器件103—步骤(e),如图2(e)所示。第二绝缘层101b通常需要为基板提供刚性,同时又要具有很好的缝隙填充能力,因此优选组合使用多种封装材料,例如可以采用半固化片(PP)和膜状有机树脂(ABF)的组合,其中ABF具有良好的流动性可以较好地填充器件间的间隙,而PP因具有玻璃纤维结构能够为基板提供足够的刚性支撑。
接着,移除临时承载板102—步骤(f),如图2(f)所示。在第二绝缘层101b固化使基板100具有刚性后,可以移除临时承载板102。当临时承载板102为双层铜箔覆铜板时,由于双层铜箔是通过物理压合附着在一起,因此可以通过简单分开双层铜箔来移除覆铜板,附着在基板100上的单层铜箔可以通过蚀刻移除。
然后,形成贯穿绝缘层101a、101b的层间导通孔106并且形成暴露出器件103的端子103b的盲孔104—步骤(g),如图2(g)所示。通常,可以采用机械开孔、激光开孔或光刻开孔的方式形成贯穿第一绝缘层101a和第二绝缘层101b的层间导通孔106。为了暴露出器件端子103b,可以在器件103的端子103b处开盲孔104,对于双面端子器件103可以同时在第一绝缘层101a的下表面和第二绝缘层101b的上表面开盲孔104暴露出器件两个面上的端子103b。
通常,可以采用激光开孔的方式形成盲孔104。但是,当第一绝缘层101a为光固性树脂材料时,由于预固化阶段在器件103下方的第一绝缘层101b因未受光照而没有固化,所以此时可以直接通过曝光显影的方式形成盲孔104以暴露出器件端子103b,由此可以省略激光开孔步骤,从而节约成本。
接着,填充盲孔104和层间导通孔106—步骤(h),如图2(h)所示。通常,可以采用电镀金属铜的方式填充盲孔104和层间导通孔106,得到焊盘105和铜柱107,铜柱107可以是实心铜柱,也可以是边缘镀铜的空心铜柱。
接着,在绝缘层上制作布线层—步骤(i),如图2(i)所示。在第一绝缘层101a的下表面和第二绝缘层101b的上表面上分别形成第一布线层109a和第二布线层109b。通常,布线层采用铜或铝制成。布线层可通过焊盘105导通引出器件103的端子103b,以及通过层间铜柱107导通第一和第二布线层109a、109b。
形成第一布线层109a和第二布线层109b可包括分别在第一绝缘层101a的下表面和第二绝缘层101b的上表面上分别溅射种子层,例如铜、钛等金属;然后施加光刻胶并图案化形成通孔或特征结构;接着在图案中电镀铜;剥除光刻胶;然后蚀刻掉暴露的种子层。
然后,还可以继续在布线层109a、109b上施加绝缘层和特征层来进行增层操作,形成多层互连结构,例如封装上封装等。
在制程最后,可以将封装基板分割成单独的封装组件。分割或切割可以使用旋转锯片或其它切割技术来实现,例如激光器。
本领域技术人员将会认识到,本发明不限于上下文中具体图示和描述的内容。而且,本发明的范围由所附权利要求限定,包括上文所述的各个技术特征的组合和子组合以及其变化和改进,本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。
在权利要求书中,术语“包括”及其变体例如“包含”、“含有”等是指所列举的组件被包括在内,但一般不排除其他组件。

Claims (9)

1.一种嵌入式器件封装基板的制造方法,包括如下步骤:
(a)准备临时承载板;
(b)在所述临时承载板上施加第一绝缘层,其中所述第一绝缘层包括光固性树脂材料;
(c)将器件贴装在所述第一绝缘层的上表面上;将所述器件一侧的端子完全浸没在所述第一绝缘层内;
(d)通过对所述第一绝缘层的上表面进行光照的方式预固化所述第一绝缘层;在器件下方的第一绝缘层因未受光照而没有固化;
(e)施加第二绝缘层包封所述器件;
(f)移除所述临时承载板;
(g)形成贯穿所述第一绝缘层和第二绝缘层的层间导通孔并且通过从所述第一绝缘层的下表面进行曝光显影的方式形成暴露出所述器件的端子的盲孔;
(h)填充所述盲孔和所述层间导通孔;和
(i)在第一绝缘层的下表面和第二绝缘层的上表面上分别形成第一布线层和第二布线层。
2.根据权利要求1所述的制造方法,其中所述临时承载板为覆铜板。
3.根据权利要求1所述的制造方法,其中所述临时承载板为至少一面覆有双层铜箔的覆铜板。
4.根据权利要求1所述的制造方法,其中在固化前,所述第一绝缘层的粘度在25℃~80℃温度范围内为1000Pa.s~ 100000Pa.s。
5.根据权利要求1所述的制造方法,其中所述器件选自裸芯片、无源器件和初步封装后的单体中的任意一种或多种的组合。
6.根据权利要求1所述的制造方法,其中所述第二绝缘层选自半固化片、双马来酰亚胺/三嗪树脂、膜状有机树脂或环氧树脂中的一种或多种的组合。
7.根据权利要求1所述的制造方法,其中步骤(g)包括采用机械开孔或激光开孔的方式形成贯穿所述第一和第二绝缘层的层间导通孔。
8.根据权利要求1所述的制造方法,其中步骤(h)包括通过电镀铜来填充所述盲孔和所述层间导通孔。
9.根据权利要求1所述的制造方法,其中步骤(i)包括以下子步骤以形成第一布线层和第二布线层:
在基板的上下表面上施加种子层;
在种子层上施加光刻胶层;
图案化形成通孔和特征结构;
在图案中镀铜;
剥除光刻胶;
移除种子层。
CN202010544120.3A 2020-06-15 2020-06-15 一种嵌入式器件封装基板及其制造方法 Active CN111863737B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010544120.3A CN111863737B (zh) 2020-06-15 2020-06-15 一种嵌入式器件封装基板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010544120.3A CN111863737B (zh) 2020-06-15 2020-06-15 一种嵌入式器件封装基板及其制造方法

Publications (2)

Publication Number Publication Date
CN111863737A CN111863737A (zh) 2020-10-30
CN111863737B true CN111863737B (zh) 2021-07-20

Family

ID=72987911

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010544120.3A Active CN111863737B (zh) 2020-06-15 2020-06-15 一种嵌入式器件封装基板及其制造方法

Country Status (1)

Country Link
CN (1) CN111863737B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113423179A (zh) * 2021-06-19 2021-09-21 宁波甬强科技有限公司 电路板加工方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105552052A (zh) * 2014-10-23 2016-05-04 爱思开海力士有限公司 嵌入式封装及其制造方法、包含其的电子系统及存储卡
CN109712894A (zh) * 2017-10-25 2019-05-03 奥特斯奥地利科技与系统技术有限公司 在部件承载件中嵌入具有预连接柱的部件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI556382B (zh) * 2014-08-26 2016-11-01 矽品精密工業股份有限公司 封裝基板及其製法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105552052A (zh) * 2014-10-23 2016-05-04 爱思开海力士有限公司 嵌入式封装及其制造方法、包含其的电子系统及存储卡
CN109712894A (zh) * 2017-10-25 2019-05-03 奥特斯奥地利科技与系统技术有限公司 在部件承载件中嵌入具有预连接柱的部件

Also Published As

Publication number Publication date
CN111863737A (zh) 2020-10-30

Similar Documents

Publication Publication Date Title
JP4093186B2 (ja) 半導体装置の製造方法
EP3657915A2 (en) Method of manufacturing a component carrier using a separation component, the component carrier, and a semi-finished product
US11854920B2 (en) Embedded chip package and manufacturing method thereof
KR100728855B1 (ko) 회로 장치의 제조 방법
CN112164677A (zh) 一种线路预排布散热嵌埋封装结构及其制造方法
US8334174B2 (en) Chip scale package and fabrication method thereof
KR100697980B1 (ko) 전자부품을 내장하는 인쇄회로기판의 제조방법
US7936061B2 (en) Semiconductor device and method of manufacturing the same
KR20110002426A (ko) 반도체장치의 제조방법
KR20110002807A (ko) 반도체칩 및 포스트를 밀봉하는 밀봉층을 구비하는 반도체장치 및 반도체장치의 제조방법
JP5007164B2 (ja) 多層配線板及び多層配線板製造方法
JP2009016377A (ja) 多層配線板及び多層配線板製造方法
JP2009272512A (ja) 半導体装置の製造方法
CN111863737B (zh) 一种嵌入式器件封装基板及其制造方法
JP2005268453A (ja) 回路装置およびその製造方法
CN114038760A (zh) 一种基于模制成型制程的封装基板及其制造方法
CN112820713A (zh) 一种金属框架封装基板及其制造方法
KR100661296B1 (ko) 전자부품을 내장한 인쇄회로기판의 제조방법 및 지그 장치
TW202324660A (zh) 多器件分層嵌埋封裝結構及其製作方法
KR20190023561A (ko) 포스트를 구비한 회로기판 제조방법
JP4605176B2 (ja) 半導体搭載基板及び半導体パッケージの製造方法並びに半導体パッケージ
JP4103482B2 (ja) 半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法
JP2005158999A (ja) 半導体装置
KR101119306B1 (ko) 회로기판의 제조방법
JP4605177B2 (ja) 半導体搭載基板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20211117

Address after: 226001 No. 349, Fuxi Road, Chongchuan District, Nantong City, Jiangsu Province

Patentee after: Nantong Yueya Semiconductor Co.,Ltd.

Address before: 519175 FPC Workshop 3209 North Everest Avenue, Doumen District, Zhuhai City, Guangdong Province

Patentee before: Zhuhai Yueya Semiconductor Co.,Ltd.