JP5007164B2 - 多層配線板及び多層配線板製造方法 - Google Patents
多層配線板及び多層配線板製造方法 Download PDFInfo
- Publication number
- JP5007164B2 JP5007164B2 JP2007172939A JP2007172939A JP5007164B2 JP 5007164 B2 JP5007164 B2 JP 5007164B2 JP 2007172939 A JP2007172939 A JP 2007172939A JP 2007172939 A JP2007172939 A JP 2007172939A JP 5007164 B2 JP5007164 B2 JP 5007164B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring circuit
- circuit board
- adhesive layer
- double
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000012790 adhesive layer Substances 0.000 claims abstract description 55
- 239000000463 material Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000011347 resin Substances 0.000 claims description 30
- 229920005989 resin Polymers 0.000 claims description 30
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000003825 pressing Methods 0.000 claims 1
- 239000002699 waste material Substances 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 31
- 229910000679 solder Inorganic materials 0.000 description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 18
- 239000000853 adhesive Substances 0.000 description 18
- 230000001070 adhesive effect Effects 0.000 description 18
- 229920001721 polyimide Polymers 0.000 description 12
- 239000011889 copper foil Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 239000004593 Epoxy Substances 0.000 description 10
- 238000001723 curing Methods 0.000 description 10
- 239000010949 copper Substances 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- 238000007650 screen-printing Methods 0.000 description 7
- 229920001187 thermosetting polymer Polymers 0.000 description 7
- 239000004642 Polyimide Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 239000002923 metal particle Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 4
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 229920001169 thermoplastic Polymers 0.000 description 3
- 229920006259 thermoplastic polyimide Polymers 0.000 description 3
- 239000004416 thermosoftening plastic Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000004132 cross linking Methods 0.000 description 2
- 229960003280 cupric chloride Drugs 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000000123 paper Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001029 thermal curing Methods 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 239000002966 varnish Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229920000106 Liquid crystal polymer Polymers 0.000 description 1
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000004760 aramid Substances 0.000 description 1
- 229920003235 aromatic polyamide Polymers 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000002985 plastic film Substances 0.000 description 1
- 229920006255 plastic film Polymers 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 229920002803 thermoplastic polyurethane Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01067—Holmium [Ho]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本発明は、多層配線板及び多層配線板製造方法に関し、特に、パッケージ基板等に使用される多層配線板及び多層配線板製造方法に関する。
ウエハプロセスで製造される素子からの信号伝達および素子への給電を外部から行うため、素子と外部の回路または機器を電気的に接続するパッケージ基板が使われている。従来のパッケージ基板には、図８に示すように、個片化された集積回路（ＩＣ）チップ１００を、再配線層１１２が形成されたＩＣチップ１００よりも大きな基板１１０上に搭載し、金ワイヤ１１４などで接続しているものが用いられている。また、図９に示すように、ベアチップのＩＣチップ１００に金属バンプ１２０を形成し、異方性導電接着剤層１２４を用いて、再配線層１２２が形成された基板に実装するパッケージ方法も採用されている。しかしながら、近年の携帯電子機器の多機能化に伴い、半導体デバイスにも更なる小型化が要求されており、その多くはＩＣの高集積化よりもパッケージの小型化に焦点が当てられている。
近年、実装技術において、小型化、薄品化、軽量化が可能であり高信頼性、低コストを特徴とするパッケージング製法であるウエハレベル・チップ・スケール・パッケージ（ＷＬＣＳＰ）の研究開発や実用化が活発に行われている。ＷＬＣＳＰは、図１０に示すように、シリコンウエハを土台としてＩＣチップ１００上に直接配線をビルドアップ法で形成するものある。ＷＬＣＳＰにおいては、製造工程中にシリコンウエハをチップ切断することなくＩＣ絶縁層１３０、再配線層１３２、封止樹脂層１３４、はんだバンプ１３６を形成し、ウエハのまま一括してパッケージまでを行い、最終工程においてウエハのダイシングを行うため、切断した半導体チップの大きさがそのままパッケージの大きさとなり、ＷＬＣＳＰ技術を用いれば、実装基板に対して最小の投影面積を有する半導体パッケージを得ることができる。しかし、実装基板の端子ピッチのルールによってパッケージ上に配置できる端子数が制限されるため、ＷＬＣＳＰの適用はピン数の少ない素子に限定される。
ＷＬＣＳＰの上記制約を拡大する技術としてエンベデッド・ウエハレベル・パッケージ（ＥＷＬＰ）技術がある（例えば、特許文献１参照）。ＥＷＬＰは、図１１に示すように、ウエハレベルの再配線では端子ピッチを大幅に拡大せず、ダイシングしたＩＣチップ１００を樹脂板（絶縁樹脂１４０及び埋め込み材１４２）に埋め込んでウエハレベルの再配線層１４４と樹脂板１４０，１４２の表面を同一平面とし、ビルドアップ配線１４６をＷＬＣＳＰの範囲から樹脂板１４０，１４２の表面に拡大して形成するため、端子の配置に必要な面積を確保することができるパッケージ基板の技術である。ＥＷＬＰの場合もビルドアップ技術のみによる配線を持つため、パッケージ基板全体の配線密度は極めて高いものとなる。
しかし、ＥＷＬＰ技術ではコスト増、作製期間の長期化といった問題があったために、図１２に示すように、より簡便な工法によるＩＣチップの内蔵化形態が提案されている（例えば、特許文献２参照）。
しかしながら、特許文献２で提案された構造の場合、ＩＣチップ１００を基板内に内蔵し、且つ、基板表面にも部品を実装する構造を得ることができない。基板表面には配線が施されているが、本基板を別基板に実装するためのはんだバンプが基板表面に形成されているため部品を実装することができない。そして、基板裏面には、配線が施されていないため部品を実装することができない。
また、ＩＣチップ１００を基板内に完全に封止するということは、封止する領域の基材の厚さを確保する必要性があり、電気的機能としては意味をなさない絶縁層や回路層を設けることによる製造上の煩雑さと材料の浪費を避けることができない。
特開２００４−９５８３６号公報
特願２００６−１２５７２８号公報
本発明は、簡便且つコストがかからない工法によって製造上の煩雑さと材料の浪費がなく作製することが可能で、ＩＣチップを基板内に内包し、且つ、両面に実装が可能な多層配線板及び多層配線板製造方法を提供することを目的とする。
本願発明の一態様によれば、ＩＣチップと、絶縁性基材の片面に第１配線回路、他面側に接着剤層が配置され、絶縁性基材と接着剤層を貫通して第１配線回路と導通する導電性ペーストビアを有する片面配線回路基板と、硬質絶縁性基材の両面に導電性ペーストビアと導通している第２配線回路が配置されており、硬質絶縁性基材には導電性ペーストビアと導通しているＩＣチップを内包するように開口が施された両面配線回路基板とを備え、接着剤層によってＩＣチップ及び両面配線回路基板が接着されている多層配線板であることを要旨とする。
本願発明の他の態様によれば、絶縁性基材の片面に第１配線回路、他面側に接着剤層が配置され、絶縁性基材と接着剤層を貫通して第１配線回路と導通する導電性ペーストビアを有する片面配線回路基板を用意する工程と、ＩＣチップを用意し、ＩＣチップと導電性ペーストビアの仮留めを行う工程と、硬質絶縁性基材の両面に導電性ペーストビアと導通している第２配線回路が配置されており、硬質絶縁性基材には導電性ペーストビアと導通しているＩＣチップを内包するように開口が施された両面配線回路基板を用意する工程と、両面配線回路基板の開口の位置にＩＣチップを配置するように、両面配線回路基板を接着剤層に位置合わせして配置する工程と、片面配線回路基板と両面配線回路基板を加熱加圧して多層化する工程とを含む多層配線板製造方法であることを要旨とする。
本発明によれば、簡便且つコストがかからない工法によって製造上の煩雑さと材料の浪費がなく作製することが可能で、ＩＣチップを基板内に内包し、且つ、両面に実装が可能な多層配線板及び多層配線板製造方法を提供することができる。
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
（第１の実施の形態）
（多層配線板）
本発明の第１の実施の形態に係る多層配線板は、図１に示すように、ＩＣチップ２０と、絶縁性基材１０の片面に第１配線回路１１、他面側に接着剤層１２が配置され、絶縁性基材１０と接着剤層１２を貫通して第１配線回路１１と導通する導電性ペーストビア１５を有する片面配線回路基板１と、硬質絶縁性基材３０の両面に導電性ペーストビア１５と導通している第２配線回路３１が配置されており、硬質絶縁性基材３０には導電性ペーストビア１５と導通しているＩＣチップ２０を内包するように開口が施された両面配線回路基板３とを備え、接着剤層１２によってＩＣチップ２０及び両面配線回路基板３が保持される。
（多層配線板）
本発明の第１の実施の形態に係る多層配線板は、図１に示すように、ＩＣチップ２０と、絶縁性基材１０の片面に第１配線回路１１、他面側に接着剤層１２が配置され、絶縁性基材１０と接着剤層１２を貫通して第１配線回路１１と導通する導電性ペーストビア１５を有する片面配線回路基板１と、硬質絶縁性基材３０の両面に導電性ペーストビア１５と導通している第２配線回路３１が配置されており、硬質絶縁性基材３０には導電性ペーストビア１５と導通しているＩＣチップ２０を内包するように開口が施された両面配線回路基板３とを備え、接着剤層１２によってＩＣチップ２０及び両面配線回路基板３が保持される。
絶縁性基材１０としては、例えばポリイミド（ＰＩ）フィルム、ポリエチレンテレフタレート（ＰＥＴ）フィルム、ポリエチレンナフタレート（ＰＥＮ）フィルム、液晶ポリマー等のプラスチックフィルムを用いることができる。絶縁性基材１０の厚さは、２５μｍ、１２．５μｍ、８μｍ、６μｍ等を採用することができる。
第１配線回路１１は、絶縁性基材１０上に形成された導体の回路パターンである。第１配線回路１１を形成する方法としては、銅箔にポリイミドワニスを塗布してワニスを硬化させるキャスティング法により作製された片面銅張板（ＣＣＬ）をパターン加工して形成する方法がある。第１配線回路１１を形成する他の方法としては、絶縁性基材１０上にシード層をスパッタしてメッキにより銅を成長させたＣＣＬや、絶縁性基材１０上に圧延銅箔または電解銅箔等を貼り合わせたＣＣＬをパターン加工して形成する方法もある。第１配線回路１１には、銅箔以外の金属箔を導体として使うことも可能である。第１配線回路１１の厚さは、３５μｍ、１８μｍ、１２μｍ、９μｍ等を採用することができる。
接着剤層１２には、エポキシ系やアクリル系の熱硬化性フィルム接着剤、及び熱可塑性ポリイミド等の熱可塑性接着剤を用いることができる。また、接着剤層１２は、必ずしもフィルム状でなくともよく、ワニス状の樹脂を塗布して用いることもできる。
導電性ペーストビア１５は、導電性ペーストにより形成される。導電性ペーストビア１５に用いられる導電性ペーストとしては、ニッケル（Ｎｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択される少なくとも１種類の低電気抵抗の金属粒子と、錫（Ｓｎ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、鉛（Ｐｂ）から選択される少なくとも１種類の低融点金属粒子を含み、エポキシ樹脂を主成分とするバインダ成分を混合したペーストを用いる。
硬質絶縁性基材３０は、ガラス、アラミド、紙のいずれかにエポキシ、ポリイミドのいずれかを含有させて得られた、例えばガラスエポキシ基材、ガラスコンポジット基材、紙エポキシ基材等の硬質基材を用いることができる。硬質絶縁性基材３０は硬質であるので、ＩＣチップ２０周辺のたわみや折れによってＩＣチップ２０と導電性ペーストビア１５の間に応力が生じないよう形状保持することができる。硬質絶縁性基材３０の厚さは、ＩＣチップ２０と略同等の厚さを有するものであり、例えば２．４ｍｍ、２．０ｍｍ、１．６ｍｍ、１．２ｍｍ、１．０ｍｍ、０．８ｍｍ、０．６ｍｍ、０．４ｍｍ、０．２ｍｍ、０．１ｍｍ等を採用することができる。
両面配線回路基板３は、ＩＣチップ２０の外形から例えば５０μｍの遊びを持つような貫通する開口を有する。両面配線回路基板３は、両面に第２配線回路３１が配置され、それぞれの第２配線回路３１が導通されている。両面配線回路基板３は、スルーホールタイプのポリイミド両面板や、片側の銅箔とポリイミドに穴を施し、穴の開いていない銅箔の裏面とメッキ３２によって導通を得るいわゆるレーザービアホールタイプ、メッキではなく導電性ペーストによって導通を得るタイプ等の両面板を適用することが可能である。第２配線回路３１は、第１配線回路１１と同様の方法で形成することができ、同様の材料を用いることができる。第２配線回路３１の厚さは、３５μｍ、１８μｍ、１２μｍ、９μｍ等を採用することができる。
片面配線回路基板１の第１配線回路１１上にはソルダレジスト４０が設けられ、ソルダレジスト４０上には別途ＩＣチップ５０が搭載される。ＩＣチップ５０のＩＣ電極パット５１は、第１配線回路１１と金ワイヤ５２によって接続されている。
両面配線回路基板３の接着剤層１２で接着された面の他面側に配置された第２配線回路３１上には、はんだバンプ４１が設けられる。はんだバンプ４１は、別途回路基板と接続される。
（多層配線板製造方法）
以下に、本発明の第１の実施の形態に係る多層配線板製造方法を図２及び図３を参照しながら説明する。
以下に、本発明の第１の実施の形態に係る多層配線板製造方法を図２及び図３を参照しながら説明する。
（イ）まず、図２（ａ）に示すように、ポリイミド樹脂フィルムからなる絶縁性基材１０の片面に導電層となる銅箔１１が設けてあるＣＣＬを用意する。用意したＣＣＬはフォトリソグラフィ技術により、第１配線回路１１の回路パターンを形成する。具体的には、銅箔１１上にエッチングレジストを形成した後に、塩化第二鉄を主成分とするエッチャントを用いて、化学エッチングをすることにより、図２（ｂ）に示すような、第１配線回路１１の回路パターンを形成して、片面配線回路基板１とする。ここでは、ＣＣＬとして、２５μｍ厚のポリイミド樹脂フィルムからなる絶縁性基材１０に、１２μｍ厚の銅箔１１が張り合わされているものを使用した。また、銅のエッチャントとしては、塩化第二鉄を主成分とするものに限らず、塩化第二銅を主成分とするエッチャントを用いてもよい。
（ロ）次に、図２（ｃ）に示すように、絶縁性基材１０の第１配線回路１１を形成した面とは反対側の面に、接着剤層１２及び樹脂フィルム１３を加熱圧着により貼り合わせる。接着剤層１２には、２５μｍ厚のエポキシ系熱硬化性フィルム接着材を使用し、樹脂フィルム１３には、２５μｍ厚のポリイミドフィルムを使用した。加熱圧着には真空ラミネータを用い、減圧下の雰囲気中にて、接着剤層１２の硬化温度以下の温度で、０．３ＭＰａの圧力でプレスして貼りあわせた。なお、接着剤層１２は、エポキシ系の熱硬化性フィルム接着材に限定されることはなく、アクリル系などの接着材も使用できるし、熱可塑性ポリイミドなどに代表される熱可塑性接着材であってもよい。また、接着剤層１２は、必ずしもフィルム状でなくともよく、ワニス状の樹脂を塗布して用いてもよい。また、樹脂フィルム１３としては、絶縁性基材１０と同様の材料を用いることができ、紫外線（ＵＶ）照射によって接着や剥離が可能なフィルムを使用することもできる。なお、絶縁性基材１０として、熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる接着性を有するものを用いれば、接着剤層１２を貼り合わせる必要はない。
（ハ）次に、図２（ｄ）に示すように、前述の絶縁性基材１０、接着剤層１２、及び樹脂フィルム１３に、ＹＡＧレーザを用いて、直径１００μｍのビアホール１４ａを成形するとともに、第１配線回路１１には、直径３０μｍ程度の小孔１４ｂを開ロする。そして、ＣＦ4及びＯ2混合ガスによるプラズマデスミア処理を施した後に、図２（ｅ）に示すように、スクリーン印刷法により、ビアホール１４ａ及び小孔１４ｂに導電性ペーストを充填して導電性ペーストビア１５とし、樹脂フィルム１３を剥離する。このとき、印刷充填した導電性ペーストからなる導電性ペーストビア１５の先端は、剥離した樹脂フィルム１３の厚さ分だけ、接着剤層１２の表面より突出し、突起を形成している。なお、ビアホール１４ａ及び小孔１４ｂの形成のために使用するレーザは、ＹＡＧレーザの他に、炭酸ガスレーザ、エキシマレーザなどを使用することもできる。また、ドリル加工や化学的なエッチングによって、ビアホール１４ａ及び小孔１４ｂを形成してもよい。プラズマデスミア処理は、使用するガスの種類が、ＣＦ4及びＯ2の混合ガスに限定されることはなく、Ａｒなど、その他の不活性ガスを使用することもできる。また、ドライ処理ではなく、薬液を用いたウェットデスミア処理でもよい。
（ニ）次に、図２（ｆ）に示すように、ＩＣ電極パット２１、ＩＣ絶縁層２２、ＩＣ再配線層２３を備えるＩＣチップ２０を用意する。そして、ＩＣチップ２０を、半導体チップ用マウンタで位置合わせして、接着剤層１２及び導電性ペーストビア１５をなす導電性ペーストの硬化温度以下で加熱し、ＩＣ再配線層２３と導電性ペーストビア１５の仮留めを行う。
（ホ）次に、ＩＣチップ２０の外形から例えば５０μｍの遊びを持つような開口を有し、厚さ１００μｍのガラスエポキシ両面板を硬質絶縁性基材３０とする両面配線回路基板３を用意する。ここで用いる両面配線回路基板３は、スルーホール３３によって両面に配置した第２配線回路３１の導通を得るスルーホールタイプである。両面配線回路基板３は、図３（ｇ）に示すように、片面配線回路基板１の接着剤層１２に、パターン（図示せず）を用いて位置合わせして配置し、加熱することで仮留めをする。
（ヘ）次に、図３（ｈ）に示すように、図３（ｇ）で示した積層体を、真空キュアプレス機を用いて、１ｋＰａ以下の減圧雰囲気中で加熱圧着する。このとき、接着剤層１２を硬化させると同時に、導電性ペーストビア１５をなす導電性ペーストの硬化及び合金化が行われる。なお、ここで「硬化」とは、熱硬化（架橋反応）のみならず、加熱により軟化した材料が冷えて硬化する場合も含んでいる。ここで、再配線層の一部となる片面配線回路基板１として、予め回路形成がなされた片面ＣＣＬを用い、また、層間接続に印刷充填した導電性ペーストによる導電性ペーストビア１５を使用することにより、全ての工程においてめっき工程を排除することができ、従来のビルドアップ方式に比べて、生産時間を大幅に短縮することができる。さらに、各層を構成する基材は、予め作成されているため、各工程で発生する不良品をその都度排除することができ、歩留まりの累積を避けることが可能となる。層間接続用の導電性ペーストには、例えば、特開２０００−４９４６０公報に記載されているように、層間接着材の硬化温度程度の低温で合金化する組成のものを適用することで、導電性ペースト内の金属粒子同士、また、銅の接続パッドと導電性ペースト内の金属粒子とが拡散接合し、バルクの金属やめっきによる層間接続と同等の接続信頼性を確保することができる。また、加熱加圧工程では、両面配線回路基板３とＩＣチップ２０に同時に圧力を印加する必要があり、段差を緩和するクッション材（図示せず）を積層体の上下に配置して加圧を実行することが好ましい。クッション材の種類にもよるが、両面配線回路基板３とＩＣチップ２０との厚さの違いは５０μｍ以内であることが好ましい。
（ト）次に、図３（ｉ）及び図３（ｊ）に示すように、図３（ｈ）で示した多層板に、ソルダレジスト４０及びはんだバンプ４１を形成する。ソルダレジスト４０は、液状の感光性樹脂をスクリーン印刷し、パターンを露光した後に現像し形成する。はんだバンプ４１は、はんだペーストをパターン印刷し、リフローすることにより、ボール状に形成する。そして、図３（ｊ）に示すように、片面配線回路基板１上に形成したソルダレジスト４０に別途ＩＣチップ５０を搭載し、第１配線回路１１とＩＣ電極パット５１とを金ワイヤ５２等で接続する。以上の工程により、本発明の第１の実施の形態に係る多層配線板が得られる。
本発明の第１の実施の形態に係る多層配線板によれば、両面配線回路基板３を用いることで両面にＩＣチップ５０等の様々な部品を実装することができる。また、第１の実施の形態に係る多層配線板は、ＩＣチップ２０を両面配線回路基板３内に封止することで、封止する領域の基材の厚さを確保する必要性がなくなり、電気的機能としては意味をなさない絶縁層や回路層を設けることによる製造上の煩雑さと材料の浪費を避けることができる。
本発明の第１の実施の形態に係る多層配線板製造方法によれば、簡便且つコストがかからない工法で、高精細な部品を実装した多層配線板を製造することができる。
（第２の実施の形態）
（多層配線板）
本発明の第２の実施の形態に係る多層配線板は、図４に示すように、図１で示した多層配線板と比して、両面配線回路基板３がＩＣチップ２０より厚い硬質絶縁性基材３０を用いていて、両面配線回路基板３のＩＣチップ２０を内包する開口は貫通しておらず、ポケットエリアにＩＣチップ２０を内包する構造である点が異なる。他は図１に示した多層配線板と実質的に同様であるので、重複した記載を省略する。
（多層配線板）
本発明の第２の実施の形態に係る多層配線板は、図４に示すように、図１で示した多層配線板と比して、両面配線回路基板３がＩＣチップ２０より厚い硬質絶縁性基材３０を用いていて、両面配線回路基板３のＩＣチップ２０を内包する開口は貫通しておらず、ポケットエリアにＩＣチップ２０を内包する構造である点が異なる。他は図１に示した多層配線板と実質的に同様であるので、重複した記載を省略する。
（多層配線板製造方法）
以下に、本発明の第２の実施の形態に係る多層配線板製造方法を図２、図５及び図６を参照しながら説明する。
以下に、本発明の第２の実施の形態に係る多層配線板製造方法を図２、図５及び図６を参照しながら説明する。
（イ）まず、図２（ａ）に示すように、ポリイミド樹脂フィルムからなる絶縁性基材１０の片面に導電層となる銅箔１１が設けてあるＣＣＬを用意する。用意したＣＣＬはフォトリソグラフィ技術により、第１配線回路１１の回路パターンを形成する。具体的には、銅箔１１上にエッチングレジストを形成した後に、塩化第二鉄を主成分とするエッチャントを用いて、化学エッチングをすることにより、図２（ｂ）に示すような、第１配線回路１１の回路パターンを形成して、片面配線回路基板１とする。ここでは、ＣＣＬとして、２５μｍ厚のポリイミド樹脂フィルムからなる絶縁性基材１０に、１２μｍ厚の銅箔１１が張り合わされているものを使用した。また、銅のエッチャントとしては、塩化第二鉄を主成分とするものに限らず、塩化第二銅を主成分とするエッチャントを用いてもよい。
（ロ）次に、図２（ｃ）に示すように、絶縁性基材１０の第１配線回路１１を形成した面とは反対側の面に、接着剤層１２及び樹脂フィルム１３を加熱圧着により貼り合わせる。接着剤層１２には、２５μｍ厚のエポキシ系熱硬化性フィルム接着材を使用し、樹脂フィルム１３には、２５μｍ厚のポリイミドフィルムを使用した。加熱圧着には真空ラミネータを用い、減圧下の雰囲気中にて、接着剤層１２の硬化温度以下の温度で、０．３ＭＰａの圧力でプレスして貼りあわせた。なお、接着剤層１２は、エポキシ系の熱硬化性フィルム接着材に限定されることはなく、アクリル系などの接着材も使用できるし、熱可塑性ポリイミドなどに代表される熱可塑性接着材であってもよい。また、接着剤層１２は、必ずしもフィルム状でなくともよく、ワニス状の樹脂を塗布して用いてもよい。また、樹脂フィルム１３としては、絶縁性基材１０と同様の材料を用いることができ、紫外線（ＵＶ）照射によって接着や剥離が可能なフィルムを使用することもできる。なお、絶縁性基材１０として、熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる接着性を有するものを用いれば、接着剤層１２を貼り合わせる必要はない。
（ハ）次に、図２（ｄ）に示すように、前述の絶縁性基材１０、接着剤層１２、及び樹脂フィルム１３に、ＹＡＧレーザを用いて、直径１００μｍのビアホール１４ａを成形するとともに、第１配線回路１１には、直径３０μｍ程度の小孔１４ｂを開ロする。そして、ＣＦ4及びＯ2混合ガスによるプラズマデスミア処理を施した後に、図２（ｅ）に示すように、スクリーン印刷法により、ビアホール１４ａ及び小孔１４ｂに導電性ペーストを充填して導電性ペーストビア１５とし、樹脂フィルム１３を剥離する。このとき、印刷充填した導電性ペーストからなる導電性ペーストビア１５の先端は、剥離した樹脂フィルム１３の厚さ分だけ、接着剤層１２の表面より突出し、突起を形成している。なお、ビアホール１４ａ及び小孔１４ｂの形成のために使用するレーザは、ＹＡＧレーザの他に、炭酸ガスレーザ、エキシマレーザなどを使用することもできる。また、ドリル加工や化学的なエッチングによって、ビアホール１４ａ及び小孔１４ｂを形成してもよい。プラズマデスミア処理は、使用するガスの種類が、ＣＦ4及びＯ2の混合ガスに限定されることはなく、Ａｒなど、その他の不活性ガスを使用することもできる。また、ドライ処理ではなく、薬液を用いたウェットデスミア処理でもよい。
（ニ）次に、図２（ｆ）に示すように、ＩＣ電極パット２１、ＩＣ絶縁層２２、ＩＣ再配線層２３を備える厚さ１００μｍのＩＣチップ２０を用意する。そして、ＩＣチップ２０を、半導体チップ用マウンタで位置合わせして、接着剤層１２及び導電性ペーストビア１５をなす導電性ペーストの硬化温度以下で加熱し、ＩＣ再配線層２３と導電性ペーストビア１５の仮留めを行う。
（ホ）次に、図５（ａ）に示すように、厚さ２００μｍのガラスエポキシ両面板を硬質絶縁性基材３０とする両面配線回路基板３を用意する。ここで用いる両面配線回路基板３は、スルーホール３３によって両面に配置した第２配線回路３１の導通を得るスルーホールタイプである。
（ヘ）次に、図５（ｂ）に示すように、硬質絶縁性基材３０にルーター加工機によって深さ方向に１２０μｍのザグリ加工でポケットエリア３４を設ける。
（ト）次に、図５（ｃ）に示すように、接着剤層１２で使用した接着剤と同様の接着剤を、スクリーン印刷法によってポケットエリア３４の壁面に塗布して接着剤層３５を形成する。
（チ）次に、図６（ｄ）に示すように、図２（ｆ）で示した積層体のＩＣチップ２０がポケットエリア３４に内包されるように位置合わせを行い、加熱することで仮留めを行う。
（リ）次に、図６（ｅ）に示すように、図６（ｄ）で示した積層体を、真空キュアプレス機を用いて、１ｋＰａ以下の減圧雰囲気中で加熱圧着する。このとき、接着剤層１２，３５を硬化させて、片面配線回路基板１、両面配線回路基板３、及びＩＣチップ２０との接着をする層間接着剤層６０とし、同時に、導電性ペーストビア１５をなす導電性ペーストの硬化及び合金化が行われる。なお、ここで「硬化」とは、熱硬化（架橋反応）のみならず、加熱により軟化した材料が冷えて硬化する場合も含んでいる。ここで、再配線層の一部となる片面配線回路基板１として、予め回路形成がなされた片面ＣＣＬを用い、また、層間接続に印刷充填した導電性ペーストによる導電性ペーストビア１５を使用することにより、全ての工程においてめっき工程を排除することができ、従来のビルドアップ方式に比べて、生産時間を大幅に短縮することができる。さらに、各層を構成する基材は、予め作成されているため、各工程で発生する不良品をその都度排除することができ、歩留まりの累積を避けることが可能となる。層間接続用の導電性ペーストには、例えば、特開２０００−４９４６０公報に記載されているように、層間接着材の硬化温度程度の低温で合金化する組成のものを適用することで、導電性ペースト内の金属粒子同士、また、銅の接続パッドと導電性ペースト内の金属粒子とが拡散接合し、バルクの金属やめっきによる層間接続と同等の接続信頼性を確保することができる。
（ヌ）次に、図６（ｆ）及び図６（ｇ）に示すように、図６（ｅ）で示した多層板に、ソルダレジスト４０及びはんだバンプ４１を形成する。ソルダレジスト４０は、液状の感光性樹脂をスクリーン印刷し、パターンを露光した後に現像し形成する。はんだバンプ４１は、はんだペーストをパターン印刷し、リフローすることにより、ボール状に形成する。そして、図６（ｇ）に示すように、片面配線回路基板１上に形成したソルダレジスト４０に別途ＩＣチップ５０を搭載し、第１配線回路１１とＩＣ電極パット５１とを金ワイヤ５２等で接続する。以上の工程により、本発明の第２の実施の形態に係る多層配線板が得られる。
本発明の第２の実施の形態に係る多層配線板によれば、両面配線回路基板３を用いることで両面にＩＣチップ５０等の様々な部品を実装することができる。また、第２の実施の形態に係る多層配線板は、ＩＣチップ２０を両面配線回路基板３内に封止することで、封止する領域の基材の厚さを確保する必要性がなくなり、電気的機能としては意味をなさない絶縁層や回路層を設けることによる製造上の煩雑さと材料の浪費を避けることができる。
また、第２の実施の形態に係る多層配線板によれば、ＩＣチップ２０直下の両面配線回路基板３の表層にも配線が可能となる。
また、第２の実施の形態に係る多層配線板によれば、両面配線回路基板３とＩＣチップ２０の間は、片面配線回路基板１で用いた接着剤層１２と同様の材料である接着剤で充填されるので、ＩＣチップ２０の安定性が高くなる。更に、ＩＣチップ２０は、層間接着剤層６０によって固着・封入されるので、ＩＣチップ２０に接触する接着材の適度な弾性により、ＩＣチップ２０に対して周囲の材料から及ぼされる熱応力などを緩和する作用が生じる。
本発明の第２の実施の形態に係る多層配線板製造方法によれば、簡便且つコストがかからない工法で、高精細な部品を実装した多層配線板を製造することができる。
（第３の実施の形態）
（多層配線板）
本発明の第３の実施の形態に係る多層配線板は、図７に示すように、図１で示した多層配線板と比して、両面配線回路基板３として所望の箇所を開口させたマザーボードとする点が異なる。他は図１に示した多層配線板と実質的に同様であるので、重複した記載を省略する。
（多層配線板）
本発明の第３の実施の形態に係る多層配線板は、図７に示すように、図１で示した多層配線板と比して、両面配線回路基板３として所望の箇所を開口させたマザーボードとする点が異なる。他は図１に示した多層配線板と実質的に同様であるので、重複した記載を省略する。
本発明の第３の実施の形態に係る多層配線板によれば、両面配線回路基板３を用いることで両面にＩＣチップ５０等の様々な部品を実装することができる。また、第３の実施の形態に係る多層配線板は、ＩＣチップ２０を両面配線回路基板３内に封止することで、封止する領域の基材の厚さを確保する必要性がなくなり、電気的機能としては意味をなさない絶縁層や回路層を設けることによる製造上の煩雑さと材料の浪費を避けることができる。
また、第３の実施の形態に係る多層配線板によれば、両面配線回路基板３として所望の箇所を開口させたマザーボードを用いるので、設計の自由度が向上する。
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
例えば、第２の実施の形態において、ポケットエリア３４とＩＣチップ２０の間には接着剤が充填されると記載したが、接着剤だけには限らず、エポキシ樹脂、ウレタン樹脂、及びアクリル樹脂等の絶縁性樹脂を用いることもできる。
また、第２の実施の形態において、ポケットエリア３４の壁面に接着剤層３５を形成する方法として、大気中でスクリーン印刷法によって接着剤層３５を形成するとしたが、ポケットエリア３４の隅への空気の混入を避ける方法として真空下でスクリーン印刷する印刷機を適用することもできる。また、ディスペンサーによって塗布することもできる。
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
１…片面配線回路基板
３…両面配線回路基板
１０…絶縁性基材
１１…第１配線回路
１２，３５…接着剤層
１３…樹脂フィルム
１４ａ…ビアホール
１４ｂ…小孔
１５…導電性ペーストビア
２０…ＩＣチップ
２１…ＩＣ電極パット
２２…ＩＣ絶縁層
２３…ＩＣ再配線層
３０…硬質絶縁性基材
３１…第２配線回路
３２…メッキ
３３…スルーホール
３４…ポケットエリア
３５…接着剤層
４０…ソルダレジスト
４１…バンプ
５０…チップ
５０…ＩＣチップ
５１…ＩＣ電極パット
５２…金ワイヤ
６０…層間接着剤層
３…両面配線回路基板
１０…絶縁性基材
１１…第１配線回路
１２，３５…接着剤層
１３…樹脂フィルム
１４ａ…ビアホール
１４ｂ…小孔
１５…導電性ペーストビア
２０…ＩＣチップ
２１…ＩＣ電極パット
２２…ＩＣ絶縁層
２３…ＩＣ再配線層
３０…硬質絶縁性基材
３１…第２配線回路
３２…メッキ
３３…スルーホール
３４…ポケットエリア
３５…接着剤層
４０…ソルダレジスト
４１…バンプ
５０…チップ
５０…ＩＣチップ
５１…ＩＣ電極パット
５２…金ワイヤ
６０…層間接着剤層
Claims (10)
- ＩＣチップと、
絶縁性基材の片面に第１配線回路、他面側に接着剤層が配置され、前記絶縁性基材と前記接着剤層を貫通して前記第１配線回路と導通する導電性ペーストビアを有する片面配線回路基板と、
硬質絶縁性基材の両面に前記導電性ペーストビアと導通している第２配線回路が配置されており、前記硬質絶縁性基材には前記導電性ペーストビアと導通している前記ＩＣチップを内包するように開口が施された両面配線回路基板
とを備え、前記接着剤層によって前記ＩＣチップ及び前記両面配線回路基板が接着されていることを特徴とする多層配線板。 - 前記両面配線回路基板は、前記ＩＣチップを内包する開口が貫通していることを特徴とする請求項１に記載の多層配線板。
- 前記硬質絶縁性基材の厚さは、前記ＩＣチップと略同等の厚さであることを特徴とする請求項１又は２に記載の多層配線板。
- 前記両面配線回路基板は、前記ＩＣチップを内包する開口が貫通していないポケットエリアであることを特徴とする請求項１に記載の多層配線板。
- 前記ポケットエリアと前記ＩＣチップの間には、絶縁性樹脂が充填されていることを特徴とする請求項４に記載の多層配線板。
- 充填された前記絶縁性樹脂は、前記接着剤層と同様の材料であることを特徴とする請求項５に記載の多層配線板。
- 絶縁性基材の片面に第１配線回路、他面側に接着剤層が配置され、前記絶縁性基材と前記接着剤層を貫通して前記第１配線回路と導通する導電性ペーストビアを有する片面配線回路基板を用意する工程と、
ＩＣチップを用意し、前記ＩＣチップと前記導電性ペーストビアの仮留めを行う工程と、
硬質絶縁性基材の両面に前記導電性ペーストビアと導通している第２配線回路が配置されており、前記硬質絶縁性基材には前記導電性ペーストビアと導通している前記ＩＣチップを内包するように開口が施された両面配線回路基板を用意する工程と、
前記両面配線回路基板の開口の位置に前記ＩＣチップを配置するように、前記両面配線回路基板を前記接着剤層に位置合わせして配置する工程と、
前記片面配線回路基板と前記両面配線回路基板を加熱加圧して多層化する工程
とを含むことを特徴とする多層配線板製造方法。 - 前記両面配線回路基板を前記接着剤層に位置合わせして配置する工程は、前記両面配線回路基板の貫通していないポケットエリアである開口に前記ＩＣチップを位置合わせして配置することを特徴とする請求項７に記載の多層配線板製造方法。
- 加熱加圧して多層化する工程は、前記ポケットエリアと前記ＩＣチップの間に、絶縁性樹脂を流入させ充填することを特徴とする請求項８に記載の多層配線板製造方法。
- 前記前記ポケットエリアと前記ＩＣチップの間に充填する絶縁性樹脂は、前記接着剤層と同様の材料であることを特徴とする請求項９に記載の多層配線板製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007172939A JP5007164B2 (ja) | 2007-06-29 | 2007-06-29 | 多層配線板及び多層配線板製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007172939A JP5007164B2 (ja) | 2007-06-29 | 2007-06-29 | 多層配線板及び多層配線板製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009016378A JP2009016378A (ja) | 2009-01-22 |
| JP5007164B2 true JP5007164B2 (ja) | 2012-08-22 |
Family
ID=40356979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007172939A Active JP5007164B2 (ja) | 2007-06-29 | 2007-06-29 | 多層配線板及び多層配線板製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5007164B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010103695A1 (ja) * | 2009-03-09 | 2010-09-16 | 株式会社村田製作所 | 部品内蔵モジュールの製造方法及び部品内蔵モジュール |
| JP5491991B2 (ja) * | 2009-07-06 | 2014-05-14 | 株式会社フジクラ | 積層配線基板及びその製造方法 |
| JP2013135113A (ja) * | 2011-12-27 | 2013-07-08 | Fujikura Ltd | 部品内蔵基板の製造方法 |
| US9392695B2 (en) | 2014-01-03 | 2016-07-12 | Samsung Electro-Mechanics Co., Ltd. | Electric component module |
| JP6020943B2 (ja) * | 2015-10-19 | 2016-11-02 | 株式会社フジクラ | 部品内蔵基板の製造方法 |
| CN106024646A (zh) * | 2016-06-01 | 2016-10-12 | 南通富士通微电子股份有限公司 | 半导体器件的全包覆圆片级封装方法 |
| JP2018186258A (ja) * | 2017-03-28 | 2018-11-22 | 大日本印刷株式会社 | 電子部品搭載基板およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3619395B2 (ja) * | 1999-07-30 | 2005-02-09 | 京セラ株式会社 | 半導体素子内蔵配線基板およびその製造方法 |
| JP2004039723A (ja) * | 2002-07-01 | 2004-02-05 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュールおよびその製造方法 |
| JP3888267B2 (ja) * | 2002-08-30 | 2007-02-28 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
| JP2005243850A (ja) * | 2004-02-25 | 2005-09-08 | Victor Co Of Japan Ltd | 多層プリント配線基板及びその製造方法 |
| JP4930204B2 (ja) * | 2007-06-07 | 2012-05-16 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
2007
- 2007-06-29 JP JP2007172939A patent/JP5007164B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009016378A (ja) | 2009-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4592751B2 (ja) | プリント配線基板の製造方法 | |
| JP4876272B2 (ja) | 印刷回路基板及びその製造方法 | |
| JP5410660B2 (ja) | 配線基板及びその製造方法と電子部品装置及びその製造方法 | |
| US20100288535A1 (en) | Electronic component-embedded printed circuit board comprising cooling member and method of manufacturing the same | |
| US20110302779A1 (en) | Printed wiring board and method for manufacturing same | |
| JP5007164B2 (ja) | 多層配線板及び多層配線板製造方法 | |
| JP2010245280A (ja) | 配線基板の製造方法及び配線基板 | |
| JP2008172076A (ja) | 多層配線基板の製造方法 | |
| JP2008288298A (ja) | 電子部品を内蔵したプリント配線板の製造方法 | |
| JP4950743B2 (ja) | 積層配線基板及びその製造方法 | |
| JP2009278060A (ja) | 印刷回路基板及びその製造方法 | |
| JP2017034059A (ja) | プリント配線板、半導体パッケージおよびプリント配線板の製造方法 | |
| WO2007069427A1 (ja) | 電子部品内蔵モジュールとその製造方法 | |
| JP2009016377A (ja) | 多層配線板及び多層配線板製造方法 | |
| JP2008124247A (ja) | 部品内蔵基板及びその製造方法 | |
| JP2008263188A (ja) | 回路基板の製造方法 | |
| JP2011124555A (ja) | プリント配線板及びプリント配線板の製造方法 | |
| JP2010109180A (ja) | 半導体装置内蔵基板の製造方法 | |
| JP2008182039A (ja) | 多層配線板およびその製造方法 | |
| JP2006237337A (ja) | 半導体装置及びその製造方法 | |
| JP2010283300A (ja) | 突起電極付き配線基板及び突起電極付き配線基板の製造方法 | |
| JP5836019B2 (ja) | 部品内蔵基板およびその製造方法 | |
| JP2002009440A (ja) | 複合配線基板 | |
| JP2010098064A (ja) | 積層配線基板及びその製造方法 | |
| JP6062884B2 (ja) | 部品内蔵基板及びその製造方法並びに実装体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110705 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120528 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150601 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5007164 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150601 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |