KR20110002426A - 반도체장치의 제조방법 - Google Patents

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KR20110002426A
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via hole
layer
semiconductor device
laser light
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히로야스 조벳토
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가시오게산키 가부시키가이샤
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Abstract

레이저광에 의한 열적 손상을 반도체소자에게 주지 않도록 한다.
반도체장치의 제조방법은, 제 1 기재에 배치된, 제 1 비아 홀을 갖는 제 1 절연막의 한쪽의 면에 접착제를 통하여 전극이 형성된 반도체소자를 접착하고, 상기기재를 상기 제 1 절연막으로부터 제거하며, 상기 제 1 비아 홀을 통하여 상기 접착제에 제 1 레이저광을 조사해서 상기 접착제에 제 2 비아 홀을 형성하고, 상기 접착제로부터 상기 전극을 노출시키며, 상기 제 2 비아 홀에 금속층을 형성하여, 상기 금속층을 상기 전극과 접속하는 것을 포함한다.

Description

반도체장치의 제조방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체장치의 제조방법에 관한 것이다.
종래의 반도체장치에는, 반도체소자가 기판 위에 실장(實裝)되고, 그 기판의 위에 밀봉체가 몰드되며, 반도체소자가 밀봉체에 의해서 패키지되고, 반도체소자의 하측에 있어서 기판에 비아 홀(via hole)이 형성되며, 비아 홀 내에 도체가 충전되고, 그 도체에 의해서 반도체소자의 전극과 외부전극의 전기적 접속이 취해진 것이 있다(일본국 특개 2008-42063호 공보 참조).
그런데 반도체소자가 기판 위에 실장되어 있기 때문에, 기판의 두께에 의해서 반도체장치 전체가 두껍게 되어 버린다. 그래서, 반도체소자를 절연막 위에 실장하려고 하는 시도가 이루어지고 있다. 절연막 단체(單體)에서는 절연막이 변형하여 버리므로, 절연막을 지지기재에 지지한 상태에서 그 절연막 위에 반도체소자를 실장한다. 그리고 그 절연막 위에 밀봉체를 몰드 성형한 후, 기재를 에칭 등으로 제거하게 된다. 그 후, 절연막에 레이저광을 조사함으로써 그 절연막에 비아 홀을 형성하고, 비아 홀을 반도체소자의 전극까지 관통시킨 후, 비아 홀 내에 도체를 설치하거나, 절연막의 표면에 배선을 패터닝하거나 한다.
그런데 레이저광에 의해서 절연막에 비아 홀을 형성할 때에는, 반도체소자에 열적 손상을 주어 버린다. 반도체소자의 열적 손상을 억제할 수 있도록, 레이저광의 강도가 약하면, 절연막에 비아 홀을 형성할 수 없게 되는 경우가 있다.
그래서, 본 발명이 해결하려고 하는 과제는, 레이저광에 의한 반도체소자로의 열적 손상을 억제하면서 비아 홀의 위치 정밀도를 향상시키는 것이다.
본 발명에 있어서의 반도체장치의 제조방법은,
제 1 기재에 배치된, 제 1 비아 홀을 갖는 제 1 절연막의 한쪽의 면에 접착제를 통하여, 전극이 형성된 반도체소자를 접착하고,
상기 기재를 상기 제 1 절연막으로부터 제거하며,
상기 제 1 비아 홀을 통하여 상기 접착제에 제 1 레이저광을 조사해서 상기 접착제에 제 2 비아 홀을 형성하고, 상기 접착제로부터 상기 전극을 노출시키며,
상기 제 2 비아 홀에 금속층을 형성하고, 상기 금속층을 상기 전극과 접속하는 것을 포함한다.
상기 제 1 레이저광의 지름은 상기 제 1 비아 홀의 지름보다 크고, 상기 제 1 절연막을 마스크로 해서 상기 제 2 비아 홀을 형성하는 것이 바람직하다.
상기 제 1 절연막은 섬유강화수지를 포함하는 것이 바람직하다.
상기 제 1 절연막에는 적어도 1층 이상의 금속층이 설치되어 있으며, 상기 제 2 비아 홀을 형성 후, 상기 금속층을 제거하는 것이 바람직하다.
상기 제 1 레이저광은 자외선 레이저광 또는 일산화탄소 레이저광인 것이 바람직하다.
상기 제 1 비아 홀은, 상기 제 1 레이저광보다 강도가 강한 제 2 레이저광을 상기 제 1 절연막에 조사함으로써 형성되는 것이 바람직하다.
상기 제 1 비아 홀은, 탄산 가스 레이저광을 상기 제 1 절연막에 조사함으로써 형성되는 것이 바람직하다.
상기 금속층은, 상기 제 2 비아 홀에서 상기 제 1 절연막 위에 걸쳐서 연속하여 형성되어 있으며,
상기 금속층을 패터닝하여 상기 전극에 접속된 배선을 형성하는 것이 바람직하다.
상기 제 1 절연막에 접착된 상기 반도체소자를 밀봉층에서 밀봉하는 것이 바람직하다.
상기 제 1 절연막의 한쪽의 면에 접착된 상기 반도체소자와 제 2 기재에 배치된 제 2 절연막의 사이에 상기 밀봉층을 끼우고, 상기 제 1 기재 및 제 2 기재의 양측으로부터 가압하는 것이 바람직하다.
상기 제 2 절연막은 상기 제 1 절연막과 같은 재료인 것이 바람직하다.
상기 제 2 절연막에 상부 접지층을 형성하는 것이 바람직하다.
상기 반도체소자의 주위에 있어서의 상기 제 1 절연막의 상기 한쪽의 면에 하부 접지층을 형성하는 것이 바람직하다.
상기 제 2 절연막에 히트 싱크를 형성하는 것이 바람직하다.
상기 제 1 절연막과 상기 제 1 기재의 사이에, 상기 제 1 기재와 다른 재료를 갖는 제 1 금속층이 설치되어 있으며,
상기 제 1 절연막에 탄산 가스 레이저광을 조사하고, 상기 제 1 절연막에 상기 제 1 비아 홀을 형성하며,
상기 제 1 절연막을 마스크로 해서 상기 제 1 비아 홀로부터 상기 제 1 금속층을 에칭하는 것이 바람직하다.
상기 제 1 절연막과 상기 제 1 금속층의 사이에, 상기 제 1 금속층과 다른 재료를 갖는 제 2 금속층이 설치되어 있으며,
상기 제 1 절연막을 마스크로 해서 상기 제 1 비아 홀로부터 상기 제 2 금속층을 에칭하는 것이 바람직하다.
본 발명에 따르면, 양호하게 반도체소자를 제조할 수 있다.
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도.
도 2는 패키지 되는 반도체 구성체로서 일례를 나타낸 단면도.
도 3은 패키지 되는 반도체 구성체로서 일례를 나타낸 단면도.
도 4는 패키지 되는 반도체 구성체로서 일례를 나타낸 단면도.
도 5는 도 1에 나타내는 반도체장치의 제조방법의 최초 공정에 있어서의 원재료의 단면도.
도 6은 도 5에 계속되는 공정에 있어서의 단면도.
도 7은 도 6에 계속되는 공정에 있어서의 단면도.
도 8은 도 7에 계속되는 공정에 있어서의 단면도.
도 9는 도 8에 계속되는 공정에 있어서의 단면도.
도 10은 도 9에 계속되는 공정에 있어서의 단면도.
도 11은 도 10에 계속되는 공정에 있어서의 단면도.
도 12는 도 11에 계속되는 공정에 있어서의 단면도.
도 13은 도 12에 계속되는 공정에 있어서의 단면도.
도 14는 도 13에 계속되는 공정에 있어서의 단면도.
도 15는 도 14에 계속되는 공정에 있어서의 단면도.
도 16은 본 발명의 제 2 실시형태로서의 반도체장치의 단면도.
도 17은 본 발명의 제 3 실시형태로서의 반도체장치의 단면도.
도 18은 본 발명의 제 4 실시형태로서의 반도체장치의 단면도.
도 19는 도 18에 나타내는 반도체장치의 제조방법의 한 공정에 있어서의 단면도.
도 20은 본 발명의 제 5 실시형태로서의 반도체장치의 단면도.
도 21은 도 20에 나타내는 반도체장치의 제조방법의 한 공정에 있어서의 단면도.
도 22는 본 발명의 제 6 실시형태로서의 반도체장치의 제조방법의 최초 공정에 있어서의 원재료의 단면도.
도 23은 도 22에 계속되는 공정에 있어서의 단면도.
도 24는 도 23에 계속되는 공정에 있어서의 단면도.
도 25는 도 24에 계속되는 공정에 있어서의 단면도.
도 26은 도 25에 계속되는 공정에 있어서의 단면도.
도 27은 도 26에 계속되는 공정에 있어서의 단면도.
도 28은 도 27에 계속되는 공정에 있어서의 단면도.
도 29는 도 28에 계속되는 공정에 있어서의 단면도.
도 30은 도 29에 계속되는 공정에 있어서의 단면도.
도 31은 본 발명의 제 7 실시형태로서의 반도체장치의 제조방법의 한 공정에 있어서의 단면도.
도 32는 본 발명의 제 8 실시형태로서의 반도체장치의 제조방법의 한 공정에 있어서의 단면도.
도 33은 도 32에 계속되는 공정에 있어서의 단면도.
이하에, 본 발명을 실시하기 위한 바람직한 형태에 대해서 도면을 이용하여 설명한다. 단, 이하에 서술하는 실시형태에는 본 발명을 실시하기 위해 기술적으로 바람직한 여러 가지의 한정이 붙여져 있는데, 발명의 범위를 이하의 실시형태 및 도시예로 한정하는 것은 아니다.
<제 1 실시형태>
도 1은 반도체장치(1)의 단면도이다.
이 반도체장치(1)는 반도체구성체(2)를 패키지 한 것이다. 반도체구성체(2)는 트랜지스터 등의 집적회로를 갖는 반도체소자(3) 및 복수의 전극(4)을 구비한다. 반도체소자(3)는 실리콘기판이라고 하는 반도체기판의 하면에 집적회로를 설치한 것이다. 반도체소자(3)의 하면에 복수의 전극(4)이 설치되어 있다. 전극(4)은 Cu를 포함하는 것이다. 또한, 전극(4)은 배선의 일부라도 좋다. 반도체소자 (3)의 하면의 4변의 둘레가장자리에는 도시하지 않는 복수의 접속 패드가 배열되어 있다. 접속 패드는 반도체소자(3)에 형성된 집적회로에 접속되어 있다.
밀봉되기 전의 반도체구성체(2)는 도 2∼도 4의 어느 하나와 같이 이루어져 있다.
도 2의 단면도에 나타내는 바와 같이, 반도체소자(3)에는 CSP(Chip Size Package)라고 하는 패키지가 시행되어 있다. 즉, 패키지가 되는 절연막(5)이 반도체소자(3)의 하면에 형성되고, 그 절연막(5)에는 복수의 접속 패드에 각각 대응한 복수의 비아 홀(6)이 형성되어 있다. 일단이 비아 홀(6)에 매립됨으로써 접속 패드에 접속된 재배선층이 되는 복수의 전극(4)이 설치되어 있다. 복수의 전극(4)의 타단은 접속용의 단자이며, 절연막(5)의 표면 전체에 있어서 종횡으로 나란히 매트릭스 형상으로 배치되어 있다. 절연막(5)으로서는 무기 절연층(예를 들면, 산화 실리콘층 또는 질화 실리콘층) 혹은 수지 절연층(예를 들면, 폴리이미드 수지층) 또는 이들의 적층체이다. 절연막(5)이 적층체인 경우, 무기 절연층이 반도체소자(3)의 하면에 성막되고, 수지 절연층이 그 무기 절연층의 표면에 성막되어 있어도 좋고, 그 반대라도 좋다.
도 3의 예에서는, 도 2의 전극(4)에 추가로 기둥 형상의 포스트(7)가 볼록하게 설치되어 있다. 포스트(7)는 Cu를 포함한다.
도 4의 예에서는, 도 2의 전극(4) 및 절연막(5)을 덮는 커버 코트(8)가 형성되어 있다. 또한, 도 3과 같이 포스트(7)가 형성되어 있는 경우라도, 도 4와 같이 전극(4) 및 절연막(5)이 커버 코트(8)에 의해서 덮여 있어도 좋다. 그 경우, 포스트(7)의 볼록면이 커버 코트(8)에 의해서 덮여 있어도 좋고, 덮여 있지 않아도 좋다.
또한, 반도체구성체(2)는 복수의 전극(4)이 설치되어 있지 않아 접속 패드가 드러내어져 있는 베어 칩이어도 좋다.
도 1에 나타내는 바와 같이, 반도체소자(3)는 절연성을 갖는 밀봉층(9)에 의해서 밀봉되어 있다. 이 밀봉층(9)은 반도체소자(3)를 감싸고 있다. 밀봉층(9)은 에폭시계 수지, 폴리이미드계 수지, 그 밖의 절연성 수지를 포함한다. 밀봉층(9)은 필러를 함유한 열경화 수지(예를 들면, 에폭시 수지)를 포함하는 것이 바람직하다. 또한, 밀봉층(9)은 유리포 기재를 포함하는 유리 섬유 함유 절연성 수지와 같이 섬유 강화된 것은 아니지만, 섬유강화수지를 포함하는 것으로 해도 좋다.
밀봉층(9)은 밀봉막의 상면에 설치된 절연막(10)과 밀봉막의 하면에 설치된 절연막(11)의 사이에 끼워져 있다. 절연막(10) 및 절연막(11)은 섬유강화수지막이다. 구체적으로는 절연막(10) 및 절연막(11)은 유리 섬유 함유 에폭시 수지, 유리 섬유 함유 폴리이미드 수지, 그 밖의 유리 섬유 함유 기재 절연성 수지 복합재를 포함한다. 절연막(10)의 재료와 절연막(11)의 재료가 같은 것이 바람직하다. 또한, 유리 섬유 이외의 보강필름을 포함해도 좋다.
반도체소자(3)의 하면이 절연막(11)을 향한 상태에서, 반도체소자(3)가 절연막(11)의 중앙부 위에 탑재되어 있다. 반도체소자(3)의 하면 및 전극(4)이 접착제(13)에 의해서 절연막(11)에 접착되어 있다. 반도체소자(3)는 절연막(11)에 접착된 상태에서 밀봉층(9)에 의해 밀봉되어 있다. 접착제(13)는 절연성을 가지며, 에폭시계 수지라고 하는 열경화성 수지를 포함한다. 이 접착제(13)는 섬유 강화되어 있지 않다.
접착제(13) 중 전극(4)의 상기 타단과 겹치는 부분에는 비아 홀(14)이 형성되어 있다. 또, 절연막(11) 중 전극(4)의 상기 타단과 겹치는 부분에는 비아 홀 (12)이 형성되어 있다. 따라서 비아 홀(12)과 비아 홀(14)이 늘어서 있다. 비아 홀(14)은 비아 홀(12)보다 깊이가 작고, 비아 홀(14) 형성 전에 이미 형성되어 있는 비아 홀(12)을 통하여 레이저로부터의 레이저광을 접착제(13)에 조사함으로써 형성된 것이다.
밀봉층(9), 절연막(10) 및 절연막(11)에는 복수의 스루홀(19)이 형성되어 있다. 스루홀(19)은 절연막(10)의 표면(밀봉층(9)과의 계면의 반대측의 면)에서 절연막(11)의 표면(밀봉층(9)과의 계면의 반대측의 면)까지 연속해서 절연막(10), 밀봉층(9) 및 절연막(11)을 관통하고 있다.
또, 절연막(11)의 표면(밀봉층(9)과의 계면의 반대측의 면)에는 하층배선 (15)이 형성되어 있다. 절연막(10)의 표면(밀봉층(9)과의 계면의 반대측의 면)에는 상층배선(17)이 형성되어 있다. 하층배선(15)에는 콘택트 패드(16)가 설치되어 있으며, 상층배선(17)에는 콘택트 패드(18)가 설치되어 있다. 스루홀(19)에는 상하도통부(20)가 형성되어 있다. 구체적으로는 상하도통부(20)는 스루홀(19)의 내벽면에 성막되어 있는 동시에 통 형상으로 설치되어 있으며, 하층배선(15)의 적어도 일부 및 상층배선(17)을 도통하고 있다. 하층배선(15), 상층배선(17) 및 상하도통부(20)는 구리 혹은 니켈 또는 구리와 니켈의 적층체를 포함한다. 또한, 하층배선(15), 상층배선(17) 및 상하도통부(20)가 다른 금속을 포함하는 것으로 해도 좋다.
또, 콘택트 패드(16)를 제외하는 하층배선(15) 및 절연막(11)은 하층 오버코트층(21)에 의해서 덮여 있다. 콘택트 패드(18)를 제외하는 상층배선(17) 및 절연막(10)은 상층 오버코트층(23)에 의해서 덮여 있다. 상하도통부(20)의 중공(中空)부에는 절연성의 충전재(25)가 충전되어 있다. 하층 오버코트층(21), 상층 오버코트층(23) 및 충전재(25)는 모두 같은 절연성 수지 재료로 형성되어 있다.
하층 오버코트층(21) 및 상층 오버코트층(23)은 솔더레지스트로서 기능한다. 하층 오버코트층(21) 중 하층배선(15)의 콘택트 패드(16)에 대응하는 부분에는 개구(22)가 형성되어 있다. 개구(22) 내에는 땜납 범프(26)가 형성되고, 땜납 범프 (26)와 콘택트 패드(16)가 접속되어 있다. 한편, 상층 오버코트층(23) 중 상층배선(17)의 콘택트 패드(18)에 대응하는 부분에는 개구(24)가 형성되어 있다. 또한, 개구(22, 24) 내에 있어서 콘택트 패드(16, 18)의 표면에는 도금(예를 들면, 금도금을 포함하는 단층도금, 니켈도금ㆍ금도금을 포함하는 2층 도금)이 형성되고, 땜납 범프(26)가 도금을 통하여 콘택트 패드(16) 위에 형성되어 있어도 좋다.
이 반도체장치(1)에 있어서는, 반도체구성체(2)가 절연막(11) 위에 실장되어 있는데, 절연막(11) 단체로 반도체구성체(2)를 유지하는 것은 아니고, 밀봉층(9), 절연막(10) 및 절연막(11) 전체에 의해서 반도체구성체(2)를 유지하기 때문에, 절연막(11)은 박막으로 할 수 있고, 반도체장치(1)를 박형화할 수 있다.
반도체구성체(2)의 전극(4)을 노출하는 비아 홀(14)의 형성을 비아 홀(12)의 형성과 별도로 실행하는 것이 가능하게 되고, 또 접착제(13)는 섬유 강화되어 있지 않으므로, 접착제(13)의 비아 홀(14)을 자외선 레이저광(UV레이저광)과 같은 출력이 작은 레이저광으로 형성할 수 있기 때문에, 반도체구성체(2)로의 전열(傳熱)을 억제할 수 있다.
그리고 절연막(11)은 유리포 기재라고 하는 유리 섬유가 함유되어 있는 것으로 섬유 강화가 되어 있기 때문에 자외선 레이저광과 같은 출력이 작은 레이저광에서는 소실하지 않으므로, 절연막(11)을 마스크로 해서 절연막(11)에 설치된 비아 홀 (12)과 자기 정합적으로 비아 홀(14)을 형성할 수 있다. 이로 인해, 비아 홀(14)의 형성을 위해 별도 포토리소그래피에 의해서 형성되는 레지스트 마스크를 형성할 필요가 없다.
반도체장치(1)의 제조방법에 대해서 설명한다.
우선, 도 5에 나타내는 바와 같이, 제조공정 중, 반도체구성체(2)를 반송하기 위한 제 1 기재(41) 위에 섬유강화수지(예를 들면, 유리 섬유 함유 에폭시 수지 또는 유리 섬유 함유 폴리이미드 수지)를 포함하는 절연막(11)을 성막한다. 기재(41)는 절연막(11)의 취급을 용이하게 하기 위한 캐리어이며, 구체적으로는 구리 등의 금속판이다. 이와 같이 준비한 기재(41), 절연막(11)의 사이즈는, 도 1에 나타내어진 1개의 반도체장치(1)가 복수개 통합된 사이즈로 되어 있으며, 도 5∼도 15는 1개의 반도체장치(1)를 대표해서 나타내고 있는데, 실제는 복수의 반도체장치 (1)가 가로방향으로 연속해서 설치되어 있는 제조공정에 관련되는 도면이다.
다음으로, 도 6에 나타내는 바와 같이, 레이저로부터 레이저광을 절연막(11)에 조사하고, 절연막(11)에 복수의 비아 홀(12)을 형성한다. 절연막(11)이 섬유강화수지를 포함하기 때문에, 레이저로서는 비교적 고출력의 탄산 가스 레이저(CO2 레이저)를 이용하는 것이 바람직하다. 탄산 가스 레이저광은 적외선 영역이므로 비아 홀(12) 형성시에 열을 발하는데, 반도체구성체(2)와의 사이에 접착제(13)가 개재하고 있으므로, 반도체소자(3)로의 열적 손상을 억제할 수 있다.
다음으로, 도 7에 나타내는 바와 같이, 페이스다운 실장법에 의해 반도체소자(3)를 절연막(11) 위에 실장한다. 구체적으로는 비도전성 페이스트(NCP；Non-Conductive Paste)를 인쇄법 또는 디스팬서법에 의해서 비아 홀(12) 및 그 주위(탑재 영역)에 도포한 후, 또는 비도전성 필름(NCF；Non-Conductive Film)을 비아 홀 (12) 및 그 주위 위에 미리 공급한 후, 반도체소자(3)의 하면을 비도전성 페이스트 또는 비도전성 필름을 향해서, 각 전극(4)의 타단을 각각 각 비아 홀(12)에 위치 맞춤하여, 반도체소자(3)를 비도전성 페이스트 또는 비도전성 필름 위에 페이스 다운하고, 가열 압착에 의해 반도체소자(3)의 하면 및 전극(4)을 절연막(11)에 접착한다. 비도전성 페이스트 또는 비도전성 필름의 일부가 비아 홀(12) 내에 매립되어 충전물(13a)로서 경화하고, 절연막(11) 위의 비도전성 페이스트 또는 비도전성 필름이 경화하여 접착제(13)가 된다. 또한, 도 3에 나타내어진 반도체구성체(2)를 탑재할 경우에는, 각 포스트(7)를 각각 각 비아 홀(12)에 위치 맞춤한다.
비도전성 페이스트의 경우, 절연막(11) 위 및 비아 홀(12)로 노출한 기재 (41) 위에 비도전성 페이스트를 도포하고, 도포된 비도전성 페이스트에 반도체소자 (3)를 재치하고 나서 경화하는 것 이외에도, 전극(4)을 포함하는 반도체소자(3)의 하면 전체에 비도전성 페이스트를 도포하고, 도포된 비도전성 페이스트를 절연막 (11)에 접하도록 반도체소자(3)를 재치하고 나서 경화해도 좋다.
다음으로, 도 8에 나타내는 바와 같이, 제 2 기재(42)의 한쪽의 면에 절연막 (10)이 성막된 것을 준비하는 동시에, 열경화 수지 시트(9a)를 준비한다. 제 2 기재(42)의 재료는 제 1 기재(41)의 재료와 같으며, 절연막(10)의 재료는 절연막(11)의 재료와 같다. 열경화 수지 시트(9a)는, 에폭시계 수지, 폴리이미드계 수지, 그 밖의 열경화 수지에 필러를 함유시키고, 그 열경화 수지를 반경화 상태로 하여 시트 형상으로 이루어진 것이다.
다음으로, 열경화 수지 시트(9a)를 반도체소자(3)의 위 및 절연막(11) 위에 재치하며, 열경화 수지 시트(9a)를 절연막(11)과 절연막(10)의 사이에 끼워 넣고, 이들을 한 쌍의 열반(熱盤, 43, 44) 사이에 끼워 넣으며, 열반(43, 44)에 의해서 제 1 기재(41), 절연막(11), 열경화 수지 시트(9a), 절연막(10) 및 제 2 기재(42)를 핫 프레스한다. 가열 가압에 의해서 절연막(10)과 절연막(11)의 사이에 열경화 수지 시트(9a)가 반도체구성체(2)에 따라서 변형되고, 그 후의 냉각에 의해 열경화 수지 시트(9a)가 경화하여, 반도체구성체(2) 및 접착제(13)를 밀봉하는 밀봉층(9)이 된다(도 9 참조).
여기에서, 도 8에 나타내는 바와 같이, 서로 같은 재료로 이루어지는 절연막 (11), 절연막(10)을 열경화 수지 시트(9a)의 양면 각각에 배치하고, 또한 양측에 배치된 제 1 기재(41)와 제 2 기재(42)가 같은 재료이므로, 열팽창의 정도가 같기 때문에, 도 9에 나타내어진 적층체에 휨이 발생하기 어렵고, 그 이후의 공정에서의 가공 정밀도에 지장을 초래하기 어렵게 할 수 있다.
다음으로, 도 10에 나타내는 바와 같이, 제 1 기재(41) 및 제 2 기재(42)를 에칭(예를 들면, 케미컬 에칭, 웨트(wet) 에칭)에 의해서 제거한다. 기재(41, 42)를 제거함으로써 절연막(10) 및 절연막(11)이 노출한다. 또, 비아 홀(12) 내에 매립된 충전물(13a)의 표면도 노출한다. 이때 전극(4)은 충전물(13a)에 의해서 보호되어 있으므로 에칭되지 않는다. 제조공정 중에 반도체구성체(2)를 지지하고 있던 기재(41, 42)를 제거해도, 제거 전에 형성된 밀봉층(9), 절연막(10) 및 절연막(11)의 존재에 의해, 강도를 충분하게 확보할 수 있다. 또, 기재(41, 42)를 제거하므로, 완성할 반도체장치(1)의 두께를 얇게 할 수 있다.
다음으로, 도 11에 나타내는 바와 같이, 절연막(11)에 대해서 반도체소자(3) 및 전극(4)과는 반대측으로부터 레이저광을 비아 홀(12) 내의 충전물(13a)을 향해서 조사한다. 그렇게 함으로써, 비아 홀(12) 내에 매립된 충전물(13a)을 소실해서 비아 홀(12)에 공극을 형성하는 동시에, 비아 홀(12)에 늘어서고 또한 비아 홀(12)과 자기 정합적인 비아 홀(14)을 접착제(13)에 형성한다. 비아 홀(14)이 전극(4)까지 통하여, 비아 홀(14) 내에서 전극(4)이 노출하면, 레이저광 조사를 멈춘다. 또한, 도 4에 나타내어진 반도체구성체(2)를 탑재한 경우에는, 접착제(13)에 이어서 커버 코트(8)에도 비아 홀(14)을 형성하고, 전극(4)을 노출시킨다.
여기에서 이용하는 레이저는, 우선 비아 홀(12)을 형성할 때에 이용한 레이저보다도 저강도의 것으로 할 수 있다. 예를 들면, 자외선 레이저 또는 저출력의 일산화탄소 레이저(CO 레이저)를 이용하여, 충전물(13a)의 소실 및 비아 홀(14)의 형성을 실행한다. 저강도의 레이저광을 이용할 수 있는 것은, 접착제(13) 및 충전물(13a)보다도 내(耐)레이저광성이 높은 절연막(11)에 미리 비아 홀(12)이 형성되어 있기 때문이다. 자외선 레이저광은 자외선 파장역이며, 일산화탄소 레이저광도 적외선 파장역은 아니므로 반도체소자(3)로의 열적 손상을 억제할 수 있다. 또한, 출력이 작은 자외선 레이저광으로 형성한 부분에는 후술하는 데스미어(desmear) 처리를 하지 않아도 좋다.
또, 레이저광의 지름은 비아 홀(12)의 지름보다 큰 것이 바람직하다. 이 경우, 레이저광은 비아 홀(12)의 내부 전체 및 비아 홀(12) 주위의 절연막(11)에 조사되게 된다. 여기에서, 충전물(13a)의 소실이나 비아 홀(14)의 형성에 이용하는 레이저가 저강도이며, 덧붙여서 섬유 강화되어 있기 때문에 내레이저광성이 높은 절연막(11)이 레이저광으로 소실하지 않으므로, 비아 홀(12)의 지름이 확장되는 일이 없고, 절연막(11)이 레이저광의 마스크로서 기능한다. 이와 같이 절연막(11)이 마스크로서 기능하기 때문에, 별도 마스크를 이용하는 일없이 비아 홀(12)에 늘어서고 또한 비아 홀(12)과 자기 정합적인 비아 홀(14)을 형성할 수 있다.
또한, 접착제(13)의 반도체구성체(2)의 전극(4)을 노출하는 비아 홀(14)의 형성을 비아 홀(12)의 형성과 별도로 실행하는 것이 가능하게 되고, 또 접착제(13)는 섬유 강화되어 있지 않으므로, 접착제(13)의 비아 홀(14)을 자외선 레이저광과 같은 출력이 작은 레이저광으로 형성할 수 있기 때문에, 반도체구성체(2)로의 전열을 억제할 수 있다.
또, 먼저 제거한 기재(41)를 제거하지 않고 기재(41)를 마스크로서 이용할 수 있도록, 기재(41)를 포토리소그래피법ㆍ에칭법에 의해서 패터닝하여, 비아 홀 (12)과 겹쳐지는 개구를 기재(41)에 형성한다고 하는 수고도 생략할 수 있고, 자기 정합이므로 포토리소그래피의 마스크 위치 맞춤을 조정할 필요가 없다. 따라서, 저비용 또한 신속하게 비아 홀(14)을 형성할 수 있다.
또, 충전물(13a)의 소실이나 비아 홀(14)의 형성에 이용하는 레이저가 저강도이므로, 반도체소자(3)에 열적 손상을 주지 않도록 할 수 있다.
다음으로, 메커니컬 드릴 또는 고출력의 CO2 레이저광에 의해서 절연막(10), 밀봉층(9) 및 절연막(11)을 관통한 스루홀(19)을 형성한다. 다음으로, 스루홀(19) 내나 비아 홀(12) 내를 데스미어처리한다.
다음으로, 도 12에 나타내는 바와 같이, 패널도금법으로 무전해도금처리, 전기도금처리를 차례로 실행함으로써, 절연막(10) 및 절연막(11)의 표면 전체에 금속층(15a)을 성막한다. 이때, 스루홀(19)의 내벽면에도 금속층(15a)의 일부가 형성되는 동시에, 비아 홀(14, 12) 내에서도 금속층(15a)의 일부가 전극(4) 위에 퇴적하고, 비아 홀(14, 12) 내가 금속층(15a)의 일부에 의해서 매립된다.
다음으로, 도 13에 나타내는 바와 같이, 금속층(15a)에 대해서 포트리소그래피법 및 에칭법을 시행함으로써, 금속층(15a)을 패터닝하여, 금속층(15a)을 하층배선(15), 상층배선(17), 상측접지층(54) 및 상하도통부(20)에 가공한다. 또한, 금속층(15a)의 패터닝은 상기와 같은 포트리소마스크로 에칭하는 서브트랙티브 (subtractive)법에 의해서 하층배선(15), 상층배선(17) 및 상하도통부(20)의 패터닝을 실행하는 것 이외에도, 포트리소마스크로 패터닝된 금속층(15a)을 성막하는 세미 어디티브(semi additive)법에 의해서 하층배선(15), 상층배선(17) 및 상하도통부(20)의 패터닝을 실행해도 좋다.
다음으로, 도 14에 나타내는 바와 같이, 절연막(11)의 표면 위 및 하층배선 (15) 위에 수지 재료를 인쇄하고, 그 수지 재료를 경화시킴으로써, 하층 오버코트층(21)을 패터닝한다. 마찬가지로, 절연막(10)의 표면 위 및 상층배선(17) 위에 상층 오버코트층(23)을 패터닝한다. 또, 상하도통부(20)의 중공부 내에 충전재 (25)를 형성한다. 하층 오버코트층(21) 및 상층 오버코트층(23)의 패터닝에 의해 개구(22, 24)가 형성되고, 개구(22, 24) 내에서 패드(16, 18)가 노출하고 있다.
또한, 딥코트법 또는 스핀코트법에 의해 감광성 수지를 절연막(11), 하층배선(15), 절연막(10) 및 상층배선(17)의 표면 전체에 코팅하는 동시에, 감광성 수지를 상하도통부(20)의 중공부 내에 충전한 후, 도포한 감광성 수지를 노광ㆍ현상함으로써, 하층 오버코트층(21), 상층 오버코트층(23) 및 충전재(25)를 패터닝해도 좋다.
다음으로, 개구(22, 24) 내에 있어서 패드(16, 18)의 표면에 금도금 또는 니켈도금ㆍ금도금을 무전계 도금법에 의해 성장시킨다.
다음으로, 도 15에 나타내는 바와 같이, 개구(22) 내에 땜납 범프(26)를 형성한다.
다음으로, 상층 오버코트층(23), 절연막(10), 밀봉층(9), 절연막(11) 및 하층 오버코트층(21)을 절단하는 다이싱처리에 의해 복수 늘어선 반도체장치(1)를 도 1에 나타내는 바와 같이 개개로 분할한다.
이상과 같이 본 실시형태에 따르면, 절연막(11) 및 절연막(10)이 섬유강화수지를 포함하기 때문에, 프리프레그재(강재의 유리포에 열경화성 수지를 함침시킨 재료)가 아닌 열경화 수지 시트(9a)를 이용할 수 있다(도 8 참조). 만일 열경화 수지 시트(9a) 대신에 변형하기 어려운 프리프레그재를 이용하면, 그 프리프레그재에 반도체소자(3)의 수납용의 개구를 설치할 필요가 있으며, 반도체장치의 취함 수가 줄어들어 버린다. 그런데, 본 실시형태에서는 열경화 수지 시트(9a)를 이용했으므로, 열경화 수지 시트(9a)에 개구를 설치할 필요가 없고, 복수의 반도체소자 (3)를 작은 피치로 절연막(11) 위에 배열할 수 있어, 반도체장치(1)의 취함 수를 많이 할 수 있다.
또, 접착제(13)에 비아 홀(14)을 형성하기 전에(도 11 참조), 절연막(11)에 비아 홀(12)을 형성했기 때문에(도 6 참조), 저강도의 레이저를 이용하여 비아 홀 (14)을 형성할 수 있다.
<제 2 실시형태>
도 16은 제 2 실시형태에 있어서의 반도체장치(1A)의 단면도이다. 이 반도체장치(1A)와 제 1 실시형태의 반도체장치(1)의 사이에서 서로 대응하는 부분에는 동일한 부호를 붙인다.
이 반도체장치(1A)는 반도체장치(1)와 비교하면, 추가로 빌드업법에 의해 배선을 다층화한 것으로 되어 있다. 즉, 하층 오버코트층(21)과 절연막(11)의 사이에 제 2 절연막(27)이 설치되고, 제 2 절연막(27)과 하층 오버코트층(21)의 층 사이에 제 2 하층배선(31)이 설치되어 있다. 상층 측에 대해서도, 상층 오버코트층(23)과 절연막(10)의 사이에 제 2 절연막(29)이 설치되고, 제 2 절연막(29)과 상층 오버코트층(23)의 층 사이에 제 2 상층배선(32)이 설치되어 있다.
제 2 절연막(27)에는 비아 홀(28)이 형성되고, 비아 홀(28) 내에 제 2 하층배선(31)의 일부가 매립되며, 제 2 하층배선(31)과 하층배선(15)이 접속하고 있다. 또, 제 2 절연막(29)에는 비아 홀(30)이 형성되고, 비아 홀(30) 내에 제 2 상층배선(32)의 일부가 매립되며, 제 2 상층배선(32)과 상층배선(17)이 접속하고 있다.
제 2 절연막(27) 및 제 2 절연막(29)은 섬유강화수지를 포함한다. 구체적으로는 제 2 절연막(27) 및 제 2 절연막(29)은 유리 섬유 함유 에폭시 복합재, 유리 섬유 함유 폴리이미드 복합재, 그 밖의 유리 섬유 함유 절연성 수지 복합재를 포함한다. 제 2 하층배선(31) 및 제 2 상층배선(32)은 구리 혹은 니켈 또는 구리와 니켈의 적층체를 포함한다. 충전재(25)는 에폭시계 수지, 폴리이미드계 수지, 그 밖의 절연성 수지를 포함한다.
이상으로 설명한 것을 제외하고, 이 반도체장치(1A)와 제 1 실시형태의 반도체장치(1)의 사이에서 서로 대응하는 부분은 똑같이 설치되어 있다.
반도체장치(1A)의 제조방법에 대해서 설명한다.
하층배선(15), 상층배선(17) 및 상하도통부(20)를 형성할 때까지의 공정은 제 1 실시형태의 경우와 똑같다(도 5∼도 13 참조).
하층배선(15), 상층배선(17) 및 상하도통부(20)의 형성 후, 상하도통부(20)의 중공 내에 충전재(25)를 충전한다.
다음으로, 절연막(10)의 표면 및 상층배선(17)을 제 2 절연막(29)에 의해서 피복한다. 레이저로부터 레이저광을 조사하여 제 2 절연막(29)에 비아 홀(30)을 형성하고, 제 2 상층배선(32)을 패터닝형성하며, 상층 오버코트층(23)을 패터닝형성한다.
그리고 절연막(11)의 표면 및 하층배선(15)을 제 2 절연막(27)에 의해서 피복한다. 레이저로부터 레이저광을 조사하여 제 2 절연막(27)에 비아 홀(28)을 형성하고, 제 2 하층배선(31)을 패터닝형성한다. 하층 오버코트층(21)을 패터닝하고, 하층 오버코트층(21)의 개구(22) 내에 땜납 범프(26)를 형성한다. 다음으로, 다이싱처리에 의해 복수 늘어선 반도체장치(1)를 개개로 분할한다. 또, 반도체구성체(2)의 위쪽에 있어서의 절연막(10)과 상층 오버코트층(23)의 사이에는, 접지되어 있는 상측접지층(54)이 개재하고 있음으로써, 반도체소자(3)가 외부 노이즈로부터 보호되어 있다. 접지층(54)은 금속층(15a)을 패터닝함으로써 형성해도 좋다.
<제 3 실시형태>
도 17은 제 3 실시형태에 있어서의 반도체장치(1B)의 단면도이다. 이 반도체장치(1B)와 제 1 실시형태의 반도체장치(1)의 사이에서 서로 대응하는 부분에는 동일한 부호를 붙인다.
이 반도체장치(1B)는 반도체장치(1)와 비교하면 스루홀(19), 충전재(25), 상하도통부(20), 상층배선(17), 패드(18) 및 개구(24)가 설치되어 있지 않다. 다른 부분에 대해서는 반도체장치(1B)와 반도체장치(1)는 똑같이 설치되어 있다.
이 반도체장치(1B)의 제조방법에서는, 제 1 실시형태의 반도체장치(1)의 제조방법에 있어서 스루홀(19)을 형성하는 공정이나 상층배선(17) 및 상하도통부(20)를 패터닝하는 공정이 없다. 또, 이 반도체장치(1B)의 제조방법에서는, 상층 오버코트층(23)을 패터닝하지 않고 단지 성막하는 것뿐이다. 그 이외에 대해서는 반도체장치(1B)의 제조방법과 반도체장치(1)의 제조방법은 똑같다.
<제 4 실시형태>
도 18은 제 4 실시형태에 있어서의 반도체장치(1C)의 단면도이다. 이 반도체장치(1C)와 제 1 실시형태의 반도체장치(1)의 사이에서 서로 대응하는 부분에는 동일한 부호를 붙인다.
이 반도체장치(1C)는 반도체장치(1)와 비교하면, 스루홀(19), 충전재(25), 상하도통부(20), 상층배선(17), 패드(18) 및 개구(24)가 설치되어 있지 않다.
또, 이 반도체장치(1C)는 접지용의 배선을 가진 것으로 되어 있다. 즉, 절연막(11)과 밀봉층(9)의 층 사이에 접지층(45)이 설치되고, 절연막(11)에 비아 홀 (12)이 형성되며, 절연막(11)과 하층 오버코트층(21)의 층 사이에 접지용 배선(47)이 설치되고, 접지용 배선(47)의 일부가 비아 홀(46)에 매립되어 접지층(45)에 접속하며, 하층 오버코트층(21)에 개구(48)가 형성되고, 그 개구(48) 내에 반전 범프 (49)가 설치되며, 반전 범프(49)가 접지용 배선(47)에 접속하고 있다. 다른 부분에 대해서는 반도체장치(1B)와 반도체장치(1)는 똑같이 설치되어 있다. 또, 반도체구성체(2)의 위쪽에 있어서의 절연막(10)과 상층 오버코트층(23)의 사이에는, 접지되어 있는 상측 접지층(54)이 개재하고 있음으로써, 반도체소자(3)가 외부 노이즈로부터 보호되어 있다. 상측접지층(54)은 반도체구성체(2)의 방열부재로서도 기능한다.
반도체장치(1C)의 제조방법에 대해서 설명한다.
제 1 기재(41) 위에 절연막(11)을 성막하는 공정은, 제 1 실시형태의 경우와 똑같다(도 5 참조). 그 후, 탄산 가스 레이저광을 절연막(11)에 조사해서 절연막 (11)에 비아 홀(12)을 형성한다. 이어서 도 19에 나타내는 바와 같이, 절연막(11) 위에 접지층(45)을 패터닝한다. 반도체구성체(2)를 절연막(11) 위에 실장하는 공정에서, 비아 홀(12) 내의 충전물(13a)을 소실하는 동시에 접착제(13)에 비아 홀 (14)을 형성하는 공정까지는, 제 1 실시형태의 경우와 똑같다(도 19, 도 7∼도 11 참조). 접지층(45)을 형성 후에 절연막(11)의 소정 부위에 비아 홀(46)을 형성하기 위해 절연막(11)의 하면에 탄산 가스 레이저광을 조사한다. 또한, 접지층(45)을 형성 후에 절연막(11)에 비아 홀(12) 및 비아 홀(46)을 동시에 형성해도 좋다.
그 후, 제 1 실시형태와 같은 스루홀(19)를 형성하는 공정을 실행하지 않고, 하층배선(15) 및 접지용 배선(47)을 패터닝한다.
다음으로, 상층 오버코트층(23)을 단지 성막하는데, 상층 오버코트층(23)의 패터닝은 실행하지 않는다. 한편, 하층 오버코트층(21)의 패터닝을 실행함으로써, 하층 오버코트층(21)에 개구(22) 및 개구(48)를 형성하고, 하층배선(15)을 개구 (22) 내에서 노출시키는 동시에, 접지용 배선(47)을 개구(48) 내에서 노출시킨다.
다음으로, 하층 오버코트층(21)의 개구(22) 내에 땜납 범프(26)를 형성하는 동시에, 개구(48) 내에 반전 범프(49)를 형성한다.
다음으로, 다이싱처리에 의해 복수 늘어선 반도체장치(1)를 개개로 분할한다.
<제 5 실시형태>
도 20은 제 5 실시형태에 있어서의 반도체장치(1D)의 단면도이다. 이 반도체장치(1D)와 제 1 실시형태의 반도체장치(1)의 사이에서 서로 대응하는 부분에는 동일한 부호를 붙인다.
이 반도체장치(1D)는 반도체장치(1)와 비교하면, 스루홀(19), 충전재(25), 상하도통부(20), 상층배선(17), 패드(18) 및 개구(24)가 설치되어 있지 않다.
또, 이 반도체장치(1D)는 반도체장치(1)와 비교하여, 방열성이 우수한 구조로 되어 있다. 즉, 반도체소자(3)의 위이며 절연막(10)과 밀봉층(9)의 층 사이에는 전열막(50)이 설치되고, 절연막(10)에는 복수의 비아 홀(51)이 형성되며, 절연막(10) 위에 막 형상의 히트 싱크(52)가 성막되고, 히트 싱크(52)의 일부가 비아 홀(51)에 매립되어 전열막(50)에 접촉하며, 상층 오버코트층(23)에 개구(53)가 형성되고, 히트 싱크(52)가 개구(53) 내에 있어서 노출하고 있다. 전열막(50) 및 히트 싱크(52)는 구리, 그 밖의 금속 재료를 포함한다. 반도체구성체(2)의 열(熱)은 전열막(50) 및 히트 싱크(52)에 의해서 방열된다. 이 히트 싱크는 접지되고, 실드(shield)층으로서 기능하는 것이 바람직하다.
반도체장치(1D)의 제조방법에 대해서 설명한다.
반도체소자(3)를 절연막(11) 위에 실장하는 공정까지는, 제 1 실시형태의 경우와 똑같다(도 5∼도 7).
그 후, 제 2 기재(42) 위에 절연막(10)이 성막된 것을 준비하는 동시에, 열경화 수지 시트(9a)를 준비한다(도 21). 절연막(10)의 하면에는 전열막(50)이 반도체소자(3)마다 패터닝되어 있다.
다음으로, 열경화 수지 시트(9a)를 반도체소자(3) 위로부터 절연막(11)의 위에 재치하고, 전열막(50)을 반도체소자(3)에 위치 맞춤하여, 열경화 수지 시트(9a)를 절연막(11)과 절연막(10)의 사이에 끼워 넣으며, 이들을 한 쌍의 열반(43, 44)에 의해서 핫 프레스한다.
그 후, 제 1 기재(41) 및 제 2 기재(42)를 제거하는 공정에서, 비아 홀(12) 내의 충전물(13a)을 소실하는 동시에 접착제(13)에 비아 홀(14)을 형성하는 공정까지는 제 1 실시형태의 경우와 똑같다(도 10∼도 11 참조).
그 후, 제 1 실시형태와 같은 스루홀(19)을 형성하는 공정을 실행하지 않고, 절연막(10)에 비아 홀(51)을 형성하고, 비아 홀(51) 내에서 전열막(50)을 노출시킨다.
다음으로, 히트 싱크(52)를 패터닝한다. 히트 싱크(52)를 패터닝함으로써, 히트 싱크(52)의 일부가 비아 홀(51) 내에 매립되고, 히트 싱크(52)가 전열막(50)에 접촉한다. 다음으로, 상층 오버코트층(23)을 패터닝하고, 상층 오버코트층(23)에 개구(53)를 형성하며, 히트 싱크(52)를 개구(53) 내에서 노출시킨다.
그리고 하층배선(15)을 패터닝후, 하층 오버코트층(21)을 형성하고, 하층 오버코트층(21)에 개구(22)를 형성하며, 하층배선(15)을 개구(22) 내에서 노출시키고, 하층 오버코트층(21)의 개구(22) 내에 땜납 범프(26)를 형성한다.
<제 6 실시형태>
본 실시형태에 있어서의 반도체장치의 구조는, 제 1 실시형태에 있어서의 반도체장치(1)의 구조와 같다. 본 실시형태에 있어서의 반도체장치의 제조방법은, 제 1 실시형태에 있어서의 반도체장치(1)의 제조방법과 상위하다.
본 실시형태에 있어서의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 22에 나타내는 바와 같이, 제 1 기재(41) 위에는 제 1 금속막(61)이 성막되고, 제 1 금속막(61) 위에는 제 2 금속막(62)이 성막되어 있다. 제 2 금속막(62)과 제 1 기재(41)가 모두 주로 구리로 이루어지고, 제 1 금속막(61)이 주로 니켈로 이루어진다. 또한, 금속막(61, 62)은 다른 금속을 포함하는 것으로 해도 좋다. 또, 제 2 금속막(62)이 성막되어 있지 않아도 좋다.
그리고 제 2 금속막(62) 위에 절연막(11)을 성막한다. 제 2 금속막(62)이 성막되어 있지 않은 경우에는, 제 1 금속막(61) 위에 절연막(11)을 성막한다.
다음으로, 제 1 실시형태의 경우와 똑같이, 도 23에 나타내는 바와 같이 CO2 레이저광 등에 의해서 절연막(11)에 비아 홀(12)을 형성한다.
다음으로, 도 24에 나타내는 바와 같이, 절연막(11)을 마스크로 해서, 제 2 금속막(62) 중 비아 홀(12) 내의 부분을 제 1 에천트(Etchant)로 웨트 에칭하는 동시에, 제 1 금속막(61) 중 비아 홀(12) 내의 부분을 제 2 에천트로 웨트 에칭한다. 이에 따라, 제 2 금속막(62)에 개구(64)를 형성하고, 제 1 금속막(61)에 개구(63)를 형성한다. 제 2 금속막(62)을 에칭할 때에는 제 1 에천트가 제 1 금속막(61)을 에칭하기 어려운 성질 때문에, 제 1 금속막(61)이 에칭 스토퍼로서 기능하므로, 제 2 금속막(62)만을 에칭하고, 제 1 에천트에 의해서 제 2 금속막(62)과 같은 구리를 포함하는 제 1 기재(41)가 손상을 받지 않는다. 또 제 1 금속막(61)을 에칭할 때에는 제 2 에천트가 제 2 금속막(62) 및 기재(41)를 에칭하기 어려운 성질이기 때문에 기재(41)가 에칭 스토퍼로서 기능하므로, 제 1 금속막(61)만을 에칭하고, 제 2 에천트에 의해서 제 2 금속막(62) 및 기재(41)가 손상을 받지 않는다. 이와 같이 제 1 금속막(61)의 재료가 제 2 금속막(62) 및 제 1 기재(41)의 재료와 다르기 때문에, 제 1 금속막(61)의 재료와 제 2 금속막(62)의 재료의 사이에서 선택비를 취할 수 있는 에천트를 이용함으로써 제 2 금속막(62) 및 제 1 기재(41)가 손상을 받지 않는다.
그 후, 반도체소자(3)를 실장하는 공정에서 반도체소자(3)를 밀봉층(9)에 의하여 밀봉하는 공정까지는, 제 1 실시형태의 경우와 똑같다(도 25∼도 27). 또한, 반도체소자(3)를 실장하면, 비도전성 페이스트 또는 비도전성 필름의 일부가 개구 (63, 64) 및 비아 홀(12) 내에 매립되어 충전물(13a)로서 경화한다.
다음으로, 도 28에 나타내는 바와 같이, 제 1 기재(41)를 에칭에 의해 제거하는데, 제 2 기재(42)는 제거하지 않는다.
다음으로, 도 29에 나타내는 바와 같이, 자외선 레이저광 또는 일산화탄소 레이저광에 의해서 개구(63, 64) 및 비아 홀(12) 내에 매립된 충전물(13a)을 소실하는 동시에, 개구(63, 64) 및 비아 홀(12)에 늘어선 비아 홀(14)을 접착제(13)에 형성한다. 이때, 레이저광의 지름은 개구(63, 64) 및 비아 홀(12)의 각 지름보다 크므로, 레이저광은 개구(63, 64) 및 비아 홀(12)의 내부 전체 및 개구(63) 주위의 제 1 금속막(61)에 조사되게 되는데, 제 1 금속막(61) 및 제 2 금속막(62)이 마스크로서 기능하기 때문에, 레이저광에 의해서 개구(63, 64) 및 비아 홀(12)이 넓어지지 않고, 레이저광 조사 전의 개구(63, 64) 및 비아 홀(12)과 자기 정합적인 비아 홀(14)을 형성하는 동시에 절연막(11)의 손상을 억제할 수 있다. 또 저출력의 자외선 레이저광 또는 일산화탄소 레이저광에 의해서 형성하고 있기 때문에, 반도체구성체(2)의 열의 손상을 억제할 수 있다. 또, 비아 홀(12), 개구(63, 64)가 미리 형성되고 있기 때문에, 강도가 낮은 레이저광으로 비아 홀(14)을 형성할 수 있다.
다음으로, 메커니컬 드릴 또는 레이저광에 의해서 스루홀(19)을 제 2 기재(42)의 표면에서 절연막(11)의 표면까지 관통시킨다.
다음으로, 도 30에 나타내는 바와 같이, 에칭에 의해 제 2 기재(42), 제 1 금속막(61) 및 제 2 금속막(62)을 제거한다. 또한, 제 1 금속막(61)을 에칭에 의해서 제거하는 공정은, 레이저광에 의해서 비아 홀(14)을 형성하는 공정의 전이며 또한 제 1 기재(41)를 에칭에 의해 제거한 후라도 좋다.
그 후, 하층배선(15), 상층배선(17) 및 상하도통부(20)의 패너닝을 하는 공정에서 다이싱 공정까지는 제 1 실시형태의 경우와 똑같다(도 12∼도 15 참조).
<제 7 실시형태>
본 실시형태에 있어서의 반도체장치의 구조는, 제 1, 제 6 실시형태에 있어서의 반도체장치(1)의 구조와 같다. 본 실시형태에 있어서의 반도체장치의 제조방법은, 제 1, 제 6 실시형태에 있어서의 반도체장치(1)의 제조방법과 상위하다.
본 실시형태에 있어서의 반도체장치의 제조방법에 대해서 설명한다.
제 2 금속막(62) 위에 절연막(11)을 성막하는 공정에서 비아 홀(14)이나 스루홀(19)을 형성하는 공정까지는 제 6 실시형태의 경우와 똑같다(도 22∼도 29 참조).
그 후, 도 31에 나타내는 바와 같이, 제 1 금속막(61)을 에칭에 의해 제거하는데, 제 2 금속막(62) 및 제 2 기재(42)는 잔류시킨다.
다음으로, 잔류한 제 2 금속막(62) 및 제 2 기재(42)를 시드(seed)층으로 하고, 세미어디티브법 혹은 서브트랙티브법에 의한 전기도금처리를 실행함으로써, 절연막(10) 및 절연막(11)의 표면 전체, 스루홀(19)의 내벽면, 비아 홀(14, 12) 내에 금속층(15a)을 형성한다(도 12 참조). 제 2 금속막(62) 및 제 2 기재(42)를 시드층으로서 이용했으므로, 전기도금의 전에 무전해도금을 실행하지 않고 끝나, 제조비용이나 제조공정의 삭감을 도모할 수 있다.
다음으로, 포트리소그래피법 및 에칭법에 의해서 금속층(15a)을 하층배선 (15), 상층배선(17) 및 상하도통부(20)에 패터닝한다(도 13 참조).
그 후, 상층 오버코트층(23), 하층 오버코트층(21) 및 충전재(25)를 형성하는 공정에서 다이싱 공정까지는 제 1 실시형태와 똑같다(도 14∼도 15 참조).
<제 8 실시형태>
본 실시형태에 있어서의 반도체장치의 구조는, 제 1, 제 6, 제 7 실시형태에 있어서의 반도체장치의 구조와 같다. 본 실시형태에 있어서의 반도체장치의 제조방법은, 제 1, 제 6, 제 7 실시형태에 있어서의 반도체장치의 제조방법과 상위하다.
본 실시형태에 있어서의 반도체장치의 제조방법에 대해서 설명한다.
제 2 금속막(62) 위에 절연막(11)을 성막하는 공정에서 비아 홀(14)이나 스루홀(19)을 형성하는 공정까지는 제 6 실시형태의 경우와 똑같다(도 22∼도 27 참조). 단, 제 2 금속막(62)과 제 1 금속막(61)의 밀착성이 낮고, 제 1 금속막(61) 및 제 1 기재(41)가 제 2 금속막(62)으로부터 박리 가능하게 되어 있다.
그 후, 도 32에 나타내는 바와 같이, 제 1 금속막(61) 및 제 1 기재(41)를 제 2 금속막(62)으로부터 기계적으로 박리한다.
다음으로, 도 33에 나타내는 바와 같이, 자외선 레이저광 또는 저출력의 일산화탄소 레이저광에 의해서 비아 홀(12) 및 개구(64) 내에 매립된 충전물(13a)을 소실하는 동시에, 비아 홀(12) 및 개구(64)에 늘어선 비아 홀(14)을 접착제(13)에 형성한다. 이때, 레이저광의 지름은 비아 홀(12)의 지름보다 크므로, 레이저광은 비아 홀(12)의 내부 전체 및 비아 홀(12) 주위의 절연막(11)에 조사되게 되는데, 제 2 금속막(62)이 마스크로서 기능하기 때문에, 레이저광에 의해서 비아 홀(12)이 넓어지지 않고, 레이저광 조사 전의 비아 홀(12)과 자기 정합적인 비아 홀(14)을 형성하는 동시에 절연막(11)의 손상을 억제할 수 있다. 또, 비아 홀(12)이 미리 형성되어 있고, 제 2 금속막(62) 및 절연막(11)이 마스크로서 기능하기 때문에, 레이저광 강도를 낮게 할 수 있다.
다음으로, 메커니컬 드릴 또는 레이저광에 의해서 스루홀(19)을 제 2 기재 (42)의 표면에서 제 2 금속막(62)의 표면까지 관통시킨다.
그 후, 제 2 금속막(62) 및 제 2 기재(42)를 시드층으로서 금속층(15a)을 성장시키는 공정에서 다이싱 공정까지는 제 7 실시형태의 경우와 똑같다.
2009년 7월 1일에 출원된 일본국 특허 출원 제2009-156951호 및 2010년 5월 14일에 출원된 일본국 특허 출원 제2010-111639호의 특허청구범위, 명세서, 도면, 요약을 포함하는 모든 개시는 여기에 인용에 의해서 편입된다.
여러 가지의 전형적인 실시형태를 개시 또한 설명하여 왔는데, 본 발명은 상기 실시형태로 한정되지 않는다. 따라서, 본 발명의 범위는 특허청구범위에 의해서만 한정되는 것이다.
1, 1A, 1B, 1C, 1D: 반도체장치 2: 반도체구성체
3: 반도체소자 11: 절연막(섬유강화수지막)
12: 비아 홀 13: 접착제
14: 비아 홀(제 2 비아 홀) 15: 배선
41: 기재 61: 제 1 금속막
62: 제 2 금속막

Claims (17)

  1. 제 1 기재에 배치된, 제 1 비아 홀을 갖는 제 1 절연막의 한쪽의 면에 접착제를 통하여 전극이 형성된 반도체소자를 접착하고,
    상기 기재를 상기 제 1 절연막으로부터 제거하며,
    상기 제 1 비아 홀을 통하여 상기 접착제에 제 1 레이저광을 조사해서 상기 접착제에 제 2 비아 홀을 형성하고, 상기 접착제로부터 상기 전극을 노출시키며,
    상기 제 2 비아 홀에 금속층을 형성하고, 상기 금속층을 상기 전극과 접속하는 것을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 레이저광의 지름은 상기 제 1 비아 홀의 지름보다 크고, 상기 제 1 절연막을 마스크로 해서 상기 제 2 비아 홀을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연막은 섬유강화수지를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막에는 적어도 1층 이상의 금속 마스크층이 설치되어 있으며, 상기 제 2 비아 홀을 형성 후, 상기 금속 마스크층을 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 레이저광은 자외선 레이저광 또는 일산화탄소 레이저광인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 1 비아 홀은, 상기 제 1 레이저광보다 강도가 강한 제 2 레이저광을 상기 제 1 절연막에 조사함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 1 비아 홀은, 탄산 가스 레이저광을 상기 제 1 절연막에 조사함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 금속층은, 상기 제 2 비아 홀에서 상기 제 1 절연막 위에 걸쳐서 연속하여 형성되어 있으며,
    상기 금속층을 패터닝하여 상기 전극에 접속된 배선을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 제 1 절연막에 접착된 상기 반도체소자를 밀봉층에서 밀봉하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 1 절연막의 한쪽의 면에 접착된 상기 반도체소자와 제 2 기재에 배치된 제 2 절연막의 사이에 상기 밀봉층을 끼우고, 상기 제 1 기재 및 제 2 기재의 양측으로부터 가압하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 2 절연막은 상기 제 1 절연막과 같은 재료인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 제 2 절연막에 상부 접지층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 1 항에 있어서,
    상기 반도체소자의 주위에 있어서의 상기 제 1 절연막의 상기 한쪽의 면에 하부 접지층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 10 항에 있어서,
    상기 제 2 절연막에 히트 싱크를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 1 항에 있어서,
    상기 제 1 절연막과 상기 제 1 기재의 사이에 상기 제 1 기재와 다른 재료를 갖는 제 1 금속층이 설치되어 있으며,
    상기 제 1 절연막에 탄산 가스 레이저광을 조사하여, 상기 제 1 절연막에 상기 제 1 비아 홀을 형성하고,
    상기 제 1 절연막을 마스크로 해서 상기 제 1 비아 홀로부터 상기 제 1 금속층을 에칭하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 1 절연막과 상기 제 1 금속층의 사이에 상기 제 1 금속층과 다른 재료를 갖는 제 2 금속층이 설치되어 있으며,
    상기 제 1 절연막을 마스크로 해서 상기 제 1 비아 홀로부터 상기 제 2 금속층을 에칭하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 청구항 1 기재의 제조방법에 의해서 제조된 것을 특징으로 하는 반도체장치.
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