KR20220004847A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20220004847A
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삼성디스플레이 주식회사
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Abstract

표시 장치의 제조 방법은 제1 식각액을 이용한 제1 습식 식각 공정을 통해 기판의 내부를 노출시키는 제1 홀을 형성하는 단계 및 제1 식각액과 다른 pH를 갖는 제2 식각액을 이용한 제2 습식 식각 공정을 통해 제1 홀과 연결되는 제2 홀을 형성하는 단계를 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역으로 구분될 수 있다. 상기 표시 장치는 상기 표시 영역 및 상기 비표시 영역과 중첩하는 기판, 상기 기판의 일면 상에 배치되고 상기 표시 영역과 중첩하는 표시 패널, 및 상기 기판의 상기 일면 상에 배치되고 상기 비표시 영역과 중첩하는 구동부를 포함할 수 있다. 상기 구동부는 상기 표시 패널로 신호 및/또는 전압을 제공할 수 있고, 상기 표시 패널은 영상을 표시할 수 있다. 상기 비표시 영역은 상기 표시 장치의 베젤로 정의될 수 있으며, 상기 표시 장치의 상기 베젤을 감소시키기 위한 다양한 연구가 진행되고 있다.
본 발명의 일 목적은 베젤이 감소된 표시 장치를 제조하는 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 상기 제조 방법을 이용하여 제조된 표시 장치를 제공하기 위한 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 제1 식각액을 이용한 제1 습식 식각 공정을 통해 기판의 내부를 노출시키는 제1 홀을 형성하는 단계, 및 상기 제1 식각액과 다른 pH를 갖는 제2 식각액을 이용한 제2 습식 식각 공정을 통해 상기 제1 홀과 연결되는 제2 홀을 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 식각액의 pH는 7보다 크고, 상기 제2 식각액의 pH는 7보다 작을 수 있다.
일 실시예에 의하면, 상기 제1 홀 및 상기 제2 홀을 통해 상기 기판이 관통될 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 기판 상에 에치 스토퍼를 형성하는 단계를 더 포함하고, 상기 에치 스토퍼의 상기 기판과 접촉하는 면은 상기 제2 홀에 의해 노출될 수 있다.
일 실시예에 의하면, 상기 에치 스토퍼는 유기 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 제1 홀 및 상기 제2 홀의 내부들에 필링 금속을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 기판의 내부를 노출시키는 상기 제1 홀을 형성하는 단계 이전에, 상기 기판을 향해 레이저를 조사하는 단계를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 식각액은 수산화 칼륨(potassium hydroxide)을 포함할 수 있다.
일 실시예에 의하면, 상기 제2 식각액은 플루오린화 수소산(hydrofluoric acid)을 포함할 수 있다.
일 실시예에 의하면, 상기 제조 방법은 7보다 큰 pH를 갖는 제3 식각액을 이용한 제3 습식 식각 공정을 통해 상기 제2 홀과 연결되는 제3 홀을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제3 식각액은 상기 제1 식각액과 동일할 수 있다.
일 실시예에 의하면, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀을 통해 상기 기판이 관통될 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 기판 상에 에치 스토퍼를 형성하는 단계를 더 포함하고, 상기 에치 스토퍼의 상기 기판과 접촉하는 면은 상기 제3 홀에 의해 노출될 수 있다.
일 실시예에 의하면, 상기 에치 스토퍼는 금속 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 에치 스토퍼는 무기 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 식각액의 pH는 7보다 작고, 상기 제2 식각액의 pH는 7보다 클 수 있다.
일 실시예에 의하면, 상기 제조 방법은 7보다 작은 pH를 갖는 제3 식각액을 이용한 제3 습식 식각 공정을 통해 상기 제2 홀과 연결되는 제3 홀을 형성하는 단계를 더 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판의 제1 면 상에 배치되는 표시 패널, 및 상기 기판을 관통하는 홀의 내부를 채우고, 상기 표시 패널과 전기적으로 연결되며, 상기 기판의 상기 제1 면과 반대되는 제2 면 상에 배치되는 필링 금속을 포함할 수 있다. 상기 홀은 제1 홀 및 상기 제1 홀과 연결되는 제2 홀을 포함하고, 상기 제1 홀의 상면과 상기 제1 홀의 측면이 이루는 제1 테이퍼 각(taper angle) 및 상기 제2 홀의 상면과 상기 제2 홀의 측면이 이루는 제2 테이퍼 각은 서로 다를 수 있다.
일 실시예에 의하면, 상기 기판의 상기 제1 면 상에 배치되고, 상기 홀과 중첩하는 에치 스토퍼를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법에서, 제1 식각액을 이용한 제1 습식 식각 공정을 통해 기판에 제1 홀이 형성되고, 제1 식각액과 다른 pH를 갖는 제2 식각액을 이용한 제2 습식 식각 공정을 통해 제1 홀과 연결되는 제2 홀이 형성될 수 있다. 상기 제1 홀과 상기 제2 홀을 포함하는 홀에 의해 상기 기판이 관통될 수 있다. 식각액의 pH에 따라 홀이 상이하게 형성되므로, pH가 서로 다른 식각액들을 이용하여 원하는 형상의 상기 홀을 형성할 수 있다. 예를 들어, 원하는 테이퍼 각 및 원하는 폭을 갖는 상기 홀을 형성할 수 있다. 그에 따라, 필링 금속은 상기 홀의 내부에 용이하게 형성될 수 있으며, 홀들 사이의 간격이 감소될 수 있다. 따라서, 상기 표시 장치는 상기 기판의 제1 면에 배치되는 표시 패널 및 상기 기판의 제2 면에 배치되는 금속 부재를 포함할 수 있으므로, 상기 표시 장치의 베젤이 감소될 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치를 나타내는 평면도이다.
도 3은 도 1의 표시 장치를 나타내는 단면도이다.
도 4는 도 3의 A 영역을 확대한 일 예를 나타내는 단면도이다.
도 5는 도 3의 A 영역을 확대한 다른 예를 나타내는 단면도이다.
도 6은 식각액의 pH에 따라 형성되는 홀의 형상을 설명하기 위한 단면도이다.
도 7 내지 도 16은 도 4의 표시 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 17은 도 3의 A 영역을 확대한 또 다른 예를 나타내는 단면도이다.
도 18 내지 도 27은 도 17의 표시 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치(1000)는 표시 패널(200), 게이트 구동부(GDV), 데이터 구동부(DDV) 및 타이밍 제어부(CON)를 포함할 수 있다.
상기 표시 패널(200)에는 복수의 화소들(PX)이 배치될 수 있다. 예를 들어, 상기 화소들(PX) 각각은 상기 게이트 구동부(GDV) 및 상기 데이터 구동부(DDV)로부터 게이트 신호(GS) 및 데이터 전압(DS)을 각각 제공받을 수 있다. 상기 화소들(PX) 각각은 상기 게이트 신호(GS) 및 상기 데이터 전압(DS)에 기초하여 광을 방출할 수 있다. 예를 들어, 상기 광은 적색 광, 녹색 광 및 청색 광 중 어느 하나일 수 있다.
상기 타이밍 제어부(CON)는 외부 장치로부터 제공되는 제어 신호(CTRL) 및 입력 영상 데이터(IDAT)에 기초하여 게이트 제어 신호(GCTRL), 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)를 생성할 수 있다. 예를 들어, 상기 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있고, 상기 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다.
상기 게이트 구동부(GDV)는 상기 타이밍 제어부(CON)로부터 제공되는 상기 게이트 제어 신호(GCTRL)에 기초하여 상기 게이트 신호(GS)를 생성할 수 있다. 예를 들어, 상기 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다.
상기 게이트 구동부(GDV)는 상기 표시 패널(200)과 전기적으로 연결되며, 상기 게이트 신호(GS)를 순차적으로 출력할 수 있다. 상기 화소들(PX) 각각은 상기 게이트 신호(GS)의 제어에 따라 상기 데이터 전압(DS)을 제공받을 수 있다.
상기 데이터 구동부(DDV)는 상기 타이밍 제어부(CON)로부터 제공되는 상기 데이터 제어 신호(DCTRL) 및 상기 출력 영상 데이터(ODAT)에 기초하여 상기 데이터 전압(DS)을 생성할 수 있다. 예를 들어, 상기 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호, 로드 신호 등을 포함할 수 있다.
상기 데이터 구동부(DDV)는 상기 표시 패널(200)과 전기적으로 연결되며, 상기 데이터 전압(DS)을 출력할 수 있다. 상기 화소들(PX) 각각은 상기 데이터 전압(DS)에 상응하는 휘도를 갖는 광을 방출할 수 있다.
도 2는 도 1의 표시 장치를 나타내는 평면도이고, 도 3은 도 1의 표시 장치를 나타내는 단면도이다. 예를 들어, 도 3은 도 2의 I-I' 선을 따라 절단한 단면도일 수 있다.
도 1, 2 및 3을 참조하면, 상기 표시 장치(1000)는 제1 기판(100), 상기 표시 패널(200), 필링 금속(FM), 상기 게이트 구동부(GDV), 데이터 구동 회로(D-IC), 실링 부재(SEAL), 제2 기판(900) 및 윈도우(WIN)를 포함할 수 있다. 상기 표시 패널(200)은 소자층(210) 및 발광층(220)을 포함할 수 있다.
상기 제1 기판(100)은 유리, 석영, 플라스틱 등을 포함할 수 있다. 예를 들어, 상기 제1 기판(100)은 상기 표시 패널(200)을 지지하는 하부 기판일 수 있다. 일 실시예에서, 상기 제1 기판(100)은 상기 유리를 포함하는 유리 기판일 수 있다. 이 경우, 상기 표시 장치(1000)는 리지드(rigid) 표시 장치이거나 대형 표시 장치일 수 있다. 다른 실시예에서, 상기 제1 기판(100)은 상기 플라스틱을 포함하는 플라스틱 기판일 수 있다. 이 경우, 상기 표시 장치(1000)는 플렉서블(flexible) 표시 장치이거나 중소형 표시 장치일 수 있다. 이하에서는, 상기 제1 기판(100)이 상기 유리 기판인 경우를 주로 설명하지만, 상기 기판(100)이 이에 한정되는 것은 아니다.
상기 소자층(210)은 상기 제1 기판(100)의 제1 면(S1) 상에 배치될 수 있다. 일 실시예에서, 상기 소자층(210)은 복수의 배선들 및 복수의 전극들을 포함할 수 있다. 예를 들어, 상기 배선들 및 상기 전극들은 복수의 트랜지스터들을 구성할 수 있다. 상기 배선들 및 상기 전극들은 상기 게이트 신호(GS) 및 상기 데이터 전압(DS)을 제공받을 수 있다. 상기 소자층(210)은 상기 데이터 전압(DS)에 상응하는 구동 전류를 생성할 수 있다. 상기 소자층(210)은 상기 게이트 신호(GS)에 응답하여 상기 구동 전류를 상기 발광층(220)으로 제공할 수 있다.
상기 발광층(220)은 상기 소자층(210) 상에 배치될 수 있다. 일 실시예에서, 상기 발광층(220)은 상기 트랜지스터들과 전기적으로 연결되는 제1 전극, 상기 제1 전극의 상면을 노출시키는 개구를 포함하는 화소 정의막, 상기 제1 전극 상에 배치되는 유기 발광층, 및 상기 유기 발광층 상에 배치되는 제2 전극을 포함할 수 있다. 예를 들어, 상기 제1 전극, 상기 유기 발광층 및 상기 제2 전극은 유기 발광 다이오드(organic light emitting diode)를 구성할 수 있다. 상기 유기 발광층은 상기 구동 전류에 상응하는 휘도를 갖는 광을 방출할 수 있다. 다른 실시예에서, 상기 발광층(220)은 상기 트랜지스터들과 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 액정(liquid crystal) 및 상기 액정 상에 배치되는 제2 전극을 포함할 수도 있다.
구동 부재는 상기 제1 기판(100)의 상기 제1 면(S1)과 반대되는 제2 면(S2) 상에 배치될 수 있다. 상기 구동 부재는 상기 표시 패널(200)과 중첩하며, 필링 금속(FM)을 통해 상기 표시 패널(200)과 전기적으로 연결될 수 있다. 여기서, 상기 필링 금속(FM)은 상기 제1 기판(100)을 관통하는 홀의 내부에 배치될 수 있다.
예를 들어, 상기 구동 부재는 상기 표시 패널(200)로 신호 및/또는 전압을 제공할 수 있다. 상기 구동 부재는 상기 데이터 구동부(DDV), 상기 게이트 구동부(GDV) 등을 포함할 수 있다. 도 2 및 도 3에 도시된 바와 같이, 상기 데이터 구동부(DDV)는 복수의 상기 데이터 구동 회로(D-IC)들로 구현될 수 있고, 상기 데이터 구동 회로(D-IC)는 상기 표시 패널(200)과 중첩하며 상기 제2 면(S2) 상에 배치될 수 있다. 또한, 상기 게이트 구동부(GDV)는 상기 표시 패널(200)과 중첩하며 상기 제2 면(S2) 상에 배치될 수 있다.
한편, 상기 구동 부재는 상술한 바에 한정되지 않는다. 예를 들어, 상기 구동 부재는 상기 필링 금속(FM)을 통해 상기 표시 패널(200)과 전기적으로 연결되는 임의의 구성일 수 있다. 상기 표시 장치(1000)는 상기 표시 패널(200) 및 상기 구동 부재가 상기 제1 기판(100)을 사이에 두고 배치되는 백-본딩(back-bonding) 구조를 가질 수 있다.
상기 실링 부재(SEAL)는 상기 제1 기판(100)과 상기 제2 기판(900) 사이에 배치될 수 있다. 예를 들어, 실링 부재(SEAL)의 상면은 상기 제2 기판(900)의 하면과 직접적으로 접촉할 수 있고, 상기 실링 부재(SEAL)의 하면은 제1 기판(100)의 상기 제1 면(S1)과 직접적으로 접촉할 수 있다. 또한, 상기 실링 부재(SEAL)는 상기 표시 패널(200)을 평면 상에서 둘러쌀 수 있다. 상기 실링 부재(SEAL)는 이물질이 침투하는 것을 방지함으로써, 상기 표시 패널(200)을 보호할 수 있다.
상기 제2 기판(900)은 상기 제1 기판(100)과 대향하며, 상기 표시 패널(200) 및 상기 실링 부재(SEAL) 상에 배치될 수 있다. 일 실시예에서, 상기 제2 기판(900)은 컬러 필터 기판일 수 있다. 예를 들어, 상기 제2 기판(900)은 복수의 컬러 필터들을 포함할 수 있다.
상기 윈도우(WIN)는 상기 제2 기판(900) 상에 배치될 수 있다. 상기 윈도우(WIN)는 외부 충격을 흡수함으로써, 상기 표시 패널(200)을 보호할 수 있다.
한편, 상기 표시 장치(1000)는 다양한 기능층들을 더 포함할 수 있다. 예를 들어, 상기 표시 장치(1000)는 외광을 편광시켜 표시 품질을 향상시키는 편광판, 광이 투과되며 점착 물질을 포함하는 투명 접착층, 사용자의 접근 및 터치를 감지하는 감지층, 수분 및 산소의 침투를 방지하여 상기 표시 패널(200)을 보호하는 봉지층 등을 더 포함할 수 있다.
도 4는 도 3의 A 영역을 확대한 일 예를 나타내는 단면도이고, 도 5는 도 3의 A 영역을 확대한 다른 예를 나타내는 단면도이다.
도 4를 참조하면, 상기 제1 기판(100)에는 상기 제1 기판(100)을 관통하는 홀(300)이 형성될 수 있다. 상기 홀(300)의 내부에는 상기 필링 금속(FM)이 배치될 수 있다. 상기 제1 기판(100)의 제1 면(S1) 상에는 에치 스토퍼(EST)가 배치될 수 있고, 상기 에치 스토퍼(EST)는 상기 필링 금속(FM)과 접촉할 수 있다. 상기 소자층(210)은 버퍼층(BFR), 액티브 패턴(ACT), 게이트 절연층(GI), 층간 절연층(ILD), 소스 전극(SE), 드레인 전극(DE), 연결 배선(CL) 및 비아 절연층(VIA)을 포함할 수 있다. 상기 발광층(220)은 제1 전극(221), 화소 정의막(PDL), 유기 발광층(222) 및 제2 전극(223)을 포함할 수 있다.
상기 에치 스토퍼(EST)는 상기 제1 기판(100)의 상기 제1 면(S1) 상에 배치될 수 있다. 상기 에치 스토퍼(EST)는 상기 홀(300)을 형성하기 위한 습식 식각 공정을 수행하는 동안, 상기 소자층(210)이 손상되지 않도록 상기 소자층(210)을 보호할 수 있다. 그에 따라, 상기 에치 스토퍼(EST)는 상기 습식 식각 공정에 사용되는 식각액에 대항할 수 있는 물질을 포함할 수 있다. 또한, 상기 에치 스토퍼(EST)는 상기 홀(300)과 중첩할 수 있다. 일 실시예에서, 도 4에 도시된 바와 같이, 상기 에치 스토퍼(EST)는 금속 물질을 포함하며, 상기 홀(300)과 중첩하도록 패터닝될 수 있다. 다른 실시예에서, 도 5에 도시된 바와 같이, 상기 에치 스토퍼(EST1)는 무기 물질을 포함하며, 상기 홀(300)과 중첩하도록 패터닝될 수 있다. 예를 들어, 상기 무기 물질은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 아연 산화물(ZnOx)등을 포함할 수 있다. 이 경우, 상기 에치 스토퍼(EST1)에는 상기 에치 스토퍼(EST1)를 관통하는 홀이 더 형성될 수 있다.
다시 도 4를 참조하면, 상기 버퍼층(BFR)은 상기 에치 스토퍼(EST)를 덮으며, 상기 제1 기판(100)의 상기 제1 면(S1) 상에 배치될 수 있다. 상기 버퍼층(BFR)은 상기 제1 기판(100)으로부터 금속 원자들이나 불순물들이 상기 액티브 패턴(ACT)으로 확산되지 않도록 할 수 있다. 또한, 상기 버퍼층(BFR)은 상기 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절할 수 있으므로, 상기 액티브 패턴(ACT)이 균일하게 형성될 수 있다.
상기 액티브 패턴(ACT)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 예를 들어, 상기 액티브 패턴(ACT)은 실리콘 반도체, 산화물 반도체 등을 포함할 수 있다. 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 상기 액티브 패턴(ACT)에는 이온이 선택적으로 주입될 수 있다. 그에 따라, 상기 액티브 패턴(ACT)은 상기 이온이 주입된 소스 영역, 상기 이온이 주입된 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 구분될 수 있다.
상기 게이트 절연층(GI)은 상기 액티브 패턴(ACT)을 덮으며, 상기 제1 기판(100)의 상기 제1 면(S1) 상에 배치될 수 있다. 상기 게이트 절연층(GI)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연층(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx) 등을 포함할 수 있다.
상기 게이트 전극(GAT)은 상기 액티브 패턴(ACT)의 상기 채널 영역과 중첩하며 상기 게이트 절연층(GI) 상에 배치될 수 있다. 예를 들어, 상기 게이트 전극(GAT)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 구체적으로, 상기 게이트 전극(GAT)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
상기 층간 절연층(ILD)은 상기 게이트 전극(GAT)을 덮으며, 상기 게이트 절연층(GI) 상에 배치될 수 있다. 상기 층간 절연층(ILD)은 절연 물질을 포함할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연층(ILD) 상에 배치될 수 있다. 상기 소스 전극(SE)은 상기 게이트 절연층(GI) 및 상기 층간 절연층(ILD)에 형성된 제1 콘택홀을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역과 접촉할 수 있다. 상기 드레인 전극(DE)은 상기 게이트 절연층(GI) 및 상기 층간 절연층(ILD)에 형성된 제2 콘택홀을 통해 상기 액티브 패턴(ACT)의 상기 드레인 영역과 접촉할 수 있다.
상기 액티브 패턴(ACT), 상기 게이트 전극(GAT), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상술한 트랜지스터(TFT)를 구성할 수 있다.
상기 연결 배선(CL)은 상기 소스 전극(SE)과 연결되며, 상기 게이트 절연층(GI) 상에 배치될 수 있다. 예를 들어, 상기 연결 배선(CL)과 상기 소스 전극(SE)은 하나의 금속 패턴일 수 있다. 상기 연결 배선(CL)은 상기 버퍼층(BFR), 상기 게이트 절연층(GI) 및 상기 층간 절연층(ILD)에 형성되는 제3 콘택홀을 통해 상기 에치 스토퍼(EST)와 접촉할 수 있다.
상기 비아 절연층(VIA)은 상기 연결 배선(CL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 덮으며, 상기 층간 절연층(ILD) 상에 배치될 수 있다. 상기 비아 절연층(VIA)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 비아 절연층(VIA)은 포토레지스트(photoresist), 폴리아크릴계 수지(polyacryl-based region), 폴리이미드계 수지(polyimide-based resin), 폴리아미드계 수지(polyamide-based resin), 실롯산계 수지(siloxane-based resin), 아크릴계 수지(acryl-based resin), 에폭시계 수지(epoxy-based resin) 등을 포함할 수 있다. 그에 따라, 상기 비아 절연층(VIA)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 구동 부재는 상기 제1 기판(100)의 상기 제2 면(S2) 상에 배치될 수 있다. 상술한 바와 같이, 상기 구동 부재는 상기 필링 금속(FM)을 통해 상기 표시 패널(200)과 전기적으로 연결되는 임의의 구성일 수 있다. 일 실시예에서, 도 4에 도시된 바와 같이, 상기 구동 부재는 상기 데이터 구동 회로(D-IC)일 수 있다. 다른 실시예에서, 상기 구동 부재는 상기 게이트 구동부(GDV)일 수 있다.
상술한 바와 같이, 상기 제1 기판(100)에는 상기 제1 기판(100)을 관통하는 상기 홀(300)이 형성될 수 있고, 상기 홀(300)의 내부에는 상기 필링 금속(FM)이 배치될 수 있다. 상기 필링 금속(FM)은 상기 에치 스토퍼(EST) 및 상기 데이터 구동 회로(D-IC)를 전기적으로 연결시킬 수 있다.
상기 제1 전극(221)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 제1 전극(221)은 상기 비아 절연층(VIA)에 형성된 홀을 통해 상기 드레인 전극(DE)과 접촉할 수 있다. 예를 들어, 상기 제1 전극(221)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
상기 화소 정의막(PDL)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 예를 들어, 상기 화소 정의막(PDL)에는 개구가 형성될 수 있으며, 상기 개구에는 상기 유기 발광층(222)이 배치될 수 있다.
상기 유기 발광층(222)은 상기 제1 전극(221) 상에 배치될 수 있다. 상기 유기 발광층(222)은 적색, 녹색 또는 청색을 갖는 빛을 방출하는 발광 물질들 중 적어도 하나를 포함할 수 있다.
상기 제2 전극(223)은 상기 유기 발광층(222) 상에 배치될 수 있다. 예를 들어, 상기 제2 전극(223)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
도 6은 식각액의 pH에 따라 형성되는 홀의 형상을 설명하기 위한 단면도이다.
도 6을 참조하면, 습식 식각(wet etching) 공정을 통해 상기 제1 기판(100)을 관통하는 홀을 형성할 수 있다. 상기 습식 식각 공정은 피식각체(예를 들어, 상기 제1 기판(100))와 화학적으로 반응하는 식각액(etchant)을 이용하여 상기 피식각체를 패터닝하는 공정을 말한다. 상기 식각액은 액체 또는 기체일 수 있으며, 상기 식각액의 pH는 7보다 작거나(예를 들어, 상기 식각액이 산성 식각액인 경우) 7보다 클 수 있다(예를 들어, 상기 식각액이 염기성 식각액인 경우).
도 6에서는, pH가 7보다 작은 산성 식각액(AEC)을 이용한 제1 습식 식각 공정(1)을 통해 형성된 제1 홀(H1) 및 pH가 7보다 큰 염기성 식각액(BEC)을 이용한 제2 습식 식각 공정(2)을 통해 형성된 제2 홀(H2)을 도시하고 있다.
상기 제1 습식 식각 공정(1)의 경우, 상기 산성 식각액(AEC)은 등방성 특성이 강할 수 있다. 다시 말하면, 상기 산성 식각액(AEC)은 상기 제1 기판(100)을 상기 제1 기판(100)의 깊이 방향(D3) 및 상기 깊이 방향(D3)에 수직하는 폭 방향(D2)으로 식각할 수 있다. 그에 따라, 상기 제1 홀(H1)은 비교적 큰 상면의 제1 폭(W1) 및 비교적 작은 제1 테이퍼 각(θ1)을 가질 수 있다. 예를 들어, 상기 테이퍼 각은 상기 홀의 상면과 상기 홀의 측면이 이루는 각도를 의미할 수 있다.
상기 제2 습식 식각 공정(2)의 경우, 상기 염기성 식각액(BEC)은 상기 등방성 특성이 약할 수 있다. 다시 말하면, 상기 염기성 식각액(BEC)은 상기 제1 기판(100)을 상기 두께 방향(D3)으로 식각할 수 있다. 그에 따라, 상기 제2 홀(H2)은 비교적 작은 상면의 제2 폭(W2) 및 비교적 큰 제2 테이퍼 각(θ2)을 가질 수 있다.
상기 제1 홀(H1)의 경우, 상기 제1 테이퍼 각(θ1)이 작기 때문에, 상기 제1 홀(H1)의 내부에 필링 금속을 용이하게 형성할 수 있다. 반면, 상기 제1 폭(W1)이 크기 때문에, 인접하는 다른 제1 홀과의 거리가 길어야 된다는 단점이 있다.
상기 제2 홀(H2)의 경우, 상기 제2 폭(W2)이 작기 때문에, 인접하는 다른 제2 홀과의 거리가 짧아도 된다는 장점이 있다. 반면, 상기 제2 테이퍼 각(θ2)이 크기 때문에, 상기 제2 홀(H2)의 내부에 상기 필링 금속을 형성하기 어렵다는 단점이 있다.
본 발명의 실시예들에 따른 표시 장치(1000)의 제조 방법에서, 상기 제1 기판(100)에 상기 홀(300)을 형성하기 위해 pH가 서로 다른 제1 식각액 및 제2 식각액이 이용될 수 있다. 다시 말하면, 상기 제조 방법에서, 상기 제1 습식 식각 공정(1)과 상기 제2 습식 식각 공정(2)이 순차적으로 수행될 수 있다. 상기 제1 및 제2 습식 식각 공정들(1, 2)이 수행되는 순서는 필요에 따라 변경될 수 있다. 그에 따라, 상기 홀(300)의 내부에 상기 필링 금속을 용이하게 형성할 수 있으며, 인접하는 다른 홀과의 거리가 짧을 수 있다. 상기 제조 방법에 대하여는 이하에서 자세히 설명하기로 한다.
도 7 내지 도 16은 도 4의 표시 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4 및 7을 참조하면, 상기 제1 기판(100)을 향해 레이저(L)가 조사될 수 있다. 구체적으로, 상기 레이저(L)는 상기 홀(300)이 형성될 영역을 향해 조사될 수 있다. 상기 레이저(L)는 상기 영역에 위치하는 상기 제1 기판(100)의 분자 간 결합력을 선택적으로 약화시킴으로써, 상기 홀(300)이 원활하게 형성되도록 할 수 있다. 그에 따라, 상기 제조 방법에 서, 습식 식각 공정을 수행하는 동안 마스크가 요구되지 않을 수 있다.
도 4 및 8을 참조하면, 상기 제1 기판(100)의 상기 제1 면(S1) 상에 상기 에치 스토퍼(EST)가 형성될 수 있다. 일 실시예에서, 도 8에 도시된 바와 같이, 상기 에치 스토퍼(EST)는 상기 제1 기판(100)과 상기 영역에서 중첩하도록 패터닝될 수 있다.
도 4 및 9를 참조하면, 제1 식각액(BEC1)을 이용한 제1 습식 식각 공정이 수행될 수 있다. 일 실시예에서, 상기 제1 식각액(BEC1)의 pH는 7보다 클 수 있다. 다시 말하면, 상기 제1 식각액(BEC1)은 상기 염기성 식각액일 수 있다. 예를 들어, 상기 제1 식각액(BEC1)은 수산화 칼륨(potassium hydroxide, KOH)을 포함할 수 있다. 상기 제1 식각액(BEC1)이 상기 제1 기판(100)과 반응함으로써, 상기 제1 기판(100)의 내부를 노출시키는 제1 홀(310')이 형성될 수 있다. 상기 제1 홀(310')이 형성된 후, 세정액을 이용하여 상기 제1 기판(100)이 세정될 수 있다. 그에 따라, 상기 제1 기판(100)에 잔존하는 상기 제1 식각액(BEC1)이 제거될 수 있다.
도 4 및 10을 참조하면, 제2 식각액(AEC2)을 이용한 제2 습식 식각 공정이 수행될 수 있다. 일 실시예에서, 상기 제2 식각액(AEC2)의 pH는 7보다 작을 수 있다. 다시 말하면, 상기 제2 식각액(AEC2)은 상기 산성 식각액일 수 있다. 예를 들어, 상기 제2 식각액(AEC2)은 플루오린화 수소산(hydrofluoric acid, HF)을 포함할 수 있다. 상기 제2 식각액(AEC2)이 상기 제1 기판(100)과 반응함으로써, 제1 홀(310'')의 테이퍼 각이 작아질 수 있다. 또한, 상기 제1 홀(310'')과 연결되는 제2 홀(320')이 형성될 수 있다. 상기 제2 홀(320')이 형성된 후, 세정액을 이용하여 상기 제1 기판(100)이 세정될 수 있다. 그에 따라, 상기 제1 기판(100)에 잔존하는 상기 제2 식각액(AEC2)이 제거될 수 있다.
도 4 및 11을 참조하면, 제3 식각액(BEC3)을 이용하여 제3 습식 식각 공정을 수행할 수 있다. 일 실시예에서, 상기 제3 식각액(BEC3)의 pH는 7보다 클 수 있다. 예를 들어, 상기 제3 식각액(BEC3)은 상기 제1 식각액(BEC1)과 동일할 수 있다. 상기 제3 식각액(BEC3)이 상기 제1 기판(100)과 반응함으로써, 제1 홀(310), 제2 홀(320) 및 제3 홀(330)이 형성될 수 있다.
일 실시예에서, 상기 제1 내지 제3 홀들(310, 320, 330)을 통해 상기 제1 기판(100)이 관통될 수 있다. 다시 말하면, 상기 제1 홀(310)의 상면은 상기 제1 기판(100)의 상기 제2 면(S2)과 일치하고, 상기 제1 홀(310)의 하면은 상기 제2 홀(320)의 상면과 일치하며, 상기 제2 홀(320)의 하면은 상기 제3 홀(330)의 상면과 일치하고, 상기 제3 홀(330)의 하면은 상기 제1 기판(100)의 상기 제1 면(S1)과 일치할 수 있다. 이 경우, 상기 에치 스토퍼(EST)의 상기 제1 기판(100)과 접촉하는 면(예를 들어, 상기 제1 면(S1)과 접촉하는 면)은 상기 제3 홀(330)에 의해 노출될 수 있다.
일 실시예에서, 상기 제1 홀(310)의 상기 상면과 상기 제1 홀(310)의 측면이 이루는 제1 테이퍼 각(θ1) 및 상기 제2 홀(320)의 상기 상면과 상기 제2 홀(320)의 측면이 이루는 제2 테이퍼 각(θ2)은 서로 다를 수 있고, 상기 제2 테이퍼 각(θ2) 및 상기 제3 홀(330)의 상기 상면과 상기 제3 홀(330)의 측면이 이루는 제3 테이퍼 각(θ3)은 서로 다를 수 있다. 다시 말하면, 상기 제1 홀(310)의 상기 측면, 상기 제2 홀(320)의 상기 측면 및 상기 제3 홀(330)의 상기 측면은 서로 다른 기울기를 가질 수 있다.
도 4 및 12를 참조하면, 상기 제1 기판(100)의 상기 제1 면(S1) 상에 상기 버퍼층(BFR) 및 상기 액티브 패턴(ACT)이 형성될 수 있다.
도 4 및 13을 참조하면, 상기 버퍼층(BFR) 상에 상기 게이트 절연층(GI)이 형성되고, 상기 게이트 절연층(GI) 상에 상기 게이트 전극(GAT)이 형성되며, 상기 게이트 전극(GAT)을 덮으며 상기 층간 절연층(ILD)이 형성될 수 있다.
도 4 및 14를 참조하면, 상기 버퍼층(BFR), 상기 게이트 절연층(GI) 및 상기 층간 절연층(ILD)에 상기 제1 내지 제3 콘택홀들이 형성된 후, 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 연결 배선(CL)이 형성될 수 있다. 그에 따라, 상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역과 접촉하고, 상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역과 접촉하며, 상기 연결 배선(CL)은 상기 에치 스토퍼(EST)와 접촉할 수 있다.
도 4 및 15를 참조하면, 상기 연결 배선(CL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 덮는 상기 비아 절연층(VIA)이 형성될 수 있다. 다시 말하면, 상기 소자층(210)이 형성될 수 있다.
도 4 및 16을 참조하면, 상기 홀(300)의 내부에 상기 필링 금속(FM)을 형성할 수 있다. 예를 들어, 상기 필링 금속(FM)은 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링(sputtering), 진공 증착 등의 방법으로 형성될 수 있다. 상기 필링 금속(FM)은 상기 홀(300)의 내부를 채울 수 있고, 상기 에치 스토퍼(EST)와 접촉할 수 있다.
한편, 도 4에는 제1 내지 제3 홀들(310, 320, 330)을 포함하는 상기 홀(300)이 도시되어 있지만, 본 발명은 이에 한정되지 아니한다. 예를 들어, 상기 홀(300)은 상기 제3 홀(330)을 포함하지 않을 수 있다.
구체적으로, 상기 홀(300)은 상기 제1 홀(310) 및 상기 제2 홀(320)만을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 홀들(310, 320)을 통해 상기 제1 기판(100)이 관통될 수 있다. 다시 말하면, 상기 제1 홀(310)의 상면은 상기 제1 기판(100)의 상기 제2 면(S2)과 일치하고, 상기 제1 홀(310)의 하면은 상기 제2 홀(320)의 상면과 일치하며, 상기 제2 홀(320)의 하면은 상기 제1 기판(100)의 상기 제1 면(S1)과 일치할 수 있다. 이 경우, 상기 에치 스토퍼(EST)의 상기 제1 기판(100)과 접촉하는 면은 상기 제2 홀(320)에 의해 노출될 수 있다. 또한, 상기 제1 및 제2 홀들(310, 320)을 형성하기 위해, 상기 제1 식각액(BEC1)을 이용한 제1 습식 식각 공정 및 상기 제2 식각액(AEC2)을 이용한 제2 습식 식각 공정만이 수행될 수 있다.
즉, 상기 제3 홀(330)을 형성하기 위한 상기 제3 습식 식각 공정은 공정의 컨디션에 따라 생략될 수 있다. 예를 들어, 상기 에치 스토퍼에 포함되는 물질에 따라 상기 제3 습식 식각 공정은 생략될 수 있다. 구체적으로, 상기 에치 스토퍼가 상기 산성 식각액에 대항할 수 있는 물질(예를 들어, 유기 물질)을 포함하는 경우, 상기 제3 식각액(BEC3)을 이용한 상기 제3 습식 식각 공정은 생략될 수 있다.
또한, 상기 제조 방법을 수행하는 순서는 상술한 바에 한정되지 않는다. 예를 들어, 도 11 내지 15를 참조하면, 상기 홀(300)이 형성된 후, 상기 소자층(210)이 형성될 수 있다. 그러나, 상기 순서는 이에 한정되지 아니한다. 예를 들어, 상기 소자층(210)이 형성된 후, 상기 홀(300)이 형성될 수 있다. 도 6 내지 16을 참조하여 설명한 순서는 상기 제조 방법을 수행할 수 있는 다양한 순서들 중 하나의 예시에 불과할 수 있으며, 통상의 기술자라면 상기 순서들을 적절하게 변경할 수 있을 것이다.
도 17은 도 3의 A 영역을 확대한 또 다른 예를 나타내는 단면도이다.
도 3 및 17을 참조하면, 상기 제1 기판(100)에는 상기 제1 기판(100)을 관통하는 홀(400)이 형성될 수 있다. 상기 홀(400)의 내부에는 상기 필링 금속(FM)이 배치될 수 있다. 상기 제1 기판(100)의 상기 제1 면(S1) 상에는 에치 스토퍼(EST2)가 배치될 수 있다. 상기 소자층(210)은 상기 버퍼층(BFR), 상기 액티브 패턴(ACT), 상기 게이트 절연층(GI), 상기 층간 절연층(ILD), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 연결 배선(CL) 및 상기 비아 절연층(VIA)을 포함할 수 있다. 상기 발광층(220)은 상기 제1 전극(221), 상기 화소 정의막(PDL), 상기 유기 발광층(222) 및 상기 제2 전극(223)을 포함할 수 있다. 다만, 상기 홀(400) 및 상기 에치 스토퍼(EST2)를 제외한 나머지 구성들은 도 4를 참조하여 설명한 구성들과 실질적으로 동일하므로, 이하에서는 상기 홀(400) 및 상기 에치 스토퍼(EST2)에 대하여 설명하기로 한다.
상기 에치 스토퍼(EST2)는 상기 제1 기판(100)의 상기 제1 면(S1) 상에 배치될 수 있다. 상기 에치 스토퍼(EST2)는 상기 홀(400)을 형성하기 위한 습식 식각 공정을 수행하는 동안, 상기 소자층(210)이 손상되지 않도록 상기 소자층(210)을 보호할 수 있다. 그에 따라, 상기 에치 스토퍼(EST2)는 상기 습식 식각 공정에 사용되는 식각액에 대항할 수 있는 물질을 포함할 수 있다. 또한, 상기 에치 스토퍼(EST2)는 상기 홀(400)과 중첩할 수 있다. 일 실시예에서, 도 17에 도시된 바와 같이, 상기 에치 스토퍼(EST2)는 유기 물질을 포함하며, 상기 제1 기판(100) 상에 전체적으로 배치될 수 있다. 예를 들어, 상기 유기 물질은 포토레지스트(photoresist), 폴리아크릴계 수지(polyacryl-based region), 폴리이미드계 수지(polyimide-based resin), 폴리아미드계 수지(polyamide-based resin), 실롯산계 수지(siloxane-based resin), 아크릴계 수지(acryl-based resin), 에폭시계 수지(epoxy-based resin) 등을 포함할 수 있다. 이 경우, 상기 에치 스토퍼(EST2)를 관통하는 홀이 더 형성될 수 있다.
도 18 내지 도 27은 도 17의 표시 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 17 및 18을 참조하면, 상기 제1 기판(100)을 향해 레이저(L)가 조사될 수 있다. 구체적으로, 상기 레이저(L)는 상기 홀(400)이 형성될 영역을 향해 조사될 수 있다. 상기 레이저(L)는 상기 영역에 위치하는 상기 제1 기판(100)의 분자 간 결합력을 선택적으로 약화시킴으로써, 상기 홀(400)이 원활하게 형성되도록 할 수 있다. 그에 따라, 상기 제조 방법에 따르면, 습식 식각 공정을 수행하는 동안 마스크가 요구되지 않을 수 있다.
도 17 및 19를 참조하면, 상기 제1 기판(100)의 상기 제1 면(S1) 상에 상기 에치 스토퍼(EST2)가 형성될 수 있다. 일 실시예에서, 도 19에 도시된 바와 같이, 상기 에치 스토퍼(EST2)는 상기 제1 기판(100)과 전체적으로 중첩하도록 증착될 수 있다.
도 17 및 20을 참조하면, 제1 식각액(AEC1)을 이용한 제1 습식 식각 공정이 수행될 수 있다. 일 실시예에서, 상기 제1 식각액(AEC1)의 pH는 7보다 작을 수 있다. 다시 말하면, 상기 제1 식각액(AEC1)은 상기 산성 식각액일 수 있다. 상기 제1 식각액(AEC1)이 상기 제1 기판(100)과 반응함으로써, 상기 제1 기판(100)의 내부를 노출시키는 제1 홀(410')이 형성될 수 있다. 상기 제1 홀(410')이 형성된 후, 세정액을 이용하여 상기 제1 기판(100)이 세정될 수 있다. 그에 따라, 상기 제1 기판(100)에 잔존하는 상기 제1 식각액(AEC1)이 제거될 수 있다.
도 17 및 21을 참조하면, 제2 식각액(BEC2)을 이용한 제2 습식 식각 공정이 수행될 수 있다. 일 실시예에서, 상기 제2 식각액(BEC2)의 pH는 7보다 클 수 있다. 다시 말하면, 상기 제2 식각액(BEC2)은 상기 염기성 식각액일 수 있다. 상기 제2 식각액(BEC2)이 상기 제1 기판(100)과 반응함으로써, 상기 제1 홀(410'')과 연결되는 제2 홀(420')이 형성될 수 있다. 상기 제2 홀(420')이 형성된 후, 세정액을 이용하여 상기 제1 기판(100)이 세정될 수 있다. 그에 따라, 상기 제1 기판(100)에 잔존하는 상기 제2 식각액(BEC2)이 제거될 수 있다.
도 17 및 22을 참조하면, 제3 식각액(AEC3)을 이용한 제3 습식 식각 공정이 수행될 수 있다. 일 실시예에서, 상기 제3 식각액(AEC3)의 pH는 7보다 작을 수 있다. 예를 들어, 상기 제3 식각액(AEC3)은 상기 제1 식각액(AEC1)과 동일할 수 있다. 상기 제3 식각액(AEC3)이 상기 제1 기판(100)과 반응함으로써, 제1 홀(410), 제2 홀(420) 및 제3 홀(430)이 형성될 수 있다.
일 실시예에서, 상기 제1 내지 제3 홀들(410, 420, 430)을 통해 상기 제1 기판(100)이 관통될 수 있다. 다시 말하면, 상기 제1 홀(410)의 상면은 상기 제1 기판(100)의 상기 제2 면(S2)과 일치하고, 상기 제1 홀(410)의 하면은 상기 제2 홀(420)의 상면과 일치하며, 상기 제2 홀(420)의 하면은 상기 제3 홀(430)의 상면과 일치하고, 상기 제3 홀(430)의 하면은 상기 제1 기판(100)의 상기 제1 면(S1)과 일치할 수 있다. 이 경우, 상기 에치 스토퍼(EST2)의 상기 제1 기판(100)과 접촉하는 면은 상기 제3 홀(430)에 의해 노출될 수 있다.
일 실시예에서, 상기 제1 홀(410)의 상기 상면과 상기 제1 홀(410)의 측면이 이루는 제1 테이퍼 각(θ1) 및 상기 제2 홀(420)의 상기 상면과 상기 제2 홀(420)의 측면이 이루는 제2 테이퍼 각(θ2)은 서로 다를 수 있고, 상기 제2 테이퍼 각(θ2) 및 상기 제3 홀(430)의 상기 상면과 상기 제3 홀(430)의 측면이 이루는 제3 테이퍼 각(θ3)은 서로 다를 수 있다. 다시 말하면, 상기 제1 홀(410)의 상기 측면, 상기 제2 홀(420)의 상기 측면 및 상기 제3 홀(430)의 상기 측면은 서로 다른 기울기를 가질 수 있다.
도 17 및 23을 참조하면, 상기 제1 기판(100)의 상기 제1 면(S1) 상에 상기 버퍼층(BFR) 및 상기 액티브 패턴(ACT)이 형성될 수 있다.
도 17 및 24를 참조하면, 상기 버퍼층(BFR) 상에 상기 게이트 절연층(GI)이 형성되고, 상기 게이트 절연층(GI) 상에 상기 게이트 전극(GAT)이 형성되며, 상기 게이트 전극(GAT)을 덮으며 상기 층간 절연층(ILD)이 형성될 수 있다.
도 17 및 25를 참조하면, 상기 버퍼층(BFR), 상기 게이트 절연층(GI) 및 상기 층간 절연층(ILD)에 상기 제1 내지 제3 콘택홀들이 형성된 후, 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 연결 배선(CL)이 형성될 수 있다. 그에 따라, 상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역과 접촉하고, 상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역과 접촉하며, 상기 연결 배선(CL)은 상기 제1 기판(100)의 상기 제1 면(S1)과 접촉할 수 있다.
도 17 및 26을 참조하면, 상기 연결 배선(CL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 덮는 상기 비아 절연층(VIA)이 형성될 수 있다. 다시 말하면, 상기 소자층(210)이 형성될 수 있다.
도 17 및 27을 참조하면, 상기 홀(400)의 내부에 상기 필링 금속(FM)을 형성할 수 있다. 예를 들어, 상기 필링 금속(FM)은 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링(sputtering), 진공 증착 등의 방법으로 형성될 수 있다. 상기 필링 금속(FM)은 상기 홀(400)의 내부를 채울 수 있고, 상기 연결 배선(CL)과 접촉할 수 있다.
한편, 도 17에는 제1 내지 제3 홀들(410, 420, 430)을 포함하는 상기 홀(400)이 도시되어 있지만, 본 발명은 이에 한정되지 아니한다. 예를 들어, 상기 홀(400)은 상기 제3 홀(430)을 포함하지 않을 수 있다.
구체적으로, 상기 홀(400)은 상기 제1 홀(410) 및 상기 제2 홀(420)만을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 홀들(410, 420)을 통해 상기 제1 기판(100)이 관통될 수 있다. 다시 말하면, 상기 제1 홀(410)의 상면은 상기 제1 기판(100)의 상기 제2 면(S2)과 일치하고, 상기 제1 홀(410)의 하면은 상기 제2 홀(420)의 상면과 일치하며, 상기 제2 홀(420)의 하면은 상기 제1 기판(100)의 상기 제1 면(S1)과 일치할 수 있다. 또한, 상기 제1 및 제2 홀들(410, 420)을 형성하기 위해, 상기 제1 식각액(AEC1)을 이용한 제1 습식 식각 공정 및 상기 제2 식각액(BEC2)을 이용한 제2 습식 식각 공정만이 수행될 수 있다.
즉, 상기 제3 홀(430)을 형성하기 위한 상기 제3 습식 식각 공정은 공정의 컨디션에 따라 생략될 수 있다. 예를 들어, 상기 에치 스토퍼에 포함되는 물질에 따라 상기 제3 습식 식각 공정은 생략될 수 있다. 구체적으로, 상기 에치 스토퍼가 상기 염기성 식각액에 대항할 수 있는 물질(예를 들어, 금속 물질 또는 무기 물질)을 포함하는 경우, 상기 제3 식각액(AEC3)을 이용한 상기 제3 습식 식각 공정은 생략될 수 있다.
또한, 상기 제조 방법을 수행하는 순서는 상술한 바에 한정되지 않는다. 예를 들어, 도 22 내지 26을 참조하면, 상기 홀(400)이 형성된 후, 상기 소자층(210)이 형성될 수 있다. 그러나, 상기 순서는 이에 한정되지 아니한다. 예를 들어, 상기 소자층(210)이 형성된 후, 상기 홀(400)이 형성될 수 있다. 도 18 내지 도 27을 참조하여 설명한 순서는 상기 제조 방법을 수행할 수 있는 다양한 순서들 중 하나의 예시에 불과할 수 있으며, 통상의 기술자라면 상기 순서들을 적절하게 변경할 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치(1000)의 제조 방법에서, 제1 식각액을 이용한 제1 습식 식각 공정을 통해 기판에 제1 홀이 형성되고, 제1 식각액과 다른 pH를 갖는 제2 식각액을 이용한 제2 습식 식각 공정을 통해 제1 홀과 연결되는 제2 홀이 형성될 수 있다. 상기 제1 홀과 상기 제2 홀을 포함하는 홀에 의해 상기 기판이 관통될 수 있다. 식각액의 pH에 따라 홀이 상이하게 형성되므로, pH가 서로 다른 식각액들을 이용하여 원하는 형상의 상기 홀을 형성할 수 있다. 예를 들어, 원하는 테이퍼 각 및 원하는 폭을 갖는 상기 홀을 형성할 수 있다. 그에 따라, 필링 금속은 상기 홀의 내부에 용이하게 형성될 수 있으며, 홀들 사이의 간격이 감소될 수 있다. 따라서, 상기 표시 장치(1000)는 상기 기판의 제1 면에 배치되는 표시 패널 및 상기 기판의 제2 면에 배치되는 금속 부재를 포함할 수 있으므로, 상기 표시 장치(1000)의 베젤이 감소될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000 : 표시 장치 100 : 제1 기판
200 : 표시 패널 FM : 필링 금속
EST, EST1, EST2 : 에치 스토퍼 300, 400 : 홀
310, 410 : 제1 홀 320, 420 : 제2 홀
330, 430 : 제3 홀 AEC : 산성 식각액
BEC : 염기성 식각액 BEC1, AEC1 : 제1 식각액
AEC2, BEC2 : 제2 식각액 BEC3, AEC3 : 제3 식각액
θ1, θ2, θ3 : 제1 내지 제3 테이퍼 각

Claims (19)

  1. 제1 식각액을 이용한 제1 습식 식각 공정을 통해 기판의 내부를 노출시키는 제1 홀을 형성하는 단계; 및
    상기 제1 식각액과 다른 pH를 갖는 제2 식각액을 이용한 제2 습식 식각 공정을 통해 상기 제1 홀과 연결되는 제2 홀을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 제1 식각액의 pH는 7보다 크고, 상기 제2 식각액의 pH는 7보다 작은 것을 특징으로 하는 표시 장치의 제조 방법.
  3. 제2 항에 있어서, 상기 제1 홀 및 상기 제2 홀을 통해 상기 기판이 관통되는 것을 특징으로 하는 표시 장치의 제조 방법.
  4. 제3 항에 있어서, 상기 기판 상에 에치 스토퍼를 형성하는 단계를 더 포함하고,
    상기 에치 스토퍼의 상기 기판과 접촉하는 면은 상기 제2 홀에 의해 노출되는 것을 특징으로 하는 표시 장치의 제조 방법.
  5. 제4 항에 있어서, 상기 에치 스토퍼는 유기 물질을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  6. 제2 항에 있어서, 상기 제1 홀 및 상기 제2 홀의 내부들에 필링 금속을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  7. 제2 항에 있어서, 상기 기판의 내부를 노출시키는 상기 제1 홀을 형성하는 단계 이전에,
    상기 기판을 향해 레이저를 조사하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  8. 제2 항에 있어서, 상기 제1 식각액은 수산화 칼륨(potassium hydroxide)을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  9. 제2 항에 있어서, 상기 제2 식각액은 플루오린화 수소산(hydrofluoric acid)을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  10. 제2 항에 있어서,
    7보다 큰 pH를 갖는 제3 식각액을 이용한 제3 습식 식각 공정을 통해 상기 제2 홀과 연결되는 제3 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  11. 제10 항에 있어서, 상기 제3 식각액은 상기 제1 식각액과 동일한 것을 특징으로 하는 표시 장치의 제조 방법.
  12. 제10 항에 있어서, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀을 통해 상기 기판이 관통되는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서, 상기 기판 상에 에치 스토퍼를 형성하는 단계를 더 포함하고,
    상기 에치 스토퍼의 상기 기판과 접촉하는 면은 상기 제3 홀에 의해 노출되는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서, 상기 에치 스토퍼는 금속 물질을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제13 항에 있어서, 상기 에치 스토퍼는 무기 물질을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제1 항에 있어서, 상기 제1 식각액의 pH는 7보다 작고, 상기 제2 식각액의 pH는 7보다 큰 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    7보다 작은 pH를 갖는 제3 식각액을 이용한 제3 습식 식각 공정을 통해 상기 제2 홀과 연결되는 제3 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 기판;
    상기 기판의 제1 면 상에 배치되는 표시 패널; 및
    상기 기판을 관통하는 홀의 내부를 채우고, 상기 표시 패널과 전기적으로 연결되며, 상기 기판의 상기 제1 면과 반대되는 제2 면 상에 배치되는 필링 금속을 포함하며,
    상기 홀은 제1 홀 및 상기 제1 홀과 연결되는 제2 홀을 포함하고,
    상기 제1 홀의 상면과 상기 제1 홀의 측면이 이루는 제1 테이퍼 각(taper angle) 및 상기 제2 홀의 상면과 상기 제2 홀의 측면이 이루는 제2 테이퍼 각은 서로 다른 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서, 상기 기판의 상기 제1 면 상에 배치되고, 상기 홀과 중첩하는 에치 스토퍼를 더 포함하는 것을 특징으로 하는 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0647091A1 (en) * 1993-10-05 1995-04-05 AT&T Corp. Passive alignment of components with micromachined tool
US6524925B1 (en) * 1999-06-11 2003-02-25 United Microelectronics Corp. Method of forming a thin-film resistor in a semiconductor wafer
JP2001021587A (ja) * 1999-07-08 2001-01-26 Nec Corp 検査プローブとその製造方法
US6838009B2 (en) * 2001-10-30 2005-01-04 International Business Machines Corporation Rework method for finishing metallurgy on chip carriers
KR20060011662A (ko) * 2004-07-30 2006-02-03 삼성에스디아이 주식회사 전자 방출 소자 및 그 제조방법
JP4371092B2 (ja) * 2004-12-14 2009-11-25 セイコーエプソン株式会社 静電アクチュエータ、液滴吐出ヘッド及びその製造方法、液滴吐出装置並びにデバイス
TWI272671B (en) * 2005-10-03 2007-02-01 Touch Micro System Tech Method of forming a cavity by two-step etching and method of reducing dimension of an MEMS device
US20080119056A1 (en) * 2006-11-16 2008-05-22 International Business Machines Corporation Method for improved copper layer etching of wafers with c4 connection structures
JP4883203B2 (ja) * 2009-07-01 2012-02-22 株式会社テラミクロス 半導体装置の製造方法
KR101582946B1 (ko) * 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5994954B1 (ja) * 2015-09-25 2016-09-21 旭硝子株式会社 貫通孔を有するガラス基板の製造方法、貫通電極を備えるガラス基板の製造方法、およびインターポーザの製造方法
JP6836191B2 (ja) * 2017-09-11 2021-02-24 豊田合成株式会社 発光素子の製造方法
US10790244B2 (en) * 2017-09-29 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

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