CN112701055B - 一种埋置元件的封装方法及封装结构 - Google Patents

一种埋置元件的封装方法及封装结构 Download PDF

Info

Publication number
CN112701055B
CN112701055B CN202011536527.8A CN202011536527A CN112701055B CN 112701055 B CN112701055 B CN 112701055B CN 202011536527 A CN202011536527 A CN 202011536527A CN 112701055 B CN112701055 B CN 112701055B
Authority
CN
China
Prior art keywords
conductive
front surface
lead frame
semiconductor element
daf
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011536527.8A
Other languages
English (en)
Other versions
CN112701055A (zh
Inventor
王琇如
唐和明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Great Team Backend Foundry Dongguan Co Ltd
Original Assignee
Great Team Backend Foundry Dongguan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Great Team Backend Foundry Dongguan Co Ltd filed Critical Great Team Backend Foundry Dongguan Co Ltd
Priority to CN202011536527.8A priority Critical patent/CN112701055B/zh
Publication of CN112701055A publication Critical patent/CN112701055A/zh
Application granted granted Critical
Publication of CN112701055B publication Critical patent/CN112701055B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开一种埋置元件的封装方法及封装结构，该埋置元件的封装方法，包括：将半导体元件结合于引线框架；压合DAF材料，形成DAF层；加工第一导通孔；设置第一导电结构；将引线框架刻为图案化导电层，形成第一导电部；位于半导体元件相对两侧的第一导电结构与同一第一导电部电连接，形成电磁干扰屏蔽结构；该埋置元件的封装结构包括：引线框架，其为图案化导电层，其包括第一导电部；半导体元件，其结合于第一导电部；DAF层，其覆盖引线框架的正面及半导体元件；半导体元件的正面电极接点露出；第一导电结构，其与第一导电部结合形成电磁干扰屏蔽结构。该埋置元件的封装方法及封装结构，在缩小产品尺寸的同时具备电磁干扰防护功能，散热性能良好。

Description

一种埋置元件的封装方法及封装结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种埋置元件的封装方法及封装结构。
背景技术
近年来随着便携式电子产品的蓬勃发展，各类相关产品逐渐朝向高密度、高性能以及轻、薄、小的趋势发展。
在许多集成电路产品中，一般先采用封装材料封装半导体元器件，再将半导体元器件封装件以及其他电子元件安上基板（如电路板）；如此，在电子系统中，封装材料以及基板占用了封装空间，且半导体元器件封装件占据基板的表面区域，不利于实现产品的小型化；并且，整个封装结构的结构复杂，制造过程复杂。
发明内容
本发明实施例的一个目的在于：提供一种埋置元件的封装方法，其将半导体元件嵌入基板内，在缩小产品尺寸的同时，具备电磁干扰防护功能，更加可靠；且封装方法简单，封装结构散热性能佳。
本发明实施例的另一个目的在于：提供一种埋置元件的封装结构，其将半导体元件嵌入基板内，在缩小产品尺寸的同时，具备电磁干扰防护功能，更加可靠；且整个封装结构更加简单，散热性能佳。
一种埋置元件的封装方法，包括：
提供引线框架和半导体元件，采用结合材料将半导体元件的背面与引线框架的正面结合，形成一级结构；
提供DAF材料，将所述DAF材料覆盖并压合于所述一级结构的正面，在所述一级结构的正面形成DAF层，所述半导体元件的正面的电极接点由所述DAF层露出；
在所述半导体元件相对的两侧加工贯通所述DAF层的第一导通孔；
在所述第一导通孔内设置与所述引线框架电连接的第一导电结构；
将引线框架刻成图案化导电层，所述引线框架包括与所述第一导电结构结合以形成电磁干扰屏蔽结构的第一导电部。
作为优选，还包括：在半导体元件的正面的电极接点、以及在所述第一导电结构上露出所述DAF层的部分植焊球。
作为优选，还包括：在所述DAF层加工贯通的第二导通孔；
在所述第二导通孔内设置与所述引线框架电连接的第二导电结构；
将所述引线框架刻出图案时，形成与所述第二导电结构电连接的第二导电部；
提供电子元件，采用导电结合材料将所述电子元件与第二导电部的背面结合。
作为优选，通过镭射钻孔的加工工艺，在所述DAF层加工所述第一导通孔和所述第二导通孔；
通过印刷工艺、或通过电镀工艺将导电材料填充于所述第一导通孔和所述第二导通孔内，以形成所述第一导电结构和所述第二导电结构；
通过光刻工艺、或通过蚀刻工艺在所述引线框架刻出图案。
一种埋置元件的封装结构，包括：
引线框架，其为图案化导电层，其包括第一导电部；
半导体元件，其背面通过第一结合层结合于所述第一导电部的正面，其正面设有电极接点；
DAF层，其覆盖所述引线框架的正面，以及所述半导体元件；所述半导体元件的正面所述电极接点由所述DAF层露出；所述DAF层设有第一导通孔，所述半导体元件水平方向上的相对的两侧均设有所述第一导通孔；
第一导电结构，其设于所述第一导通孔，并与所述第一导电部连接；所述第一导电部与所述第一导电结构结合形成电磁干扰屏蔽结构。
作为优选，还包括电子元件和第二导电结构；所述引线框架包括第二导电部；所述电子元件的正面通过导电的第二结合层与所述第二导电部的背面结合；
所述DAF层设有第二导通孔，所述第二导电结构设于所述第二导通孔，所述电子元件的正面的电极接点、所述第二结合层、所述第二导电部、所述第二导电结构依次电连接。
作为优选，包括若干焊球，所述半导体元件的正面的电极接点与所述焊球结合，所述第一导电结构露出所述DAF层的部位与所述焊球结合，所述第二导电结构露出所述DAF层的部位与所述焊球结合。
作为优选，包括一个、两个或多个所述半导体元件；至少一个所述半导体元件为有源晶片；
所述有源晶片的所述电极接点包括设于背面的漏极接点，设于正面的源极接点和栅极接点；所述漏极接点通过所述第一导电部、所述第一导电结构引至所述封装结构的正面；所述源极接点和所述栅极接点由所述DAF层露出。
作为优选，包括多个所述电子元件，所述电子元件为晶片或被动元件。
作为优选，所述第一导电结构填充于所述第一导通孔内，所述第二导电结构填充于所述第二导通孔内，所述第一导电结构和所述第二导电结构均为铜结构。
为达上述目的，本发明采用以下技术方案：
本发明的有益效果为：该埋置元件的封装方法及埋置元件的封装结构，将引线框架与DAF材料结合作为基板，半导体元件嵌入基板内，在缩小产品尺寸的同时具备电磁干扰（EMI）防护功能，更加可靠；并且，简化了封装方法，整个封装结构更加简单；同时，引线框架还可用于散热，封装结构的散热性能更佳。
附图说明
下面根据附图和实施例对本发明作进一步详细说明。
图1为本发明实施例所述埋置元件的封装方法示意图之一;
图2为本发明实施例所述埋置元件的封装方法示意图之二;
图3为本发明实施例所述埋置元件的封装方法示意图之三;
图4为本发明实施例所述埋置元件的封装方法示意图之四;
图5为本发明实施例所述埋置元件的封装方法示意图之五;
图6为本发明实施例所述埋置元件的封装方法示意图之六;
图7为本发明实施例所述埋置元件的封装方法示意图之七;
图8为本发明实施例所述埋置元件的封装方法示意图之八;
图9为本发明实施例所述埋置元件的封装方法示意图之九;
图10为本发明实施例所述埋置元件的封装方法示意图之十;
图11为本发明实施例所述埋置元件的封装方法示意图之十一、以及本发明实施例所述埋置元件的封装结构示意图;
图12为本发明实施例所述埋置元件的封装结构的局部结构示意图;
图中：10、引线框架；11、第一导电部；12、第二导电部；20、半导体元件；21、电极接点；211、源极接点；212、栅极接点；31、DAF材料；32、DAF层；321、第一导通孔；322、第二导通孔；41、第一导电结构；42、第二导电结构；50、焊球；60、电子元件；61、晶片；62、被动元件；70、结合材料；71、第一结合层；72、第二结合层；90、屏蔽结构。
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，除非另有明确的规定和限定，术语“相连”、“固定”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
需要说明的是，在图1-8中，图中结构的正面为朝上的一面，背面为朝下的一面；在图9-12中，图中结构的正面为朝下的一面，背面为朝上的一面。
本发明提出一种埋置元件的封装方法，该封装方法将引线框架10和DAF材料31压合作为基板，半导体元件20嵌入基板内，有利于缩小产品体积，实现产品的小型化，节约基板上的空间；并且，在缩小产品尺寸的同时具备电磁干扰（EMI，ElectromagneticInterference）防护功能，更加可靠；另外，引线框架10既用于元件电极外引，又可当做散热板向外散热，在高效利用空间的同时具备良好的散热性能；再者，该封装方法简单。
如图1-12所示，在本发明的所述埋置元件的封装方法的一实施例中，该埋置元件的封装方法包括：
准备步骤：提供引线框架10、半导体元件20、DAF材料31；DAF材料31为Die AttachFilm，其为绝缘的黏合膜；
上板内元件步骤：在引线框架10的正面提供结合材料70，通过焊接或粘合的工艺，将半导体元件20的背面通过结合材料70与引线框架10的正面结合，形成一级结构；其中，可根据实际需求，在引线框架10上结合一个、两个或多个半导体元件20；
压合步骤（DAF lamination）：将一级结构的正面朝上，也即将一级结构设有半导体元件20的一面朝上，将DAF材料31覆盖至一级结构的正面，给DAF材料31施加压力，以使DAF材料31与引线框架10的正面、半导体元件20的正面以及半导体元件20的侧面压紧结合，以在一级结构上形成与引线框架10、半导体元件20结合的DAF层32；在压合DAF材料31时，使半导体元件20的正面的电极接点21由DAF层32露出；
钻孔步骤：在DAF层32上加工第一导通孔321，选择在半导体元件20水平方向上相对的两侧加工贯通DAF层32的第一导通孔321；引线框架10的正面由第一导通孔321暴露至外部；在所述DAF层32加工贯通DAF层32的第二导通孔322；
导通步骤：在第一导通孔321内设置第一导电结构41，将第一导电结构41的一端与引线框架10电连接，另一端暴露至外部；在所述第二导通孔322内设置第二导电结构42，将第二导电结构42的一端与引线框架10电连接，另一端暴露至外部；
植球步骤：在第一导电结构41露出的部分植焊球50，在半导体元件20的正面的电极接点21露出的部分植焊球50；
刻图案步骤：通过光刻或蚀刻的工艺，在引线框架10上刻出图案，以使引线框架10形成图案化导电层，图案化导电层包括若干与第一导电结构41电连接的第一导电部11，还包括若干与第二导电结构42电连接的第二导电部12；并且，第一导电部11同时与至少两第一导电结构41电连接，第一导电部11与第一导电结构41结合形成电磁干扰屏蔽结构90（EMI屏蔽结构90）；相邻导电部之间具有间隔道，DAF层32由间隔道露出；
上板外元件步骤：先提供电子元件60，在第二导电部12的背面提供导电结合材料，通过焊接或粘合的工艺，将电子元件60的正面通过导电结合材料与第二导电部12的背面结合，电子元件60的正面的电极接点21通过导电结合材料与第二导电部12电连接。
本实施例中，半导体元件20为半导体晶片61；电子元件60可以是半导体晶片61、被动元件62中的一种或多种，每一种电子元件60的数量不进行限制。被动元件62可以为但不限于电容、电阻、电感。
本发明的半导体晶片61的类型可以为但不限于Si晶片61、SiC晶片61、GaN晶片61。
需要说明的是，引线框架10为导电的载材，引线框架10与DAF材料31结合作为基板应用，便于将半导体元件20嵌入电路基板中，从而取代一般的PCB板；另一方面，引线框架10作为半导体元件20的支撑载体；第三方面，引线框架10用于与导电结构配合，作为clip应用，将板内的半导体元件20的背面的电极、板外的电子元件60的电极引至封装结构的正面。
本发明的封装方法，通过采用DAF材料31与引线框架10配合，既可以作为基板应用，便于将半导体元件20嵌入基板内，有利于实现产品的小型化，节约基板上（即基板外部）的空间，使板上具有更多安装电子元件60的空间，有利于实现产品的高集成度；并且，整个封装结构简单，简化了封装方法，可提高封装效率；另外，引线框架10既用于将板内的半导体元件20的背面的电极引至封装结构的正面，又用于将板外的半导体元件20的电极引至封装结构的正面，从而使整个封装结构的元件的电极均由正面引出，便于整个模块与外部的器件或产品或PCB线路板上电子线路再次接合；再者，引线框架10的背面直接露出，可用于散热，该封装结构在高效利用空间的同时具备良好的散热性能。
半导体模组封装结构，一般包括多个半导体元器件，对于功率半导体模组封装结构而言，在缩小产品尺寸时，半导体元器件的分布密度会提高，如此，在半导体元器件之间会出现电磁干扰的情况，而其一半导体元器件的电磁放射强度高时，会影响相邻的半导体元器件的正常运作。
本发明的封装方法，在钻孔步骤中，在半导体元件20水平方向上相对的两侧加工第一导通孔321；相应的，在导通步骤中， 在半导体元件20水平方向上相对的两侧设置第一导电结构41，如此，第一导电结构41与第一导电部11结合形成盖状的电磁干扰屏蔽结构90。如此，当基板内设有两个或两个以上的半导体元件20时，可有效避免相邻半导体元件20之间的电磁干扰，当基板上需要设置其他电子元件60时，可在缩小尺寸的同时，避免基板内的半导体元件20对基板上的电子元件60的电磁干扰，从而使该埋置元件的封装结构具有稳定可靠的运行性能。
通过本发明的封装方法封装得到的封装结构，不仅可以将第一导电结构41实现基板内的半导体元件20的背面的电极引至封装结构的正面，实现所有电极由同一面引出；并且，通过第一导电结构41与第一导电部11的结合，可形成盖状的电磁干扰屏蔽结构90；封装方法和封装结构简单。
优选地，在上板内元件的步骤中，将两个或多个半导体元件20结合于引线框架10；相应地，在钻孔步骤中，在相邻两个半导体元件20之间，钻设所述第一导通孔321，从而使相邻两个半导体元件20之间，通过第一导电结构41实现相邻半导体元件20之间的电磁干扰屏蔽。
本发明的埋置元件的封装方法中，至少一半导体元件20为主动元件，主动元件如有源晶片，该主动元件的两面均设有电极接点21，该主动元件的正面设有源极接点211和栅极接点212，该主动元件的背面设有漏极接点。
本实施例按照上述的步骤的排列顺序实施封装方法，如此，使封装过程更加合理高效。优选地，如图8、9所示，在完成了所述植球步骤之后，将整个结构翻转，使引线框架10的背面朝上，如此方便进行刻图案步骤；完成了植球步骤再进行刻图案步骤，在整个封装过程中仅需要对整个结构进行一次翻转，封装过程更加高效。
在其他实施例中，也可以根据实际需求调整上述步骤的实施顺序，例如：可先进行刻图案步骤再进行植球步骤。
优选地，本发明的封装方法中，选用的半导体元件20的正面设有正面电极接点21，正面电极接点21相对于元件表面凸出，从而使在压合DAF材料31时，凸出的正面电极接点21穿透DAF材料31，从而将正面电极接点21暴露至外部。
在其他实施例中，也可以采用正面电极接点21与元件表面齐平的半导体元件20，通过打磨或其他加工方式，去除位于正面电极接点21上方的DAF材料31，从而使半导体元件20的正面电极接点21由DAF层32露出。
具体地，嵌入板内的半导体元件20与引线框架10之间的结合材料70固化后形成第一结合层71，位于板外的电子元件60与引线框架10之间的结合材料70固化后形成第二结合层72。
本实施例中的第一结合层71为导电结合层，第一结合层71通过导电胶固化形成，如此，当板内的半导体元件20的正面和背面均设有电极接点21时，背面的电极接点21可通过第一结合层71、导电部、导电结构引至封装结构的正面；当然，对于背面没有电极接点21的半导体元件20而言，第一结合层71可为绝缘导热结合层。
本实施例中的第二结合层72为导电结合层，如此，电子元件60的电极可通过第二结合层72、导电部、导电结构引至封装结构的正面。
在其他实施例中，第一结合层71也可通过其他锡膏等导电的结合材料70固化形成，第二结合层72可通过导电胶、锡膏等结合材料70固化形成。
在一实施例中，在所述植球步骤中：先在导电结构露出的部分、以及半导体元件20的正面的电极接点21露出的部分印刷锡膏，再在锡膏上放置焊球50，锡膏粘住焊球50，加温，使得锡膏与焊球50熔融结合，经过固化后，焊球50固定，完成焊球50与导电结构、电极接点21的电连接。采用锡膏植球，相对于采用助焊膏而言，焊球50不容易跑位，且焊接稳固。
本实施例中，焊球50为锡球，在其他实施例中，焊球50也可以为其他导电金属结构。
在另一实施例中，在所述植球步骤中：先在导电结构露出的部分、以及半导体元件20的正面的电极接点21露出的部分涂覆助焊膏，再在锡膏上放置焊球50，加温再固化，完成焊球50与导电结构、电极接点21的电连接。
在所述刻图案步骤中，相邻的导电部之间可保留电性连接，也可通过间隔道完全分隔以使二者绝缘；在刻间隔道时，避开与导电结构对齐的部位，从而保证刻完图案后，导电部与导电结构保持连接，从而可以将板外的电子元件60的电极由导电部、导电结构、焊球50引至封装结构的正面。
优选地，在所述钻孔步骤中，通过镭射钻孔的加工工艺，在所述DAF层32加工所述导通孔。
优选地，在所述导通步骤中，通过印刷工艺、或通过电镀工艺、或通过其他化学工艺将导电材料填充于所述导通孔内，所述导电材料形成所述导电结构。
本实施例的导通步骤中，导电材料为铜，将印刷铜或镀铜的方式，将铜填充于导通孔中，导电结构为铜柱。
本发明还提出一种埋置元件的封装结构，该封装结构将引线框架10和DAF材料31压合作为基板，半导体元件20嵌入基板内，有利于实现产品的小型化，节约基板上的空间；并且，整个封装结构更加简单，便于封装；同时，引线框架10既用于元件电极外引，又可当做散热板向外散热，在高效利用空间的同时具备良好的散热性能。
如图1-12所示，在本发明的埋置元件的封装结构的一实施例中，该封装结构包括：
引线框架10，其为图案化导电层，其包括第一导电部11；
半导体元件20，其背面通过第一结合层71结合于所述第一导电部11的正面，其正面设有电极接点21；
DAF层32，其覆盖所述引线框架10的正面，所述半导体元件20的正面、以及半导体元件20的侧面；所述半导体元件20的正面所述电极接点21由所述DAF层32露出；所述DAF层32设有第一导通孔321，所述半导体元件20水平方向上的相对的两侧均设有所述第一导通孔321；
第一导电结构41，其设于所述第一导通孔321内；位于同一所述半导体元件20的侧向的所述第一导电结构41与同一所述第一导电部11电连接，从而形成盖状的电磁干扰屏蔽结构90；所述第一导电结构41背离所述第一导电部11的一端用于与外部的电子器件或电路结构电连接。
其中，半导体元件20的侧面，即半导体元件20位于正面与背面之间的面。
优选地，第一结合层71为导电结合层，当半导体元件20的背面设有电极接点21时，背面的电极接点21通过第一结合层71、第一导电部11、第一导电结构41引至封装结构的正面。
优选地，本发明的封装结构，为了满足更高的工作性能要求，还包括多个所述电子元件60和第二导电结构42；所述引线框架10包括第二导电部12；所述电子元件60的正面通过导电的第二结合层72与所述导电部的背面结合；
所述DAF层32设有第二导通孔322，所述第二导电结构42设于所述第二导通孔322，所述第二导电结构42与所述第二导电部12电连接；所述电子元件60的正面的电极接点21通过所述第二结合层72、所述第二导电部12、所述第二导电结构42引至所述封装结构的正面。
其中，所述电子元件60为晶片61或被动元件62；晶片61的数量可以为一个、两个或多个，被动元件62的数量可以为一个、两个或多个。本实施例中，包括两个晶片61和一个被动元件62。
通过将必要设置的部分半导体元件20嵌入基板内，从而在基板的图案化导电层预留了更多的元件安装空间，可在第二导电部12安装电子元件60，当产品的元件数量较多时，可缩小产品尺寸。
本发明的封装结构中，引线框架10为导电的载材，引线框架10一方面用于与DAF材料31结合，作为电路板应用，便于将半导体元件20嵌入电路板中，从而取代一般的PCB板；另一方面，引线框架10作为半导体元件20的支撑载体；第三方面，引线框架10用于与第一导电结构41、第二导电结构42配合，将板内的半导体元件20的背面的电极、板外的电子元件60的电极引至封装结构的正面。
本发明的封装结构，通过采用DAF层32与引线框架10配合，既可以作为基板应用，且便于将半导体元件20嵌入基板内，有利于实现产品的小型化，节约基板上（即基板外部）的空间，使板上具有更多安装电子元件60的空间，有利于实现产品的高集成度；并且，在缩小产品尺寸、提高元件密度的同时具备电磁干扰（EMI）防护功能，运行更加可靠；另外，整个封装结构简单，简化了封装方法，可提高封装效率；再者，引线框架10既用于将板内的半导体元件20的背面的电极引至封装结构的正面，又用于将板外的半导体元件20的电极引至封装结构的正面，从而使整个封装结构的元件的电极均由正面引出，便于整个模块与外部的器件或产品或PCB线路板上电子线路再次接合；再者，引线框架10的背面直接露出，可用于散热，该封装结构在高效利用空间的同时具备良好的散热性能。
本实施例中，半导体元件20的正面的电极接点21相对于元件表面凸出；在其他实施例中，半导体元件20的正面的电极接点21也可齐平于元件表面。
优选地，所述半导体元件20的正面的电极接点21与所述焊球50电连接，所述第一导电结构41、所述第二导电结构42与所述焊球50电连接。
本实施例中，半导体元件20的正面的电极接点21直接由DAF层32露出并通过焊球50引出，半导体元件20的背面的电极接点21通过第一结合层71、第一导电部11、第一导电结构41以及焊球50引出，电子元件60的电极接点21通过第二结合层72、第二导电部12、第二导电结构42以及焊球50引出。
优选地，包括一个、两个或多个所述半导体元件20；至少一个所述半导体元件20为有源的有源晶片；
所述有源晶片的所述电极接点21包括设于背面的漏极接点，设于正面的源极接点211和栅极接点212；所述漏极接点通过所述第一导电部11、所述第一导电结构41引至所述封装结构的正面；所述源极接点211和所述栅极接点212由所述DAF层32露出。
优选地，第一导电结构41完全填充于第一导通孔321内，第二导电结构42完全填充于第二导通孔322内；也即，第一导电结构41的外壁与第一导通孔321的内壁结合，第二导电结构42的外壁与第二导通孔322的内壁结合。如此，既保证电连接的可靠性，又保证导通孔两侧的密封性能，从而保护板内的半导体元件20。所述第一导电结构41的一端与所述第一导电部11的正面电连接，另一端由所述DAF层32的正面露出；所述第二导电结构42的一端与所述电子元件60电连接，另一端由所述DAF层32的正面露出。
优选地，所述第一导电结构41和第二导电结构42均铜结构。第一导电结构41和第二导电结构42可以为但不限于铜柱、铜板。
于本文的描述中，需要理解的是，术语“上”、“下”、“左、”“右”等方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化操作，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”，仅仅用于在描述上加以区分，并没有特殊的含义。
在本说明书的描述中，参考术语“一实施例”、“示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以适当组合，形成本领域技术人员可以理解的其他实施方式。
以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。

Claims (10)

1.一种埋置元件的封装方法，其特征在于，包括：
提供引线框架(10)和半导体元件(20)，采用结合材料(70)将半导体元件(20)的背面与引线框架(10)的正面结合，形成一级结构；
提供DAF材料(31)，将所述DAF材料(31)覆盖并压合于所述一级结构的正面，在所述一级结构的正面形成DAF层(32)，所述半导体元件(20)的正面的电极接点(21)由所述DAF层(32)露出；
在所述半导体元件(20)相对的两侧加工贯通所述DAF层(32)的第一导通孔(321)；
在所述第一导通孔(321)内设置与所述引线框架(10)电连接的第一导电结构(41)；
将引线框架(10)刻成图案化导电层，所述引线框架(10)包括与所述第一导电结构(41)结合以形成电磁干扰屏蔽结构(90)的第一导电部(11)。
2.根据权利要求1所述的埋置元件的封装方法，其特征在于，还包括：在半导体元件(20)的正面的电极接点(21)、以及在所述第一导电结构(41)上露出所述DAF层(32)的部分植焊球(50)。
3.根据权利要求1所述的埋置元件的封装方法，其特征在于，还包括：
在所述DAF层(32)加工贯通的第二导通孔(322)；
在所述第二导通孔(322)内设置第二导电结构(42)；
将所述引线框架(10)刻出图案时，形成与所述第二导电结构(42)电连接的第二导电部(12)；
提供电子元件(60)，采用导电结合材料将所述电子元件(60)与第二导电部(12)的背面结合。
4.根据权利要求3所述的埋置元件的封装方法，其特征在于，通过镭射钻孔的工艺，在所述DAF层(32)加工所述第一导通孔(321)和所述第二导通孔(322)；
通过印刷工艺、或通过电镀工艺将导电材料填充于所述第一导通孔(321)和所述第二导通孔(322)内，以形成所述第一导电结构(41)和所述第二导电结构(42)；
通过光刻工艺、或通过蚀刻工艺在所述引线框架(10)刻出图案。
5.一种埋置元件的封装结构，其特征在于，包括：
引线框架(10)，其为图案化导电层，其包括第一导电部(11)；
半导体元件(20)，其背面通过第一结合层(71)结合于所述第一导电部(11)的正面，其正面设有电极接点(21)；
DAF层(32)，其覆盖所述引线框架(10)的正面及所述半导体元件(20)；所述半导体元件(20)的正面所述电极接点(21)由所述DAF层(32)露出；所述DAF层(32)设有第一导通孔(321)，所述半导体元件(20)相对的两侧均设有所述第一导通孔(321)；
第一导电结构(41)，其设于所述第一导通孔(321)，并与所述第一导电部(11)连接；所述第一导电部(11)与所述第一导电结构(41)结合形成电磁干扰屏蔽结构(90)。
6.根据权利要求5所述的埋置元件的封装结构，其特征在于，还包括电子元件(60)和第二导电结构(42)；所述引线框架(10)包括第二导电部(12)；所述电子元件(60)的正面通过导电的第二结合层(72)与所述第二导电部(12)的背面结合；
所述DAF层(32)设有第二导通孔(322)，所述第二导电结构(42)设于所述第二导通孔(322)，所述电子元件(60)的正面的电极接点(21)、所述第二结合层(72)、所述第二导电部(12)、所述第二导电结构(42)依次电连接。
7.根据权利要求6所述的埋置元件的封装结构，其特征在于，还包括若干焊球(50)，所述半导体元件(20)的正面的电极接点(21)与所述焊球(50)结合，所述第一导电结构(41)露出所述DAF层(32)的部位与所述焊球(50)结合，所述第二导电结构(42)露出所述DAF层(32)的部位与所述焊球(50)结合。
8.根据权利要求5-7任一项所述的埋置元件的封装结构，其特征在于，包括一个、两个或多个所述半导体元件(20)；至少一个所述半导体元件(20)为有源晶片；
所述有源晶片的所述电极接点(21)包括设于背面的漏极接点，设于正面的源极接点(211)和栅极接点(212)；所述漏极接点通过所述第一导电部(11)、所述第一导电结构(41)引至所述封装结构的正面；所述源极接点(211)和所述栅极接点(212)由所述DAF层(32)露出。
9.根据权利要求6所述的埋置元件的封装结构，其特征在于，包括多个所述电子元件(60)，所述电子元件(60)为晶片(61)或被动元件(62)。
10.根据权利要求9所述的埋置元件的封装结构，其特征在于，所述第一导电结构(41)填充于所述第一导通孔(321)内，所述第二导电结构(42)填充于所述第二导通孔(322)内，所述第一导电结构(41)和所述第二导电结构(42)均为铜结构。
CN202011536527.8A 2020-12-22 2020-12-22 一种埋置元件的封装方法及封装结构 Active CN112701055B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011536527.8A CN112701055B (zh) 2020-12-22 2020-12-22 一种埋置元件的封装方法及封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011536527.8A CN112701055B (zh) 2020-12-22 2020-12-22 一种埋置元件的封装方法及封装结构

Publications (2)

Publication Number Publication Date
CN112701055A CN112701055A (zh) 2021-04-23
CN112701055B true CN112701055B (zh) 2022-04-22

Family

ID=75509250

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011536527.8A Active CN112701055B (zh) 2020-12-22 2020-12-22 一种埋置元件的封装方法及封装结构

Country Status (1)

Country Link
CN (1) CN112701055B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114361040B (zh) * 2021-11-18 2023-03-24 珠海越亚半导体股份有限公司 一种双面互联嵌入式芯片封装结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001281055A (ja) * 1991-03-07 2001-10-10 Sanyo Electric Co Ltd 受光モジュ−ル
JP2007081146A (ja) * 2005-09-14 2007-03-29 Fuji Electric Device Technology Co Ltd インダクタ付半導体装置
CN104332417A (zh) * 2010-12-17 2015-02-04 日月光半导体制造股份有限公司 内埋式半导体封装件的制作方法
CN209001336U (zh) * 2018-11-30 2019-06-18 华天科技（西安）有限公司 一种vcsel传感器封装结构
CN111627865A (zh) * 2019-02-27 2020-09-04 恒劲科技股份有限公司 一种半导体封装结构及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001281055A (ja) * 1991-03-07 2001-10-10 Sanyo Electric Co Ltd 受光モジュ−ル
JP2007081146A (ja) * 2005-09-14 2007-03-29 Fuji Electric Device Technology Co Ltd インダクタ付半導体装置
CN104332417A (zh) * 2010-12-17 2015-02-04 日月光半导体制造股份有限公司 内埋式半导体封装件的制作方法
CN209001336U (zh) * 2018-11-30 2019-06-18 华天科技（西安）有限公司 一种vcsel传感器封装结构
CN111627865A (zh) * 2019-02-27 2020-09-04 恒劲科技股份有限公司 一种半导体封装结构及其制造方法

Also Published As

Publication number Publication date
CN112701055A (zh) 2021-04-23

Similar Documents

Publication Publication Date Title
CN108447857B (zh) 三维空间封装结构及其制造方法
US6580159B1 (en) Integrated circuit device packages and substrates for making the packages
CN100490140C (zh) 双规引线框
US10096562B2 (en) Power module package
CN109494202B (zh) 一种半导体芯片封装方法及封装结构
JP2008103615A (ja) 電子部品搭載多層配線基板及びその製造方法
CN107680946B (zh) 一种多芯片叠层的封装结构及其封装方法
US10643940B2 (en) Electronic device with die being sunk in substrate
JP2002026187A (ja) 半導体パッケージ及び半導体パッケージの製造方法
US6489668B1 (en) Semiconductor device and method for manufacturing the same
CN112701055B (zh) 一种埋置元件的封装方法及封装结构
CN1319138C (zh) 封装的半导体器件的形成方法
JP2001085603A (ja) 半導体装置
JPH08306855A (ja) 半導体パッケージ、リードフレーム、回路基板、半導体パッケージモールディング用金型及び電子回路盤並にリードフレームの製造方法
CN210575901U (zh) 具有高散热性的板级扇出封装结构
CN112701049A (zh) 一种半导体模块的封装方法及半导体模块
JP2012209590A (ja) 電子部品搭載多層配線基板及びその製造方法
TW201110250A (en) Package substrate structure and method of forming same
WO2021115377A1 (zh) 封装方法、封装结构及封装模块
CN112701050B (zh) 一种内嵌元件的封装方法及封装结构
CN112701091A (zh) 一种内埋元件的封装结构及封装方法
CN112259463A (zh) 扇出芯片的封装方法及扇出芯片封装结构
JP3874115B2 (ja) 半導体装置
KR20000031820A (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법과 이를 이용한 반도체패키지
JP4881369B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant