CN112701091A - 一种内埋元件的封装结构及封装方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 53
- 238000004806 packaging method and process Methods 0.000 title abstract description 58
- 239000004065 semiconductor Substances 0.000 claims abstract description 87
- 239000000463 material Substances 0.000 claims abstract description 38
- 238000003825 pressing Methods 0.000 claims abstract description 8
- 229910000679 solder Inorganic materials 0.000 claims description 32
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 238000005553 drilling Methods 0.000 claims description 5
- 238000007639 printing Methods 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 3
- 238000005538 encapsulation Methods 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 25
- 230000017525 heat dissipation Effects 0.000 abstract description 13
- 235000012431 wafers Nutrition 0.000 description 15
- 238000012858 packaging process Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明公开一种内埋元件的封装结构及封装方法，该内埋元件的封装结构包括：引线框架；半导体元件，其背面结合于导电部的正面；DAF层；半导体元件的正面电极接点由DAF层露出；DAF层设有导通孔；导电结构设于导通孔，导电结构与导电部连接；该内埋元件的封装方法，包括：采用结合材料将半导体元件的背面与引线框架的正面结合，形成一级结构；将DAF材料覆盖并压合于一级结构的正面，形成DAF层；在DAF层加工出将引线框架的正面露出的导通孔；在导通孔内设置导电结构；将引线框架刻出图案。该内埋元件的封装方结构及封装方法，将引线框架与DAF材料结合作为基板，半导体元件嵌入基板内，有利于缩小产品体积，简化了方法和结构，引线框架还可用于散热。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种内埋元件的封装结构及封装方法。
背景技术
近年来随着便携式电子产品的蓬勃发展，各类相关产品逐渐朝向高密度、高性能以及轻、薄、小的趋势发展。
在许多集成电路产品中，一般先采用封装材料封装半导体元器件，再将半导体元器件封装件以及其他电子元件安上基板(如电路板)；如此，在电子系统中，封装材料以及基板占用了封装空间，且半导体元器件封装件占据基板的表面区域，不利于实现产品的小型化；并且，整个封装结构的结构复杂，制造过程复杂。
发明内容
本发明实施例的一个目的在于：提供一种内埋元件的封装结构，其将半导体元件嵌入基板内，有利于实现产品的小型化，且整个封装结构更加简单，散热性能佳。
本发明实施例的另一个目的在于：提供一种内埋元件的封装方法，其将半导体元件嵌入基板内，有利于实现产品的小型化，且整个封装结构更加简单，散热性能佳。
为达上述目的，本发明采用以下技术方案：
一种内埋元件的封装结构，包括：
引线框架，其为图案化导电层，其包括若干导电部；
半导体元件，其背面通过第一结合层结合于所述导电部的正面；所述半导体元件的正面设有电极接点；
DAF层，其覆盖所述引线框架的正面，以及所述半导体元件；所述半导体元件的正面所述电极接点由所述DAF层露出；所述DAF层设有导通孔；
导电结构，所述导电结构设于所述导通孔；所述导电结构一端与所述导电部电连接，另一端由所述DAF层露出。
作为优选，还包括电子元件，所述电子元件的正面通过导电的第二结合层与所述导电部的背面结合。
作为优选，还包括若干锡球，所述半导体元件的正面的电极接点与所述锡球电连接，所述导电结构与所述锡球电连接。
作为优选，包括一个、两个或多个所述半导体元件；至少一个所述半导体元件为三极管晶片；
所述三极管晶片的所述电极接点包括设于背面的漏极接点，设于正面的源极接点和栅极接点。
作为优选，包括多个所述电子元件，所述电子元件为晶片或被动元件。
作为优选，所述导电结构填充于所述导通孔内；所述导电结构为铜柱。
一种内埋元件的封装方法，包括：
提供引线框架和半导体元件，采用结合材料将半导体元件的背面与引线框架的正面结合，形成一级结构；
提供DAF材料，将所述DAF材料覆盖并压合于所述一级结构的正面，在所述一级结构的正面形成DAF层，所述半导体元件的正面的电极接点由所述DAF层露出；
在所述DAF层加工贯通的导通孔；
在所述导通孔内设置与所述引线框架电连接的导电结构；
将引线框架刻出图案，形成若干与所述导电结构电连接的导电部。
作为优选，还包括：在半导体元件的正面的电极接点、以及在所述导电结构上植锡球。
作为优选，还包括：提供电子元件，采用导电结合材料将电子元件与导电部的背面结合。
作为优选，通过镭射钻孔的加工工艺，在所述DAF层加工所述导通孔；
通过印刷工艺、或通过电镀工艺将导电材料填充于所述导通孔内，所述导电材料形成所述导电结构；
通过光刻工艺、或通过蚀刻工艺在所述引线框架刻出图案。
本发明的有益效果为：该内埋元件的封装方法及内埋元件的封装结构，将引线框架与DAF材料结合作为基板，半导体元件嵌入基板内，有利于实现产品的小型化，节约基板上的空间；并且，简化了封装方法，整个封装结构更加简单；同时，引线框架还可用于散热，封装结构的散热性能更佳。
附图说明
下面根据附图和实施例对本发明作进一步详细说明。
图1为本发明实施例所述内埋元件的封装方法示意图之一；
图2为本发明实施例所述内埋元件的封装方法示意图之二；
图3为本发明实施例所述内埋元件的封装方法示意图之三；
图4为本发明实施例所述内埋元件的封装方法示意图之四；
图5为本发明实施例所述内埋元件的封装方法示意图之五；
图6为本发明实施例所述内埋元件的封装方法示意图之六；
图7为本发明实施例所述内埋元件的封装方法示意图之七；
图8为本发明实施例所述内埋元件的封装方法示意图之八；
图9为本发明实施例所述内埋元件的封装方法示意图之九；
图10为本发明实施例所述内埋元件的封装方法示意图之十；
图11为本发明实施例所述内埋元件的封装方法示意图之十一、以及本发明实施例所述内埋元件的封装结构示意图；
图中：10、引线框架；11、导电部；12、间隔道；20、半导体元件；201、三极管晶片；21、电极接点；211、源极接点；212、栅极接点；31、DAF材料；32、DAF层；321、导通孔；40、导电结构；50、锡球；60、电子元件；61、晶片；62、被动元件；70、结合材料；71、第一结合层；72、第二结合层。
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，除非另有明确的规定和限定，术语“相连”、“固定”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
需要说明的是，在图1-8中，图中结构的正面为朝上的一面，背面为朝下的一面；在图9-11中，图中结构的正面为朝下的一面，背面为朝上的一面。
本发明提出一种内埋元件的封装方法，该封装方法将引线框架10和DAF材料31压合作为基板，半导体元件20嵌入基板内，有利于缩小产品体积，实现产品的小型化，节约基板上的空间；并且，整个封装结构更加简单，便于封装；同时，引线框架10既用于元件电极外引，又可当做散热板向外散热，在高效利用空间的同时具备良好的散热性能。
如图1-11所示，在本发明的内埋元件的封装方法的一实施例中，该内埋元件的封装方法包括：
准备步骤：提供引线框架10、半导体元件20、DAF材料31；DAF材料31为Die AttachFilm，其为绝缘的黏合膜；
上板内元件步骤：在引线框架10的正面提供结合材料70，通过焊接或粘合的工艺，将半导体元件20的背面通过结合材料70与引线框架10的正面结合，形成一级结构；其中，可根据实际需求，在引线框架10上结合一个、两个或多个半导体元件20；
压合步骤(DAF lamination)：将一级结构的正面朝上，也即将一级结构设有半导体元件20的一面朝上，将DAF材料31覆盖至一级结构的正面，给DAF材料31施加压力，以使DAF材料31与引线框架10的正面、半导体元件20的正面以及半导体元件20的侧面压紧结合，以在一级结构上形成与引线框架10、半导体元件20结合的DAF层32；在压合DAF材料31时，使半导体元件20的正面的电极接点21由DAF层32露出；
钻孔步骤：在DAF层32上加工导通孔321，以使引线框架10的正面由导通孔321暴露至外部；
导通步骤：在导通孔321内设置导电结构40，将导电结构40的一端与引线框架10电连接，另一端暴露至外部；
植球步骤：在导电结构40露出的部分植球，在半导体元件20的正面的电极接点21露出的部分植球；
刻图案步骤：通过光刻或蚀刻的工艺，在引线框架10上刻出图案，以使引线框架10形成图案化导电层，图案化导电层包括若干与导电结构40电连接的导电部11，相邻导电部11之间具有间隔道12，该间隔道12通过光刻或蚀刻的方法刻出；
上板外元件步骤：先提供电子元件60，在导电部11的背面提供导电结合材料70，通过焊接或粘合的工艺，将电子元件60的正面通过导电结合材料70与导电部11的背面结合，电子元件60的正面的电极接点21通过导电结合材料70与导电部11电连接；
本实施例中，半导体元件20为半导体晶片；电子元件60可以是半导体晶片61、被动元件62中的一种或多种，每一种电子元件60的数量不进行限制。被动元件62可以为但不限于电容、电阻、电感。
本发明的半导体晶片的类型可以为但不限于Si晶片、SiC晶片、GaN晶片。
需要说明的是，引线框架10为导电的载材，引线框架10与DAF材料31结合作为基板应用，便于将半导体元件20嵌入电路基板中，从而取代一般的PCB板；另一方面，引线框架10作为半导体元件20的支撑载体；第三方面，引线框架10用于与导电结构40配合，作为clip应用，将板内的半导体元件20的背面的电极、板外的电子元件60的电极引至封装结构的正面。
本发明的封装方法，通过采用DAF材料31与引线框架10配合，既可以作为基板应用，便于将半导体元件20嵌入基板内，有利于实现产品的小型化，节约基板上(即基板外部)的空间，使板上具有更多安装电子元件60的空间，有利于实现产品的高集成度；并且，整个封装结构简单，简化了封装方法，可提高封装效率；另外，引线框架10既用于将板内的半导体元件20的背面的电极引至封装结构的正面，又用于将板外的半导体元件20的电极引至封装结构的正面，从而使整个封装结构的元件的电极均由正面引出，便于整个模块与外部的器件或产品或PCB线路板上电子线路再次接合；再者，引线框架10的背面直接露出，可用于散热，该封装结构在高效利用空间的同时具备良好的散热性能。
本实施例按照上述的步骤的排列顺序实施封装方法，如此，使封装过程更加合理高效。优选地，如图8、9所示，在完成了植球步骤之后，将整个结构翻转，使引线框架10的背面朝上，如此方便进行刻图案步骤；完成了植球步骤再进行刻图案步骤，在整个封装过程中仅需要对整个结构进行一次翻转，封装过程更加高效。
在其他实施例中，也可以根据实际需求调整上述步骤的实施顺序，例如：可先进行刻图案步骤再进行植球步骤。
优选地，本发明的封装方法中，选用的半导体元件20的正面设有正面电极接点21，正面电极接点21相对于元件表面凸出，从而使在压合DAF材料31时，凸出的正面电极接点21穿透DAF材料31，从而将正面电极接点21暴露至外部。
在其他实施例中，也可以采用正面电极接点21与元件表面齐平的半导体元件20，通过打磨或其他加工方式，去除位于正面电极接点21上方的DAF材料31，从而使半导体元件20的正面电极接点21由DAF层32露出。
具体地，嵌入板内的半导体元件20与引线框架10之间的结合材料70固化后形成第一结合层71，位于板外的电子元件60与引线框架10之间的结合材料70固化后形成第二结合层72。
本实施例中的第一结合层71为导电结合层，第一结合层71通过导电胶固化形成，如此，当板内的半导体元件20的正面和背面均设有电极接点21时，背面的电极接点21可通过第一结合层71、导电部11、导电结构40引至封装结构的正面；当然，对于背面没有电极接点21的半导体元件20而言，第一结合层71可为绝缘导热结合层。
本实施例中的第二结合层72为导电结合层，如此，电子元件60的电极可通过第二结合层72、导电部11、导电结构40引至封装结构的正面。
在其他实施例中，第一结合层71也可通过其他锡膏等导电的结合材料70固化形成，第二结合层72可通过导电胶、锡膏等结合材料70固化形成。
在一实施例中，在植球步骤中：先在导电结构40露出的部分、以及半导体元件20的正面的电极接点21露出的部分印刷锡膏，再在锡膏上放置锡球50，锡膏粘住锡球50，加温，使得锡膏与锡球50熔融结合，经过固化后，锡球50固定，完成锡球50与导电结构40、电极接点21的电连接。采用锡膏植球，相对于采用助焊膏而言，锡球50不容易跑位，且焊接稳固。
在另一实施例中，在植球步骤中：先在导电结构40露出的部分、以及半导体元件20的正面的电极接点21露出的部分涂覆助焊膏，再在锡膏上放置锡球50，加温再固化，完成锡球50与导电结构40、电极接点21的电连接。
在刻图案步骤中，相邻的导电部11之间可保留电性连接，也可通过间隔道12完全分隔以使二者绝缘；在刻间隔道12时，避开与导电结构40对齐的部位，从而保证刻完图案后，导电部11与导电结构40保持连接，从而可以将板外的电子元件60的电极由导电部11、导电结构40、锡球50引至封装结构的正面。
优选地，在钻孔步骤中，通过镭射钻孔的加工工艺，在DAF层32加工导通孔321。
优选地，在导通步骤中，通过印刷工艺、或通过电镀工艺、或通过其他化学工艺将导电材料填充于导通孔321内，导电材料形成导电结构40。
本实施例的导通步骤中，导电材料为铜，将印刷铜或镀铜的方式，将铜填充于导通孔321中，导电结构40为铜柱。
本实施例的上板内元件的步骤中，将两个半导体元件20结合于引线框架10。至少一半导体元件20为主动元件，主动元件如三极管晶片201，该主动元件的两面均设有电极接点21，该主动元件的正面设有源极接点211和栅极接点212，该主动元件的背面设有漏极接点。
本发明还提出一种内埋元件的封装结构，该封装结构将引线框架10和DAF材料31压合作为基板，半导体元件20嵌入基板内，有利于实现产品的小型化，节约基板上的空间；并且，整个封装结构更加简单，便于封装；同时，引线框架10既用于元件电极外引，又可当做散热板向外散热，在高效利用空间的同时具备良好的散热性能。
如图1-11所示，在本发明的内埋元件的封装结构的一实施例中，该封装结构包括：
引线框架10，其为图案化导电层，其包括若干导电部11，相邻导电部11之间具有间隔道12，该间隔道12通过光刻或蚀刻的方法刻出；
半导体元件20，其背面通过第一结合层71结合于导电部11的正面，其正面设有电极接点21；
DAF层32，其覆盖引线框架10的正面，半导体元件20的正面、以及半导体元件20的侧面；半导体元件20的正面电极接点21由DAF层32露出；DAF层32设有在厚度方向上贯通的导通孔321；DAF层32由间隔道12露出；
导电结构40，导电结构40设于导通孔321内，导电结构40的一端与导电部11连接，另一端由DAF层32露出以用于与外部的电子器件或电路结构电连接。
其中，半导体元件20的侧面，即半导体元件20位于正面与背面之间的面。
优选地，导电结构40为导电柱，导电柱完全填充于导通孔321内，也即导电柱的外壁与导通孔321的内壁结合，如此，既保证电连接的可靠性，又保证导通孔321两侧的密封性能，从而保护板内的半导体元件20。导电结构40的一端与导电部11的正面电连接，另一端由DAF层32的正面露出。
优选地，导电结构40为导电性能良好的铜柱。需要说明的是，铜柱并不作为本发明的导电结构40的限制。
优选地，第一结合层71为导电结合层，当半导体元件20的背面设有电极接点21时，背面的电极接点21通过第一结合层71、导电部11、导电结构40引至封装结构的正面。
需要说明的是，引线框架10为导电的载材，引线框架10一方面用于与DAF材料31结合，作为电路板应用，便于将半导体元件20嵌入电路板中，从而取代一般的PCB板；另一方面，引线框架10作为半导体元件20的支撑载体；第三方面，引线框架10用于与导电结构40配合，将板内的半导体元件20的背面的电极、板外的电子元件60的电极引至封装结构的正面。
本发明的封装结构，通过采用DAF层32与引线框架10配合，既可以作为基板应用，且便于将半导体元件20嵌入基板内，有利于实现产品的小型化，节约基板上(即基板外部)的空间，使板上具有更多安装电子元件60的空间，有利于实现产品的高集成度；并且，整个封装结构简单，简化了封装方法，可提高封装效率；另外，引线框架10既用于将板内的半导体元件20的背面的电极引至封装结构的正面，又用于将板外的半导体元件20的电极引至封装结构的正面，从而使整个封装结构的元件的电极均由正面引出，便于整个模块与外部的器件或产品或PCB线路板上电子线路再次接合；再者，引线框架10的背面直接露出，可用于散热，该封装结构在高效利用空间的同时具备良好的散热性能。
本实施例中，半导体元件20的正面的电极接点21相对于元件表面凸出；在其他实施例中，半导体元件20的正面的电极接点21也可齐平于元件表面。
优选地，本发明的封装结构，为了满足更高的工作性能要求，集成了多个电子元件60，在内埋了元件的基板的图案化导电层设置电子元件60，电子元件60的正面通过导电的第二结合层72与导电部11的背面结合；电子元件60的正面的电极接点21通过第二结合层72、导电部11、导电结构40引至封装结构的正面。
通过将必要设置的部分半导体元件20嵌入基板内，从而在基板的图案化导电层预留了更多的元件安装空间，可在导电部11安装电子元件60，当产品的元件数量较多时，可缩小产品尺寸。
优选地，半导体元件20的正面的电极接点21与锡球50电连接，导电结构40与锡球50电连接。
本实施例中，半导体元件20的正面的电极接点21直接由DAF层32露出并通过锡球50引出，半导体元件20的背面的电极接点21通过第一结合层71、导电部11、导电结构40以及锡球50引出，电子元件60的电极接点21通过第二结合层72、导电部11、导电结构40以及锡球50引出。
优选地，包括一个、两个或多个半导体元件20；至少一个半导体元件20为有源的三极管晶片201；
三极管晶片201的电极接点21包括设于背面的漏极接点，设于正面的源极接点211和栅极接点212；漏极接点通过导电部11、导电结构40引至封装结构的正面；源极接点211和栅极接点212由DAF层32露出。
优选地，包括多个电子元件60，电子元件60为晶片61或被动元件62。
其中，晶片61的数量可以为一个、两个或多个，被动元件62的数量可以为一个、两个或多个。
本实施例中，包括两个晶片61和一个被动元件62。
于本文的描述中，需要理解的是，术语“上”、“下”、“左、”“右”等方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化操作，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”，仅仅用于在描述上加以区分，并没有特殊的含义。
在本说明书的描述中，参考术语“一实施例”、“示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以适当组合，形成本领域技术人员可以理解的其他实施方式。
以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。
Claims (10)
1.一种内埋元件的封装结构，其特征在于，包括：
引线框架(10)，其为图案化导电层，其包括若干导电部(11)；
半导体元件(20)，其背面通过第一结合层(71)结合于所述导电部(11)的正面，所述半导体元件(20)的正面设有电极接点(21)；
DAF层(32)，其覆盖所述引线框架(10)的正面以及所述半导体元件(20)；所述半导体元件(20)的正面所述电极接点(21)由所述DAF层(32)露出；所述DAF层(32)设有导通孔(321)；
导电结构(40)，其设于所述导通孔(321)；所述导电结构(40)一端与所述导电部(11)电连接，另一端由所述DAF层(32)露出。
2.根据权利要求1所述的内埋元件的封装结构，其特征在于，还包括电子元件(60)，所述电子元件(60)的正面通过导电的第二结合层(72)与所述导电部(11)的背面结合。
3.根据权利要求1所述的内埋元件的封装结构，还包括若干锡球(50)，所述半导体元件(20)的正面的电极接点(21)与所述锡球(50)电连接，所述导电结构(40)与所述锡球(50)电连接。
4.根据权利要求1-3任一项所述的内埋元件的封装结构，其特征在于，包括一个、两个或多个所述半导体元件(20)；至少一个所述半导体元件(20)为三极管晶片(201)；
所述三极管晶片(201)的所述电极接点(21)包括设于背面的漏极接点，设于正面的源极接点(211)和栅极接点(212)。
5.根据权利要求2所述的内埋元件的封装结构，其特征在于，包括多个所述电子元件(60)，所述电子元件(60)为晶片(61)或被动元件(62)。
6.根据权利要求1所述的内埋元件的封装结构，其特征在于，所述导电结构(40)填充于所述导通孔(321)内；所述导电结构(40)为铜柱。
7.一种内埋元件的封装方法，其特征在于，包括：
提供引线框架(10)和半导体元件(20)，采用结合材料(70)将半导体元件(20)的背面与引线框架(10)的正面结合，形成一级结构；
提供DAF材料(31)，将所述DAF材料(31)覆盖并压合于所述一级结构的正面，在所述一级结构的正面形成DAF层(32)，所述半导体元件(20)的正面的电极接点(21)由所述DAF层(32)露出；
在所述DAF层(32)加工贯通的导通孔(321)；
在所述导通孔(321)内设置与所述引线框架(10)电连接的导电结构(40)；
将引线框架(10)刻出图案，形成若干与所述导电结构(40)电连接的导电部(11)。
8.根据权利要求7所述的内埋元件的封装方法，其特征在于，还包括：在半导体元件(20)的正面的电极接点(21)、以及在所述导电结构(40)上植锡球(50)。
9.根据权利要求7所述的内埋元件的封装方法，其特征在于，还包括：提供电子元件(60)，采用导电结合材料(70)将电子元件(60)与导电部(11)的背面结合。
10.根据权利要求7-9任一项所述的内埋元件的封装方法，其特征在于，通过镭射钻孔的加工工艺，在所述DAF层(32)加工所述导通孔(321)；
通过印刷工艺、或通过电镀工艺将导电材料填充于所述导通孔(321)内，所述导电材料形成所述导电结构(40)；
通过光刻工艺、或通过蚀刻工艺在所述引线框架(10)刻出图案。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Family
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Country Status (1)
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| CN (1) | CN112701091A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060281225A1 (en) * | 2005-06-09 | 2006-12-14 | Ming Sun | Wafer level bumpless method of making a flip chip mounted semiconductor device package |
| US20090243060A1 (en) * | 2008-03-31 | 2009-10-01 | Yamaha Corporation | Lead frame and package of semiconductor device |
| US20120001310A1 (en) * | 2010-06-22 | 2012-01-05 | Panasonic Corporation | Package for semiconductor device, and method of manufacturing the same and semiconductor device |
| US20140110788A1 (en) * | 2012-10-18 | 2014-04-24 | International Rectifier Corporation | Power Converter Package Including Top-Drain Configured Power FET |
| CN106158780A (zh) * | 2016-08-11 | 2016-11-23 | 华天科技（西安）有限公司 | 一种daf膜包裹指纹传感芯片的封装结构及其制造方法 |
| CN111627865A (zh) * | 2019-02-27 | 2020-09-04 | 恒劲科技股份有限公司 | 一种半导体封装结构及其制造方法 |
-
2020
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060281225A1 (en) * | 2005-06-09 | 2006-12-14 | Ming Sun | Wafer level bumpless method of making a flip chip mounted semiconductor device package |
| US20090243060A1 (en) * | 2008-03-31 | 2009-10-01 | Yamaha Corporation | Lead frame and package of semiconductor device |
| US20120001310A1 (en) * | 2010-06-22 | 2012-01-05 | Panasonic Corporation | Package for semiconductor device, and method of manufacturing the same and semiconductor device |
| US20140110788A1 (en) * | 2012-10-18 | 2014-04-24 | International Rectifier Corporation | Power Converter Package Including Top-Drain Configured Power FET |
| CN106158780A (zh) * | 2016-08-11 | 2016-11-23 | 华天科技（西安）有限公司 | 一种daf膜包裹指纹传感芯片的封装结构及其制造方法 |
| CN111627865A (zh) * | 2019-02-27 | 2020-09-04 | 恒劲科技股份有限公司 | 一种半导体封装结构及其制造方法 |
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