TW202322333A - 一種雙面互聯嵌入式晶片封裝結構及其製造方法 - Google Patents
一種雙面互聯嵌入式晶片封裝結構及其製造方法 Download PDFInfo
- Publication number
- TW202322333A TW202322333A TW111138868A TW111138868A TW202322333A TW 202322333 A TW202322333 A TW 202322333A TW 111138868 A TW111138868 A TW 111138868A TW 111138868 A TW111138868 A TW 111138868A TW 202322333 A TW202322333 A TW 202322333A
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- copper column
- insulating
- insulating layer
- copper
- Prior art date
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 297
- 229910052802 copper Inorganic materials 0.000 claims abstract description 297
- 239000010949 copper Substances 0.000 claims abstract description 297
- 230000017525 heat dissipation Effects 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 664
- 229910052751 metal Inorganic materials 0.000 claims description 91
- 239000002184 metal Substances 0.000 claims description 91
- 229920002120 photoresistant polymer Polymers 0.000 claims description 81
- 239000012790 adhesive layer Substances 0.000 claims description 32
- 229910000679 solder Inorganic materials 0.000 claims description 24
- 239000002335 surface treatment layer Substances 0.000 claims description 20
- 238000005538 encapsulation Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 12
- 238000007747 plating Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 238000009713 electroplating Methods 0.000 claims description 8
- 239000000853 adhesive Substances 0.000 claims description 7
- 230000001070 adhesive effect Effects 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 238000005553 drilling Methods 0.000 claims description 6
- 238000000227 grinding Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000005488 sandblasting Methods 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 238000007772 electroless plating Methods 0.000 claims description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910001080 W alloy Inorganic materials 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- 238000004381 surface treatment Methods 0.000 claims description 4
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 4
- 230000003064 anti-oxidating effect Effects 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 abstract description 5
- 235000012431 wafers Nutrition 0.000 description 37
- 229920005989 resin Polymers 0.000 description 10
- 239000011347 resin Substances 0.000 description 10
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 5
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 5
- 239000003822 epoxy resin Substances 0.000 description 5
- 229920003192 poly(bis maleimide) Polymers 0.000 description 5
- 229920000058 polyacrylate Polymers 0.000 description 5
- 229920000647 polyepoxide Polymers 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 239000002390 adhesive tape Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 239000004721 Polyphenylene oxide Substances 0.000 description 3
- 229920006380 polyphenylene oxide Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229920001955 polyphenylene ether Polymers 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 150000002466 imines Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- BSIDXUHWUKTRQL-UHFFFAOYSA-N nickel palladium Chemical compound [Ni].[Pd] BSIDXUHWUKTRQL-UHFFFAOYSA-N 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
- H01L21/4875—Connection or disconnection of other leads to or from bases or plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
- H01L21/4882—Assembly of heatsink parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/142—Metallic substrates having insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3736—Metallic materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本公開提供一種雙面互聯嵌入式晶片封裝結構,包括第一絕緣層和第二絕緣層,第一絕緣層包括沿高度方向貫穿第一絕緣層的第一導通銅柱層以及位於相鄰第一導通銅柱之間的第一晶片,第一晶片貼裝於第一絕緣層的下表面內,第二絕緣層包括位於第二絕緣層上表面內的第一導通線路層和散熱銅面,在第一導通線路層上設置有第二導通銅柱層,第一導通銅柱層和第一導通線路層連接,散熱銅面與第一晶片的背面連接;還包括貫穿第一絕緣層和第二絕緣層的器件放置口框,其中在器件放置口框的底部貼裝有第二晶片,在第二晶片和器件放置口框的間隙內形成有絕緣封裝層,第一晶片和第二晶片存在厚度差異。還公開了一種雙面互聯嵌入式晶片封裝結構的製造方法。
Description
本發明涉及電子器件封裝結構,具體涉及雙面互聯嵌入式晶片封裝(ECP)結構及其製造方法。
應電子技術的發展需求,電子產品趨向於小型化,從而推動了半導體積體電路高密度集成化的進程。如何將多顆晶片等元器件進行合理的封裝,實現高功能化、小型化,成為當前半導體封裝行業中的重要研究課題。同時,出於成本和效率的考慮,面板級封裝也成為當前的一個趨勢,製作基板的過程中,就將晶片等元器件嵌埋與基板,可以有效縮小封裝體積的同時,提高了產出效率,同時與晶圓級封裝相比,成本大幅度降低。經過不斷地發展、演變,面板級嵌埋封裝技術得到越來越多的應用,在半導體封裝領域扮演越來越重要的角色。與此同時,面板級嵌埋封裝技術也得到了發展,當前面板級嵌埋封裝領域,已經可以實現多顆晶片等元器件的嵌埋封裝,但仍在存在一定的局限性。
現有面板級嵌埋封裝方案已經可以實現多顆晶片等元器件的嵌埋封裝,如中國專利CN109686669A公開的板級嵌埋封裝方案,該方案是先通過無芯(Coreless)銅柱法,預先製作具有空腔的有機聚合物框架10,然後將多顆元器件11一次性嵌埋於聚合物框架10的空腔,封裝後進行單面扇出,然後進行雙面增層。
該方案存在一定的局限性,進行元器件嵌埋封裝前,需預先製作具有空腔的聚合物框架,加工流程長,成本高;所嵌埋封裝的多顆元器件,需設置在同一層別,設計自由度小,且對於厚度差異較大的元器件,無法實現同時封裝;多顆元器件嵌埋封裝後,僅能實現單面扇出,佈線難度大。
本發明的實施方案涉及提供一種雙面互聯嵌入式晶片封裝結構及其製造方法,以解決上述技術問題。本發明通過將晶片等器件貼裝於已預置銅柱的銅板上,然後進行第一次封裝,省略了製作框架的流程,降低成本;完成第一次封裝後,進行增層並製作空腔(Cavity),第二次封裝將晶片等器件嵌埋封裝於空腔,封裝後進行扇出。通過分次嵌埋封裝達到將元器件封裝於不同層別的目的,以滿足多個厚度差異較大元器件的嵌埋封裝。同時,分次嵌埋封裝可以實現將多顆元器件進行雙面扇出互聯。
本發明第一方面涉及一種雙面互聯嵌入式晶片封裝結構的製造方法,包括如下步驟:
(a)準備銅板,並在所述銅板的至少一側表面上形成第一導通銅柱層和第一回環條形銅柱層,其中所述第一回環條形銅柱層包括至少一個回環條形銅柱;
(b)在所述銅板的表面貼裝第一晶片,且所述第一晶片位於所述第一導通銅柱層的相鄰第一導通銅柱之間,並在所述銅板的表面上形成第一絕緣層以封裝所述第一導通銅柱層、所述第一回環條形銅柱層和所述第一晶片;
(c)蝕刻所述銅板形成第一線路層,其中所述第一線路層包括第一導通線路層、第一犧牲線路層和散熱銅面,其中所述散熱銅面與所述第一晶片的背面連接,所述第一導通銅柱層和所述第一導通線路層連接,所述第一回環條形銅柱層和所述第一犧牲線路層連接;
(d)在所述第一線路層上形成第二絕緣層,所述第二絕緣層包括位於所述第一線路層表面上的第二導通銅柱層和第二回環條形銅柱層,所述第二導通銅柱層和所述第一導通線路層連接,所述第二回環條形銅柱層和所述第一犧牲線路層連接,且所述第一回環條形銅柱層和所述第二回環條形銅柱層縱向重合;
(e)分別減薄所述第一絕緣層和所述第二絕緣層以暴露所述第一導通銅柱層和所述第一回環條形銅柱層的端部以及所述第二導通銅柱層和所述第二回環條形銅柱層的端部;
(f)同時蝕刻所述第一回環條形銅柱層和所述第二回環條形銅柱層縱向上處於相同位置的回環條形銅柱以及第一犧牲線路層,並剔除其內的絕緣材料,形成器件放置口框;
(g)在所述器件放置口框的底部或頂部貼裝第二晶片,並在所述第二晶片和所述器件放置口框的間隙內形成絕緣封裝層;
(h)在所述第一絕緣層和所述第二絕緣層的表面上分別形成第二線路層和第三線路層,其中所述第一導通線路層和所述第二線路層通過所述第一導通銅柱層導通連接,所述第一導通線路層和所述第三線路層通過所述第二導通銅柱層導通連接,所述第二晶片的端子與所述第二線路層或所述第三線路層連通。
在一些實施方案中,步驟(a)包括:
(a1)準備銅板,在所述銅板的至少一側表面上施加第一光刻膠層,曝光顯影所述第一光刻膠層形成第一特徵圖案;
(a2)在所述第一特徵圖案中電鍍銅形成第一導通銅柱層和第一回環條形銅柱層;
(a3)移除所述第一光刻膠層。
在一些實施方案中,步驟(b)包括通過在所述銅板的表面粘貼粘合材料並將所述第一晶片的背面貼在所述粘合材料上以在所述銅板的表面貼裝第一晶片。
在一些實施方案中,步驟(c)包括:
(c1)在所述銅板的表面上施加第二光刻膠層,並曝光顯影所述第二光刻膠層形成第二特徵圖案;
(c2)蝕刻所述第二特徵圖案中暴露的銅板形成第一線路層;
(c3)移除所述第二光刻膠層。
在一些實施方案中,步驟(d)包括:
(d1)在所述第一線路層和所述銅板的表面形成第一金屬種子層;
(d2)在所述第一金屬種子層上施加第三光刻膠層,並曝光顯影所述第三光刻膠層形成第三特徵圖案;
(d3)在所述第三特徵圖案中電鍍銅形成第二導通銅柱層和第二回環條形銅柱層;
(d4)移除所述第三光刻膠層,並蝕刻暴露的第一金屬種子層;
(d5)形成覆蓋所述第一線路層、所述第二導通銅柱層和所述第二回環條形銅柱層的第二絕緣層。
在一些實施方案中,步驟(e)包括通過磨板、等離子蝕刻或噴砂的方式分別整體減薄所述第一絕緣層和所述第二絕緣層以暴露所述第一導通銅柱層和所述第一回環條形銅柱層的端部以及所述第二導通銅柱層和所述第二回環條形銅柱層的端部。
在一些實施方案中,步驟(e)包括通過鐳射、機械鑽孔或光刻的方式分別局部減薄所述第一絕緣層和所述第二絕緣層以暴露所述第一導通銅柱層和所述第一回環條形銅柱層的端部以及所述第二導通銅柱層和所述第二回環條形銅柱層的端部。
在一些實施方案中,步驟(f)包括:
(f1)分別在所述第一絕緣層和所述第二絕緣層的表面上施加第四光刻膠層和第五光刻膠層,曝光顯影所述第四光刻膠層和第五光刻膠層分別形成第四特徵圖案和第五特徵圖案;
(f2)在所述第四特徵圖案和所述第五特徵圖案中分別蝕刻所述第一回環條形銅柱層和所述第二回環條形銅柱層縱向上處於相同位置的回環條形銅柱以及第一犧牲線路層,並剔除其內的絕緣材料,形成器件放置口框;
(f3)分別移除所述第四光刻膠層和所述第五光刻膠層。
在一些實施方案中,步驟(g)包括:
(g1)在所述第一絕緣層的表面設置第一粘合層;
(g2)將所述第二晶片置入所述器件放置口框內,其中所述第二晶片的端子面附著在所述第一粘合層上;
(g3)在所述第二晶片和所述器件放置口框的間隙內以及所述第二絕緣層的表面形成絕緣封裝層;
(g4)減薄所述絕緣封裝層以暴露所述第二導通銅柱層的端部;
(g5)移除所述第一粘合層。
在一些實施方案中,步驟(h)包括:
(h1)在所述第二絕緣層的表面設置第二粘合層;
(h2)局部減薄所述第一絕緣層形成開窗以暴露所述第一晶片的端子;
(h3)移除所述第二粘合層;
(h4)在所述第一絕緣層的表面和所述開窗的底部及側壁形成第二金屬種子層,在所述第二絕緣層的表面形成第三金屬種子層;
(h5)在所述第二金屬種子層和所述第三金屬種子層的表面上分別施加第六光刻膠層和第七光刻膠層,曝光顯影所述第六光刻膠層和所述第七光刻膠層分別形成第六特徵圖案和第七特徵圖案;
(h6)在所述第六特徵圖案和所述第七特徵圖案中分別電鍍銅形成第二線路層和第三線路層;
(h7)移除所述第六光刻膠層和所述第七光刻膠層,並蝕刻暴露的第二金屬種子層和第三金屬種子層。
在一些實施方案中,步驟(g)包括:
(g1')在所述第二絕緣層的表面設置第一粘合層;
(g2')將所述第二晶片置入所述器件放置口框內,其中所述第二晶片的端子面附著在所述第一粘合層上;
(g3')在所述第二晶片和所述器件放置口框的間隙內以及所述第一絕緣層的表面形成絕緣封裝層;
(g4')減薄所述絕緣封裝層以暴露所述第一導通銅柱層的端部。
在一些實施方案中,步驟(h)包括:
(h1')局部減薄所述第一絕緣層形成開窗以暴露所述第一晶片的端子;
(h2')移除所述第一粘合層;
(h3')在所述第一絕緣層的表面和所述開窗的底部及側壁形成第二金屬種子層,在所述第二絕緣層的表面形成第三金屬種子;
(h4')在所述第二金屬種子層和所述第三金屬種子層的表面上分別施加第六光刻膠層和第七光刻膠層,曝光顯影所述第六光刻膠層和第七光刻膠層分別形成第六特徵圖案和第七特徵圖案;
(h5')在所述第六特徵圖案和所述第七特徵圖案中分別電鍍銅形成第二線路層和第三線路層;
(h6')移除所述第六光刻膠層和所述第七光刻膠層,蝕刻暴露的所述第二金屬種子層和所述第三金屬種子層。
在一些實施方案中,包括通過鐳射、機械鑽孔或光刻的方式
局部減薄所述第一絕緣層形成開窗以暴露所述第一晶片的端子。
在一些實施方案中,包括通過化學鍍或濺射的方式製備金屬種子層。優選地,通過化學鍍的方式製備金屬種子層。
在一些實施方案中,金屬種子層包括鈦、銅、鈦鎢合金或它們的組合。
在一些實施方案中,還包括:
(i)在步驟h之後,分別在所述第二線路層和所述第三線路層上形成第一阻焊層和第二阻焊層,並對暴露的金屬進行表面處理分別形成第一金屬表面處理層和第二金屬表面處理層。
在一些實施方案中,包括通過抗氧化、化鎳鈀金、鍍錫或化銀以對暴露的金屬進行表面處理。
本發明第二方面提供了一種雙面互聯嵌入式晶片封裝結構,包括第一絕緣層和第二絕緣層,所述第一絕緣層包括沿高度方向貫穿所述第一絕緣層的第一導通銅柱層以及位於相鄰第一導通銅柱之間的第一晶片,所述第一晶片貼裝於所述第一絕緣層的下表面內,所述第二絕緣層包括位於所述第二絕緣層上表面內的第一導通線路層和散熱銅面,在所述第一導通線路層上設置有第二導通銅柱層,所述第一導通銅柱層和所述第一導通線路層連接,所述散熱銅面與所述第一晶片的背面連接;還包括貫穿所述第一絕緣層和所述第二絕緣層的器件放置口框,其中在所述器件放置口框的底部貼裝有第二晶片,在所述第二晶片和所述器件放置口框的間隙內形成有絕緣封裝層,所述第一晶片和所述第二晶片存在厚度差異。
在一些實施方式中,所述第二晶片為無源器件。
在一些實施方案中,在所述第一絕緣層和所述第二絕緣層上分別設置有第二線路層和第三線路層,所述第一晶片的端子與所述第二線路層連接,所述第二晶片的端子與所述第二線路層或所述第三線路層連接,所述第一導通線路層和所述第二線路層通過所述第一導通銅柱層導通連接,所述第一導通線路層和所述第三線路層通過所述第二導通銅柱層導通連接。
在一些實施方案中,還包括分別在所述第二線路層上和所述第三線路層上形成的第一阻焊層和第二阻焊層,所述第一阻焊層內設置有第一金屬表面處理層,所述第二阻焊層內設置有第二金屬表面處理層。
在一些實施方案中,所述第一晶片和所述第二晶片分別包括至少一個晶片。
在一些實施方案中,所述第一絕緣層和所述第二絕緣層包括相同或不同的絕緣材料。
在一些實施方案中,所述第一絕緣層和所述第二絕緣層分別包括聚醯亞胺、環氧樹脂、雙馬來醯亞胺/三嗪樹脂、聚苯醚、聚丙烯酸酯、半固化片、膜狀有機樹脂或它們的組合。
在一些實施方案中,所述第一導通銅柱層的端部與所述第一絕緣層平齊或高出所述第一絕緣層,所述第二導通銅柱層的端部與所述第二絕緣層平齊或高出所述第二絕緣層。
在一些實施方案中,所述第一導通銅柱層和所述第二導通銅柱層分別包括至少一個銅通孔柱。
在一些實施方案中,所述第一導通銅柱層和所述第二導通銅
柱層分別包括至少一個具有相同或不同的截面尺寸和/或形狀的銅通孔柱。
100,200:雙面互聯嵌入式晶片封裝結構
101:第一絕緣層
102:第二絕緣層
103:絕緣封裝層
1011:銅板
1012:第一導通銅柱層
1013:第一回環條形銅柱層
1014:第一晶片
1015:開窗
1021:第一導通線路層
1022:第一犧牲線路層
1023:散熱銅面
1024:第一金屬種子層
1025:第二導通銅柱層
1026:第二回環條形銅柱層
1027:器件放置口框
1028:第一粘合層
1029:第二晶片
1041:第二金屬種子層和
1042:第二線路層
1043:第一阻焊層
1044:第一金屬表面處理層
1051:第三金屬種子層
1052:第三線路層
1053:第二阻焊層
1054:第二金屬表面處理層
為了更好地理解本發明並示出本發明的實施方式,以下純粹以舉例的方式參照附圖。
具體參照附圖時,必須強調的是特定的圖示是示例性的並且目的僅在於說明性地討論本發明的優選實施方案,並且基於提供被認為是對於本發明的原理和概念方面的描述最有用和最易於理解的圖示的原因而被呈現。就此而言,沒有試圖將本發明的結構細節以超出對本發明基本理解所必須的詳細程度來圖示;參照附圖的說明使本領域技術人員認識到本發明的幾種形式可如何實際體現出來。在附圖中:
圖1為現有技術中一種積體電路封裝方法及封裝結構的截面示意圖;
圖2為根據本發明的一個實施方案的雙面互聯嵌入式晶片封裝結構的截面示意圖;
圖3為根據本發明的另一個實施方案的雙面互聯嵌入式晶片封裝結構的截面示意圖;
圖4(a)~4(p)示出本發明一個實施方案的雙面互聯嵌入式晶片封裝結構的製造方法的各步驟中間結構的截面示意圖。
參照圖2,示出雙面互聯嵌入式晶片封裝結構100的截面示意圖。雙面互聯嵌入式晶片封裝結構100包括第一絕緣層101和第二絕緣層102,第一絕緣層101和第二絕緣層102可以包括相同的絕緣材料,也可以包
括不同的絕緣材料;可以包括聚醯亞胺、環氧樹脂、雙馬來醯亞胺/三嗪樹脂、聚苯醚、聚丙烯酸酯、半固化片、膜狀有機樹脂或它們的組合。
第一絕緣層101包括沿高度方向貫穿第一絕緣層101的第一導通銅柱層1012以及位於相鄰第一導通銅柱之間的第一晶片1014,第一晶片1014可以包括至少一個晶片;第一晶片1014貼裝於第一絕緣層101的下表面內;優選,第一晶片1014通過粘合材料粘貼在第一絕緣層101的下表面內。第一導通銅柱層1012的端部可以與第一絕緣層101平齊,也可以高出第一絕緣層101;第一導通銅柱層1012可以包括至少一個銅通孔柱,銅通孔柱的截面可以為圓形,也可以為方形,根據需要進行確定;優選,第一導通銅柱層1012設置多個銅通孔柱作為轉接IO通道,其截面尺寸和/或形狀可以相同,也可以不同。
第二絕緣層102包括位於第二絕緣層102上表面內的第一導通線路層1021和散熱銅面1023,第一導通線路層1021上設置有第二導通銅柱層1025,第一導通銅柱層1012和第一導通線路層1021連接,散熱銅面1023與第一晶片1014的背面連接。第二導通銅柱層1025的端部可以與第二絕緣層102平齊,也可以高出第二絕緣層102;第二導通銅柱層1025可以包括至少一個銅通孔柱,銅通孔柱的截面可以為圓形,也可以為方形,根據需要進行確定;優選,第二導通銅柱層1025設置多個銅通孔柱作為轉接IO通道,其截面尺寸可以相同,也可以不同。
雙面互聯嵌入式晶片封裝結構100還包括貫穿第一絕緣層101和第二絕緣層102的器件放置口框1027,其中在器件放置口框1027的底部貼裝有第二晶片1029,第二晶片1029可以包括至少一個晶片,第二晶片1029
還可以為無源器件;在第二晶片1029和器件放置口框1027的間隙內形成有絕緣封裝層,以封裝第二晶片1029;第一晶片1014和第二晶片1029存在厚度差異。
在第一絕緣層101和第二絕緣層102上分別設置有第二線路層1042和第三線路層1052,第一晶片1014的端子與第二線路層1042連接;第二晶片1029的端子與第三線路層1052連接,第一導通線路層1021和第二線路層1042通過第一導通銅柱層1012導通連接,第一導通線路層1021和第三線路層1052通過第二導通銅柱層1025導通連接。通過將不同厚度的第一晶片1014和第二晶片1029分別嵌埋封裝在不同的絕緣層中,實現了多顆厚度差異較大的晶片的嵌埋封裝,並且便於實現各晶片的雙面扇出互聯。
雙面互聯嵌入式晶片封裝結構100還包括分別在第二線路層1042上和第三線路層1052上形成的第一阻焊層1043和第二阻焊層1053,第一阻焊層1043內設置有第一金屬表面處理層1044,第二阻焊層1053內設置有第二金屬表面處理層1054。
參照圖3,雙面互聯嵌入式晶片封裝結構200與雙面互聯嵌入式晶片封裝結構100的區別僅在於,第二晶片1029的端子與第二線路層1042連接。
參照圖4(a)~4(q),示出本發明一個實施方案的雙面互聯嵌入式晶片封裝結構的製造方法的各個步驟的中間結構的截面示意圖。
所述製造方法包括如下步驟:準備銅板1011-步驟(a),如圖4(a)所示。銅板1011的厚度可以根據實際需求進行確定,例如,可以根據支撐要求、操作要求確定銅板1011的厚度。
然後,在銅板1011的至少一側表面上施加第一光刻膠層,曝光顯影第一光刻膠層形成第一特徵圖案,在第一特徵圖案中電鍍銅形成第一導通銅柱層1012和第一回環條形銅柱層1013,然後移除第一光刻膠層-步驟(b),如圖4(b)所示。通常,可以在銅板1011的一側表面上製備導通銅柱層和回環條形銅柱層,也可以在銅板1011的兩側表面上均製備導通銅柱層和回環條形銅柱層,本實施方案中後續僅對在銅板1011的一側表面上製備導通銅柱層和回環條形銅柱層進行演示,但是並不限定僅能對銅板1011的一側表面上製備導通銅柱層和回環條形銅柱層時進行後續操作。
第一導通銅柱層1012和第一回環條形銅柱層1013的俯視圖如圖4b'所示;通常,第一導通銅柱層1012可以設置多個銅通孔柱作為轉接IO通道,其截面尺寸可以相同,也可以不同,其截面形狀可以相同,也可以不同。第一回環條形銅柱層1013包括至少一個回環條形銅柱,第一回環條形銅柱層1013可以設置多個回環條形銅柱用於後續製備器件放置口框,根據需要嵌埋的晶片的數量確定,其尺寸可以相同,也可以不同;本實施方案中後續僅對包括一個回環條形銅柱進行演示,但是並不限定僅能對回環條形銅柱層中包括一個回環條形銅柱時進行後續操作。
接著,在銅板1011的表面貼裝第一晶片1014,且第一晶片1014位於第一導通銅柱層1012的相鄰第一導通銅柱之間,並在銅板1011的表面上形成第一絕緣層101以封裝第一導通銅柱層1012、第一回環條形銅柱層1013和第一晶片1014-步驟(c),如圖4(c)所示。通常,可以通過首先在銅板1011的表面粘貼粘合材料,然後將第一晶片1014的背面貼在粘合材料上以在銅板1011的表面貼裝第一晶片1014。第一晶片1014可以包括至少一個晶
片,第一晶片1014的數量可以根據實際需求確定。可以通過在銅板1011的表面壓合絕緣材料的方式以在銅板1011的表面上形成第一絕緣層101,第一絕緣層101可以包括聚醯亞胺、環氧樹脂、雙馬來醯亞胺/三嗪樹脂、聚苯醚、聚丙烯酸酯、半固化片、膜狀有機樹脂或它們的組合。
然後,在銅板1011的表面上施加第二光刻膠層,並曝光顯影第二光刻膠層形成第二特徵圖案,蝕刻第二特徵圖案中暴露的銅板1011形成第一線路層,移除第二光刻膠層-步驟(d),如圖4(d)所示。第一線路層包括第一導通線路層1021、第一犧牲線路層1022和散熱銅面1023,散熱銅面1023與第一晶片1014的背面連接,以加快第一晶片1014的散熱;第一導通銅柱層1012和第一導通線路層1021連接,第一回環條形銅柱層1013和第一犧牲線路層1022連接。
接著,在第一線路層和銅板1011的表面形成第一金屬種子層1024,在第一金屬種子層1024上施加第三光刻膠層,並曝光顯影第三光刻膠層形成第三特徵圖案,在第三特徵圖案中電鍍銅形成第二導通銅柱層1025和第二回環條形銅柱層1026,移除第三光刻膠層,並蝕刻暴露的第一金屬種子層,然後形成覆蓋第一線路層、第二導通銅柱層1025和第二回環條形銅柱層1026的第二絕緣層102-步驟(e),如圖4(e)所示。
通常,可以通過化學鍍或濺射的方式製備第一金屬種子層1024,第一金屬種子層1024可以包括鈦、銅、鈦鎢合金或它們的組合;優選地,通過濺射鈦和銅製作第一金屬種子層1024。
第二導通銅柱層1025可以設置多個銅通孔柱作為轉接IO通道,其截面尺寸可以相同,也可以不同,其截面形狀可以相同,也可以不
同;第二導通銅柱層1025和第一導通線路層1021連接。第二回環條形銅柱層1026包括至少一個回環條形銅柱,第二回環條形銅柱層1026可以設置多個回環條形銅柱用於後續製備器件放置口框,根據需要嵌埋的晶片的數量確定,其尺寸可以相同,也可以不同;本實施方案中後續僅對包括一個回環條形銅柱進行演示,但是並不限定僅能對回環條形銅柱層中包括一個回環條形銅柱時進行後續操作。第二回環條形銅柱層1026和第一犧牲線路層1022連接,第一回環條形銅柱層1013和第二回環條形銅柱層1026縱向重合,利於後續工序中形成貫穿多個絕緣層的器件放置口框。
可以通過在第一線路層、第二導通銅柱層1025和第二回環條形銅柱層1026的表面壓合絕緣材料的方式形成第二絕緣層102,第二絕緣層102可以包括聚醯亞胺、環氧樹脂、雙馬來醯亞胺/三嗪樹脂、聚苯醚、聚丙烯酸酯、半固化片、膜狀有機樹脂或它們的組合。
然後,分別減薄第一絕緣層101和第二絕緣層102以暴露第一導通銅柱層1012和第一回環條形銅柱層1013的端部以及第二導通銅柱層1025和第二回環條形銅柱層1026的端部-步驟(f),如圖4(f)所示。通常,可以通過磨板、等離子蝕刻或噴砂的方式分別整體減薄第一絕緣層101和第二絕緣層102以暴露第一導通銅柱層1012和第一回環條形銅柱層1013的端部以及第二導通銅柱層1025和第二回環條形銅柱層1026的端部。也可以通過鐳射、機械鑽孔或光刻的方式分別局部減薄第一絕緣層101和第二絕緣層102以暴露第一導通銅柱層1012和第一回環條形銅柱層1013的端部以及第二導通銅柱層1025和第二回環條形銅柱層1026的端部。優選,通過磨板、等離子蝕刻或噴砂的方式分別整體減薄第一絕緣層101和第二絕緣層102以暴露第
一導通銅柱層1012和第一回環條形銅柱層1013的端部以及第二導通銅柱層1025和第二回環條形銅柱層1026的端部。
接著,分別在第一絕緣層101和第二絕緣層102的表面上施加第四光刻膠層和第五光刻膠層,曝光顯影第四光刻膠層和第五光刻膠層分別形成第四特徵圖案和第五特徵圖案,在第四特徵圖案中和第五特徵圖案中分別蝕刻第一回環條形銅柱層1013和第二回環條形銅柱層1026縱向上處於相同位置的回環條形銅柱以及第一犧牲線路層1022,並剔除其內的絕緣材料,形成器件放置口框1027,分別移除第四光刻膠層和第五光刻膠層-步驟(g),如圖4(g)所示。通過形成第四特徵圖案和第五特徵圖案以暴露第一回環條形銅柱層1013和第二回環條形銅柱層1026,並遮蔽第一導通銅柱層1012和第二導通銅柱層1025,以防止在蝕刻回環條形銅柱時導通銅柱層受到影響。通常,器件放置口框的數量可以根據實際需求進行確定,本實施方案中後續僅對包括一個器件放置口框進行演示,但是並不限定僅能對結構中包括一個器件放置口框時進行後續操作。
承接步驟(g),在第二絕緣層101的表面設置第一粘合層1028,將第二晶片1029置入器件放置口框1027內,第二晶片1029的端子面附著在第一粘合層1028上-步驟(h),如圖4(h)所示。通常,第一粘合層1028可以為膠帶,通常膠帶為市售的可熱分解或可在紫外線照射下分解的透明膜。將第二晶片1029置入器件放置口框1027內並將第二晶片1029的端子面貼合在暴露出的第一粘合層1028上,以支撐第二晶片1029並進行臨時固定。第二晶片1029可以包括至少一個晶片,第二晶片1029的數量可以根據實際需求確定;第二晶片1029和可以是無源器件。
接著,在第二晶片1029和器件放置口框1027的間隙內以及第一絕緣層101的表面形成絕緣封裝層103,減薄絕緣封裝層103暴露第一導通銅柱層1012的端部-步驟(i),如圖4(i)所示。通常,可以通過在第二晶片1029和器件放置口框1027的間隙內壓合絕緣材料的方式形成絕緣封裝層103,絕緣封裝層103可以包括聚醯亞胺、環氧樹脂、雙馬來醯亞胺/三嗪樹脂、聚苯醚、聚丙烯酸酯、半固化片、膜狀有機樹脂或它們的組合。
通常,可以通過磨板、等離子蝕刻或噴砂的方式整體減薄絕緣封裝層103以暴露第一導通銅柱層1012的端部;也可以通過鐳射、機械鑽孔或光刻的方式局部減薄絕緣封裝層103以暴露第一導通銅柱層1012的端部;優選,通過磨板、等離子蝕刻或噴砂的方式整體減薄絕緣封裝層103。
然後,局部減薄第一絕緣層101形成開窗1015以暴露第一晶片1014的端子,移除第一粘合層1028-步驟(j),如圖4(j)所示。通常,可以通過鐳射、機械鑽孔或光刻的方式局部減薄第一絕緣層101形成開窗1015;優選,通過鐳射的方式局部減薄第一絕緣層101形成開窗1015。可以採用紫外光照射或熱分解的方式移除第一粘合層1028,也可以通過直接撕除的方式移除第一粘合層1028。
接著,在第一絕緣層101的表面和開窗1015的底部及側壁形成第二金屬種子層1041,在第二絕緣層102的表面形成第三金屬種子層1051,在第二金屬種子層1041和第三金屬種子層1051的表面上分別施加第六光刻膠層和第七光刻膠層,曝光顯影第六光刻膠層和第七光刻膠層分別形成第六特徵圖案和第七特徵圖案,在第六特徵圖案和第七特徵圖案中分別電鍍銅形成第二線路層1042和第三線路層1052,移除第六光刻膠層和第七光
刻膠層,蝕刻暴露的第二金屬種子層1041和第三金屬種子層1051-步驟(k),如圖4(k)所示。通常,可以通過化學鍍或濺射的方式分別製備第二金屬種子層1041和第三金屬種子層1051,第二金屬種子層1041和第三金屬種子層1051可以分別包括鈦、銅、鈦鎢合金或它們的組合;優選地,通過濺射鈦和銅分別製作第二金屬種子層1041和第三金屬種子層1051。
最後,分別在第二線路層1042和第三線路層1052上形成第一阻焊層1043和第二阻焊層1053,並對暴露的金屬進行表面處理分別形成第一金屬表面處理層1044和第二金屬表面處理層1054,得到結構100-步驟(l),如圖4(l)所示。通常,可以通過抗氧化、化鎳鈀金、鍍錫或化銀的方式以對暴露的金屬進行表面處理。
承接步驟(g),在第一絕緣層101的表面設置第一粘合層1028,將第二晶片1029置入器件放置口框1027內,第二晶片1029的端子面附著在第一粘合層1028上-步驟(m),如圖4(m)所示。
接著,在第二晶片1029和器件放置口框1027的間隙內以及第二絕緣層102的表面形成絕緣封裝層103,減薄絕緣封裝層103以暴露第二導通銅柱層1025的端部,移除第一粘合層1028-步驟(n),如圖4(n)所示。
然後,在第二絕緣層102的表面設置第二粘合層,局部減薄第一絕緣層101形成開窗1015以暴露第一晶片1014的端子,移除第二粘合層-步驟(o),如圖4(o)所示。通常,第二粘合層可以為膠帶,通常膠帶為市售的可熱分解或可在紫外線照射下分解的透明膜;可以採用紫外光照射或熱分解的方式移除第二粘合層,也可以通過直接撕除的方式移除第二粘合層。
接著,在第一絕緣層101的表面和開窗1015的底部及側壁形成第二金屬種子層1041,在第二絕緣層102的表面形成第三金屬種子層1051,在第二金屬種子層1041和第三金屬種子層1051的表面上分別施加第六光刻膠層和第七光刻膠層,曝光顯影第六光刻膠層和第七光刻膠層分別形成第六特徵圖案和第七特徵圖案,在第六特徵圖案和第七特徵圖案中分別電鍍銅形成第二線路層1042和第三線路層1052,移除第六光刻膠層和第七光刻膠層,蝕刻暴露的第二金屬種子層1041和第三金屬種子層1051-步驟(p),如圖4(p)所示。
最後,分別在第二線路層1042和第三線路層1052上形成第一阻焊層1043和第二阻焊層1053,並對暴露的金屬進行表面處理分別形成第一金屬表面處理層1044和第二金屬表面處理層1054,得到結構200-步驟(q),如圖4(q)所示。通常,可以通過抗氧化、化鎳鈀金、鍍錫或化銀的方式以對暴露的金屬進行表面處理。
本領域技術人員將會認識到,本發明不限於上下文中具體圖示和描述的內容。而且,本發明的範圍由所附權利要求限定,包括上文所述的各個技術特徵的組合和子組合以及其變化和改進,本領域技術人員在閱讀前述說明後將會預見到這樣的組合、變化和改進。
在權利要求書中,術語“包括”及其變體例如“包含”、“含有”等是指所列舉的組件被包括在內,但一般不排除其他組件。
100:雙面互聯嵌入式晶片封裝結構
101:第一絕緣層
102:第二絕緣層
103:絕緣封裝層
1012:第一導通銅柱層
1014:第一晶片
1021:第一導通線路層
1025:第二導通銅柱層
1027:器件放置口框
1029:第二晶片
1042:第二線路層
1043:第一阻焊層
1044:第一金屬表面處理層
1053:第二阻焊層
1054:第二金屬表面處理層
Claims (24)
- 一種雙面互聯嵌入式晶片封裝結構的製造方法,包括如下步驟:(a)準備銅板,並在所述銅板的至少一側表面上形成第一導通銅柱層和第一回環條形銅柱層,其中所述第一回環條形銅柱層包括至少一個回環條形銅柱;層;(b)在所述銅板的表面貼裝第一晶片,且所述第一晶片位於所述第一導通銅柱層的相鄰第一導通銅柱之間,並在所述銅板的表面上形成第一絕緣層以封裝所述第一導通銅柱層、所述第一回環條形銅柱層和所述第一晶片;(c)蝕刻所述銅板形成第一線路層,其中所述第一線路層包括第一導通線路層、第一犧牲線路層和散熱銅面,其中所述散熱銅面與所述第一晶片的背面連接,所述第一導通銅柱層和所述第一導通線路層連接,所述第一回環條形銅柱層和所述第一犧牲線路層連接;(d)在所述第一線路層上形成第二絕緣層,所述第二絕緣層包括位於所述第一線路層表面上的第二導通銅柱層和第二回環條形銅柱層,所述第二導通銅柱層和所述第一導通線路層連接,所述第二回環條形銅柱層和所述第一犧牲線路層連接,且所述第一回環條形銅柱層和所述第二回環條形銅柱層縱向重合;(e)分別減薄所述第一絕緣層和所述第二絕緣層以暴露所述第一導通銅柱層和所述第一回環條形銅柱層的端部以及所述第二導通銅柱層和所述第二回環條形銅柱層的端部;(f)同時蝕刻所述第一回環條形銅柱層和所述第二回環條形銅柱層縱向上處於相同位置的回環條形銅柱以及第一犧牲線路層,並剔除其內的絕緣材料,形成器件放置口框;(g)在所述器件放置口框的底部或頂部貼裝第二晶片,並在所述第二晶片和所述器件放置口框的間隙內形成絕緣封裝層;(h)在所述第一絕緣層和所述第二絕緣層的表面上分別形成第二線路層和第三線路層,其中所述第一導通線路層和所述第二線路層通過所述第一導通銅柱層導通連接,所述第一導通線路層和所述第三線路層通過所述第二導通銅柱層導通連接,所述第二晶片的端子與所述第二線路層或所述第三線路層連通。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(a)包括:(a1)準備銅板,在所述銅板的至少一側表面上施加第一光刻膠層,曝光顯影所述第一光刻膠層形成第一特徵圖案;(a2)在所述第一特徵圖案中電鍍銅形成第一導通銅柱層和第一回環條形銅柱層;(a3)移除所述第一光刻膠層。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(b)包括通過在所述銅板的表面粘貼粘合材料並將所述第一晶片的背面貼在所述粘合材料上以在所述銅板的表面貼裝第一晶片。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(c)包括:(c1)在所述銅板的表面上施加第二光刻膠層,並曝光顯影所述第二光刻膠層形成第二特徵圖案;(c2)蝕刻所述第二特徵圖案中暴露的銅板形成第一線路層;(c3)移除所述第二光刻膠層。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(d)包括:(d1)在所述第一線路層和所述銅板的表面形成第一金屬種子層;(d2)在所述第一金屬種子層上施加第三光刻膠層,並曝光顯影所述第三光刻膠層形成第三特徵圖案;(d3)在所述第三特徵圖案中電鍍銅形成第二導通銅柱層和第二回環條形銅柱層;(d4)移除所述第三光刻膠層,並蝕刻暴露的第一金屬種子層;(d5)形成覆蓋所述第一線路層、所述第二導通銅柱層和所述第二回環條形銅柱層的第二絕緣層。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(e)包括通過磨板、等離子蝕刻或噴砂的方式分別整體減薄所述第一絕緣層和所述第二絕緣層以暴露所述第一導通銅柱層和所述第一回環條形銅柱層的端部以及所述第二導通銅柱層和所述第二回環條形銅柱層的端部。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(e)包括通過鐳射、機械鑽孔或光刻的方式分別局部減薄所述第一絕緣層和所述第二絕緣層以暴露所述第一導通銅柱層和所述第一回環條形銅柱層的端部以及所述第二導通銅柱層和所述第二回環條形銅柱層的端部。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(f)包括:(f1)分別在所述第一絕緣層和所述第二絕緣層的表面上施加第四光刻膠層和第五光刻膠層,曝光顯影所述第四光刻膠層和第五光刻膠層分別形 成第四特徵圖案和第五特徵圖案;(f2)在所述第四特徵圖案和所述第五特徵圖案中分別蝕刻所述第一回環條形銅柱層和所述第二回環條形銅柱層縱向上處於相同位置的回環條形銅柱以及第一犧牲線路層,並剔除其內的絕緣材料,形成器件放置口框;(f3)分別移除所述第四光刻膠層和所述第五光刻膠層。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(g)包括:(g1)在所述第一絕緣層的表面設置第一粘合層;(g2)將所述第二晶片置入所述器件放置口框內,其中所述第二晶片的端子面附著在所述第一粘合層上;(g3)在所述第二晶片和所述器件放置口框的間隙內以及所述第二絕緣層的表面形成絕緣封裝層;(g4)減薄所述絕緣封裝層以暴露所述第二導通銅柱層的端部;(g5)移除所述第一粘合層。
- 如請求項9所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(h)包括:(h1)在所述第二絕緣層的表面設置第二粘合層;(h2)局部減薄所述第一絕緣層形成開窗以暴露所述第一晶片的端子;(h3)移除所述第二粘合層;(h4)在所述第一絕緣層的表面和所述開窗的底部及側壁形成第二金屬種子層,在所述第二絕緣層的表面形成第三金屬種子層;(h5)在所述第二金屬種子層和所述第三金屬種子層的表面上分別施加第六光刻膠層和第七光刻膠層,曝光顯影所述第六光刻膠層和所述第七光刻膠層分別形成第六特徵圖案和第七特徵圖案;(h6)在所述第六特徵圖案和所述第七特徵圖案中分別電鍍銅形成第二線路層和第三線路層;(h7)移除所述第六光刻膠層和所述第七光刻膠層,並蝕刻暴露的第二金屬種子層和第三金屬種子層。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(g)包括:(g1')在所述第二絕緣層的表面設置第一粘合層;(g2')將所述第二晶片置入所述器件放置口框內,其中所述第二晶片的端子面附著在所述第一粘合層上;(g3')在所述第二晶片和所述器件放置口框的間隙內以及所述第一絕緣層的表面形成絕緣封裝層;(g4')減薄所述絕緣封裝層以暴露所述第一導通銅柱層的端部。
- 如請求項11所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中步驟(h)包括:(h1')局部減薄所述第一絕緣層形成開窗以暴露所述第一晶片的端子;(h2')移除所述第一粘合層;(h3')在所述第一絕緣層的表面和所述開窗的底部及側壁形成第二金屬種子層,在所述第二絕緣層的表面形成第三金屬種子;(h4')在所述第二金屬種子層和所述第三金屬種子層的表面上分別施加第六光刻膠層和第七光刻膠層,曝光顯影所述第六光刻膠層和第七光刻膠層分別形成第六特徵圖案和第七特徵圖案;(h5')在所述第六特徵圖案和所述第七特徵圖案中分別電鍍銅形成第二線路層和第三線路層;(h6')移除所述第六光刻膠層和所述第七光刻膠層,蝕刻暴露的所述第二金屬種子層和所述第三金屬種子層。
- 如請求項5、10或12所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中包括通過化學鍍或濺射的方式製備金屬種子層。
- 如請求項5、10或12所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中金屬種子層包括鈦、銅、鈦鎢合金或它們的組合。
- 如請求項1所述的雙面互聯嵌入式晶片封裝結構的製造方法,還包括:(i)在步驟h之後,分別在所述第二線路層和所述第三線路層上形成第一阻焊層和第二阻焊層,並對暴露的金屬進行表面處理分別形成第一金屬表面處理層和第二金屬表面處理層。
- 如請求項15所述的雙面互聯嵌入式晶片封裝結構的製造方法,其中包括通過抗氧化、化鎳鈀金、鍍錫或化銀以對暴露的金屬進行表面處理。
- 一種雙面互聯嵌入式晶片封裝結構,包括第一絕緣層和第二絕緣層,所述第一絕緣層包括沿高度方向貫穿所述第一絕緣層的第一導通銅柱層以及位於相鄰第一導通銅柱之間的第一晶片,所述第一晶片貼裝於所述第一絕緣層的下表面內,所述第二絕緣層包括位於所述第二絕緣層上表面內的第一導通線路層和散熱銅面,在所述第一導通線路層上設置有第二導通銅柱層,所述第一導通銅柱層和所述第一導通線路層連接,所述散熱銅面與所述第一晶片的背面連接;還包括貫穿所述第一絕緣層和所述第二絕緣層的器件放置口框,其中在所述器件放置口框的底部貼裝有第二晶片,在所述第二晶片和所述器件放置口框的間隙內形成有絕緣封裝層,所述第一晶片和所述第二晶片存在厚度差異。
- 如請求項17所述的雙面互聯嵌入式晶片封裝結構,其中在所述第一絕緣層和所述第二絕緣層上分別設置有第二線路層和第三線路層,所述第一晶片的端子與所述第二線路層連接,所述第二晶片的端子與所述第二線路層或所述第三線路層連接,所述第一導通線路層和所述第二線路層通過所述第一導通銅柱層導通連接,所述第一導通線路層和所述第三線路層通過所述第二導通銅柱層導通連接。
- 如請求項18所述的雙面互聯嵌入式晶片封裝結構,還包括分別在所述第二線路層上和所述第三線路層上形成的第一阻焊層和第二阻焊層,所述第一阻焊層內設置有第一金屬表面處理層,所述第二阻焊層內設置有第二金屬表面處理層。
- 如請求項17所述的雙面互聯嵌入式晶片封裝結構,其中所述第一晶片和所述第二晶片分別包括至少一個晶片。
- 如請求項17所述的雙面互聯嵌入式晶片封裝結構,其中所述第一絕緣層和所述第二絕緣層包括相同或不同的絕緣材料。
- 如請求項17所述的雙面互聯嵌入式晶片封裝結構,其中所述第一導通銅柱層的端部與所述第一絕緣層平齊或高出所述第一絕緣層,所述第二導通銅柱層的端部與所述第二絕緣層平齊或高出所述第二絕緣層。
- 如請求項17所述的雙面互聯嵌入式晶片封裝結構,其中所述第一導通銅柱層和所述第二導通銅柱層分別包括至少一個銅通孔柱。
- 如請求項23所述的雙面互聯嵌入式晶片封裝結構,其中所述第一導通銅柱層和所述第二導通銅柱層分別包括至少一個具有相同或不同的截面尺寸和/或形狀的銅通孔柱。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111410151.0 | 2021-11-18 | ||
CN202111410151.0A CN114361040B (zh) | 2021-11-18 | 2021-11-18 | 一种双面互联嵌入式芯片封装结构及其制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW202322333A true TW202322333A (zh) | 2023-06-01 |
Family
ID=81095676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111138868A TW202322333A (zh) | 2021-11-18 | 2022-10-13 | 一種雙面互聯嵌入式晶片封裝結構及其製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20230154857A1 (zh) |
JP (1) | JP7497407B2 (zh) |
KR (1) | KR20230073084A (zh) |
CN (1) | CN114361040B (zh) |
TW (1) | TW202322333A (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024120413A1 (en) * | 2022-12-06 | 2024-06-13 | Tongfu Microelectronics Co., Ltd. | Chip packaging method and chip packaging structure |
CN117497532B (zh) * | 2024-01-02 | 2024-04-09 | 成都雷电微力科技股份有限公司 | 一种aip三维堆叠tr气密封装组件 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002110900A (ja) * | 2000-10-02 | 2002-04-12 | Toyo Kohan Co Ltd | 半導体パッケージユニット及びその製造方法 |
JP2008288298A (ja) * | 2007-05-16 | 2008-11-27 | Toppan Printing Co Ltd | 電子部品を内蔵したプリント配線板の製造方法 |
CN103311205A (zh) * | 2013-05-16 | 2013-09-18 | 华天科技(西安)有限公司 | 一种防止芯片凸点短路的封装件及其制造工艺 |
CN106129052A (zh) * | 2016-08-10 | 2016-11-16 | 江阴芯智联电子科技有限公司 | 双向集成埋入式芯片重布线基板结构及其制作方法 |
CN111554639A (zh) * | 2020-04-02 | 2020-08-18 | 珠海越亚半导体股份有限公司 | 嵌入式芯片封装及其制造方法 |
CN111883431B (zh) * | 2020-06-15 | 2021-09-21 | 珠海越亚半导体股份有限公司 | 一种具有高效散热结构的封装基板及其制造方法 |
CN111463178B (zh) * | 2020-06-22 | 2020-10-09 | 珠海越亚半导体股份有限公司 | 一种散热嵌埋封装方法 |
CN112701055B (zh) * | 2020-12-22 | 2022-04-22 | 杰群电子科技(东莞)有限公司 | 一种埋置元件的封装方法及封装结构 |
CN112820713B (zh) * | 2021-01-05 | 2022-11-22 | 珠海越亚半导体股份有限公司 | 一种金属框架封装基板及其制造方法 |
CN113471347A (zh) * | 2021-05-14 | 2021-10-01 | 南通越亚半导体有限公司 | Led嵌埋封装基板及其制造方法 |
CN113451259B (zh) * | 2021-05-14 | 2023-04-25 | 珠海越亚半导体股份有限公司 | 一种多器件分次嵌埋封装基板及其制造方法 |
-
2021
- 2021-11-18 CN CN202111410151.0A patent/CN114361040B/zh active Active
-
2022
- 2022-09-01 KR KR1020220110485A patent/KR20230073084A/ko not_active Application Discontinuation
- 2022-09-30 US US17/957,138 patent/US20230154857A1/en active Pending
- 2022-10-13 TW TW111138868A patent/TW202322333A/zh unknown
- 2022-11-14 JP JP2022181806A patent/JP7497407B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2023075054A (ja) | 2023-05-30 |
KR20230073084A (ko) | 2023-05-25 |
CN114361040B (zh) | 2023-03-24 |
CN114361040A (zh) | 2022-04-15 |
US20230154857A1 (en) | 2023-05-18 |
JP7497407B2 (ja) | 2024-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI772152B (zh) | 一種線路預排布散熱嵌埋封裝結構及其製造方法 | |
TWI823387B (zh) | 一種多器件分次嵌埋封裝基板及其製造方法 | |
TW202322333A (zh) | 一種雙面互聯嵌入式晶片封裝結構及其製造方法 | |
TWI771970B (zh) | 嵌入式晶片封裝及其製造方法 | |
TWI474450B (zh) | 封裝載板及其製作方法 | |
US9824977B2 (en) | Semiconductor packages and methods of forming the same | |
CN111739810B (zh) | 半导体封装方法及半导体装置 | |
TWI819851B (zh) | 多器件分層嵌埋封裝結構及其製作方法 | |
CN112820713B (zh) | 一种金属框架封装基板及其制造方法 | |
TWI819506B (zh) | 一種嵌埋封裝結構及其製造方法 | |
JP3829736B2 (ja) | チップサイズパッケージの製造方法 | |
TWI321595B (en) | Circuit substrate and method for fabricating plating through hole | |
WO2024183832A1 (zh) | 封装结构及封装方法 | |
TW202329262A (zh) | 一種基於模製成型制程的封裝基板及其製造方法 |