CN111739810B - 半导体封装方法及半导体装置 - Google Patents

半导体封装方法及半导体装置 Download PDF

Info

Publication number
CN111739810B
CN111739810B CN202010576178.6A CN202010576178A CN111739810B CN 111739810 B CN111739810 B CN 111739810B CN 202010576178 A CN202010576178 A CN 202010576178A CN 111739810 B CN111739810 B CN 111739810B
Authority
CN
China
Prior art keywords
layer
chip
lead frame
forming
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010576178.6A
Other languages
English (en)
Other versions
CN111739810A (zh
Inventor
霍炎
涂旭峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SIPLP Microelectronics Chongqing Ltd
Original Assignee
SIPLP Microelectronics Chongqing Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SIPLP Microelectronics Chongqing Ltd filed Critical SIPLP Microelectronics Chongqing Ltd
Priority to CN202010576178.6A priority Critical patent/CN111739810B/zh
Publication of CN111739810A publication Critical patent/CN111739810A/zh
Priority to PCT/CN2020/141626 priority patent/WO2021258706A1/zh
Application granted granted Critical
Publication of CN111739810B publication Critical patent/CN111739810B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/84986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本申请提供一种半导体方法及半导体装置。半导体方法包括将引线框贴装于载板之上；引线框包括有引脚，引线框具有相对的第一表面和第二表面，引线框的第二表面朝向载板；贴装芯片；芯片的正面设有导电柱，芯片贴装于引线框的第一表面之上且芯片背面朝向引线框，或芯片贴装于载板之上而芯片背面朝向载板；在载板上形成第一包封层，第一包封层至少包封芯片和引线框；在第一包封层的一侧形成金属连接件；金属连接件与芯片的导电柱连接，且金属连接件与引脚连接。上述半导体封装方法，实现从芯片背面所在一侧的引脚引出芯片内部的电路，有利于提升芯片与引线框之间的互连面积，增加产品设计的自由度，产品的散热面积，提高散热性能。

Description

半导体封装方法及半导体装置
技术领域
本申请涉及一种半导体技术领域，尤其涉及一种半导体封装方法及半导体装置。
背景技术
在半导体封装工艺中，有些半导体器件的生产厂商采用引线键合的方式来实现芯片内部电路的引出。相关技术中，通常将芯片排布在引线框架上，然后设置引线，其中，引线一端连接于芯片正面的焊垫，另一端连接于引线框架的引脚。也有些半导体器件的生产厂商采用片状连接件键合的方式来实现芯片内部电路的引出，片状连接件的一端焊接于芯片正面的焊垫，另一端焊接于引线框的引脚。然而发明人(们)通过研究发现，这种通过采用引线键合的方式以及采用片状连接件键合的方式形成的半导体器件，其芯片和引线框的互连面积较小，通流能力较差，且受限于引线框的尺寸，半导体器件的尺寸较为固定。
发明内容
本申请的一个方面提供一种半导体封装方法，其包括：
步骤一：将引线框贴装于载板之上；其中，所述引线框包括有引脚，所述引线框具有相对的第一表面和第二表面，所述引线框的第二表面朝向所述载板；
步骤二：贴装芯片；其中，所述芯片的正面设有导电柱，所述芯片贴装于所述引线框的第一表面之上且所述芯片背面朝向所述引线框，或所述芯片贴装于所述载板之上而所述芯片背面朝向所述载板；
步骤三：在所述载板上形成第一包封层，所述第一包封层至少包封所述芯片和所述引线框；
步骤四：在所述第一包封层的一侧形成金属连接件；所述金属连接件包括相连的第一连接部和第二连接部，所述第一连接部与所述引脚连接，所述第二连接部与所述芯片的导电柱连接。
可选的，在所述载板上形成第一包封层之后，在所述芯片正面以及所述引脚远离载板的一侧形成金属连接件之前，所述半导体封装方法包括：
对所述第一包封层进行减薄，露出所述芯片正面的导电柱；
在所述第一包封层上形成开孔，其中所述开孔位于所述引线框的引脚处，所述开孔采用激光开孔的方式形成。
可选的，所述第一连接部和第二连接部采用再布线工艺同时形成。
可选的，在所述第一包封层上形成开孔之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧以及在所述开孔中形成种子层；
在所述种子层远离所述载板的一侧贴设感光层并形成感光层图案；其中，所述种子层位于开孔中以及位于所述芯片的导电柱之上的部分外露；
在所述开孔中及所述感光层图案中布线，形成金属连接件；其中，所述金属连接件的第一连接部位于所述开孔，所述第二连接部位于所述感光层图案中；
去除剩余的感光层，以及去除所述剩余的感光层位置所对应的种子层。
可选的，在所述第一包封层上形成开孔之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧以及在所述开孔中形成种子层；
在所述种子层远离所述载板的一侧布线以形成第一金属布线层；
对所述第一金属布线层进行刻蚀，形成金属连接件。
可选的，在所述第一包封层上形成开孔之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧贴设感光层并形成感光层图案；其中，所述开孔自所述感光层图案中与外界连通，所述引线框的引脚露出；
在所述开孔中及所述感光层图案中布线，形成金属连接件；其中，所述金属连接件的第一连接部位于所述开孔，所述第二连接部位于所述感光层图案中；
去除剩余的感光层。
可选的，在所述第一包封层上形成开孔之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧以及在所述开孔中形成第二金属布线层；
对所述第二金属布线层进行刻蚀，形成金属连接件。
可选的，在形成金属连接件之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧形成第二包封层；所述第二包封层至少包封所述金属连接件；
剥离所述载板，露出所述引线框的第二表面；
在所述引线框的第二表面形成外引脚层；
在所述外引脚层上镀锡以形成电连接键。
本申请的一个方面提供一种半导体装置，其包括：
引线框，包括有引脚，具有相对的第一表面和第二表面；
芯片，所述芯片正面设有导电柱，所述芯片背面朝向所述引线框并固定于引线框的第一表面或所述芯片与所述引线框间隔排布；
第一包封层，包封所述芯片、引线框
金属连接件，位于所述第一包封层的一侧，包括相连的第一连接部和第二连接部，所述第一连接部与所述引脚连接，所述第二连接部与所述芯片正面的导电柱连接。
可选的，所述半导体装置还包括第二包封层，所述第二包封层包封所述第一包封层设有金属连接件的一侧以及所述金属连接件；或，
所述半导体装置还包括外引脚层和电连接键，所述外引脚层位于所述引线框的第二表面，所述电连接键位于所述外引脚层之上。
本申请实施例提供的上述半导体装置封装方法，并在芯片的正面以及引脚朝向芯片的一侧设置连接二者的金属连接件，实现从芯片背面所在一侧的引脚引出芯片内部的电路，有利于提升了芯片与引线框之间的互连面积，有利于增加产品设计的自由度，使得产品的多个方向上的尺寸自由可控，有利于增加产品的散热面积，提高产品散热性能。此外，相对于采用引线键合的方式所形成的半导体产品而言，其无引线互连，能够有效减少阻抗，增加通流能力，布局更自由灵活。相对于采用片状连接件的方式所形成的半导体而言，芯片表面无锡特殊处理，加工效率高；不会受助焊剂等材料的影响，产品的高压特性更稳定，可靠性高。
附图说明
图1是根据本申请一实例性实施例提出的半导体装置封装方法的流程图。
图2(a)-图2(m)是根据本申请一实例性实施例提出的一种半导体装置封装方法的工艺流程图。
图3是根据本申请图2(a)-图2(m)所示半导体装置封装方法得到的半导体装置的结构示意图。
图4(a)-图4(j)是根据本申请一实例性实施例提出的另一种半导体装置封装方法的工艺流程图.
图5是根据本申请图4(a)-图4(j)所示半导体装置封装方法得到的半导体装置的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
图1是根据本申请一实例性实施例提出的半导体装置封装方法的流程图。如图1所示，所述半导体装置封装方法包括下述步骤：
步骤一S10：将引线框贴装于载板之上；其中，所述引线框包括有引脚，所述引线框具有相对的第一表面和第二表面，所述引线框的第二表面朝向所述载板；
步骤二S20：贴装芯片；其中，所述芯片的正面设有导电柱，所述芯片贴装于所述引线框的第一表面之上且所述芯片背面朝向所述引线框，或所述芯片贴装于所述载板之上而所述芯片背面朝向所述载板；
步骤三S30：在所述载板上形成第一包封层，所述第一包封层至少包封所述芯片和所述引线框；
步骤四S40：在所述第一包封层的一侧形成金属连接件；所述金属连接件包括相连的第一连接部和第二连接部，所述第一连接部与所述引脚连接，所述第二连接部与所述芯片的导电柱连接。
本申请实施例的半导体装置封装方法，通过在第一包封层的一侧(即芯片的正面以及引脚朝向芯片的一侧)设置连接芯片以及引脚的金属连接件，实现从芯片背面所在一侧的引脚引出芯片内部的电路，有利于提升芯片与引线框之间的互连面积，增加产品的通流能力，有利于增加产品设计的自由度，使得产品的多个方向上的尺寸自由可控，有利于增加产品的散热面积，提高产品散热性能。此外，相对于采用引线键合的方式所形成的半导体产品而言，采用本申请实施例的半导体装置封装方法所形成的半导体产品，其无引线互连，能够有效减少阻抗，增加通流能力，布局更自由灵活。相对于传统的采用片状连接件进行键合的方式所形成的半导体产品而言，芯片表面无锡特殊处理，加工效率高；不会受助焊剂等材料的影响，产品的高压特性更稳定，可靠性高；更适用于多芯片互连设计，适合多芯片封装。相对于借助载板并采用扇出布线的方式所形成的半导体产品而言，采用本申请实施例的半导体装置封装方法所形成的半导体产品，实现从芯片背面所在一侧引出芯片内部的电路，增加了散热层面积，有助于产品的散热。此外，芯片内部的电路从引脚远离芯片的下面引出，产品空间利用率高。
如图2(a)-图2(m)所示是根据本申请一实例性实施例提出的一种半导体装置封装方法的工艺流程图，如下结合图1和图2(a)-图2(m)所示进行说明。
在步骤S10中，如图2(a)所示，将引线框300贴装于载板200之上。其中，引线框300包括有引线框主体301和引脚302。引线框300具有相对的第一表面303和第二表面304，引线框的第二表面304朝向载板200。
将引线框的第二表面304朝向载板200，贴装于载板之上。该引线框300可由金属结构通过蚀刻及半蚀刻等方法而形成。
具体实施时，可将引线框300按预定位置贴装于载板200上。比如，在一些实施例中，可先将引线框300排布于支撑板上形成引线框组件。进而将该引线框组件设于载板，其中，排布有引线框300的一面朝向载板200，并且引线框与预定位置对应。最后，去除支撑板，露出引线框。该支撑板可以是透明的结构件，如此不会影响引线框与预定位置的对位。
需要说明的是，在设置引线框之前，可采用激光、机械刻图、光刻等方式在载板200上预先标识出排布引线框的预定位置，而同时引线框上也设置有对位标识，以在排布时将引线框与载板200上的预定位置瞄准对位。
在一些可选实施例中，可以通过粘接层将引线框300贴装于载板200上。粘接层可采用易剥离的材料，以便在后续工序中，将载板200和引线框300剥离开来，例如可采用通过加热能够使其失去粘性的热分离材料。在一实施例中，可通过层压、印刷等方式，在载板200上形成粘接层。
在步骤S20中，如图2(b)所示，在一些实施例中，将芯片201贴装于引线框300的第一表面303之上，芯片201背面朝向引线框300。其中，芯片201的正面设有导电柱2011。设有导电柱2011的芯片正面背离引线框300，具体贴装于引线框300的引线框主体301之上。
芯片201的数量可以是一个也可以是多个。芯片201同样可以按照预定的排布位置贴装于引线框300的第一表面303。
芯片201可通过胶层203贴装于引线框的第一表面303。在此对胶层203的材料不做进一步限定。
芯片201正面的导电柱2011可以通过超声焊接等方式在芯片201表面形成。该导电柱的材料可以是铜，也可以是其他具有导电性能的金属。
在步骤S30中，如图2(c)所示，在载板200上形成第一包封层204，第一包封层204至少包封芯片201和引线框300。
在一些实施例中，如图2(c)所示，第一包封层204形成在芯片201的正面、露出的引线框300以及露出的载板200上。第一包封层204用于将露出的引线框300、露出的载板200以及芯片201完全包封住，重新构造一平板结构，使得在将载板200剥离后，可在重新构造的该平板结构上进行布线和封装。
在一些实施例中，第一包封层204可采用层压环氧树脂膜或塑封膜(Moldingfilm)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfermolding)的方式形成。
在步骤S40中，在第一包封层204的一侧形成金属连接件209。具体地，在芯片201的正面以及引线框300的引脚302远离载板200的一侧形成金属连接件209。该金属连接件209包括相连的第一连接部2092和第二连接部2091。第一连接部2092余引线框300的引脚302连接，第二连接部2091与芯片201的导电柱2011连接。
在一些实施例中，可通过如图2(d)至2(j)所示的工艺来形成金属连接件209。
在一些实施例中，在形成第一包封层之后，可以通过对第一表面2041进行研磨或抛光的方式，来减薄第一包封层204的厚度。
如图2(d)所示，第一包封层204的厚度可减薄至露出芯片201正面的导电柱2011。
如图2(e)所示，在第一包封层204上形成开孔205。其中开孔205位于引线框300的引脚302处，并将引脚302暴露出来。开孔205可以通过镭射进行激光打孔而形成。采用激光开孔的方式进行开孔，其所开的孔较小，有利于后续第一连接部和第二连接部同时形成，且开孔位置更加精确。当然，在其它一些实施例中，也可直接在第一包封层204上进行机械打孔所形成或者化学腐蚀等方法形成。
如图2(f)所示，在第一包封层204远离载板200的一侧以及在开孔205中形成种子层206。比如，可通过溅射的方式形成该种子层206。该种子层206的材料可以是铜。
如图2(g)所示，在种子层206远离载板200的一侧贴设感光层207。在一些实施例中，该感光层可以是光刻胶。
如图2(h)所示，对所述感光层207进行光刻形成感光层图案，使得种子层206位于开孔中以及位于芯片201的导电柱2011之上的部分外露。感光层图案可以理解为感光层中被去除的感光层材料所对应的空缺部208。该感光层图案可以利用掩膜版通过曝光显影的方式形成。
如图2(i)所示，在开孔205中及感光层图案中布线，形成金属连接件209。其中，金属连接件209的第一连接部2092位于开孔205而与引脚302连接，第二连接部2091位于感光层图案中而与芯片201的导电柱2011连接。该第一连接部2092和第二连接部2091采用再布线工艺同时形成，则第一连接部2092和第二连接部2091为一体形成，相比于分别形成第一连接部2092和第二连接部2091的实施方式而言，有效节省了形成金属连接件209的流程步骤，且所形成的金属连接件209其结构更加稳固，整体的连接性能也更好。
上述在开孔205中及感光层图案中布线也可通过溅射的方式形成。布线所采用的材料可以与种子层的材料一样，也是铜材料，且布线所形成的金属层其厚度比种子层206的厚度大的多。布线后，种子层与此次布线所形成的金属层融合，形成金属连接件209。
如图2(j)所示，对感光层207进行清洗，将形成感光层图案后所剩余的感光层部分清洗掉。
在对感光层207进行清洗之后，将该剩余的感光层位置所对应的种子层也去除。即种子层206中被金属连接件209所覆盖的部分保留，其余部分均被去除。
进一步，如图2(k)所示，在一些实施例中，形成金属连接件209之后，在第一包封层204远离载板200的一侧形成第二包封层210。该第二包封层210将露出的包封金属连接件209以及该侧所露出的第一包封层完全包封。该第二包封层210可采用层压环氧树脂膜或塑封膜(Moldingfilm)的方式形成。
进一步，如图2(l)所示，剥离载板200，露出引线框300的第二表面304，并在引线框300的第二表面304形成外引脚层212。
在一些实施例中，可直接机械的剥离载板200。对于通过粘结层将引线框300设于载板200之上的，如果粘接层具有热分离材料时，还可以通过加热的方式，使得粘接层上的热分离材料在遇热后降低粘性，进而剥离载板200。载板200剥离后，暴露出了朝向载板200的第一包封层204的下表面和引线框的第二表面304。剥离载板200后，得到了包括芯片201、引线框300、金属连接件209以及第一包封层204的平板结构。进而可以在引线框的第二表面304形成外引脚层212。
在一些实施例中，该外引脚层212可采用金属布线的方法来形成。比如，可在剥离载板200后所得到的包括芯片201、引线框300、金属连接件209以及第一包封层204的平板结构上贴装感光层，通过曝光显影的方式在引线框300对应处形成布线开口，进而在布线开口处通过电镀的方式形成外引脚层212。
在一些实施例中，该外引脚层212的材料可以是金属铜。当然，也可是其他导电材料，本申请对此不做限定，可根据具体应用环境进行设置。
在一些实施例中，该外引脚层212的厚度可为10μm～50μm，外引脚层的厚度可根据具体产品进行设置，本申请对此不做限定。
进一步，如图2(m)所示，在一些实施例中，在形成外引脚层212之后，在外引脚层212上镀锡而形成电连接键211。
电连接键211的材料可以是锡，铜，镍基合金或其他能够实现电连接的金属材料。相应地，电连接键211可以通过焊锡的方式或者电镀的方式形成。
该外引脚层212的设置，有利于提升爬锡能力。相比于在剥离载板后直接在引线框上设置电连接键而言，在引线框上形成外引脚层212并在形成外引脚层212之后再进行设置电连接键211，电连接键211更容易设置，且该电连接键211的设置效果更好。在一些实施例中，电连接键211能够包裹住外引脚层212，比如如图2(m)所示，电连接键211将外引脚层212所露出的部分完全包裹住。当然，在其他一些实施例中，电连接键也可不完全包裹住，本申请对此不做限定，可根据具体应用环境进行设置。
在另一些实施例中，在第一包封层上形成上述图2(e)所示的开孔205之后，还可以通过如下步骤S411至步骤S413形成金属连接件。
在步骤S411中，在第一包封层远离载板的一侧以及在第一包封层的开孔中形成种子层，具体可参照上述图2(f)所示的相关描述。
在步骤S412中，在种子层远离载板的一侧布线以形成第一金属布线层。在种子层远离载板的一侧布线时，该布线所形成的金属层与种子层融为一体，共同形成该第一金属布线层。
在步骤S413中，对第一金属布线层进行刻蚀，形成金属连接件。具体地，对第一金属布线层进行刻蚀，可以理解为对于步骤S411所形成的种子层以及步骤S412中布线所形成的金属层均进行刻蚀。具体可以通过光刻等金属刻蚀方式形成金属连接件。金属连接件的具体结构等可参考上述相关描述，此处不予以赘述。该实施例中，金属连接件的第一连接部和第二连接部采用同一再布线工艺同时形成。
在另一些实施例中，在第一包封层上形成上述图2(e)所示的开孔205之后，还可以通过如下步骤S421至步骤S423形成金属连接件。
在步骤S421中，在所述第一包封层远离所述载板的一侧贴设感光层并形成感光层图案。其中，所述开孔自所述感光层图案中与外界连通，所述引线框的引脚露出，所述芯片正面的导电柱露出。
在步骤S422中，在所述开孔中及所述感光层图案中布线，形成金属连接件；其中，所述金属连接件的第一连接部位于所述开孔，所述第二连接部位于所述感光层图案中。该第一连接部和第二连接部采用同一再布线工艺同时形成。
在步骤S423中，去除剩余的感光层。
步骤S421至步骤S423的具体实施方式可参照上述各实施例的相关描述。
在其它一些实施例中，在第一包封层上形成上述图2(e)所示的开孔205之后，还可以通过如下步骤S431和步骤S432形成金属连接件。
在步骤S431中，在所述第一包封层远离所述载板的一侧以及在所述开孔中形成第二金属布线层；
在步骤S432中，对所述第二金属布线层进行刻蚀，形成金属连接件。该第一连接部和第二连接部采用同一再布线工艺同时形成。
步骤S431和步骤S432的具体实施方式可参照上述各实施例的相关描述。
如图4(a)-图4(j)所示是根据本申请一实例性实施例提出的另一种半导体装置封装方法的工艺流程图。如下结合图1和图4(a)-图4(j)所示进行说明。在步骤S10中，如图4(a)所示，将引线框贴装于载板400之上。该引线框具有相对的第一表面503和第二表面504。与上述图2(a)所示引线框300不同的是，该引线框仅包括引脚500，而不包括引线框主体。贴装引线框的具体操作可参考上述图2(a)所示实施方式的相关描述，此处不予以赘述。
在步骤S20中，如图4(b)所示，贴装芯片401。与上述图2(b)所示实施方式不同的是，本实施例中，将芯片401的背面朝向载板400并贴装于载板400之上，使得该芯片401与引线框间隔排布于载板400之上。其中，芯片401的结构与上述芯片201的结构相同，该芯片401的正面设有导电柱4011。芯片401可通过胶层403贴装于载板之上。相较于上述将芯片201贴设于引线框主体的实施方式而言，本实施例所形成的半导体产品，其厚度可以做到更薄。其他相同或相似的操作可参照上述图2(b)所示实施方式的相关描述，此处不予以赘述。
在步骤S30中，如图4(c)所示，在载板400上形成包封层404，包封层404至少包封芯片401和引线框500。具体可参照上述图2(c)实施方式的相关描述，此处不予以赘述。
在步骤S40中，在包封层404的一侧，即在芯片401的正面以及引脚500远离载板400的一侧形成金属连接件409。该金属连接件409包括相连的第一连接部4092和第二连接部4091，该金属连接件409的第一连接部4092与引脚500连接，该金属连接件409的第二连接部4091与芯片401的导电柱4011连接。
在一些实施例中，可通过如图4(d)至图4(f)所示的工艺来形成金属连接件409。具体的，在一些实施例中，该金属连接件409的形成方式与上述图2(d)至图2(j)所示的金属连接件209的形成方式一样，可参考上述相关描述。当然，该金属连接件同样可以采用上述其他实施方式中形成金属连接件的方式而形成。比如，在形成开孔405之后，可以形成种子层，而后在种子层上布线形成布线层，最后对布线层进行刻蚀而形成金属连接件。再比如，在形成开孔405之后可以贴设感光层并形成感光层图案，再在感光层图案及开孔405中布线，从而形成金属连接件。还比如，在形成开孔405之后可直接在开孔及包封层远离载板的一侧布线形成一金属布线层，再对该金属布线层刻蚀而形成金属连接件。具体可参考上述相关描述，此处不予以赘述。
进一步，如图4(g)至图4(j)所示，在形成金属连接件409之后，可进一步形成包封层410，剥离载板，形成外引脚层412以及电连接键411。具体可参照上述图2(k)至图2(m)所示实施方式的相关描述，此处不予以赘述。
如图3所示，是根据本申请的实施例提供的利用上述图2(a)-图2(m)所示半导体封装方法得到的半导体装置1000的结构示意图。该半导体装置1000包括引线框300、芯片201、金属连接件209以及第一包封层204。
引线框300包括有引线框主体301和引脚302。且该引线框300具有相对的第一表面303和第二表面304。
芯片201的正面设有导电柱2011，芯片201的背面朝向引线框300并固定于引线框主体301的一侧。
第一包封层204包封芯片201及引线框300。
金属连接件209位于第一包封层204的一侧，包括相连的第一连接部2092和第二连接部2091，第一连接部2092与引脚302连接，第二连接部2091与芯片201正面的导电柱2011连接。
进一步，在一些实施例中，半导体装置1000还包括第二包封层210，第二包封层210包封第一包封层204设有金属连接件209的一侧所露出的部分以及金属连接件209的第二连接部2091。
进一步，在一些实施例中，半导体装置1000还包括外引脚层212和电连接键211。该外引脚层212位于引线框300的第二表面304，电连接键211位于外引脚层212之上。该电连接键211的材料可以是锡，铜，镍基合金或其他能够实现电连接的金属材料。相应地，该电连接键211可以通过焊锡的方式或者电镀的方式形成。
如图5所示，是根据本申请的实施例提供的利用上述图4(a)-图2(j)所示半导体封装方法得到的半导体装置2000的结构示意图。该半导体装置2000包括引线框、芯片401、金属连接件409以及包封层404。
引线框包括引脚500。且该引线框具有相对的第一表面503和第二表面504，即该引线框的引脚500具有相对的第一表面503和第二表面504。
芯片401的正面设有导电柱4011，芯片401与引线框并排间隔排布。
金属连接件409位于包封层404的一侧，包括相连的第一连接部4092和第二连接部4091，第一连接部4092与引脚500连接，第二连接部4091与芯片401正面的导电柱4011连接。
包封层404包封芯片401、引线框及第一连接部4092。
进一步，在一些实施例中，半导体装置2000还包括包封层410，包封层410包封包封层404设有金属连接件409的一侧所露出的部分以及金属连接件409的第二连接部4091。
进一步，在一些实施例中，半导体装置2000还包括外引脚层412和电连接键411。该外引脚层412位于引线框的第二表面504，电连接键411位于外引脚层412之上。该电连接键411的材料同样可以是锡，铜，镍基合金或其他能够实现电连接的金属材料。相应地，该电连接键411可以通过焊锡的方式或者电镀的方式形成。
本申请上述实施例提供的半导体装置，其从芯片背面所在一侧的引脚引出芯片内部的电路，芯片与引线框之间的互连面积得到有效提升，产品设计的自由度得以增加，且半导体装置的多个方向上的尺寸自由可控。相对于采用引线键合的方式所形成的半导体产品而言，其无引线互连，能够有效减少阻抗，增加通流能力，布局更自由灵活。相对于传统的采用片状连接件进行键合的方式所形成的半导体产品而言，其芯片表面无锡特殊处理，加工效率高；不会受助焊剂等材料的影响，产品的高压特性更稳定，可靠性高；更适用于多芯片互连设计，适合多芯片封装。相对于借助载板并采用扇出布线的方式所形成的半导体产品而言，其实现从芯片背面所在一侧引出芯片内部的电路，增加了散热层面积，有助于产品的散热。此外，芯片内部的电路从引脚远离芯片的下面引出，产品空间利用率高。
在本申请中，所述结构实施例与方法实施例在不冲突的情况下，可以互为补充。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (8)

1.一种半导体封装方法，其特征在于，其包括：
步骤一：将引线框贴装于载板之上；其中，所述引线框包括有引脚，所述引线框具有相对的第一表面和第二表面，所述引线框的第二表面朝向所述载板；
步骤二：贴装芯片；其中，所述芯片的正面设有导电柱，所述芯片贴装于所述引线框的第一表面之上且所述芯片背面朝向所述引线框；
步骤三：在所述载板上形成第一包封层，所述第一包封层至少包封所述芯片和所述引线框；
步骤四：在所述第一包封层的一侧形成金属连接件；所述金属连接件包括相连的第一连接部和第二连接部，所述第一连接部与所述引脚连接，所述第二连接部与所述芯片的导电柱连接；
在形成金属连接件之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧形成第二包封层；所述第二包封层至少包封所述金属连接件；
剥离所述载板，露出所述引线框的第二表面；
在所述引线框的第二表面形成外引脚层；
在所述外引脚层上镀锡以形成电连接键。
2.如权利要求1所述的半导体封装方法，其特征在于，在所述载板上形成第一包封层之后，在所述芯片正面以及所述引脚远离载板的一侧形成金属连接件之前，所述半导体封装方法包括：
对所述第一包封层进行减薄，露出所述芯片正面的导电柱；
在所述第一包封层上形成开孔，其中所述开孔位于所述引线框的引脚处，所述开孔采用激光开孔的方式形成。
3.如权利要求1所述的半导体封装方法，其特征在于，所述第一连接部和第二连接部采用再布线工艺同时形成。
4.如权利要求2所述的半导体封装方法，其特征在于，在所述第一包封层上形成开孔之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧以及在所述开孔中形成种子层；
在所述种子层远离所述载板的一侧贴设感光层并形成感光层图案；其中，所述种子层位于开孔中以及位于所述芯片的导电柱之上的部分外露；
在所述开孔中及所述感光层图案中布线，形成金属连接件；其中，所述金属连接件的第一连接部位于所述开孔，所述第二连接部位于所述感光层图案中；
去除剩余的感光层，以及去除所述剩余的感光层位置所对应的种子层。
5.如权利要求2所述的半导体封装方法，其特征在于，在所述第一包封层上形成开孔之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧以及在所述开孔中形成种子层；
在所述种子层远离所述载板的一侧布线以形成第一金属布线层；
对所述第一金属布线层进行刻蚀，形成金属连接件。
6.如权利要求2所述的半导体封装方法，其特征在于，在所述第一包封层上形成开孔之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧贴设感光层并形成感光层图案；其中，所述开孔自所述感光层图案中与外界连通，所述引线框的引脚露出；
在所述开孔中及所述感光层图案中布线，形成金属连接件；其中，所述金属连接件的第一连接部位于所述开孔，所述第二连接部位于所述感光层图案中；
去除剩余的感光层。
7.如权利要求2所述的半导体封装方法，其特征在于，在所述第一包封层上形成开孔之后，所述半导体封装方法包括：
在所述第一包封层远离所述载板的一侧以及在所述开孔中形成第二金属布线层；
对所述第二金属布线层进行刻蚀，形成金属连接件。
8.一种半导体装置，其特征在于，所述半导体装置包括：
引线框，包括有引脚，具有相对的第一表面和第二表面；
芯片，所述芯片正面设有导电柱，所述芯片背面朝向所述引线框并固定于引线框的第一表面；
第一包封层，包封所述芯片、引线框；
金属连接件，位于所述第一包封层的一侧，包括相连的第一连接部和第二连接部，所述第一连接部与所述引脚连接，所述第二连接部与所述芯片正面的导电柱连接；
第二包封层，所述第二包封层包封所述第一包封层设有金属连接件的一侧以及所述金属连接件；
外引脚层，所述外引脚层位于所述引线框的第二表面；
电连接键，所述电连接键位于所述外引脚层之上。
CN202010576178.6A 2020-06-22 2020-06-22 半导体封装方法及半导体装置 Active CN111739810B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010576178.6A CN111739810B (zh) 2020-06-22 2020-06-22 半导体封装方法及半导体装置
PCT/CN2020/141626 WO2021258706A1 (zh) 2020-06-22 2020-12-30 半导体装置封装方法及半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010576178.6A CN111739810B (zh) 2020-06-22 2020-06-22 半导体封装方法及半导体装置

Publications (2)

Publication Number Publication Date
CN111739810A CN111739810A (zh) 2020-10-02
CN111739810B true CN111739810B (zh) 2022-09-30

Family

ID=72650445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010576178.6A Active CN111739810B (zh) 2020-06-22 2020-06-22 半导体封装方法及半导体装置

Country Status (2)

Country Link
CN (1) CN111739810B (zh)
WO (1) WO2021258706A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111739810B (zh) * 2020-06-22 2022-09-30 矽磐微电子(重庆)有限公司 半导体封装方法及半导体装置
CN112701049A (zh) * 2020-12-22 2021-04-23 杰群电子科技（东莞）有限公司 一种半导体模块的封装方法及半导体模块
CN113327900A (zh) * 2021-06-18 2021-08-31 广东佛智芯微电子技术研究有限公司 基于铜箔载板的高散热板级扇出封装结构及其制备方法
CN114497234B (zh) * 2022-01-25 2022-12-06 先之科半导体科技(东莞)有限公司 一种低损耗小体积的肖特基二极管

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04171775A (ja) * 1990-11-02 1992-06-18 Sumitomo Electric Ind Ltd 発光ダイオードチップ及びその製造方法
US5670418A (en) * 1996-12-17 1997-09-23 International Business Machines Corporation Method of joining an electrical contact element to a substrate
JP2009016608A (ja) * 2007-07-05 2009-01-22 Mitsui High Tec Inc 半導体装置及びその製造方法
WO2009084597A1 (ja) * 2007-12-28 2009-07-09 Mitsui High-Tec, Inc. 半導体装置の製造方法及び半導体装置、半導体装置の中間製品の製造方法及び半導体装置の中間製品、並びにリードフレーム
CN101335218A (zh) * 2008-07-30 2008-12-31 江苏长电科技股份有限公司 金属平板式新型半导体封装方法
US7915082B2 (en) * 2008-10-23 2011-03-29 Infineon Technologies Ag Semiconductor device
CN202275822U (zh) * 2010-04-28 2012-06-13 先进封装技术私人有限公司 半导体封装件以及其基板
CN103824784B (zh) * 2010-05-05 2016-10-12 万国半导体有限公司 用连接片实现连接的半导体封装的方法
CN105514080B (zh) * 2014-10-11 2018-12-04 意法半导体有限公司 具有再分布层和加强件的电子器件及相关方法
CN104505382A (zh) * 2014-12-30 2015-04-08 华天科技（西安）有限公司 一种圆片级扇出PoP封装结构及其制造方法
CN104779220A (zh) * 2015-03-27 2015-07-15 矽力杰半导体技术(杭州)有限公司 一种芯片封装结构及其制造方法
US10276541B2 (en) * 2015-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D package structure and methods of forming same
US9761566B1 (en) * 2016-04-13 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die structure and method of forming same
CN208014673U (zh) * 2016-11-29 2018-10-26 Pep创新私人有限公司 芯片封装结构
CN106684050A (zh) * 2017-01-25 2017-05-17 江苏长电科技股份有限公司 一种金属柱导通埋芯片线路板结构及其工艺方法
CN109494202B (zh) * 2017-09-12 2023-01-31 Pep创新私人有限公司 一种半导体芯片封装方法及封装结构
US11127661B2 (en) * 2018-06-13 2021-09-21 Tongfu Microelectronics Co., Ltd. Semiconductor chip package method and semiconductor chip package device
CN210467806U (zh) * 2019-11-20 2020-05-05 长华科技股份有限公司 具有外凸微型引脚的半导体封装组件
CN111739810B (zh) * 2020-06-22 2022-09-30 矽磐微电子(重庆)有限公司 半导体封装方法及半导体装置

Also Published As

Publication number Publication date
CN111739810A (zh) 2020-10-02
WO2021258706A1 (zh) 2021-12-30

Similar Documents

Publication Publication Date Title
CN111739810B (zh) 半导体封装方法及半导体装置
CN210182362U (zh) 芯片结构
TWI541918B (zh) 積體電路封裝之組裝方法及其封裝
US8154110B2 (en) Double-faced electrode package and its manufacturing method
JP5690466B2 (ja) 半導体チップパッケージの製造方法
TWI352412B (en) Multi-chip package structure and method of fabrica
CN109494202B (zh) 一种半导体芯片封装方法及封装结构
CN111883521B (zh) 多芯片3d封装结构及其制作方法
JP2004235523A (ja) 半導体装置および半導体装置の製造方法
WO2022021799A1 (zh) 半导体封装方法及半导体封装结构
WO2022042682A1 (zh) 半导体封装方法及半导体封装结构
US8283780B2 (en) Surface mount semiconductor device
CN113725096B (zh) 半导体封装方法及半导体封装结构
CN114446918A (zh) Mcm封装结构及其制作方法
CN113725090A (zh) 半导体封装方法
CN112133695B (zh) 系统级封装结构及其制作方法
WO2022206749A1 (zh) 半导体封装方法及半导体封装结构
CN113725097B (zh) 半导体封装方法及半导体封装结构
WO2022012498A1 (zh) 芯片封装结构及其制作方法
CN115148711A (zh) 半导体封装方法及半导体封装结构
CN114446799A (zh) 半导体封装方法及半导体封装结构
CN114446920A (zh) Mcm封装结构及其制作方法
CN114446919A (zh) Mcm封装结构及其制作方法
CN113937012A (zh) 芯片封装结构及其制作方法
CN114446796A (zh) 半导体封装方法及半导体封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant