CN113725090A - 半导体封装方法 - Google Patents

半导体封装方法 Download PDF

Info

Publication number
CN113725090A
CN113725090A CN202010230916.1A CN202010230916A CN113725090A CN 113725090 A CN113725090 A CN 113725090A CN 202010230916 A CN202010230916 A CN 202010230916A CN 113725090 A CN113725090 A CN 113725090A
Authority
CN
China
Prior art keywords
lead frame
lead
pin
electrical connection
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010230916.1A
Other languages
English (en)
Inventor
周辉星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SIPLP Microelectronics Chongqing Ltd
Original Assignee
SIPLP Microelectronics Chongqing Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SIPLP Microelectronics Chongqing Ltd filed Critical SIPLP Microelectronics Chongqing Ltd
Priority to CN202010230916.1A priority Critical patent/CN113725090A/zh
Publication of CN113725090A publication Critical patent/CN113725090A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本申请提供一种半导体封装方法。其中，所述半导体封装方法包括将引线框固定于载板上，引线框包括具有引脚的至少一个引脚区；将多个待封装的裸片正面朝向引线框并设于引线框的引脚区，所述每一引脚区与至少两个裸片对应，每一所述引脚区设有多个引脚，每一所述裸片与对应的所述引脚区中的至少一个引脚电连接，裸片的正面设有焊垫，裸片的焊垫与引脚对应；形成第一包封层，第一包封层包覆引线框及多个裸片；剥离载板；形成连接引脚与焊垫的第一电连接部，以及位于引线框远离裸片一侧的布线结构；其中，布线结构与同一引脚区对应的各个裸片所对应的引脚电连接。

Description

半导体封装方法
技术领域
本申请涉及一种半导体技术领域，尤其涉及半导体封装方法。
背景技术
在半导体封装过程中，比如芯片封装过程中，常利用分割硅片形成裸片，将裸片排布在载板上，形成包覆和连结裸片的塑封层，然后脱去载板，在裸片的活性面上通过溅射、甩胶、光刻、电镀、剥膜、蚀刻等步骤形成布线结构，最后进行切割形成单颗封装好的芯片。发明人(们)发现这种封装工艺还有需要改进的空间。
发明内容
本申请提供一种半导体封装方法，包括：
将引线框固定于载板上，所述引线框包括具有引脚的多个引脚区；
将多个待封装的裸片正面朝向所述引线框并设于所述引线框的引脚区，所述裸片的正面设有焊垫，所述裸片的焊垫与所述引脚对应；
形成第一包封层，所述第一包封层包覆所述引线框及多个所述裸片；
剥离所述载板；
形成连接所述引脚与所述焊垫的第一电连接部，以及位于所述引线框远离所述裸片一侧的布线结构；其中，至少两个相邻的引脚区通过所述布线结构电连接。
可选的，所述将引线框固定于载板上包括：
将所述引线框按预定位置排布于所述载板上；
形成胶粘层，使所述引线框通过所述胶粘层固定于所述载板上。
可选的，所述将所述引线框按预定位置排布于所述载板上包括：
将所述引线框排布于支撑板上形成引线框组件；
将所述引线框组件设于所述载板；其中，所述排布有引线框的一面朝向所述载板，并且所述引线框与所述预定位置对应；
去除所述支撑板。
可选的，所述引脚上设有通孔；所述裸片的焊垫与所述引脚对应包括：所述裸片的焊垫与所述引脚的通孔对应；
所述通孔中形成有所述胶粘层；所述在所述引脚上形成与所述焊垫电连接的第一电连接部包括：
去除位于所述通孔中的所述胶粘层；
在所述通孔中填充导电材料，形成第一电连接部。
可选的，所述引线框包括多个所述引脚区，所述引线框包括多个第一连杆及第二连杆，多个所述第一连杆围合形成框架体，所述第二连杆设置在所述框架体内，以将所述框架体内分隔成多个所述引脚区，所述引脚区的引脚与所述第一连杆或者所述第二连杆连接。
可选的，所述引脚上设有通孔；
所述引脚与所述第一连杆相连，所述通孔设置在所述引脚背离该第一连杆的一侧；或者，所述引脚与所述第二连杆相连，所述通孔设置在所述引脚背离该第二连杆的一侧。
可选的，在所述引脚上形成与所述焊垫电连接的第一电连接部，以及位于所述引线框远离所述裸片一侧的布线结构之后得到封装结构，所述半导体封装方法还包括：
对所述封装结构进行切割，将所述第一连杆与所述第二连杆去除。
可选的，所述布线结构通过第二电连接部与所述引脚电连接；
在形成连接所述引脚与所述焊垫的第一电连接部之后，形成位于所述引线框远离所述裸片一侧的布线结构之前，所述半导体封装方法包括：
在所述引线框远离所述裸片的一侧设置与所述引脚电连接的第二电连接部，以及覆盖至少部分所述引线框的第一介电层；其中，所述第二电连接部远离所述引线框的表面露出所述第一介电层。
可选的，所述在所述引线框远离所述裸片的一侧设置与所述引脚电连接的第二电连接部，以及覆盖露出的所述引线框的第一介电层包括：
在形成位于所述引线框远离所述裸片的一侧并与所述引脚电连接的第二电连接部；
在所述引线框上形成能够覆盖露出的所述引线框的第一介电层；
或，
在所述引线框上形成能够覆盖所述引线框的第一介电层；
在所述第一介电层上与所述引脚对应的位置形成开孔，所述开孔暴露部分所述引脚；
在所述开孔中填充导电材料形成所述第二电连接部。
可选的，所述布线结构包括位于所述第一介电层上的导电迹线及位于导电迹线之上的第三电连接部，在形成位于所述引线框远离所述裸片一侧的布线结构之后，所述半导体封装方法还包括：
在所述布线结构上形成第二介电层；其中，所述第三电连接部远离所述导电迹线的表面露出所述第二介电层。
本申请实施例提供的上述半导体封装方法，通过引线框与裸片的焊垫进行电连接，以及布线结构与引线框电连接，实现多个不同功能的裸片之间的电连接，使得封装步骤简单方便，能够有效节省半导体封装的时间，从而提高产品的生产效率。
附图说明
图1是根据本公开一实例性实施例提出的半导体封装方法的流程图；
图2(a)是根据本公开一示例性实施例提出的晶圆的结构示意图；
图2(b)是根据本公开一示例性实施例提出的晶圆切分示意图；
图3(a)是根据本公开一示例性实施例提出的引线框的正视图；
图3(b)是根据本公开一示例性实施例提出的引线框中一个引脚区的主视图；
图4(a)～图4(j)是根据本公开一示例性实施例提供的利用上述半导体封装方法得到的半导体封装结构的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
在封装过程中，常将具有不同功能的裸片封装在一个封装结构中，以形成多芯片组件(MCM，multi-chip module)。这类多芯片组件具有体积小，可靠性高和多功能化等优势。随着裸片尺寸的减小，裸片活性面上输入/输出接口密度逐渐增加，常常需要进行扇出布线将高密度的输入/输出接口扇出为低密度的输入输出接口。相关技术中，常利用分割硅片形成裸片，将裸片排布在载板上，形成包覆和连结裸片的塑封层，然后脱去载板，在裸片的活性面上通过溅射、甩胶、光刻、电镀、剥膜、蚀刻等步骤形成布线结构，最后进行切割形成单颗封装好的裸片。发明人(们)发现这种封装工艺较为复杂，整个封装过程需要的时间较长，还有需要改进的空间。
根据本公开的各个实施例，提供了一种半导体封装方法。在封装过程中，先将引线框固定于载板上，所述引线框包括具有引脚的至少一个引脚区。再将多个待封装的裸片正面朝向所述引线框并设于所述引线框的引脚区，所述每一引脚区与至少两个裸片对应，每一所述引脚区设有多个引脚，每一所述裸片与对应的所述引脚区中的至少一个引脚电连接，所述裸片的正面设有焊垫，所述裸片的所述焊垫与所述引脚对应。进而形成第一包封层，其中该第一包封层包覆所述引线框及多个所述裸片的至少部分区域。进一步，剥离载板。最后，形成连接所述引脚与所述焊垫的第一电连接部，以及位于所述引线框远离所述裸片一侧的布线结构；其中，所述布线结构与同一所述引脚区对应的各个裸片所对应的引脚电连接。本公开的上述实施方式，通过引线框与裸片的焊垫进行电连接，并且通过布线结构与引线框电连接，实现多个不同功能裸片之间电路连接，以通过多个裸片的电连接共同实现一定的功能，使得封装步骤简单方便，能够有效节省半导体封装的时间，从而提高产品的生产效率。
图1是根据本公开一实例性实施例提出的半导体封装方法的流程图。请参照图1，并在必要时结合图2(a)至图4(j)所示。如图1所示，半导体封装方法包括下述步骤101-109。其中：
在步骤101中，将引线框300固定于载板200上，所述引线框300包括具有引脚301的至少一个引脚区。
如图4(a)-4(j)所示，为了使图示比较清楚，该组图简单的示意出引线框300的一个引脚区与两个裸片进行封装的示意结构。引线框的其他引脚区及其他裸片的设置可与此类似。
引线框300可由金属结构通过蚀刻及半蚀刻等方法而形成。引线框可以包括多个引脚区域，也可包括一个引脚区，本申请对此不做限，可根据具体应用环境进行设置。一个引脚区可以理解为一个引线框单元，其包括位于区域周侧的连杆及位于区域内的引脚，且引脚通常与连杆相连，这样连杆能够将引脚连成一体，便于封装工艺的进行。具有多个引脚区的引线框，可以理解为具有多个引线框单元的组件，其多个引脚区可通过周侧的连杆连接。
请结合图3(a)所示，在一些实施例中，引线框300为预制引线框，包括Q1、Q2、Q3及Q4四个引脚区。引线框300包括多个第一连杆302及第二连杆303，多个第一连杆302围合形成框架体，第二连杆303设置在该框架体内，以将该框架体内分隔成多个引脚区Q1、Q2、Q3、Q4，引脚区的引脚301与第一连杆302或者与第二连杆303连接。引脚区Q1、Q2、Q3、Q4分别包括多个引脚301，每一引脚区的多个引脚301在相应的引脚区内间隔排布。当然，在其他实施例中，引脚区也可包括一个引脚。本申请对此不做限定。
引脚301上设有通孔305。对于引脚301与第一连杆302相连的，通孔305设置在引脚301背离该第一连杆302的一侧。对于引脚301与第二连杆303相连的，通孔305设置在引脚301背离该第二连杆303的一侧。
在一些实施例中，载板200的形状可以是矩形。引线框300的框架体呈矩形。引线框300的面积可与载板200的面积相同或大致相同。或者几个引线框300的组合的面积和载板的面积相同。当然，载板200的形状还可包括：圆形、椭圆或其他形状，本公开对载板200的形状不做限定，可根据具体应用环境进行设置。载板200可以是小尺寸的晶圆衬底，也可以是更大尺寸的载板，例如不锈钢板、聚合物基板等。
在一些实施例中，步骤101可通过如下步骤S1和S2来实现：
在步骤S1中，将引线框300按预定位置排布于载板200上。
可选的，在一些实施例中，步骤S1将引线框300按预定位置排布于载板200上，可先将引线框300排布于支撑板上形成引线框组件。进而将该引线框组件设于载板，其中，排布有引线框300的一面朝向载板200，并且引线框与预定位置对应。最后，去除支撑板，露出引线框。该支撑板可以是透明的结构件，如此不会影响引线框与预定位置的对位。
需要说明的是，在设置引线框之前，可采用激光、机械刻图、光刻等方式在载板200上预先标识出排布引线框的预定位置，而同时引线框上也设置有对位标识，以在排布时将引线框与载板200上的预定位置瞄准对位。
在步骤S2中，形成胶粘层，使引线框通过胶粘层固定于载板上。
请结合图4(b)所示，胶粘层203设于载板之上，胶粘层203的厚度可与引线框300的厚度大致相同或者相同。胶粘层203的上表面与引线框300的上表面可基本齐平，以助于后续贴装裸片。如图4(b)所示，胶粘层203可填充于引脚301的通孔305中、引脚区的空隙中以及引线框外侧的部分或全部区域。胶粘层的材料为绝缘材料，胶粘层为绝缘材料层。比如，胶粘层的材料可为绝缘的感光性材料，也可为绝缘的激光反应性材料。
在步骤103中，将多个待封装的裸片201正面朝向引线框300并设于引线框300的引脚区。每一个引脚区与至少两个裸片对应，每一所述引脚区设有多个引脚，每一个裸片与对应的引脚区中的至少一个引脚电连接。裸片201的正面设有焊垫103，裸片的焊垫与引脚301对应。
裸片201设于引线框300的引脚区中，上述胶粘层对该裸片201能够起到固定的作用，以使得后续封装过程中，裸片201不易移动。
将多个待封装的裸片201设于引线框300的引脚区，也可以是按照预定的位置排布在引线框的引脚区。比如，同样可采用激光、机械刻图、光刻等方式在载板200上预先标识出排布待封装的裸片201的预定位置，在设置引线框之后，该预定位置至少部分能够外露，同时待封装的裸片201上也可设置有对位标识以与待封装的裸片201对位。当然，也可预先在引线框上预先标识出排布待封装的裸片201的预定位置，而待封装的裸片201上也可设置有对位标识以与待封装的裸片201对位。
待封装的裸片201的正面由裸片内部电路引出至裸片表面的导电电极构成，焊垫制备在这些导电电极上。通常，裸片正面制备有多个间隔的焊垫，裸片的正面还设有位于相邻焊垫之间的绝缘层，绝缘层的厚度大于焊垫的厚度。
裸片201的焊垫103与引脚301对应，具体的可以理解为裸片201的焊垫103与引脚301的通孔305对应。
可以理解的是，一次封装过程中，引线框300可包括多个引脚区，比如图3(a)所示的引脚区Q1、Q2、Q3、Q4。待封装的裸片201为多个，即在具有多个引脚区的引线框上同时贴装多个待封装的裸片201，以进行封装。可选的，每一个引脚区贴装多个裸片201。
需要说明的是，具有多个引脚区的引线框。这多个引脚区中至少有一个引脚区贴装有多个裸片。且这多个裸片可分别具有不同的功能。当然，在剩下的引脚区中，也可有一部分引脚区中的一个引脚区对应贴设一个裸片。本申请对此不做限定，可根据具体应用环境进行设置。
比如如图4(c)所示，载板200上所设置引线框中的一个引脚区包括四个引脚31，这一个引脚区之上对应设置两个裸片。为了便于描述，这四个引脚分别采用标号3011、3012、3013和3014表示，这两个裸片201分别采用标号2011和2012来表示。裸片2011和2012的正面朝向引线框设置于该引脚区。其中，裸片2011设于引脚3011和3012之上，且裸片2011可同时与引脚3011和3012电连接。而裸片2012设于引脚3013和3014之上，且裸片2012可同时与引脚3013和3014电连接。需要说明的是，对于引脚区包括其他多个引脚，及引脚区对应其他多个裸片，以及多个裸片与多个引脚的电连接的具体情况，可根据具体应用环境进行设置，本申请对此不做限定。
在步骤105中，形成第一包封层204，第一包封层204包覆引线框300及多个裸片201。
在一些实施例中，如图4(d)所示，第一包封层204形成在待封装的裸片201的背面、露出的引线框300、露出的胶粘层203以及露出的载板200上。第一包封层204用于将露出的引线框300、露出的胶粘层203、露出的载板200以及多个待封装的裸片201完全包封住，以重新构造一平板结构，以便在将载板200剥离后，能够继续在重新构造的该平板结构上进行布线和封装。
在一些实施例中，第一包封层204可采用层压环氧树脂膜或ABF(Ajinomotobuildup film)的方式形成，也可通过对环氧树脂化合物进行注塑成型、压模成型或传递成型等塑性材料成型的方式形成。第一包封层204包括与载板200相对的第一表面2041，基本上呈平板状，且与第一载板200的表面平行或大致平行。第一包封层204的厚度可以通过对第一表面2041进行研磨或抛光来减薄，在一些实施例中，第一包封层204的厚度可减薄至裸片201的背面。
在步骤107中，剥离载板。
在一些实施例中，如图4(e)所示，可直接机械的剥离载板200。如果粘接层203具有热分离材料时，还可以通过加热的方式，使得粘接层203上的热分离材料在遇热后降低粘性，进而剥离载板200。载板200剥离后，暴露出了朝向载板200的第一包封层204的下表面和裸片201的正面。剥离载板200后，得到了包括裸片201、引线框300、胶粘层203以及第一包封层204的平板结构。
在步骤109中，形成连接所述引脚与所述焊垫的第一电连接部，以及位于所述引线框远离所述裸片一侧的布线结构。其中，至少两个相邻的引脚区通过所述布线结构电连接。
对于引脚301上设有通孔305的实施例而言，通孔305中形成有胶粘层203。形成连接引脚301与焊垫103与引脚301的第一电连接部206，具体可先去除位于通孔305中的胶粘层203，露出裸片201的正面上与通孔305对应的焊垫，进而在通孔305中填充导电材料，形成第一电连接部206。对于胶粘层203的材料为感光性材料的，可采用光照的方式将通孔305中的胶粘层203去除。对于胶粘层203的材料为激光反应性材料的，可采用激光镭射的方式将胶粘层203去除。
进一步，在一些实施例中，可以在形成第一电连接部206之后，先在引线框300上形成第一介电层208，第一介电层208至少能够覆盖引线框300。当然，该第一介电层208还可包覆同一侧的外露的胶粘层203、第一电连接部206以及第一包封层204的部分区域。进而，在第一介电层208上与引脚301对应的位置形成开孔，开孔暴露部分引脚301。最后，在开孔中填充导电材料形成第二电连接部207。该第一介电层208能够保护引线框300及第二电连接部207。
当然，在另一些实施例中，也可以在形成第一电连接部206之后，直接在引脚301远离裸片201的一侧设置与引脚301电连接的第二电连接部207，进而再在引线框300上形成第一介电层208，第一介电层208可覆盖露出的引线框300。当然，该第一介电层208还可以覆盖与露出的引线框300位于同一侧且同样外露的胶粘层203、第一电连接部206以及第一包封层204的部分区域。可选的，第一介电层208的厚度可以与第二电连接部207的厚度相等，以使得第二电连接部207远离引线框300的表面露出第一介电层208。第一介电层208的厚度也可大于第二电连接部207的厚度，则第二连接部207被第一介电层208完全包覆，进而可通过减薄第一介电层208使得第二电连接部207远离引线框300的表面露出第一介电层208。
进一步，请结合图4(f)至图4(j)所示，布线结构可包括位于第一介电层208上的导电迹线209及位于导电迹线209之上的第三电连接部210。布线结构的导电迹线209与第二电连接部207连接，并通过第二电连接部207与引线框相连，以实现同一引脚区对应的各个裸片电连接。比如，如图4(h)和图4(i)所示，为便于说明，中间区域的导电迹线209可采用标号2091表示，该部分导电迹线2091同时与引脚3012和引脚3013连接，从而实现该引脚区内两个裸片2011和2012电连接。其中，裸片2011和2012可以为具有特定功能的裸片。这两个裸片可以为具有不同或相同功能的裸片。
本实施例中，通过布线结构的导电迹线209可将不同功能的裸片201电连接，得到能够共同实现一定功能的多芯片组件(MCM，multi-chip module)。该多芯片组件具有体积小，可靠性高、性能高和功能多等优点。
相应地，该步骤109中形成位于引线框300远离裸片301一侧的布线结构具体可包括：
在第一介电层208之上形成导电迹线209；
在导电迹线209上形成第三电连接部210。
进一步，在一些实施例中，在形成第三电连接部210之后，还可在布线结构上形成第二介电层211，以保护导电迹线209和第三电连接部210。其中，第三电连接部210远离导电迹线的表面露出第二介电层211。可选的，第二介电层211的厚度可以与第三电连接部210的厚度相等，以使得第三电连接部210远离引线框300的表面露出第二介电层211。第二介电层211的厚度也可大于第三电连接部210的厚度，则第三电连接部210被第二介电层211完全包覆，进而可通过减薄第二介电层211使得第三电连接部210远离引线框300的表面露出第二介电层211。
可以理解的是，与第二电连接部207和第一介电层208的设置类似，在另一些实施例中，第二介电层211还可以在形成导电迹线209之后，形成第三电连接部210之前形成，具体可参考上述相关描述，此处不予以赘述。
需要说明的是，这里所述的第一电连接部206、第二电连接部207以及第三电连接部210可以理解为导电凸柱。
在形成布线结构及第二介电层211之后得到如图4(i)所示的封装结构。进而，如图4(i)和图4(j)所示，可对该封装结构进行切割，将第一连杆302与第二连杆303去除而得到如图4(j)所示的半导体封装产品。其中，去除第一连杆302可以直接连同外周侧的部分第一包封层204、部分胶粘层203、部分第一介电层208以及部分第二介电层211一起切掉。
进一步，在步骤103的将待封装的裸片201正面朝向引线框300并设于引线框300的引脚区之前，半导体封装方法还包括提供待封装的裸片201。
在一些实施例中，待封装的裸片是通过对一个半导体晶圆进行减薄、切割而成，每个半导体晶圆可以形成多个待封装的裸片，待封装的裸片之间具有切割道，每个半导体晶圆经过减薄、切割后形成多个裸片。待封装的裸片的正面由裸片内部电路引出至裸片表面的导电电极构成，焊垫制备在这些导电电极上。
对半导体晶圆进行切割时可以采用机械切割，也可采用激光进行切割。本申请对此不做限定，可根据具体应用环境进行设置。
在一些实施例中，如图2(a)和图2(b)所示，对半导体晶圆100进行切割，得到多个待封装的裸片201。
此外，需要说明的是，上述实施例，在导电迹线和第三电连接部上还可形成又一介电层，如此可形成两层或更多层的布线层。对于形成两层或更多层布线层的半导体封装体结构，再对该封装结构进行切割，将第一连杆302与第二连杆303去除而得到产品。
在本申请中，所述装置实施例与方法实施例在不冲突的情况下，可以互为补充。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (10)

1.一种半导体封装方法，其特征在于，包括：
将引线框固定于载板上，所述引线框包括具有引脚的至少一个引脚区；
将多个待封装的裸片正面朝向所述引线框并设于所述引线框的引脚区；所述每一引脚区与至少两个裸片对应，每一所述引脚区设有多个引脚，每一所述裸片与对应的所述引脚区中的至少一个引脚电连接，所述裸片的正面设有焊垫，所述裸片的所述焊垫与所述引脚对应；
形成第一包封层，所述第一包封层包覆所述引线框及多个所述裸片；
剥离所述载板；
形成连接所述引脚与所述焊垫的第一电连接部，以及位于所述引线框远离所述裸片一侧的布线结构；其中，所述布线结构与同一所述引脚区对应的各个裸片所对应的引脚电连接。
2.如权利要求1所述的半导体封装方法，其特征在于，所述将引线框固定于载板上包括：
将所述引线框按预定位置排布于所述载板上；
形成胶粘层，使所述引线框通过所述胶粘层固定于所述载板上。
3.如权利要求2所述的半导体封装方法，其特征在于，所述将所述引线框按预定位置排布于所述载板上包括：
将所述引线框排布于支撑板上形成引线框组件；
将所述引线框组件设于所述载板；其中，所述排布有引线框的一面朝向所述载板，并且所述引线框与所述预定位置对应；
去除所述支撑板。
4.如权利要求2所述的半导体封装方法，其特征在于，所述引脚上设有通孔；所述裸片的所述焊垫与所述引脚对应包括：所述裸片的所述焊垫与所述引脚的通孔对应；
所述通孔中形成有所述胶粘层；所述在所述引脚上形成与所述焊垫电连接的第一电连接部包括：
去除位于所述通孔中的所述胶粘层；
在所述通孔中填充导电材料，形成第一电连接部。
5.如权利要求1所述的半导体封装方法，其特征在于，所述引线框包括多个所述引脚区，所述引线框包括多个第一连杆及第二连杆，多个所述第一连杆围合形成框架体，所述第二连杆设置在所述框架体内，以将所述框架体内分隔成多个所述引脚区，所述引脚区的引脚与所述第一连杆或者所述第二连杆连接。
6.如权利要求5所述的半导体封装方法，其特征在于，所述引脚上设有通孔；
所述引脚与所述第一连杆相连，所述通孔设置在所述引脚背离该第一连杆的一侧；或者，所述引脚与所述第二连杆相连，所述通孔设置在所述引脚背离该第二连杆的一侧。
7.如权利要求5所述的半导体封装方法，其特征在于，在所述引脚上形成与所述焊垫电连接的第一电连接部，以及位于所述引线框远离所述裸片一侧的布线结构之后得到封装结构，所述半导体封装方法还包括：
对所述封装结构进行切割，将所述第一连杆与所述第二连杆去除。
8.如权利要求1所述的半导体封装方法，其特征在于，所述布线结构通过第二电连接部与所述引脚电连接；
在形成连接所述引脚与所述焊垫的第一电连接部之后，形成位于所述引线框远离所述裸片一侧的布线结构之前，所述半导体封装方法包括：
在所述引线框远离所述裸片的一侧设置与所述引脚电连接的第二电连接部，以及覆盖至少部分所述引线框的第一介电层；其中，所述第二电连接部远离所述引线框的表面露出所述第一介电层。
9.如权利要求8所述的半导体封装方法，其特征在于，所述在所述引线框远离所述裸片的一侧设置与所述引脚电连接的第二电连接部，以及覆盖露出的所述引线框的第一介电层包括：
在形成位于所述引线框远离所述裸片的一侧并与所述引脚电连接的第二电连接部；
在所述引线框上形成能够覆盖露出的所述引线框的第一介电层；
或，
在所述引线框上形成能够覆盖所述引线框的第一介电层；
在所述第一介电层上与所述引脚对应的位置形成开孔，所述开孔暴露部分所述引脚；
在所述开孔中填充导电材料形成所述第二电连接部。
10.如权利要求8所述的半导体封装方法，其特征在于，所述布线结构包括位于所述第一介电层上的导电迹线及位于导电迹线之上的第三电连接部，在形成位于所述引线框远离所述裸片一侧的布线结构之后，所述半导体封装方法还包括：
在所述布线结构上形成第二介电层；其中，所述第三电连接部远离所述导电迹线的表面露出所述第二介电层。
CN202010230916.1A 2020-03-27 2020-03-27 半导体封装方法 Pending CN113725090A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010230916.1A CN113725090A (zh) 2020-03-27 2020-03-27 半导体封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010230916.1A CN113725090A (zh) 2020-03-27 2020-03-27 半导体封装方法

Publications (1)

Publication Number Publication Date
CN113725090A true CN113725090A (zh) 2021-11-30

Family

ID=78671104

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010230916.1A Pending CN113725090A (zh) 2020-03-27 2020-03-27 半导体封装方法

Country Status (1)

Country Link
CN (1) CN113725090A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117457642A (zh) * 2023-12-21 2024-01-26 荣耀终端有限公司 电子器件模组及电子设备

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1207555A1 (en) * 2000-11-16 2002-05-22 Texas Instruments Incorporated Flip-chip on film assembly for ball grid array packages
CN101504919A (zh) * 2008-02-05 2009-08-12 叶秀慧 半导体的封装结构和封装方法
US20110031619A1 (en) * 2008-05-27 2011-02-10 Nan-Cheng Chen System-in-package with fan-out wlcsp
US20110278707A1 (en) * 2010-05-17 2011-11-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Prefabricated Multi-Die Leadframe for Electrical Interconnect of Stacked Semiconductor Die
CN104332419A (zh) * 2014-08-28 2015-02-04 南通富士通微电子股份有限公司 倒装形式的芯片封装方法
US20150041980A1 (en) * 2013-08-06 2015-02-12 Amkor Technology, Inc. Semiconductor Package with Reduced Thickness
CN109346454A (zh) * 2018-11-08 2019-02-15 嘉盛半导体(苏州)有限公司 引线框架条、半导体封装方法、半导体封装结构及其单元
US20190385989A1 (en) * 2018-06-15 2019-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure and manufacturing method thereof
CN110729270A (zh) * 2019-03-04 2020-01-24 Pep创新私人有限公司 芯片封装方法及封装结构
CN110838452A (zh) * 2019-03-26 2020-02-25 Pep创新私人有限公司 封装方法、面板组件、晶圆封装体以及芯片封装体

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1207555A1 (en) * 2000-11-16 2002-05-22 Texas Instruments Incorporated Flip-chip on film assembly for ball grid array packages
CN101504919A (zh) * 2008-02-05 2009-08-12 叶秀慧 半导体的封装结构和封装方法
US20110031619A1 (en) * 2008-05-27 2011-02-10 Nan-Cheng Chen System-in-package with fan-out wlcsp
US20110278707A1 (en) * 2010-05-17 2011-11-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Prefabricated Multi-Die Leadframe for Electrical Interconnect of Stacked Semiconductor Die
US20150041980A1 (en) * 2013-08-06 2015-02-12 Amkor Technology, Inc. Semiconductor Package with Reduced Thickness
CN104332419A (zh) * 2014-08-28 2015-02-04 南通富士通微电子股份有限公司 倒装形式的芯片封装方法
US20190385989A1 (en) * 2018-06-15 2019-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure and manufacturing method thereof
CN109346454A (zh) * 2018-11-08 2019-02-15 嘉盛半导体(苏州)有限公司 引线框架条、半导体封装方法、半导体封装结构及其单元
CN110729270A (zh) * 2019-03-04 2020-01-24 Pep创新私人有限公司 芯片封装方法及封装结构
CN110838452A (zh) * 2019-03-26 2020-02-25 Pep创新私人有限公司 封装方法、面板组件、晶圆封装体以及芯片封装体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117457642A (zh) * 2023-12-21 2024-01-26 荣耀终端有限公司 电子器件模组及电子设备
CN117457642B (zh) * 2023-12-21 2024-05-24 荣耀终端有限公司 电子器件模组及电子设备

Similar Documents

Publication Publication Date Title
CN210182362U (zh) 芯片结构
US5776796A (en) Method of encapsulating a semiconductor package
TWI541918B (zh) 積體電路封裝之組裝方法及其封裝
US6232152B1 (en) Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
CN109494202B (zh) 一种半导体芯片封装方法及封装结构
CN111739810B (zh) 半导体封装方法及半导体装置
US10707158B2 (en) Package with vertical interconnect between carrier and clip
WO2022042682A1 (zh) 半导体封装方法及半导体封装结构
US8283780B2 (en) Surface mount semiconductor device
CN113725090A (zh) 半导体封装方法
CN113725096A (zh) 半导体封装方法及半导体封装结构
CN113725091A (zh) 半导体封装方法
CN111952190B (zh) 半导体封装方法
CN111599769A (zh) 半导体模块封装方法及半导体模块
CN111933534B (zh) 半导体封装方法及半导体封装结构
CN114446918A (zh) Mcm封装结构及其制作方法
CN111739805A (zh) 半导体封装方法及半导体封装结构
CN111755340A (zh) 半导体封装方法及半导体封装结构
CN113725102A (zh) 半导体封装方法及半导体封装结构
CN113725097A (zh) 半导体封装方法及半导体封装结构
CN112397400A (zh) 半导体封装方法
CN113725098B (zh) 半导体封装方法及半导体封装结构
CN111668123B (zh) 半导体封装方法
CN113725095B (zh) 半导体封装方法及半导体封装结构
CN114446799A (zh) 半导体封装方法及半导体封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination