CN111739805A - 半导体封装方法及半导体封装结构 - Google Patents

半导体封装方法及半导体封装结构 Download PDF

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Abstract

本申请提供一种半导体封装方法及半导体封装结构。所述半导体封装方法包括：将至少一个待封装的芯片及辅助件贴装于载板上；辅助件包括与芯片一一对应的辅助结构，辅助结构包括设置在芯片周侧的辅助部；芯片包括第一面及与第一面相对的第二面，第一面设有多个焊垫，芯片的第一面朝向载板；辅助部包括第三面及与第三面相对的第四面，第三面朝向载板，第三面与载板之间存在间隙；形成包封层，包封层覆盖在载板上，包封至少一个待封装的芯片及辅助件，第二面及第四面露出包封层，第三面被包封层覆盖；在第一面一侧形成散热层，散热层覆盖芯片及辅助结构；散热层的材料与辅助结构的材料均为金属。

Description

半导体封装方法及半导体封装结构
技术领域
本申请涉及半导体技术领域，特别涉及一种半导体封装方法及半导体封装结构。
背景技术
常见的半导体封装技术，比如芯片封装技术主要包含下述工艺过程：首先将芯片正面通过胶带粘接在载板上，进行热压塑封，将载板剥离，然后在芯片正面形成再布线结构，并进行封装。
为了提升芯片的散热性能，通常在封装的过程中于芯片的背面形成金属散热层。但是金属散热层与芯片及包封层的材质不同，不同材质的晶格常数不同，导致芯片及包封层与金属散热层之间的结合力较差，金属散热层与芯片及包封层可能会发生剥离，影响产品的可靠性。
发明内容
本申请实施例的第一方面提供了一种半导体封装方法。所述半导体封装方法包括：
将至少一个待封装的芯片及辅助件贴装于载板上；所述辅助件包括与所述芯片一一对应的辅助结构，所述辅助结构包括设置在所述芯片周侧的辅助部，所述芯片包括第一面及与所述第一面相对的第二面，所述第一面朝向所述载板，所述第一面设有多个焊垫；所述辅助部包括第三面及与所述第三面相对的第四面，所述第一面与所述第三面位于同一侧，所述第二面与所述第四面位于同一侧，所述第三面朝向所述载板，所述第三面与所述载板之间存在间隙；
形成包封层，所述包封层覆盖在所述载板上，包封所述至少一个待封装的芯片及所述辅助件，所述第二面及所述第四面露出所述包封层，所述第三面被所述包封层覆盖；
在所述第二面一侧形成散热层，所述散热层覆盖所述芯片及所述辅助结构；所述散热层的材料与所述辅助结构的材料均为金属。
在一个实施例中，所述辅助结构的材料与所述散热层的材料相同。
在一个实施例中，所述辅助部环绕对应的所述芯片设置且连续不间断。
在一个实施例中，所述辅助部与对应的所述芯片间隔设置，所述散热层覆盖所述包封层位于所述芯片与所述辅助部之间的部分。
在一个实施例中，所述辅助结构还包括由所述辅助部向外侧延伸出的连接部，所述连接部的至少部分区域的厚度大于所述辅助部的厚度。
在一个实施例中，所述辅助结构还包括设置在所述辅助部外侧的多个间隔排布的引脚，所述引脚与所述辅助部间隔设置。
在一个实施例中，所述辅助件还包括框架体，所述辅助结构的所述连接部及所述引脚分别与所述框架体连接；
所述在所述第二面一侧形成散热层之后，所述半导体封装方法还包括：
去除所述框架体。
在一个实施例中，所述形成包封层，包括：
形成包封结构，所述包封结构覆盖在所述载板上，全部包封所述至少一个待封装的芯片、所述辅助部及所述引脚，所述引脚背离所述载板的表面到所述载板的距离大于所述第四面到所述载板的距离；
对所述包封结构及所述引脚进行减薄处理，使所述包封结构形成所述包封层，所述第二面、所述引脚背离所述载板的表面及所述第四面齐平且均露出所述包封层。
在一个实施例中，所述半导体封装方法还包括：
剥离所述载板，露出所述第一面；
在所述第一面一侧形成用于将所述焊垫引出的再布线层。
本申请实施例的第二方面提供了一种半导体封装结构，包括：
包封层，所述包封层设有至少一个第一容纳槽与至少一个第二容纳槽，所述第一容纳槽贯穿所述包封层，所述第二容纳槽至少部分区域未贯穿所述包封层；
至少一个待封装的芯片，所述芯片与所述第一容纳槽一一对应，所述芯片嵌设在对应的所述第一容纳槽内，所述芯片包括第一面及与所述第一面相对的第二面，所述第一面设有多个焊垫；所述第一面及与所述第二面分别露出所述包封层；
与所述芯片一一对应的辅助结构，所述辅助结构与所述第二容纳槽一一对应，所述辅助结构嵌设在所述第二容纳槽中；所述辅助结构包括设置在所述芯片周侧的辅助部，所述辅助部包括第三面及与所述第三面相对的第四面，所述第三面与所述第一面位于同一侧，所述第四面与所述第二面位于同一侧，所述第四面露出所述包封层，所述第三面被所述包封层覆盖；
散热层，位于所述第二面一侧，所述散热层覆盖所述芯片及所述辅助结构；所述散热层的材料与所述辅助结构的材料均为金属。
在一个实施例中，所述辅助结构的材料与所述散热层的材料相同；和/或，
所述辅助结构还包括由所述辅助部向外侧延伸出的连接部，所述连接部的至少部分区域的厚度大于所述辅助部的厚度；和/或，
所述辅助部环绕对应的所述芯片设置且连续不间断；和/或，
所述辅助部与对应的所述芯片间隔设置，所述散热层覆盖所述包封层位于所述芯片与所述辅助部之间的部分；和/或，
所述辅助结构还包括设置在所述辅助部外侧的多个间隔排布的引脚，所述引脚与所述辅助部间隔设置，所述引脚贯穿所述包封层。
在一个实施例中，所述半导体封装结构还包括设置在所述第一面一侧的再布线层；所述再布线层与所述焊垫电连接，将所述焊垫引出。
本申请实施例所达到的主要技术效果是：
本申请实施例提供的半导体封装方法及半导体封装结构，通过设置辅助件，辅助件的辅助结构的材料与散热层的材料均为金属，且散热层覆盖辅助结构，可使得散热层与辅助结构之间的粘附性较好，结合力较大，芯片与辅助件通过包封层形成一体结构，因而辅助结构的设置可提升芯片、包封层与散热层之间的结合力，降低散热层与芯片及包封层发生剥离的风险；辅助结构的辅助部的第三面被包封层覆盖，则在芯片的第一面形成再布线层时再布线层不会与辅助部电连接，因而无需在辅助部的第三面形成绝缘层，有助于简化半导体封装结构，减少半导体封装工艺所需的时间。
附图说明
图1是本申请一示例性实施例提供的半导体封装方法的流程图；
图2是本申请一示例性实施例提供的半导体封装结构的第一中间结构的结构示意图；
图3是本申请一示例性实施例提供的辅助结构的俯视图；
图4是本申请一示例性实施例提供的辅助结构的辅助件与连接部的立体结构示意图；
图5是本申请一示例性实施例提供的辅助件的结构示意图；
图6是本申请一示例性实施例提供的半导体封装结构的第二中间结构的结构示意图；
图7是本申请一示例性实施例提供的半导体封装结构未对包封层进行减薄处理时的结构示意图；
图8是本申请另一示例性实施例提供的半导体封装方法的流程图；
图9是本申请一示例性实施例提供的半导体封装结构的第三中间结构的结构示意图；
图10是本申请一示例性实施例提供的半导体封装结构的第四中间结构的结构示意图；
图11是本申请一示例性实施例提供的半导体封装结构的第五中间结构的结构示意图；
图12是本申请一示例性实施例提供的半导体封装结构的第六中间结构的结构示意图；
图13是本申请一示例性实施例提供的半导体封装结构在未对介电层进行减薄处理时的结构示意图；
图14是本申请一示例性实施例提供的半导体封装结构的结构示意图；
图15是本申请一示例性实施例提供的半导体封装结构与第二基板未剥离时的结构示意图。
具体实施例
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本申请相一致的所有实施例。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
下面结合附图，对本申请的一些实施例作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
本申请实施例提供了一种半导体封装方法。参见图1，所述半导体封装方法包括如下步骤110至步骤130。
在步骤110中，将至少一个待封装的芯片及辅助件贴装于载板上；所述辅助件包括与所述芯片一一对应的辅助结构，所述辅助结构包括设置在所述芯片周侧的辅助部；所述芯片包括第一面及与所述第一面相对的第二面，所述第一面朝向所述载板，所述第一面设有多个焊垫；所述辅助部包括第三面及与所述第三面相对的第四面，所述第一面与所述第三面位于同一侧，所述第二面与所述第四面位于同一侧，所述第三面朝向所述载板，所述第三面与所述载板之间存在间隙。
在步骤120中，形成包封层，所述包封层覆盖在所述载板上，包封所述至少一个待封装的芯片及所述辅助件，所述第二面及所述第四面露出所述包封层，所述第三面被所述包封层覆盖。
在步骤130中，在所述第二面一侧形成散热层，所述散热层覆盖所述芯片及所述辅助结构；所述散热层的材料与所述辅助结构的材料均为金属。
本申请实施例提供的半导体封装方法，通过设置辅助件，辅助件的辅助结构的材料与散热层的材料均为金属，且散热层覆盖辅助结构，可使得散热层与辅助结构之间的粘附性较好，结合力较大，芯片与辅助件通过包封层形成一体结构，因而辅助结构的设置可提升芯片、包封层与散热层之间的结合力，降低散热层与芯片及包封层发生剥离的风险；辅助部的第三面被包封层覆盖，则在芯片的第一面形成再布线层时再布线层不会与辅助部电连接，因而无需在辅助部位于的第三面形成绝缘层，有助于简化半导体封装结构，减少半导体封装工艺所需的时间。
下面将对本申请实施例提供的半导体封装方法进行详细介绍。
在步骤110中，将至少一个待封装的芯片及辅助件贴装于载板上；所述辅助件包括与所述芯片一一对应的辅助结构，所述辅助结构包括设置在所述芯片周侧的辅助部；所述芯片包括第一面及与所述第一面相对的第二面，所述第一面朝向所述载板，所述第一面设有多个焊垫；所述辅助部包括第三面及与所述第三面相对的第四面，所述第一面与所述第三面位于同一侧，所述第二面与所述第四面位于同一侧，所述第三面朝向所述载板。所述第三面与所述载板之间存在间隙。
通过步骤110可得到如图2所示的第一中间结构。图2所示的实施例中仅以载板10贴装有一个待封装的芯片20进行示意。在其他实施例中，载板10上贴装的待封装的芯片20的数量可为两个或两个以上。
在一个实施例中，载板10的形状可为圆形、矩形或其他形状。载板10可以是小尺寸的晶圆衬底，也可以是更大尺寸的载板，例如为不锈钢板基板、聚合物基板等。
在一个实施例中，待封装的芯片20可通过对硅片进行切割得到。硅片具有活性面，硅片的活性面设有焊垫。可采用机械切割的方式或者激光切割的方式切割硅片。可选的，在对硅片进行切割之前，可采用研磨设备对硅片的与活性面相对的背面进行研磨，以使硅片的厚度为指定厚度。
待封装的芯片20的焊垫是由芯片内部电路引出至芯片表面的导电电极构成。待封装的芯片20的第一面可设有多个焊垫。焊垫设置在芯片的导电电极上，将芯片20的导电电极引出。
在一个实施例中，在将至少一个待封装的芯片及辅助件贴装于载板上的步骤110之前，半导体封装方法还可包括：在所述待封装的芯片20的第一面形成保护层21。保护层21可保护芯片20的第一面，防止在半导体封装过程中破坏待封装的芯片20的第一面。
在一个实施例中，在所述待封装的芯片20的第一面形成保护层21之后，半导体封装方法还可包括：在保护层21上形成接触孔211，接触孔211暴露芯片20的焊垫。通过设置接触孔211，则可在芯片20的第一面形成用于将焊垫引出的再布线层。
在一个实施例中，待封装的芯片20及辅助件可以通过粘接层贴装于载板10，且粘接层可采用易剥离的材料，以便在后续将待封装的芯片20及辅助件与载板10剥离开来，例如粘接层可采用通过加热能够使其失去粘性的热分离材料。
参见图3至图5，辅助件50包括辅助结构40，辅助件50包括的辅助结构40与待封装的芯片20一一对应。图5所示的实施例中，仅以辅助件50包括四个辅助结构40为例进行示意，在其他实施例中，辅助件50包括的辅助结构40的数量可不同于四个。
在一个实施例中，所述辅助结构40包括辅助部41，所述辅助部41环绕对应的所述芯片20设置且连续不间断。如此设置，辅助部41与后续形成的金属散热层接触的面积较大，辅助部41与散热层之间的粘附性更好，更有助于可提升芯片20及包封层与散热层之间的结合力。辅助部41的形状与芯片20的形状可大致相同。图示实施例中，芯片20大致呈矩形，则辅助部41也可大致呈矩形。在其他实施例中，辅助部41也可包括多个环绕芯片20间隔排布的金属结构。
在一个实施例中，所述辅助部41与对应的所述芯片20间隔设置。如此设置，在后续步骤形成包封层时部分包封层进入到辅助部41与对应的芯片20之间，有助于增强包封层、辅助部41及芯片20之间的结合力。
在一个实施例中，所述辅助结构40还包括由所述辅助部41向外侧延伸出的连接部43，所述连接部43的至少部分区域的厚度大于所述辅助部41的厚度。连接部43包括第一侧433及与第一侧433相对的第二侧，连接部43的第一侧433可与辅助部41的第四面齐平，连接部43厚度最大处的第二侧相对于辅助部41的第三面凸起。在将辅助件贴装在载板10上时，连接部43的第二侧朝向载板10，连接部43的厚度最大处的表面与载板10直接接触，辅助部41的第三面与载板10之间存在间隙。
在一个实施例中，连接部43包括与辅助部41连接的杆部431及由杆部431背离辅助部41的端部延伸形成的延伸部432，延伸部432的厚度可大于杆部431的厚度，杆部431的厚度与辅助部41的厚度相同。
在一个实施例中，所述辅助结构40还包括设置在所述辅助部41外侧的多个间隔排布的引脚42，所述引脚42与所述辅助部41间隔设置。辅助部41的外侧指的是背离芯片20的一侧。如此设置，在后续步骤中形成包封层时部分包封层进入到辅助部41与引脚42之间，有助于增强包封层、辅助结构40及芯片20之间的结合力。辅助部41的每一侧均可设有多个间隔排布的引脚42，以更有效地增大包封层、辅助结构40及芯片20之间的结合力。
在一个实施例中，所所述辅助件50还包括框架体51，载板10上贴装的各个芯片对应的所述辅助结构40中，所述连接部43及所述引脚42分别与所述框架体51连接。如此设置，辅助结构40的辅助部41与引脚42为一体结构，便于将辅助结构40贴装在载板10上，可简化操作，节省时间。
在一个实施例中，框架体51包括多个第一连杆511及第二连杆512，多个所述第一连杆511围合形成框架，所述第二连杆512设置在所述框架内，以将所述框架分隔成多个区域，每一区域设有一个辅助结构40。
在一个实施例中，每一辅助结构40包括多个连接部43。如此可使得辅助结构40与框架体50连接更牢固。图示实施例中，每一辅助结构40包括间隔排布的四个连接部43，在其他实施例中，每一辅助结构40包括的连接部44的数量可不同于四个。
在一个实施例中，延伸部432呈分叉结构，延伸部432包括两个分支，分叉结构的两个分支分别与第一连杆511或第二连杆512连接，可使得连接部43与框架体51连接更牢固。
在步骤120中，形成包封层，所述包封层覆盖在所述载板上，包封所述至少一个待封装的芯片及所述辅助件，所述第二面及所述第四面露出所述包封层，所述第三面被所述包封层覆盖。
通过步骤120可得到如图6所示的第二中间结构。
参见图6，包封层60用于将待封装的芯片20及辅助结构40包封住，以重新构造一平板结构，以便在将载板10剥离后，能够继续在重新构造的该平板结构上进行再布线和封装。
在一个实施例中，在形成包封层60之前，可以执行一些前处理步骤，例如化学清洗、等离子清洗等步骤，以将芯片20、辅助结构40与载板10表面的杂质去除，以便包封层60与待封装的芯片20、辅助结构40和载板10之间能够连接的更加密切，不会出现分层或开裂的现象。
在一个实施例中，包封层60可采用塑封的方式或者层压环氧树脂膜的方式形成，也可以通过对环氧树脂化合物进行注塑成型、压模成型或传递成型等方式形成。
由于辅助部41的第三面与所述载板10之间存在间隙，则在形成包封层60的过程中，包封层60的材料会进入到辅助部41的第三面与载板10之间的间隙中，形成包封层60后辅助部41的第三面被包封层覆盖。参见图6，辅助部41的第三面被包封层60覆盖，所述辅助部41的第四面露出所述包封层60。
在一个实施例中，所述形成包封层的步骤120，包括如下过程：
首先，形成包封结构，所述包封结构覆盖在所述载板上，全部包封所述至少一个待封装的芯片、所述辅助部及所述引脚，所述引脚背离所述载板的表面到所述载板的距离大于所述辅助部的第四面到所述载板的距离。通过该步骤可得到如图7所示的结构。参见图7，包封结构61的厚度分别大于辅助部41的厚度、引脚42的厚度及芯片20的厚度，从而包封结构61可将辅助部41、引脚42及芯片20全部包封住。
随后，对所述包封结构及所述引脚进行减薄处理，使所述包封结构形成所述包封层，所述芯片第二面、所述引脚背离所述载板的表面及所述辅助部的第四面齐平且均露出所述包封层60。
通过设置引脚42背离载板10的表面到载板10的距离大于辅助部41的第四面到载板的距离，在对包封结构进行减薄处理的过程中，在引脚42露出后，可减慢减薄处理的速度，以防止减薄处理的速度过快对芯片20的第二面造成伤害，有助于保护芯片20。在一个示例性实施例中，可采用研磨的方式进行减薄处理。
在其他实施例中，辅助结构40中，引脚42背离载板10的表面到载板10的距离可等于辅助部41的第四面到载板的距离。
在一个实施例中，参见图8，在步骤120之后且在步骤130之前，所述半导体封装方法还包括如下步骤140和步骤150。
在步骤140中，剥离所述载板，露出所述芯片的第一面。
通过步骤140可得到如图9所示的第三中间结构。
在一个实施例中，可直接机械的将包封层60、待封装的芯片20和辅助件50从载板10上剥离。在另一个实施例中，待封装的芯片20及辅助件50与载板10之间通过粘接层粘接，且粘接层的材料为热分离材料时，还可以通过加热的方式，使得粘接层遇热后粘性降低，进而将载板10剥离。载板10剥离后，暴露出待封装的芯片20的第一面、辅助部41的第三面。
在步骤150中，在所述第一面一侧形成用于将所述焊垫引出的再布线层。
通过步骤150可得到如图10所示的第四中间结构。由于辅助部41的第三面被包封层60覆盖，则形成的再布线层72与辅助部41之间绝缘，因而无需在辅助部41上形成绝缘层，有助于简化封装过程。
在步骤150之前，参见图11，所述半导体封装方法还可包括：提供第一基板11，将第三中间结构翻转并固定在第一基板11上，使芯片20的第一面背离第一基板11。第一基板11起到支撑第三中间结构的作用。第一基板11可以是小尺寸的晶圆衬底，也可以是更大尺寸的基板，例如为不锈钢板基板、聚合物基板等。
如图11所示，在形成再布线层72的同时形成位于接触孔211内的导电结构75，再布线层72通过位于接触孔211内的导电结构75与焊垫电连接，从而将焊垫引出。再布线层72包括多个导电迹线721，一个导电迹线721可与多个导电结构75电连接。
在一个实施例中，再布线层可通过溅射形成金属层后再进行图形化的方式形成。相对于采用导线与焊垫电连接的方案相比，再布线层与焊垫的接触面积更大，电连接效果更好，且再布线层的散热效果更好。
在一个实施例中，半导体制备方法还可包括：在再布线层72上形成导电凸柱73。一个导电迹线721上可形成有多个导电凸柱73。再布线层72与芯片20的焊垫电连接，再布线层72通过导电凸柱73引出，从而导电凸柱73将芯片20的焊垫引出。通过该步骤可得到如图11所示的第五中间结构。
在一个实施例中，所述半导体封装方法还可包括：形成介电层74，介电层74覆盖包覆导电凸柱73、露出的再布线层72及露出的绝缘层70，导电凸柱73背离第一基板11的表面露出介电层74。介电层74可保护再布线层72。通过该步骤可得到如图12所示的第六中间结构。
在一个实施例中，如图13所示，在形成介电层74时，最初形成的介电层74可包覆导电凸柱73的表面及侧部，也即是最初形成的介电层74背离第一基板11的表面到第一基板11的距离大于导电凸柱73背离第一基板11的表面到第一基板11的距离。随后对介电层进行减薄处理，以使介电层74的表面与导电凸柱73的表面大致齐平，从而使导电凸柱73的表面露出介电层74。
在该步骤之后，所述半导体封装方法还可包括：剥离第一基板11。在一个实施例中，可直接机械的将包封层60、待封装的芯片20和辅助件50从第一基板11上剥离。在另一个实施例中，待封装的芯片20及辅助件50与第一基板11之间通过粘接层粘接，且粘接层的材料为热分离材料时，还可以通过加热的方式，使得粘接层遇热后粘性降低，进而将第一基板11剥离。第一基板11剥离后，暴露出待封装的芯片20的第二面、辅助结构40的第四面。
在步骤130中，在与所述第一面一侧形成散热层，所述散热层覆盖所述芯片及所述辅助结构；所述散热层的材料与所述辅助结构的材料均为金属。
通过步骤130可得到如图14所示的半导体封装结构。
在一个实施例中，在步骤130之前，如图15所示，可将第六中间结构固定在第二基板12上，使导电凸柱73靠近第二基板12。第二基板12起到支撑第七中间结构的作用。第二基板12可以是小尺寸的晶圆衬底，也可以是更大尺寸的基板，例如为不锈钢板基板、聚合物基板等。
在步骤130之后，所述半导体封装方法还包括：将半导体封装结构与第二基板12剥离。在一个实施例中，可直接机械的将半导体封装结构与第二基板12剥离。在另一个实施例中，待半导体封装结构与第二基板12之间通过粘接层粘接，且粘接层的材料为热分离材料时，还可以通过加热的方式，使得粘接层遇热后粘性降低，进而将第二基板12剥离。
在一个实施例中，可通过电镀工艺在所述芯片20的第二面一侧形成散热层80。
在一个实施例中，所述辅助结构40的材料与所述散热层80的材料相同。辅助结构40与散热层80的材料相同，则辅助结构40与散热层80的晶格常数相同，从而辅助结构40与散热层80之间的粘结力最大，更有助于提升芯片20、包封层60与散热层80之间的结合力，进而提升半导体封装结构的可靠性。在一个示例性实施例中，辅助结构40的辅助部41、引脚42与连接部43、以及散热层80的材料可均为铜。铜的散热性能较好，有助于提升半导体封装结构的散热效果。
在一个实施例中，所述散热层80覆盖所述包封层60位于所述芯片20与所述辅助部41之间的部分，也即是散热层80覆盖芯片的第二面的部分、散热层80覆盖所述芯片20与所述辅助部41之间的包封层60上的部分、以及散热层80覆盖辅助部41的部分均连续，为一体结构。如此设置，散热层80与辅助部41形成类似于“T”字型结构，散热层80与辅助部41嵌设在包封层60内，可进一步提升包封层60与散热层之前的结合力。
在一个实施例中，散热层80的部分区域镂空。如此设置，可避免散热层80应力集中，而导致半导体封装结构发生翘曲、变形等。
在一个实施例中，散热层80与辅助部41与引脚42之间的区域对应的部分镂空。如此设置，引脚42与辅助部41不通过散热层80电连接，且辅助部41上方设置的再布线层72不与辅助部41及散热层80电连接。再布线层72可与引脚42电连接，散热层80位于引脚42与芯片20的第一面相对的一侧的部分通过引脚42与再布线层72电连接，则焊垫可通过散热层引出，更便于外部导电结构与焊垫电连接。并且，再布线层72可形成在引脚42位于芯片20的第一面一侧的部分，可使得再布线层的范围更大，增加了产品设计的自由度。
在其他实施例中，散热层80也可在其他位置镂空。
在一个实施例中，辅助件包括框架体51时，在所述在与所述芯片的第一面相对的一侧形成散热层的步骤130之后，所述半导体封装方法还包括：去除所述框架体。将框架体去除可避免多个芯片20对应的辅助结构连接。
上述实施例及附图中，步骤130在步骤170之后执行，在其他实施例中，步骤130也可在步骤140之前执行，所得到的半导体封装结构相同，封装的具备过程大致相同，不再进行赘述。
本申请实施例还提供了一种半导体封装结构。参见图14，所述半导体封装结构包括：
包封层60，所述包封层60设有至少一个第一容纳槽与至少一个第二容纳槽，所述第一容纳槽贯穿所述包封层60，所述第二容纳槽至少部分区域未贯穿所述包封层60；
至少一个待封装的芯片20，所述芯片与所述第一容纳槽一一对应，所述芯片20嵌设在对应的所述第一容纳槽内，所述芯片20包括第一面及与第一面相对的第二面，所述第一面与所述第二面分别露出所述包封层60；所述芯片20的第一面设有多个焊垫；
与所述芯片20一一对应的辅助结构40，所述辅助结构40与所述第二容纳槽一一对应，所述辅助结构40嵌设在所述第二容纳槽中；所述辅助结构40包括设置在所述芯片周侧的辅助部41，所述辅助部41包括第三面及与第三面相对的第四面，所述第四面露出所述包封层60，所述辅助部41的第三面被所述包封层60覆盖；
散热层80，位于所述芯片20的第二面一侧，所述散热层80覆盖所述芯片20及所述辅助结构40；所述散热层80的材料与所述辅助结构40的材料均为金属。
在一个实施例中，所述辅助结构40的材料与所述散热层80的材料相同。
在一个实施例中，所述辅助部41环绕对应的所述芯片20设置且连续不间断。
在一个实施例中，所述辅助部41与对应的所述芯片20间隔设置，所述散热层80覆盖所述包封层60位于所述芯片20与所述辅助部41之间的部分。
在一个实施例中，所述辅助结构40还包括设置在所述辅助部41外侧的多个间隔排布的引脚42，所述引脚42与所述辅助部41间隔设置。
在一个实施例中，所述引脚42贯穿所述包封层60，所述包封层60与芯片20的第一面相对的一侧、且位于所述引脚42与所述辅助部41之间的区域未被所述包封层60覆盖。
在一个实施例中，参见图3和图4，所述辅助结构40还包括由所述辅助部41向外侧延伸出的连接部43，所述连接部43的至少部分区域的厚度大于所述辅助部41的厚度。
在一个实施例中，连接部43包括与辅助部41连接的杆部431及由杆部431背离辅助部41的端部延伸形成的延伸部432，延伸部432的厚度可大于杆部431的厚度，杆部431的厚度与辅助部41的厚度相同。
在一个实施例中，第二容纳槽包括用于容纳辅助部41与杆部431的第一容纳腔、用于容纳引脚42的第二容纳腔、以及用于容纳延伸部432的第三容纳腔，第三容纳腔与第一容纳腔连通，第一容纳腔未贯穿包封层60，第二容纳腔及第三容纳腔贯穿包封层60。
在一个实施例中，所述半导体封装结构还包括设置在芯片20的第一面的保护层21，保护层21上设置有多个接触孔211，多个接触孔211与多个焊垫一一对应。
在一个实施例中，所述半导体封装结构还包括设置在所述芯片20的第一面一侧的再布线层72；再布线层72位于保护层21背离芯片20的一侧。接触孔211内设置有导电结构75，再布线层72通过导电结构75与焊垫电连接，将焊垫引出。
在一个实施例中，半导体封装结构还包括位于所述再布线层72背离芯片20一侧的导电凸柱73及介电层74，导电凸柱73的表面露出介电层74，导电凸柱73与再布线层72电连接。
本申请实施例提供的半导体封装结构的实施例与半导体封装方法的实施例属于同一构思，相关细节描述及有益效果描述可互相参见，在此不再进行赘述。
本申请实施例提供的半导体封装结构，通过设置辅助件，辅助件的辅助结构的材料与散热层的材料均为金属，且散热层覆盖辅助结构，可使得散热层与辅助结构之间的粘附性较好，结合力较大，芯片与辅助件通过包封层形成一体结构，因而辅助结构的设置可提升芯片、包封层与散热层之间的结合力，降低散热层与芯片及包封层发生剥离的风险；辅助部的第三面被包封层覆盖，则在芯片的第一面形成再布线层时再布线层不会与辅助部电连接，因而无需在辅助部的第三面形成绝缘层，有助于简化半导体封装结构，减少半导体封装工艺所需的时间。
在本申请中，装置实施例与方法实施例在不冲突的情况下，可以互为补充。以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本申请方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (12)

1.一种半导体封装方法，其特征在于，所述半导体封装方法包括：
将至少一个待封装的芯片及辅助件贴装于载板上；所述辅助件包括与所述芯片一一对应的辅助结构，所述辅助结构包括设置在所述芯片周侧的辅助部，所述芯片包括第一面及与所述第一面相对的第二面，所述第一面朝向所述载板，所述第一面设有多个焊垫；所述辅助部包括第三面及与所述第三面相对的第四面，所述第一面与所述第三面位于同一侧，所述第二面与所述第四面位于同一侧，所述第三面朝向所述载板，所述第三面与所述载板之间存在间隙；
形成包封层，所述包封层覆盖在所述载板上，包封所述至少一个待封装的芯片及所述辅助件，所述第二面及所述第四面露出所述包封层，所述第三面被所述包封层覆盖；
在所述第二面一侧形成散热层，所述散热层覆盖所述芯片及所述辅助结构；所述散热层的材料与所述辅助结构的材料均为金属。
2.根据权利要求1所述的半导体封装方法，其特征在于，所述辅助结构的材料与所述散热层的材料相同。
3.根据权利要求1所述的半导体封装方法，其特征在于，所述辅助部环绕对应的所述芯片设置且连续不间断。
4.根据权利要求1所述的半导体封装方法，其特征在于，所述辅助部与对应的所述芯片间隔设置，所述散热层覆盖所述包封层位于所述芯片与所述辅助部之间的部分。
5.根据权利要求1所述的半导体封装方法，其特征在于，所述辅助结构还包括由所述辅助部向外侧延伸出的连接部，所述连接部的至少部分区域的厚度大于所述辅助部的厚度。
6.根据权利要求5所述的半导体封装方法，其特征在于，所述辅助结构还包括设置在所述辅助部外侧的多个间隔排布的引脚，所述引脚与所述辅助部间隔设置。
7.根据权利要求6所述的半导体封装方法，其特征在于，所述辅助件还包括框架体，所述辅助结构的所述连接部及所述引脚分别与所述框架体连接；
所述在所述第二面一侧形成散热层之后，所述半导体封装方法还包括：
去除所述框架体。
8.根据权利要求6所述的半导体封装方法，其特征在于，所述形成包封层，包括：
形成包封结构，所述包封结构覆盖在所述载板上，全部包封所述至少一个待封装的芯片、所述辅助部及所述引脚，所述引脚背离所述载板的表面到所述载板的距离大于所述第四面到所述载板的距离；
对所述包封结构及所述引脚进行减薄处理，使所述包封结构形成所述包封层，所述第二面、所述引脚背离所述载板的表面及所述第四面齐平且均露出所述包封层。
9.根据权利要求1所述的半导体封装方法，其特征在于，所述半导体封装方法还包括：
剥离所述载板，露出所述第一面；
在所述第一面一侧形成用于将所述焊垫引出的再布线层。
10.一种半导体封装结构，其特征在于，包括：
包封层，所述包封层设有至少一个第一容纳槽与至少一个第二容纳槽，所述第一容纳槽贯穿所述包封层，所述第二容纳槽至少部分区域未贯穿所述包封层；
至少一个待封装的芯片，所述芯片与所述第一容纳槽一一对应，所述芯片嵌设在对应的所述第一容纳槽内，所述芯片包括第一面及与所述第一面相对的第二面，所述第一面设有多个焊垫；所述第一面及与所述第二面分别露出所述包封层；
与所述芯片一一对应的辅助结构，所述辅助结构与所述第二容纳槽一一对应，所述辅助结构嵌设在所述第二容纳槽中；所述辅助结构包括设置在所述芯片周侧的辅助部，所述辅助部包括第三面及与所述第三面相对的第四面，所述第三面与所述第一面位于同一侧，所述第四面与所述第二面位于同一侧，所述第四面露出所述包封层，所述第三面被所述包封层覆盖；
散热层，位于所述第二面一侧，所述散热层覆盖所述芯片及所述辅助结构；所述散热层的材料与所述辅助结构的材料均为金属。
11.根据权利要求10所述的半导体封装结构，其特征在于，所述辅助结构的材料与所述散热层的材料相同；和/或，
所述辅助结构还包括由所述辅助部向外侧延伸出的连接部，所述连接部的至少部分区域的厚度大于所述辅助部的厚度；和/或，
所述辅助部环绕对应的所述芯片设置且连续不间断；和/或，
所述辅助部与对应的所述芯片间隔设置，所述散热层覆盖所述包封层位于所述芯片与所述辅助部之间的部分；和/或，
所述辅助结构还包括设置在所述辅助部外侧的多个间隔排布的引脚，所述引脚与所述辅助部间隔设置，所述引脚贯穿所述包封层。
12.根据权利要求10所述的半导体封装结构，其特征在于，所述半导体封装结构还包括设置在所述第一面一侧的再布线层；所述再布线层与所述焊垫电连接，将所述焊垫引出。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115497836A (zh) * 2022-11-17 2022-12-20 江阴长电先进封装有限公司 半导体封装方法、封装结构及半导体封装用支撑片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514080A (zh) * 2014-10-11 2016-04-20 意法半导体有限公司 具有再分布层和加强件的电子器件及相关方法
CN106548993A (zh) * 2016-11-27 2017-03-29 南通沃特光电科技有限公司 一种晶圆封装结构
CN109494202A (zh) * 2017-09-12 2019-03-19 Pep创新私人有限公司 一种半导体芯片封装方法及封装结构
CN110265306A (zh) * 2019-05-20 2019-09-20 芯原微电子(上海)股份有限公司 一种无芯基板封装结构及其制造方法
CN110729256A (zh) * 2019-03-11 2020-01-24 Pep创新私人有限公司 芯片封装方法及芯片结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514080A (zh) * 2014-10-11 2016-04-20 意法半导体有限公司 具有再分布层和加强件的电子器件及相关方法
CN106548993A (zh) * 2016-11-27 2017-03-29 南通沃特光电科技有限公司 一种晶圆封装结构
CN109494202A (zh) * 2017-09-12 2019-03-19 Pep创新私人有限公司 一种半导体芯片封装方法及封装结构
CN110729256A (zh) * 2019-03-11 2020-01-24 Pep创新私人有限公司 芯片封装方法及芯片结构
CN110265306A (zh) * 2019-05-20 2019-09-20 芯原微电子(上海)股份有限公司 一种无芯基板封装结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115497836A (zh) * 2022-11-17 2022-12-20 江阴长电先进封装有限公司 半导体封装方法、封装结构及半导体封装用支撑片

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