KR102592548B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

전자 디바이스 및 전자 디바이스의 제조 방법이 개시된다. 비-한정적인 예들로서, 본 발명의 다양한 양태들은 인캡슐란트에 반도체 다이를 더 셋팅하는 금속 스터드들(studs)을 이용함을 포함하는 전자 디바이스들을 제조하는 다양한 방법들, 및 그에 따라 제조된 전자 디바이스들을 제공한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
현재의 반도체 패키지들 및 반도체 패키지들을 제조하기 위한 방법들은, 예를 들면, 고비용, 저신뢰성(예를 들면, 열적 및/또는 기계적 패키지 스트레스 등에 놓임), 또는 너무 큰 패키지 크기를 초래하여 부적합하다. 통상적이고 전통적인 접근법들의 추가적인 한계점들 및 단점들이, 도면을 참조하여 본 출원의 잔여 부분에 기재된 바와 같이 그와 같은 접근법들이 본 발명과의 비교를 통하여, 당업자에게 명확해질 것이다.
본 발명의 다양한 양태들은 전자 디바이스 및 전자 디바이스를 제조하는 방법을 제공한다. 비-한정적인 예로서, 본 발명의 다양한 양태들은 인캡슐란트에 반도체 다이를 더 세팅하는 금속 스터드들(studs)을 이용함을 포함하는 전자 디바이스들을 제조하는 다양한 방법들, 및 그에 따라 제조된 전자 디바이스들을 제공한다.
도 1은 본 발명의 다양한 양태에 따른, 전자 디바이스를 제조하는 예시적 방법의 흐름도를 도시한 것이다.
도 2a 내지 도 2k는 본 발명의 다양한 양태에 따른, 예시적 전자 디바이스들 및 전자 디바이스를 제조하는 예시적 방법들을 도시한 것이다.
도 3a 및 도 3b는 본 발명의 다양한 양태에 따른, 예시적 전자 디바이스들 및 전자 디바이스를 제조하는 예시적 방법들을 도시한 것이다.
도 4a 내지 도 4e는 본 발명의 다양한 양태에 따른, 전자 디바이스들 및 전자 디바이스를 제조하는 예시적 방법들을 도시한 것이다.
다음의 논의는 다양한 예를 제공함에 의해 본 발명의 다양한 양태들을 제공한다. 이러한 예는 비-한정적이며, 따라서, 본 발명의 다양한 양태들의 범위는 제공된 예들의 임의의 특정한 특징들에 의해 한정될 필요는 없다. 이하의 설명에서, 구절 "예(for example)", "예(e.g.)" 및 "예시적인(exemplary)"은 "예로서 그리고 비한정적인(by way of example and not limitation)", "예를 들면 그리고 비한정적인(for example and not limitation)", 등과 함께 비한정적이고 일반적으로 동의어이다.
여기에 사용된 바와 같이, "및/또는"은 "및/또는"에 의해 연결된 리스트 중 하나 이상의 항목들을 의미한다. 예를 들어, "x 및/또는 y"는 세 요소 세트{(x), (y), (x, y)}중 임의의 요소를 의미한다. 다른 말로, "x 및/또는 y"는 "x 및 y의 하나 또는 둘 다"를 의미한다. 다른 예로서, "x, y, 및/또는 z"는 일곱 요소 세트{(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}중 임의의 요소를 의미한다. 다른 말로, "x, y 및/또는 z"는 "x, y 및 z 중 하나 이상을 의미한다.
여기에 사용된 용어는 단지 특정한 실시예를 설명하기 위한 것이며 본 발명을 한정하려는 의도가 아니다. 여기에 사용된 바와 같이, 단수 형태는, 내용상 명백히 다르게 제시하지 않는 한, 복수의 형태를 포함하도록 의도된다. 본 명세서에서 사용할 때, "포함한다(comprises)", "포함한다(includes)," "포함하는(comprising), "포함하는(including)", "갖는다(has)", "갖는다(have)", "갖는(having)" 등은 특징들, 정수들, 단계들, 동작들, 구성 요소들, 및/또는 부품들을 지칭하며, 특징들, 정수들, 단계들, 동작들, 구성 요소들, 부품들 및/또는 이들의 그룹들 중 하나 이상의 존재 또는 추가를 배재하지 않음이 이해될 것이다.
비록 용어 제1, 제2, 등이 다양한 구성 요소들을 여기서 설명하는데 이용될 수 있으나, 이러한 구성 요소들은 이러한 용어들로 한정되어서는 안됨이 이해될 것이다. 이러한 용어들은 한 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 따라서, 예를 들어, 이하에서 설명될 제1구성 요소, 제1부품 또는 제1섹션은 본 발명의 교시로부터 벗어나지 않고 제2구성 요소, 제2부품 또는 제2섹션으로 지칭될 수 있다. 유사하게, "상부(upper)", "하부(lower)", "측부(side)" 등과 같은 다양한 공간적 용어는 상대적인 방식으로 한 구성 요소로부터 다른 구성 요소를 구분하는데 사용될 수 있다. 그러나, 부품들은 다른 방식으로 위치될 수 있는데, 예를 들면, 본 발명의 교시를 벗어나지 않고, "상부(top)" 면이 수평으로 바라보고 그리고 그것의 "측부(side)" 면이 수직으로 바라보도록 반도체 디바이스가 옆으로 위치될 수 있다는 것이 이해되어야 한다.
도면들에서, 층들의 두께 또는 크기, 영역들, 및/또는 구성들은 명확성을 위해 과장될 수 있다. 따라서, 본 발명의 범위가 그와 같은 두께 또는 크기로 제한되어서는 안 된다. 또한, 도면들에서, 동일한 도면 부호들은 논의를 통하여 동일한 요소를 지칭할 수 있다.
또한 요소 A가 요소 B에 “연결된다(connected to)” 또는 “결합된다(coupled to)”는 것은, 요소 A가 요소 B에 직접 연결될 수 있거나 또는 요소 B에 간접적으로 연결될 수 있음(예를 들면, 개재 요소 C(및/또는 다른 요소들)가 요소 A와 요소 B 사이에 존재함)으로 이해되어야 한다.
본 발명의 다양한 양태들은 상부 다이면, 본드 패드를 포함하는 하부 다이면, 및 상부와 하부 다이면들 사이의 측부 다이면들을 갖는 반도체 다이; 하부 다이면에 결합된 상부 유전층면, 하부 유전층면, 및 상부와 하부 유전층면들 사이의 측부 유전층면들을 갖는 유전층; 본드 패드에 접착된 상부 포스트면, 하부 포스트면, 및 상부와 하부 포스트면들 사이의 측부 포스트면을 갖되, 본드 패드로부터 하부 유전층면까지 유전층을 통하여(관통하여) 수직으로 연장하는 금속 포스트; 및 측부 다이면들과 측부 유전층면들에 접촉하고 측부 다이면들과 측부 유전층면들을 둘러싸며, 상부 인캡슐란트면, 하부 인캡슐란트면, 및 상부와 하부 인캡슐란트면들 사이의 측부 인캡슐란트면들을 갖는 인캡슐레이팅 재료를 포함하는 전자 디바이스, 및 이의 제조 방법을 제공할 수 있다.
전자 디바이스는, 예를 들면, 하부 유전층면과 하부 인캡슐란트면에 결합되고, 그리고 하부 포스트면에 연결된 팬-아웃 재분배 구조를 포함한다. 팬-아웃 재분배 구조는, 예를 들면, 측부 신호 라우팅(lateral signal routing)의 다층들을 포함할 수 있다. 반도체 다이와 재분배 구조 사이의 체적에는, 예를 들면, 측부 신호 라우팅이 없을 수 있다. 하부 포스트면은, 예를 들면, 하부 유전층면과 하부 인캡슐란트면에 동일 평면일 수 있다. 전자 디바이스는, 예를 들면, 제1도전층을 포함하는 재분배 구조를 포함하되, 제1도전층의 상면은 하부 포스트면에 직접 연결되고 그리고 하부 유전층면을 따라 금속 포스트로부터 멀어지는 방향으로 연장할 수 있다. 유전층의 바로 아래 영역에는, 예를 들면, 앤캡슐레이팅 재료가 없을 수 있다. 상부 인캡슐란트면은, 예를 들면, 반도체 다이의 풋프린트(footprint) 외측에 그루브를 포함할 수 있다. 그루브는, 예를 들면, 상부 다이면보다 낮은 하단부를 포함할 수 있다. 예를 들면, 그루브 내에 필러(filler) 재료가 있을 수 있고, 그리고 그루브는 다이의 풋프린트를 측부에서 둘러쌀 수 있다.
본 발명의 다양한 양태들은 상부 다이면, 본드 패드를 포함하는 하부 다이면, 및 상부와 하부 다이면들 사이의 측부 다이면들을 갖는 반도체 다이; 하부 다이면에 결합된 상부 유전층면, 하부 유전층면, 및 상부와 하부 유전층면들 사이의 측부 유전층면들을 갖는 유전층; 본드 패드에 부착된 상부 포스트면, 하부 포스트면, 및 상부와 하부 포스트면들 사이의 측부 포스트면을 갖는 금속 포스트; 및 측부 다이면들과 측부 유전층면들에 접촉하고 측부 다이면들과 측부 유전층면들을 둘러싸며, 상부 인캡슐란트면, 하부 유전층면과 동일 평면을 이루는 하부 인캡슐란트면, 및 상부와 하부 인캡슐란트면들 사이의 측부 인캡슐란트면들을 갖는 인캡슐레이팅 재료를 포함하는 전자 디바이스, 및 이의 제조 방법을 제공할 수 있다.
반도체 디바이스는, 예를 들면, 하부 유전층면과 하부 인캡슐란트면에 결합되고, 그리고 하부 포스트면에 연결된 팬-아웃 재분배 구조를 포함하되, 팬-아웃 재분배 구조는 측부 신호 라우팅(lateral signal routing)의 다층들을 포함할 수 있다. 하부 포스트면은, 예를 들면, 하부 유전층면과 하부 인캡슐란트면에 동일 평면일 수 있다. 반도체 디바이스는, 예를 들면, 제1도전층을 포함하는 재분배 구조를 포함하되, 제1도전층의 상면은 하부 포스트면에 직접 연결되고 그리고 하부 유전층면을 따라 금속 포스트로부터 멀어지는 방향으로 연장할 수 있다. 유전층의 바로 아래 영역에는, 예를 들면, 인캡슐레이팅 재료가 없을 수 있다.
본 발명의 다양한 양태들은 제1상부 다이면, 제1본드 패드를 포함하는 제1하부 다이면, 및 제1상부와 제1하부 다이면들 사이의 제1측부 다이면들을 갖는 제1반도체 다이; 제1하부 다이면에 결합된 제1상부 유전층면, 제1하부 유전층면, 및 제1상부와 제1하부 유전층면들 사이의 제1측부 유전층면들을 갖는 제1유전층; 제1본드 패드에 부착된 제1상부 포스트면, 제1하부 포스트면, 및 제1상부와 제1하부 포스트면들 사이의 제1측부 포스트면을 갖되, 제1본드 패드로부터 제1하부 유전층면까지 제1유전층을 통하여(관통하여) 수직으로 연장하는 제1금속 포스트; 제2상부 다이면, 제2본드 패드를 포함하는 제2하부 다이면, 및 제2상부와 제2하부 다이면들 사이의 제2측부 다이면들을 갖는 제2반도체 다이; 제2하부 다이면에 결합된 제2상부 유전층면, 제2하부 유전층면, 및 제2상부와 제2하부 유전층면들 사이의 제2측부 유전층면들을 갖는 제2유전층; 제2본드 패드에 부착된 제2상부 포스트면, 제2하부 포스트면, 및 제2상부와 제2하부 포스트면들 사이의 제2측부 포스트면을 갖되, 제2본드 패드로부터 제2하부 유전층면까지 제2유전층을 통하여(관통하여) 수직으로 연장하는 제2금속 포스트; 및 제1 및 제2측부 다이면들과 제1 및 제2측부 유전층면들에 접촉하고 제1 및 제2측부 다이면들과 제1 및 제2측부 유전층면들을 둘러싸며, 상부 인캡슐란트면, 하부 인캡슐란트면, 및 상부와 하부 인캡슐란트면들 사이의 측부 인캡슐란트면들을 갖는 인캡슐레이팅 재료를 포함하는 전자 디바이스, 및 이의 제조 방법을 제공할 수 있다.
예를 들면, 제1유전층은 제1유전층 두께를 가질 수 있고, 그리고 제2유전층은 제1유전층 두께보다 큰 제2유전층 두께를 가질 수 있다. 제1반도체 다이는, 예를 들면, 제1다이 두께를 가질 수 있고, 그리고 제2반도체 다이는 제1다이 두께보다 작은 제2다이 두께를 가질 수 있다. 제1상부 다이면은 하부 인캡슐란트면 위의 제1거리일 수 있고, 그리고 제2상부 다이면은 하부 인캡슐란트면 위의 제2거리이되, 제2거리가 제1거리의 +/- 10%와 같은 범위 내일 수 있다.
본 발명의 상기 그리고 다른 양태들이 다음의 다양한 예시적 구현예에 설명되거나 이로부터 명확해질 수 있다. 본 발명의 다양한 양태들이 첨부된 도면들을 참조하여 이제 설명될 것이다.
도 1은 본 발명의 다양한 양태에 따른, 전자 디바이스를 제조하는 예시적인 방법(100)의 흐름도를 도시한 것이다. 예시적 방법(100)은, 예를 들면, 여기에 논의된 임의의 다른 방법과 함께 임의의 또는 모든 특징들을 공유할 수 있다. 도 2a 내지 도 2k는 본 발명의 다양한 양태에 따른, 예시적 전자 디바이스들 및 전자 디바이스를 제조하는 예시적 방법들을 도시한 것이다. 도 2a 내지 도 2k에 도시된 구조들은 도 3a-3b, 도 4a-4e 등에 도시된 유사한 구조들과 함께 임의의 또는 모든 특징들을 공유할 수 있다. 도 2a-2k는, 예를 들면, 도 1의 예시적 방법(100)의 다양한 스테이지들(또는 블록들)에서 예시적 전자 디바이스를 도시할 수 있다. 도 1 및 2a-2k가 이제 함께 논의될 것이다. 예시적 방법(100)의 예시적 블록들(또는 그들의 영역들)의 순서는 본 발명의 범위를 벗어나지 않고 변할 수 있는 것으로 주목되어야 한다. 또한 임의의 블록들(또는 그들의 영역들)이 생략되거나 그리고/또는 추가적인 블록들(또는 그들의 영역들)이 본 발명의 범위를 벗어나지 않고 추가될 수 있는 것으로 주목되어야 한다.
예시적 방법(100)은 블록(105)에서 실행을 시작할 수 있다. 예시적 방법(100)은, 여기에 제공되는 비-한정적인 예들인, 임의의 다양한 원인들 또는 조건에 응답하여 실행을 시작할 수 있다. 예를 들면, 예시적 방법(100)은 예시적 방법(100) 또는 다른 방법(예를 들면, 도 2a-2k, 도 3a-3b, 도 4a-4e, 또는 그들의 임의의 부분들 등)의 다른 블록으로부터 공정 흐름을 받아서 응답하여 실행을 시작할 수 있다. 또한, 예를 들면, 예시적 방법(100)은 방법(100)에 의해 이용된 재료들의 도착에 응답하여, 공정들 또는 장비 또는 방법(100) 등에 의해 이용된 다른 자원들의 가용성에 응답하여 실행을 시작할 수 있다. 또한, 예를 들면, 예시적 방법(100)은 시작하도록(예를 들면, 공정 컨트롤러, 안전 시스템 등으로부터) 하는 사용자 및/또는 자동화된 명령에 응답하여 실행을 시작할 수 있다. 일반적으로, 예시적 방법(100)은 임의의 다양한 원인들 또는 조건들에 응답하여 실행을 시작할 수 있다. 따라서, 이러한 발명의 범위가 임의의 특정한 시작 원인 또는 조건의 특징들에 의해 한정되지 않는다.
예시적 방법(100)은, 블록(110)에서, 반도체 웨이퍼를 제공하는 단계를 포함할 수 있다. 블록(110)은, 여기에서 제공되는 비-한정적인 예들인, 임의 다양한 방식으로 반도체 웨이퍼를 제공하는 단계를 포함할 수 있다. 비록 여기에서의 논의가, 예를 들면, 싱귤레이션이 뒤따르는 웨이퍼 또는 패널에서 수행되는 공정들의 많은 예들을 제공하지만, 그와 같은 공정의 임의의 또는 모든 것이 단독 디바이스 위에서 수행될 수 있는 것으로 이해되어야 한다.
반도체 웨이퍼는 임의의 다양한 특징들을 포함할 수 있다. 예를 들면, 반도체 웨이퍼는 반도체 웨이퍼 제조 공정에 의해 제조된 바와 같은 자연 웨이퍼이거나 또는 자연 웨이퍼를 포함할 수 있다. 반도체 웨이퍼는, 예를 들면, 동일한 반도체 다이의 웨이퍼, 다른 타입의 반도체 다이들의 웨이퍼 등을 포함할 수 있다.
도 2a는 블록(110)의 다양한 양태들의 예시적 도면을 제공한다. 예시적 실시예(200A)(또는 조립체, 서브-조립체, 패키지 등)는 반도체 웨이퍼(201)를 포함한다. 예시적 웨이퍼(201)는, 반도체 디바이스가 제조되는, 반도체 재료(205)(예를 들면, 실리콘, 갈륨 아세나이드 등)의 층을 포함할 수 있다. 도 1A에 도시된 바와 같은 예시적 실시예(200A)에서, 웨이퍼(201)의 상면이 반도체 디바이스들이 제조되는 활성면이고, 그리고 웨이퍼(201)의 하면이 일반적으로 벌크 실리콘을 포함하는 비활성면이다.
예시적 웨이퍼(201)는, 예를 들면, 상호간 연결된 다수의 반도체 다이들을 포함하되, 그와 같은 다이들 각각은 다른 부품들에 반도체 다이를 전기적으로 연결하기 위한 하나 이상의 본드 패드들(210)을 포함한다. 예시적 웨이퍼(201)는 또한 본드 패드들(210)의 각각을 노출시키는, 다수의 개구들(217)(또는 오프닝들)을 포함하는 다이 패시베이션층(215)을 포함하는데, 개구들(217)(또는 오프닝들)은 다이 패시베이션층(215)을 관통한다.
패시베이션층(217)(유전층으로 지칭될 수도 있음)은, 예를 들면, 자연 패시베이션층이거나 또는 웨이퍼 제조 공정에서 의도적으로 형성될 수 있다. 패시베이션층(217)은 하나 이상의 무기 유전 재료(예를 들면, Si3N4, SiO2, SiON, SiN, 옥사이드, 나이트라이드, 그들의 조합, 그들의 등가물 등)를 포함할 수 있다. 또한, 예를 들면, 패시베이션층(217)은 유기 유전 재료(예를 들면, 폴리머, 폴리이미드(PI), 벤조사이클로부틴(BCB), 폴리벤족사졸(PBO), 비스말레이미드 트리아진(BT), 몰딩 재료, 페놀 수지, 에폭시, 실리콘(silicone), 아크릴레이트 폴리머, 그들의 조합, 그들의 등가물 등)로 형성될 수 있으나, 이로서 본 발명의 범위가 한정되지 않는다.
예를 들면 자연적으로 형성된 것(또는 자연적인 것에 추가적으로 형성된 것)의 반대인, 패시베이션층(215)이 제조 공정에 의해 형성된 예시적 실시예에서, 패시베이션층(215)은 임의의 하나 이상의 다양한 공정들(예를 들면, 스핀 코팅, 스프레이 코팅, 인쇄, 소결, 열산화, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 금속 유기 화학적 기상 증착(MOCVD), 원자층 증착(ALD), 저압 화학적 기상 증착(LPCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 플라즈마 기상 증착(PVD), 시트 라미네이션, 증발 등)에 의해 형성될 수 있으나, 본 발명의 범위가 이로서 한정되지 않는다.
예시적 웨이퍼(201)은 단지 예에 불과하고 따라서 비-한정적임을 주목하라. 웨이퍼(201)는 임의의 다양한 특징들 및 구조들(예를 들면, 관통 비아들, 능동 또는 수동 회로 등)을 포함할 수 있다. 웨이퍼(201)는, 예를 들면, 인터포저 웨이퍼(예를 들면, 라우팅 트레이스들 외에 전기적 부품들이 없거나, 반도체 회로가 없거나 등)를 포함할 수 있다.
블록(110)은 임의의 다양한 방식들로 반도체 웨이퍼를 제공함을 포함할 수 있다. 예를 들면, 블록(110)은 웨이퍼 제조 시설 또는 창고로부터, 동일한 시설에서 상류 제조 공정으로부터 이미 형성된 반도체 웨이퍼를 받는 단계를 포함할 수 있다. 또한, 예를 들면, 블록(110)은 반도체 웨이퍼의 임의의 또는 모든 특징들(구조들)을 형성하는 단계를 포함할 수 있다.
일반적으로, 블록(110)은 반도체 웨이퍼를 제공하는 단계를 포함한다. 따라서, 본 발명의 범위는 반도체 웨이퍼의 임의의 특정한 타입 또는 반도체 웨이퍼를 공급하는 특정한 방식의 특징들에 의해 한정되어서는 안된다.
예시적 방법(100)은, 블록(120)에서, 본드 패드들 상에 금속 스터드들을 형성하는 단계를 포함할 수 있다. 블록(120)은, 여기에서 제공되는 비-한정적인 예들인, 임의의 다양한 방식들로 금속 스터드들(또는, 포스트들, 또는 필라들, 또는 다른 상호 연결 구조들 등)을 형성하는 단계를 포함할 수 있다.
블록(120)은, 예를 들면, 블록(110)에 관하여 여기에서 논의된 임의의 또는 모든 다이 본드 패드들 상에 금속 스터드를 형성하는 단계를 포함할 수 있다. 예시적 실시예에서, 다이 본드 패드들은 임의의 다양한 도전성 재료들(예를 들면, 구리, 알루미늄, 은, 금, 니켈, 이들의 합금 등)을 포함할 수 있다. 여기에서 논의된 바와 같이, 다이 본드 패드들 각각은, 예를 들면, 웨이퍼의 패시베이션층에서 개구를 관통하여 노출될 수 있다. 패시베이션층은, 예를 들면, 다이 본드 패드의 측부 표면 및/또는 다이 본드 패드의 상부 표면의 외측 주변을 덮을 수 있다.
블록(120)(또는 블록(110))은, 예를 들면, 패시베이션층 및/또는 패시베이션층에서 각 개구를 관통하여 노출된 다이 본드 패드의 영역을 따라 UBM 시드층을 형성하는 단계를 포함할 수 있다. UBM 시드층은, 예를 들면, 임의의 다양한 도전성 재료들(예를 들면, 구리, 금, 은, 금속 등)을 포함할 수 있다. UBM 시드층은 임의의 다양한 방식들(예를 들면, 스퍼터링, 무전해 도금, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라즈마 기상 증착 등)로 형성될 수 있다.
블록(120)은, 예를 들면, UBM 및/또는 금속 스터드(또는 포스트 또는 필라 또는 다른 상호 연결 구조 칼럼)가 형성될 영역(또는 체적)을 정의하도록 UBM 시드층을 따라 마스크(또는 템플릿)를 형성하는 단계를 포함할 수 있다. 예를 들면, 마스크는 포토레지스트(PR) 재료 또는 다른 재료를 포함할 수 있는데, 이는 UBM 및/또는 금속 스터드가 형성될 영역 이외의 영역들을 덮도록 패터닝될 수 있다. 블록(120)은 그런 후, 예를 들면, 마스크를 관통하여 노출된 UBM 시드층 상의 UBM층을 형성하는 단계를 포함할 수 있다. 여기에서 논의된 바와 같이, UBM은 임의의 다양한 재료들(예를 들면, 티타늄, 크롬, 알루미늄, 티타늄/텅스텐, 티타늄/니켈, 구리, 이들의 합금 등)을 포함할 수 있다. 블록(120)은 임의의 다양한 방식들(예를 들면, 스퍼터링, 무전해 도금, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라즈마 기상 증착 등)로 UBM 시드층 위에 UBM을 형성하는 단계를 포함할 수 있다.
블록(120)은 그런 후, 예를 들면, UBM 상에 금속 스터드를 형성하는 단계를 포함할 수 있다. 금속 스터드는 임의의 다양한 특징들을 포함할 수 있다. 예를 들면, 금속 스터드는 실린더-형상, 타원 실린더-형상, 직사각 포스트-형상, 사각 포스트-형상 등일 수 있다. 금속 스터드는, 예를 들면, 평평한 상단부를 포함할 수 있다. 금속 스터드는, 예를 들면, 다양한 도전성층들에 관하여 여기에 논의된 임의의 재료들을 포함할 수 있다. 예시적인 실시예에서, 도전성 필라는 구리(예를 들면, 순수한 구리, 약간의 불순물들을 갖는 구리 등), 구리 합금 등을 포함할 수 있다.
금속 스터드를 형성한 이후, 블록(120)은 마스크를 스트리핑하거나 제거하는 단계(예를 들면, 화학적 스트리핑(stripping), 애싱(ashing) 등)를 포함할 수 있다. 추가적으로, 블록(120)은 UBM 시드층의 적어도 일 부분을 제거하는 단계(예를 들면, 적어도 금속 스터드에 의해 덮이지 않은 영역(예를 들면, 화학적 에칭 등에 의해))를 포함할 수 있다. 시드층의 에칭 동안, 적어도 UBM 시드층의 측부 엣지 영역이, 예를 들면, 에칭될 수 있음을 주목하라. 그와 같은 에칭은, 예를 들면, 금속 스터드 및/또는 UBM의 아래에 언더컷(undercut)을 초래할 수 있다.
금속 스터드는, 예를 들면, 다양한 치수들을 포함할 수 있다. 예를 들면, 블록(110)은 7-10 마이크론 두께 범위인 금속 스터드를 형성하는 단계를 포함할 수 있다. 또한 예를 들면, 블록(110)은 5-20 마이크론 두께 범위인 금속 스터드를 형성하는 단계를 포함할 수 있다. 금속 스터드는, 예를 들면, 금속 스터드(예를 들면, 향상된 측방향 강성 등)의 폭보다 작은 높이를 가질 수 있다. 또한 예를 들면, 금속 스터드는 금속 스터드(예를 들면, 향상된 측방향 컴플라이언스(compliance))의 폭보다 큰 높이를 가질 수 있다.
도 2b는 블록(120)의 다양한 양태들의 예시적 도면을 제공한다. 예시적 실시예(200B)(또는 조립체, 서브-조립체, 패키지 등)는 도 2a의 예시적 실시예(200A)를 포함한다. 금속 스터드(220)가 패시베이션층(215)에서 각 개구(217)를 관통하여 노출된 다이 본드 패드들(210)의 각각 상에 형성된다.
일반적으로, 블록(120)은 금속 스터드들(또는 필라, 또는 포스트, 또는 칼럼 등)을 형성하는 단계를 포함한다. 따라서, 이러한 발명의 범위가 금속 스터드의 임의의 특정한 타입 또는 금속 스터드를 형성하는 임의의 특정한 방식의 특성들에 의해 한정되어서는 안된다.
예시적 방법(100)은, 블록(130)에서, 유전층을 형성하는 단계를 포함할 수 있다. 블록(130)은, 여기에서 제공되는 비-한정적인 예들인, 임의의 다양한 방식들로 유전층을 형성하는 단계를 포함할 수 있다.
유전층은, 예를 들면 무기 유전 재료(예를 들면, Si3N4, SiO2, SiON, SiN, 옥사이드, 나이트라이드, 그들의 조합, 그들의 등가물 등) 및/또는 유기 유전 재료(예를 들면, 폴리머, 폴리이미드(PI), 벤조사이클로부틴(BCB), 폴리벤족사졸(PBO), 비스말레이미드 트리아진(BT), 몰딩 재료, 페놀 수지, 에폭시, 실리콘, 아크릴레이트 폴리머, 그들의 조합, 그들의 등가물 등)인 임의의 다양한 유전 재료들로 된 하나 이상의 층들을 포함할 수 있으나, 본 발명의 범위가 이로서 한정되지 않는다.
블록(130)은 임의의 하나 이상의 다양한 공정들(예를 들면, 스핀 코팅, 스프레이 코팅, 인쇄, 소결, 열산화, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 금속 유기 화학적 기상 증착(MOCVD), 원자층 증착(ALD), 저압 화학적 기상 증착(LPCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 플라즈마 기상 증착(PVD), 시트 라미네이션, 증발 등)을 이용하여 유전층을 형성하는 단계를 포함할 수 있으나, 본 발명의 범위가 이로서 한정되지 않는다.
블록(130)은 블록(120)에서 형성된 금속 스터드들(예를 들면, 반도체 웨이퍼, 본드 패드, 패시베이션층 등 위의 높이)의 높이와 동일한 두께(예를 들면, 반도체 웨이퍼, 본드 패드, 패시베이션층 등 위의 높이)를 갖도록 하는 유전층을 형성하는 단계를 포함한다. 예를 들면, 블록(130)은 블록(120)에서 형성된 금속 스터드(예를 들면, 반도체 웨이퍼로부터 멀리 대향하는 표면)의 단부 표면과 동일 평면인 표면(예를 들면, 반도체 웨이퍼로부터 멀리 대향하는 표면)을 갖도록 하는 유전층을 형성하는 단계를 포함할 수 있다.
예시적 실시예에서, 블록(130)은, 예를 들면 금속 스터드들을 덮는 금속 스터드들의 높이보다 큰 반도체 다이로부터 높이를 갖는 유전층을 형성하는 단계를 포함할 수 있다. 블록(130)은 이후, 예를 들면, 유전층 및/또는 금속 스터드들을 박형화 또는 평탄화(예를 들면, 그라인딩, 화학적-기계적 평탄화(CMP)를 수행, 에칭 등)하는 단계를 포함한다. 예를 들면, 반도체 다이로부터 멀리 대향하는 유전층의 표면이 반도체 다이로부터 멀리 대향하는 금속 스터드의 단부 표면과 동일 평면이 되도록 박형화 또는 평탄화될 수 있다.
다른 예시적 실시예에서, 블록(130)은, 예를 들면 유전층으로부터 돌출하는 금속 스터드들을 남겨 놓는, 반도체 다이로부터 금속 스터드들의 높이보다 낮은 반도체 다이로부터의 높이를 갖는 유전층을 형성하는 단계를 포함할 수 있다. 블록(130)은 이후, 예를 들면, 금속 스터드들 및/또는 유전층을 박형화 또는 평탄화(예를 들면, 그라인딩, 화학적-기계적 평탄화(CMP)를 수행, 에칭 등)하는 단계를 포함할 수 있다. 예를 들면, 반도체 다이로부터 멀리 대향하는 금속 스터드의 표면이 반도체 다이로부터 멀리 대향하는 유전층의 표면과 동일 평면이 되도록 박형화 또는 평탄화될 수 있다.
도 2c는 블록(130)의 다양한 양태들의 예시적 도면을 제공한다. 예시적 실시예(200C)(또는 조립체, 서브-조립체, 패키지 등)는 도 2b의 반도체 웨이퍼(201) 및 금속 스터드들(220)을 포함한다. 유전층(225)은 패시베이션층(215) 상에 그리고/또는 금속 스터드들(220) 및/또는 대응 UBM에 의해 덮이지 않은 다이 본드 패드들(210)의 영역 상에 형성된다. 예시적 유전층(225)은 반도체 다이(201)로부터 멀리 대향하고 그리고 금속 스터드들(220)의 대응 단부 표면들과 동일 평면인 표면(예를 들면, 도 2c의 상부 표면)을 포함한다.
일반적으로, 블록(130)은 유전층을 형성하는 단계를 포함한다. 따라서, 본 발명의 범위는 유전층의 임의의 특별한 타입 또는 유전층을 형성하는 임의의 특별한 방식의 특성들에 의해 한정되어서는 안된다.
예시적 방법(100)은, 블록(140)에서, 웨이퍼를 박형화 및/또는 싱귤레이션함을 포함할 수 있다. 블록(140)은, 여기에서 제공되는 비-한정적인 예들인 임의의 다양한 방식들로 그와 같은 박형화 및/또는 싱귤레이션을 수행하는 단계를 포함할 수 있다.
반도체 웨이퍼의 공정 중 임의의 다양한 스테이지들에서, 웨이퍼는 박형화될 수 있다. 이러한 예시적 실시예에서, 반도체 웨이퍼는 일반적으로 싱귤레이션 이전인 임의의 지점에서 원하는 두께로 될 수 있다. 개별 다이의 박형화가 수행될 수 있으나, 일반적으로 이러한 박형화는 웨이퍼 레벨(예를 들면, 자연 웨이퍼 및/또는 재구성된 웨이퍼 등에서)에서 수행됨을 주목하라. 블록(140)은, 예를 들면, 반도체 웨이퍼를 백그라인딩하거나, 또는 임의의 다양한 방식들(예를 들면, 기계적 수단들, 화학적 수단들, 직접 에너지 수단들(direct energy means))로 반도체 웨이퍼를 박형화하는 단계를 포함할 수 있다.
블록(140)은, 예를 들면, 디바이스들 사이의 싱귤레이션(singulation)(또는 쏘우(saw) 또는 컷팅(cutting)) 스트리트들(streets)을 따라 웨이퍼 반도체 다이들을 컷팅하는 단계를 포함할 수 있다. 그와 같은 컷팅은, 예를 들면, 레이저 컷팅, 기계적 쏘우 컷팅, 플라즈마 컷팅 등을 포함할 수 있다.
블록(140)의 다양한 양태들을 도시한 예시적 실시예(200D)가 도 2d에 도시되어 있다. 예시적 실시예(200D)(또는 조립체, 서브-조립체, 패키지 등)가 그와 같은 디바이스들의 패널 또는 웨이퍼로부터 싱귤레이션된 개별 반도체 다이들(227a 및 227b)을 도시한다. 싱귤레이션 라인들(또는 스트리트들)을 따라, 반도체 다이들(227a 및 227b)(예를 들면, 반도체 재료(205), 패시베이션층(215), 유전층(225) 등)의 주변 면들이, 예를 들면, 동일 평면일 수 있다.
싱귤레이션은 일반적으로, 예를 들면, 단독 또는 싱글 디바이스들 상에 수행되는 공정이 뒤따르는, 예시적 방법(100)의 임의의 예시적 블록들 이전 또는 이후에 예를 들면 수행될 수 있음을 주목하라.
일반적으로, 블록(140)은 반도체 웨이퍼를 싱귤레이션하는 단계를 포함한다. 따라서, 본 발명의 범위가 임의의 특별한 타입의 특징들 또는 싱귤레이션의 방식들에 의해 한정되어서는 안된다.
예시적 방법(100)은, 블록(150)에서, 캐리어에 싱귤레이션된 다이(예를 들면, 블록(140)에서 형성된 바와 같은)를 마운트하는 단계를 포함할 수 있다. 블록(150)은, 여기에서 제공되는 비-한정적인 예들인, 임의의 다양한 방식들로 그와 같은 마운트(또는 부착)를 수행하는 단계를 포함할 수 있다.
캐리어는 임의의 다양한 특징들을 포함할 수 있다. 예를 들면, 캐리어는 글래스, 금속, 플라스틱, 반도체 재료 등이거나 이들을 포함할 수 있다. 캐리어는, 예를 들면, 웨이퍼-형상(예를 들면, 반도체 웨이퍼와 같은 형상), 패널-형상, 원형, 사각형 등일 수 있다.
블록(150)은, 예를 들면, 접착제(예를 들면, 열적으로 분리 가능한 접착제, 광학적으로 분리 가능한 접착제 등) 또는 에폭시를 이용하여 캐리어에 싱귤레이션된 다이를 부착하는 단계를 포함할 수 있다. 예를 들면, 블록(150)은 다이 부착 필름(예를 들면, 수행된 접착 시트, 인쇄된 페이스트 또는 액체, 에폭시 상에 분사된 것 등 )을 이용하여 캐리어에 싱귤레이션된 다이를 부착하는 단계를 포함할 수 있다. 또한, 예를 들면, 블록(150)은 진공 부착, 기계적 홀딩 등을 이용하여 캐리어에 싱귤레이트된 다이를 부착하는 단계를 포함할 수 있다.
블록(150)은 또한 블록(140)에서 웨이퍼로부터 싱귤레이션된 다이를 테스트하는 단계를 포함할 수 있다. 블록(150)은 그런 후, 예를 들면, 캐리어에 알려진 굿다이(good die) 만을 마운트하는 단계를 포함할 수 있다.
블록(150)의 다양한 양태들을 도시한 예시적 실시예(200E)가 도 2e에 도시되어 있다. 예시적 실시예(200E)(또는 조립체, 서브-조립체, 패키지 등)는 접착층(235)을 이용하여 캐리어(230)에 부착된 다수의 싱귤레이션된 반도체 다이들(227a, 227b) 등을 도시한다. 예를 들면, 금속 스터드들(220)의 단부 표면들과 유전층(225)의 표면이 접착층(235)(예를 들면, 도 2e에 도시된 바와 같이 상부면)의 일면에 접착되고, 접착층(235)의 다른 면이 캐리어(230)에 접착된다. 싱귤레이션된 다이들(227a, 227b) 등은 도 2d에 대해 뒤집힘을 주목하라. 비록 접착층(235)이 전체 캐리어(230)를 덮는 것으로 도시되어 있으나, 다른 실시예에서, 접착층(235)은 캐리어(230)에 접착될 다이(227a, 227b)의 표면에만 도포될 수 있다.
일반적으로, 블록(150)은 캐리어에 싱귤레이션된 다이를 마운트하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위가 캐리어의 임의의 특별한 타입 또는 캐리어에 다이를 부착하는 임의의 특별한 타입의 특징들로 한정되어서는 안된다.
예시적 방법(100)은, 블록(160)에서, 블록(150)에서 캐리어에 부착된 다이를 인캡슐레이션하는 단계를 포함할 수 있다. 블록(160)은, 여기에서 제공되는 비-한정적인 예들인, 임의의 다양한 방식으로 그와 같은 인캡슐레이션을 수행하는 단계를 포함할 수 있다.
블록(160)은, 예를 들면, 부착된 다이에 의해 덮이지 않은 캐리어(또는 접착층)의 영역을 덮도록 인캡슐레이션 재료를 형성하는 단계를 포함할 수 있다. 인캡슐레이션 재료는, 예를 들면, 블록(150)에서 접착된 접착 다이와 블록(130)에서 형성된 유전층의 측부 면들을 또한 덮을 수 있다. 또한, 인캡슐레이션 재료는 반도체 다이의 후면을 덮도록 하거나, 또는 그와 같은 후면이 인캡슐레이션 재료로부터 노출될 수 있다.
인캡슐레이션 재료는 임의의 다양한 인캡슐레이팅 또는 몰딩 재료들(예를 들면, 수지, 폴리머, 폴리머 복합 재료, 필러를 갖는 폴리머, 에폭시 수지, 필러를 갖는 에폭시 수지, 필러를 갖는 아크릴레이트, 실리콘 수지, 그들의 조합, 그들의 등가물 등)을 포함할 수 있다. 인캡슐레이션은, 예를 들면, 여기에 논의된 임의의 유전층 재료들을 포함할 수 있다. 블록(160)은 임의의 다양한 방식들(예를 들면, 압축 성형, 트랜스퍼 성형, 액체 인캡슐란트 성형, 진공 라미네이션, 페이스트 인쇄, 필름 어시스트 몰딩 등)로 인캡슐레이션 재료를 형성하는 단계를 포함할 수 있다. 블록(160)은, 예를 들면, 유전층과 관련하여 여기에 논의된 임의의 방식들로 인캡슐레이션 재료를 형성하는 단계를 포함할 수 있다.
블록(160)의 다양한 양태들을 도시한 예시적 실시예(200F)가 도 2f에 도시되어 있다. 예시적 실시예(200F)(또는 조립체, 서브-조립체, 패키지 등)는 인캡슐레이팅 재료(240)로 인캡슐레이션된 예(200E)를 도시한다. 인캡슐레이팅 재료(240)는 접착된 다이(227a, 227b) 등에 의해 덮이지 않은 캐리어(230)(또는 접착층(235))의 영역들을 덮는다. 인캡슐레이팅 재료(240)는, 예를 들면, 접착된 다이(227a, 227b) 등(예를 들면, 패시베이션층(215), 반도체 재료(205), 유전층(225) 등)의 측부 면들을 또한 덮는다. 또한, 인캡슐레이팅 재료(240)는 반도체 다이(227a, 227b) 등(예를 들면, 도 2f에서, 반도체 재료(205)의 상부면)의 후면을 덮을 수도 있다.
원래의 반도체 웨이퍼(201)(예를 들면, 반도체 재료(205), 본드 패드들(210), 및 패시베이션층(215)을 포함)의 자연 반도체 다이가 인캡슐레이팅 재료(240)(예를 들면, 금속 스터드들(220)의 높이 또는 유전층(225)의 두께에 대응하는 추가적인 양)에 내장(embeded)됨을 주목하라. 그와 같은 내장의 정도는, 예를 들면, 자연 반도체 다이(예를 들면, 패시베이션층(215))가 접착층(235)에 직접 접촉하는 구성에 비하여 자연 반도체 다이를 위한 여분의 보호성을 제공한다.
예시적 실시예에서, 도 4a-4E에 관하여 더욱 상세하게 여기에서 논의된 바와 같이, 블록(160)은, 예를 들면 유전층 및 금속 스터드들의 상면인, 인캡슐레이팅 재료(240)에서 그루브를 형성하는 단계를 포함할 수 있다.
일반적으로, 블록(160)은 캐리어에 부착된 다이를 인캡슐레팅하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위가 인캡슐레이팅의 임의의 특별한 타입 또는 인캡슐레이팅 재료를 형성하는 임의의 특별한 방식의 특징들로 한정되어서는 안된다.
예시적 방법(100)은, 블록(170)에서, 캐리어로부터 인캡슐레이션된 다이를 제거하는 것과 그리고 추가적인 공정을 위해 몰딩된 다이들(이는 여기서 재구성 웨이퍼로 지칭될 수 있다)를 준비하는 단계를 포함할 수 있다. 블록(170)은, 여기에서 제공되는 비-한정적인 예들인, 임의의 다양한 방식들로 그와 같은 동작을 수행하는 단계를 포함한다.
블록(170)은, 예를 들면, 블록(150)에서 캐리어에 다이가 마운트된(또는 접착/부착된) 방식에 따라, 다양한 방식으로 캐리어로부터 인캡슐레이션된 다이를 분리하는 단계를 포함할 수 있다. 예를 들면, 열적 분리 접착제를 이용하는 단계를 포함하는 블록(150)인 예시적인 시나리오에서, 블록(170)은 접착력을 제거하기 위해 열을 인가하는 단계와 그리고 나서 인캡슐레이션된 다이들 및/또는 캐리어들(예를 들면, 벗겨냄, 박리 등에 의해 )로부터 접착제를 제거하는 단계를 포함할 수 있다. 또한 예를 들면, 자외선 분리 접착제를 이용하는 단계를 포함하는 블록(150)의 예시적인 시나리오에서, 블록(170)은 접착력을 제거하기 위해 자외선 광(예를 들면, 글래스 캐리어 등을 통해)을 제공하는 단계와 그리고 나서 인캡슐레이션된 다이들 및/또는 캐리어로부터 접착제를 제거하는 단계를 포함할 수 있다. 또한 예를 들면, 캐리어에 다이들을 마운트하기 위해 진공 메커니즘을 이용하는 단계를 포함하는 블록(150)의 예시적 시나리오에서, 블록(170)은 진공을 해제하는 단계를 포함할 수 있다.
블록(170)은 또한, 예를 들면, 추가적인 공정을 위해 몰딩된 다이들을 준비하는 단계를 포함할 수 있다. 예를 들면, 블록(170)은 임의의 필요한 후면 또는 전면의 박형화 또는 평탄화(예를 들면, 그라인딩, CMP 등)를 수행하는 단계를 포함할 수 있다. 예시적인 실시예에서, 블록(170)은 금속 스터드들(예를 들면, 공정의 다음 스테이지를 위해)을 노출시키기 위해 클리닝 및/또는 박형화 또는 평탄화 공정을 수행하는 단계를 포함할 수 있다.
블록(170)의 다양한 양태들을 도시한 예시적 실시예(200G)가 도 2g에 도시되어 있다. 예시적 실시예(200G)(또는 조립체, 서브-조립체, 패키지 등)는 캐리어(230)와 접착층(235)으로부터 분리된 예(200F)를 도시한다. 인캡슐레이팅 재료(240)(예를 들면, 예시적 실시예(200F)에 비하여)가 또한 박형화될 수 있다. 도 2g에서 예시적 실시예(200G)의 상면은 동일 평면들을 이루는 인캡슐레이팅 재료(240)의 표면, 유전층(225)의 표면, 그리고 금속 스터들(220)의 표면들을 도시한다.
일반적으로, 블록(170)은 캐리어로부터 인캡슐레이션된 다이를 제거하는 단계와 그리고 추가적인 공정을 위해 몰딩된 다이들(또한 여기서 재구성된 웨이퍼로 지칭될 수 있다)을 준비하는 단계를 포함할 수 있다.
예시적 방법(100)은, 블록(180)에서, 몰딩된 다이들(예를 들면, 재구성된 웨이퍼 상에서) 상에 재분배 구조를 형성하는 단계를 포함한다. 블록(180)은, 여기에서 제공된 비-한정적인 예들인, 임의의 다양한 방식들로 재분배(RD) 구조를 형성하는 단계를 포함할 수 있다.
재분배 구조들은, 예를 들면, 반도체 다이의 본드 패드들로부터/또는 반도체 다이의 본드 패드까지 다양한 신호 라인들이 반도체 다이의 풋프린트(footprint)의 외측까지 연장되어 형성되는 팬-아웃 재분배 구조(fan-out redistribution structure)를, 예를 들면, 포함할 수 있다. 본 발명의 다양한 양태들이 팬-아웃 구성들로 한정되지 않음을 주목하라.
재분배 구조는 일반적으로, 예를 들면, 다수의 유전층들과 도전성 층들을 포함할 수 있다. 도전성 층들은, 예를 들면, 측부 방향으로 신호 경로들을 분배하는 측부 트레이스 영역들, 및/또는 측부 트레이스 영역들을 다른 측부 트레이스 영역들, 다이 패드 구조들, 패키지 상호 연결 구조들 등에 수직으로 연결하는 수직 트레이스 영역들을 포함할 수 있다.
재분배 구조들의 도전성 층(들)은 임의의 다양한 재료들(예를 들면, 구리, 알루미늄, 니켈, 철, 은, 금, 티타늄, 크롬, 텅스텐, 팔라듐, 이들의 조합 합금들, 이들의 등가물들 등)을 포함할 수 있으나, 본 발명의 범위가 이로서 한정되지 않는다. 블록(180)은 임의의 하나 이상의 다양한 공정들(예를 들면, 전해 도금, 무전해 도금, 화학적 기상 증착(CVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라즈마 기상 증착, 인쇄, 스크린 인쇄, 리쏘그래피 등)을 이용하여 도전성 층(들)을 형성(또는 증착)하는 단계를 포함할 수 있으나, 본 발명의 범위가 이로서 한정되지 않는다. 도전성 층들은, 예를 들면, 유전층(들)에서 개구들(또는 오프닝들)을 통해 상호 연결될 수 있음을 주목하라.
재분배 구조의 유전층(들)은, 예를 들면, 무기 유전 재료(예를 들면, Si3N4, SiO2, SiON, SiN, 옥사이드, 나이트라이드, 그들의 조합, 그들의 등가물 등) 및/또는 유기 유전 재료(예를 들면, 폴리머, 폴리이미드(PI), 벤조사이클로부틴(BCB), 폴리벤족사졸(PBO), 비스말레이미드 트리아진(BT), 몰딩 재료, 페놀 수지, 에폭시, 실리콘, 아크릴레이트 폴리머, 그들의 조합, 그들의 등가물 등)인, 임의의 다양한 유전 재료들의 한 층 이상을 포함할 수 있으나, 본 발명의 범위가 이로서 한정되지 않는다. 블록(180)은 임의의 하나 이상의 다양한 공정들(예를 들면, 스핀 코팅, 스프레이 코팅, 프린팅, 소결, 열산화, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 금속 유기 화학적 기상 증착(MOCVD), 원자층 증착(ALD), 저압 화학적 기상 증착(LPCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 플라즈마 기상 증착(PVD), 시트 라미네이션, 증발 등)을 이용한 유전층(들)의 형성을 포함하나, 본 발명의 범위가 이로서 한정되지 않는다.
블록(180)은 또한, 예를 들면, 재분배 구조에 부착된 상호 연결 구조들(예를 들면, 패키지 상호 연결 구조들 등)을 형성하는 단계를 포함할 수 있다. 이러한 상호 연결 구조들은, 예를 들면, 도전성 범프들 또는 볼들(예를 들면, 솔더 범프들 또는 볼들), 금속 포스트들 또는 필라들(예를 들면, 구리 포스트들 또는 필라들), 와이어들, 리드들 등을 포함할 수 있다.
블록(180)의 다양한 양태들을 도시한 예시적 실시예(200H)가 도 2h에 도시되어 있다. 예시적 실시예(200H)(또는 조립체, 서브-조립체, 패키지 등)는 그것 위에 형성된 재분배 구조(250)와 함께, 그리고 재분배 구조(250) 상에 형성된 상호 연결 구조들(260)와 함께 예시적 실시예(200G)를 도시한다. 도 2h에 도시된 도면에서, 재분배 구조(250)는 인캡슐레이팅 재료(240), 유전층(225), 및 금속 스터드들(220)의 상면들 위에 형성되어 있다. 재분배 구조들(250)의 도전성 층들은 금속 스터드들(220)의 상부 표면들에 연결되어 있다. 예시적 재분배 구조(250)는 측부 방향 신호 라우팅의 다수의 도전성 층들을 포함한다. 예시적 재분배 구조(250)는 금속 스터드들(220)의 상부 표면들 상과 유전층(225) 상에 형성된 제1도전성 층을 포함한다. 예를 들면, 요구되지는 않지만, 이러한 제1도전성 층의 적어도 몇몇 영역들은 유전층(225)을 따라 측부 방향으로 신호들을 라우팅할 수 있다. 예시적 재분배 구조(250)는 또한 추가적인 하나 이상의 도전성 층들을 포함하고, 도전성 층들의 적어도 몇몇 영역들은 또한 측부 방향으로 신호들을 라우팅한다. 예시적 실시예(200H)에서, 유전층(225)을 관통하여 수행된 신호 라우팅만이 금속 스터드들(22)에 의해 제공되는 수직 신호 라우팅이다. 도전성 층들은 상호간 전기적으로 연결되도록 유전층들에서 개구들(또는 오프닝들)을 관통하여 연장한다.
일반적으로, 블록(180)은 재분배 구조 및/또는 상호 연결 구조들을 형성하는 단게를 포함할 수 있다. 따라서, 본 발명의 범위가 임의의 재분배 구조, 또는 그들의 형성 방법의 특징들에 의해, 또는 임의의 특별한 상호 연결 구조, 또는 그들의 형성 방법에 의해 한정되어서는 안된다.
예시적 방법(100)은, 블록(190)에서, 재구성된 웨이퍼(예를 들면, 재분배 구조, 상호 연결 구조들 등으로)를 싱귤레이션하는 단계를 포함할 수 있다. 블록(190)은, 여기에서 제공되는 비-한정적인 예들인, 임의의 다양한 방식으로 이와 같은 싱귤레이팅을 수행하는 단계를 포함할 수 있다.
블록(190)은, 예를 들면, 디바이스들 사이의 싱귤레이션(또는 쏘우 또는 컷팅) 스트리트들을 따라 반도체 디바이스들의 웨이퍼(예를 들면, 몰딩된 웨이퍼, 재구성된 웨이퍼 등)를 컷팅하는 단계를 포함할 수 있다. 블록(190)(또는 임의의 다른 블록)은, 예를 들면 인캡슐레이팅 재료를 얇게 하고(박형화하고) 그리고/또는 반도체 다이의 후면을 노출시키기 위해 박형화 동작을 수행하는 단계를 포함할 수 있다.
블록(190)의 다양한 양태들을 도시하는 예시적 실시예(200I)가 도 2i에 도시되어 있다. 예시적 실시예(200I)(또는 조립체, 서브-조립체, 패키지 등)는 이와 같은 디바이스들의 패널 또는 웨이퍼로부터 싱귤레이션된 개별 반도체 디바이스들(227a, 227b) 등을 도시한다. 싱귤레이션 라인들(또는 스트리트들)을 따라, 재분배 구조(250)(예를 들면, 그들의 유전층(들) 등의 주변 면들 그리고 인캡슐레이팅 재료(240)는, 예를 들면, 동일 평면일 수 있다.
도 2j는, 예를 들면 단독 반도체 디바이스(227a)인 결과적인 예시적 실시예(200J)를 도시하고 있는데, 이는 예시적 방법(100)으로부터 출력될 수 있다. 인캡슐레이팅 재료(240)의 하부 면(240L)이 유전층(225)의 하부 면(225L), 및/또는 금속 스터드들(220)의 하부 단부 면들과 동일 평면을 이룬다. 인캡슐레이팅 재료(240)의 하부 면(240L)은, 예를 들면, 유전층(225)의 두께(및/또는 금속 스터드들(220)의 길이)만큼 패시베이션층(215)(및/또는 본드 패드들(210))의 아래 레벨에 있다. 반도체 재료(205), 패시베이션층(215), 및 유전층(225)의 측부 면들이 인캡슐레이팅 재료(240)에 의해 덮여 있다. 반도체 재료(205)의 상부 면은 인캡슐레이팅 재료(240)로 덮여 있으나, 다른 예시적 실시예에서, 반도체 재료(205)의 상부 면은 인캡슐레이팅 재료(240)로부터 노출될 수 있다. 인캡슐레이팅 재료(240)의 측부 면들은 재분배 구조(250)(예를 들면, 그들의 유전층 등)의 측부 면들과 동일 평면인데, 이는 인캡슐레이팅 재료(240)의 하부 면(240L), 유전층(225)의 하부 면(225L), 및 금속 스터드들(220)의 하부 단부 면들 위에 형성된다. 예시적 재분배 구조(250)는 다수의 도전성 층들을 포함하는데, 이들의 각각은, 이러한 경우일 필요는 아니지만, 측부 방향 신호 라우팅을 수행한다. 특히, 예시적 실시예(200J)에서, 유전층(225) 및 재분배 구조(250) 사이 또는 유전층(225)과 다이 패시베이션층(215) 사이에 인캡슐레이팅 재료(240)가 없다. 또한, 예시적 실시예(200J)에서, 유전층(225) 내에서 금속 스터드들(220)에 의해 측부 방향 신호 재분배가 없다. 본 발명의 범위는, 그러나, 이에 한정되지 않는다.
도 2k는, 본 발명의 다양한 양태들에 따른, 예시적 전자 디바이스(227a)(또는 그들의 영역들)의 분해 도면 및 사시 단면 도면을 제공한다. 도 2k의 도면들은 여기에 논의된 자연 반도체 다이(예를 들면, 반도체 재료(205), 패시베이션층(215) 등), 금속 스터드들(220), 및 인캡슐레이팅 재료(240)를 도시한다.
일반적으로, 블록(190)은 싱귤레이팅 단계를 포함할 수 있다. 따라서, 본 발명의 범위가 임의의 특별한 타입 또는 싱귤레이팅 방식의 특징들로 한정되어서는 안된다.
예시적 방법(100)은, 블록(195)에서, 제조(또는 공정)를 계속하는 단계를 포함할 수 있다. 블록(195)은, 여기에서 제공된 비-한정적인 예들인, 임의의 다양한 방식들로 제조(또는 공정)를 계속하는 단계를 포함할 수 있다.
예를 들면, 블록(195)은 임의의 다양한 추가 공정 스텝들을 수행하는 단계를 포함할 수 있다. 블록(195)은, 예를 들면, 전자 디바이스를 멀티-디바이스 모듈 서브스트레이트 또는 마더보드에 마운팅함, 추가적인 전자 부품들을 마운팅함, 추가적인 디바이스 상호 연결 구조들을 부착함, 추가적인 인캡슐레이팅을 수행함, 덮음, 일반적인 패키징, 테스팅, 마킹, 선적 등의 추가적인 전자 디바이스 공정 단계들을 예를 들면 포함할 수 있다. 또한, 예를 들면, 블록(195)은 예시적 방법(100)의 임의의 이전 블록(또는 그들의 영역)에 예시적 방법(100)의 실행 흐름을 향하는 단계를 포함할 수 있다. 또한, 예를 들면, 블록(195)은 여기에 개시된 임의 다른 방법 단계(또는 그들의 영역)에 예시적인 방법(100)의 실행 흐름을 향하는 단계를 포함할 수 있다.
일반적으로, 블록(195)은 전자 디바이스의 제조(또는 공정)를 계속하는 단게를 포함할 수 있다. 따라서, 본 발명의 범위가 계속되는 제조(또는 공정)의 임의의 특별한 방식 타입의 특징들에 의해 한정되어서는 안된다.
예시적 방법(100)은 한정이 아닌 예시의 목적으로 여기에 제공된다. 예를 들면, 여기에서 언급된 바와 같이, 블록들(또는 그들의 영역들)의 순서가 본 발명의 범위를 벗어나지 않고 변경될 수 있다. 또한, 예를 들면, 다양한 블록들(또는 그들의 영역들)이 본 발명의 범위를 벗어나지 않고 생략되거나 또는 추가될 수 있다.
예를 들면, 도 2a-2k에 관하여 도시되고 논의된 예시적 실시예들이 단독 반도체 다이만을 갖는 전자 디바이스를 포함하였지만, 반도체 다이를 포함하는 전자 디바이스 또한 본 발명의 범위 내이다. 예가 도 3a-3b에 도시되어 있다. 도 3a-3b에 도시된 예시적 실시예들은, 예를 들면, 도 2a-2k에 도시된 예시적 실시예들의 임의의 또는 모든 특징들을 공유할 수 있다.
특히, 단독 전자 디바이스 내에 다수의 다이를 포함하는 예시적 실시예들(300A 및 300B)이 도 3a-3b에 도시되어 있는데, 도 3a는 라인들을 갖는 웨이퍼 실시예(300A)를 도시하고 있고, 도 3b는 단독 디바이스 실시예(300B)를 도시하고 있다. 제1다이(227)는 반도체 재료(205a), 본드 패드들(210a), 패시베이션층(215a), 금속 스터드들(220a), 그리고 유전층(225a)을 포함하는데, 이들 각각은 도 2a-2k의 예시적 실시예들의 동일 부호 및 대응 부품들의 임의의 또는 모든 특징들을 공유할 수 있다. 제2다이(228)는 반도체 재료(205b), 본드 패드들(210b), 패시베이션층(215b), 금속 스터드들(220b), 그리고 유전층(225b)을 포함하는데, 이들 각각은 도 2a-2k의 예시적 실시예들의 동일 부호 및 대응 부품들의 임의의 또는 모든 특징들을 공유할 수 있다. 인캡슐레이팅 재료(240)가 예시적 다이 둘다를 인캡슐레이션한다.
예시적 실시예(300A)에서, 금속 스터드들(220b)의 길이(또는 높이)는 금속 스터드들(220a)의 길이(또는 높이)보다 크고(예를 들면, 적어도 5%, 10%, 또는 20%만큼 더 큼), 그리고 유전층(225b)의 두께는 유전층(225a)의 두께보다 크다(예를 들면, 적어도 5%, 10%, 또는 20%만큼 더 두꺼움). 따라서, 제2다이(228)의 자연 반도체 다이 영역(예를 들면, 반도체 재료(205b), 본드 패드들(210b), 및 다이 패시베이션층(215b))이 제1다이(227)의 자연 반도체 다이 영역(예를 들면, 반도체 재료(205a), 본드 패드들(210a), 및 다이 패시베이션층(215a))에 비해 재분배 구조(250)로부터 인캡슐레이팅 재료(240) 쪽으로 더 내장(embeded)된다. 도 3b를 참조하면, 제1,2반도체 다이들(227 및 228)의 상부 면들은 재분배 구조들(250)로부터 동일한 높이일 수 있다. 다른 예시적 실시예에서, 재분배 구조(250) 위의 제1반도체 다이(227)의 상부 면 높이는 재분배 구조(250) 위의 제2반도체 다이(228)의 상부 면 높이의 5% 또는 10% 이내일 수 있다.
도 1의 예시적 방법(100)에 관하여 여기에서 논의된 바와 같이, 블록(160)은 인캡슐레이팅 재료에 그루브들을 형성하는 단계를 포함할 수 있다(예를 들면, 인캡슐레이팅 재료의 상부 면에). 이러한 그루브들은, 예를 들면, 열적 팽창의 균형을 맞추기 위해, 컴플라이언스 또는 강성 등을 추가하기 위해 이용될 수 있다(예를 들면, 강성 링(stiffening ring) 또는 부재와 함께).
그루브들은, 예를 들면, 반도체 다이의 풋프린트(footprint) 외측에 위치될 수 있다. 예를 들면, 그루브들은 반도체 다이의 엣지들과 싱귤레이션된 전자 디바이스의 엣지들 사이의 측부에 위치될 수 있다(예를 들면, 이와 같은 엣지들 등의 중앙에 위치됨). 그루브의 폭은, 예를 들면, 반도체 다이의 측부 엣지와 싱귤레이션된 전자 디바이스의 측부 엣지(예를 들면, 인캡슐레이팅 재료의 측부면) 사이의 측부 거리의 25% 내지 75%일 수 있다. 그루브들은, 예를 들면, 반도체 다이의 상부면으로 연장하거나 또는 반도체 다이의 상부 면 아래인 깊이(또는 하부면)을 포함할 수 있다. 예시적 실시예에서, 그루브들은 반도체 다이의 상부면과 하부면들 사이인 깊이(또는 하부 면)를 포함할 수 있다. 비록 그루브들이 일반적으로 사각 또는 직사각 단면으로 도시되어 있으나, 그들은 또한 경사진 측부면들(예를 들면, 그루브들이 폐색된 단부보다 개방된 단부에서 더 넓음), 둥근 하부면 등을 가질 수 있다.
블록(160)은 임의의 다양한 방식들로 그루브들을 형성하는 단계를 포함할 수 있다. 예를 들면, 그루브들에 대응하는 몰드 돌기들이 인캡슐레이팅 재료를 형성하기 위해 사용되는 몰딩 공정동안 그루브들을 형성하는데 이용될 수 있다. 또한 예를 들면, 그루브들은 인캡슐레이팅 재료가 형성된(예를 들면, 몰딩된, 가득 채워진(flooded) 등) 이후 형성될 수 있는데, 예를 들면 그루브를 형성하기 위해 인캡슐레이팅 재료를 기계적으로 제거함에 의해, 그루브를 형성하기 위해 인캡슐레이팅 재료를 제거하기 위해 레이저 또는 다른 직접 에너지 기술을 이용하여 구현될 수 있다.
블록(160)의 다양한 양태들을 도시하는 예시적 실시예(400A)가 도 4a에 도시되어 있다. 예시적 실시예(400A)(또는 조립체, 서브-조립체, 패키지 등)가 인캡슐레이팅 재료(440)의 상부 면에 형성된 그루브들(450)과 함께 예시적 실시예(200F)를 도시한다. 도 4e에 도시된 바와 같이, 그루브(450)는 반도체 다이의 측부 주변 근처로 연장하는 단독 그루브를 포함한다. 다른 예시적 시나리오에서, 그루브(450)는 일련의 그루브들(series of grooves)을 포함하고, 하나의 그루브가 반도체 다이의 각 면들을 따르되, 이러한 그루브들(450)은 상호간 연결될 필요는 없다. 또 다른 시나리오에서, 반도체 다이의 각 면들로부터 벗어난 다수의 그루브들이 있을 수 있다.
여기에서 논의된 바와 같이, 예시적 방법(100)(또는 그들의 영역들)의 다양한 블록들이 본 발명의 범위를 벗어나지 않고 생략되거나 또는 추가될 수 있다. 예시적 실시예에서, 블록들(120 및 130)이 생략될 수 있는데, 예를 들면 이와 같이 하여 금속 스터드들 및 유전층이 존재하지 않은 예를 초래할 수 있다. 예시적 실시예(400B)가 도 4b에 도시되어 있다. 예를 들면, 도 4a의 예시적 실시예(400A)와 비교하여, 금속 스터드들(220)과 유전층(225)이 생략된다.
예시적 실시예에서, 그루브(들)는 비워진채로 남겨질 수 있다. 다른 예시적 실시예에서, 그러나, 그루브(들)는 다른 재료(예를 들면, 인캡슐레이팅 재료보다 높은 모듈러스를 갖는 재료, 금속, 에폭시, 여기에 개시된 임의의 유전층 재료들 등)로 채워질 수 있다. 이러한 채워진 그루브들을 도시하는 예시적 실시예(400A)가 도 4c에 도시되어 있다. 도 4a의 예시적 실시예(400A)에 비교하여, 예시적 실시예(400C)는 필러 재료(470)로 채워진 그루브들(450)을 갖는다. 임의의 다양한 각각의 모듈러스 값(예를 들면, 인캡슐레이팅 재료(440)의 모듈러스보다 크거나 작음)을 갖는 임의의 다양한 재료들이, 예를 들면, 열적 스트레스의 균형을 맞추기 위해, 필요한 경우 강성 또는 컴플라이언스 등을 추가하기 위해 이용될 수 있다.
싱귤레이션 이후 예시적 실시예(400D)(또는, 전자 디바이스(227a’))가 도 4d에 도시되어 있다. 도 2j의 예시적 실시예(200J)에 비교하여, 예시적 실시예(400D)는 인캡슐레이팅 재료(440)의 상부 표면(440U)에 있는 그루브들(450)을 포함하되, 그루브들(450)이 필러 재료(470)로 채워진다.
도 4e는, 본 발명의 다양한 양태들에 따른, 예시적 전자 디바이스의 사시도 및 사시 단면도를 제공한다. 도 4e의 도면들은 반도체 다이(227a’)(또는 그들의 영역들)를 도시하는데, 이는 예를 들면 여기에서 논의된 반도체 재료(205), 본드 패드들(210), 패시베이션층(215), 금속 스터드들(220), 유전층(225), 인캡슐레이팅 재료(440), 및 그루브(들)(450)를 포함한다. 예시적 명확성을 위해, 재분배 구조(250)는 도 4e에 도시되어 있지 않다.
여기에서의 논의는 전자 조립체의 다양한 영역들 및 이의 제조 방법을 도시한 다수의 예시적 도면들을 포함하였다. 예시적 명확성을 위해, 이러한 도면들은 각 예시적 조립체의 모든 양태들을 도시하지 않았다. 여기에 제공된 임의의 예시적 조립체들 및/또는 방법들은 여기에 제공된 임의의 또는 모든 다른 조립체들 및/또는 방법들의 임의의 또는 모든 특징들을 공유할 수 있다.
요약하면, 본 발명의 다양한 양태들이 전자 다바이스 및 전자 디바이스를 제조하는 방법을 제공한다. 비-한정적인 예로서, 본 발명의 다양한 양태들은 인캡슐란트에 반도체 다이를 더 셋팅하는 금속 스터드들을 이용함을 포함하는 전자 디바이스들을 제조하는 다양한 방법들, 및 그에 따라 제조된 전자 디바이스들을 제공한다. 앞에서 특정한 양태들 및 예들이 참조되어 설명되었으나, 본 발명의 범위를 벗어나지 않고 다양한 변경이 가해질 수 있고 또한 등가물들로 대체될 수 있음이 당업자들에 의해 이해될 것이다. 또한, 많은 변경들이 본 발명의 범위를 벗어나지 않고 본 발명의 교시에 특별한 상황 또는 재료에 적응하도록 이루어질 수 있다. 따라서, 본 발명이 개시된 특별한 예(들)로 한정되지 않고, 본 발명이 첨부된 청구항의 범위 내로 귀속하는 모든 예들을 포함하는 것으로 의도된다.

Claims (23)

  1. 상부 다이면, 본드 패드를 포함하는 하부 다이면, 및 상부와 하부 다이면들 사이의 측부 다이면들을 갖는 반도체 다이;
    하부 다이면에 결합된 상부 유전층면, 하부 유전층면, 및 상부와 하부 유전층면들 사이의 측부 유전층면들을 갖는 유전층;
    본드 패드에 접착된 상부 포스트면, 하부 포스트면, 및 상부와 하부 포스트면들 사이의 측부 포스트면을 갖되, 본드 패드로부터 하부 유전층면까지 유전층을 통하여 수직으로 연장하는 금속 포스트; 및
    측부 다이면들과 측부 유전층면들에 접촉하고 측부 다이면들과 측부 유전층면들을 둘러싸며, 상부 인캡슐란트면, 하부 인캡슐란트면, 및 상부와 하부 인캡슐란트면들 사이의 측부 인캡슐란트면들을 갖는 인캡슐레이팅 재료를 포함하되, 상부 인캡슐란트면은 상부 인캡슐란트면의 주변에 인접한 그루브(groove)를 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    하부 유전층면과 하부 인캡슐란트면에 결합되고, 그리고 하부 포스트면에 연결된 팬-아웃 재분배 구조를 포함하는 반도체 디바이스.
  3. 제2항에 있어서,
    팬-아웃 재분배 구조는 측부 신호 라우팅(lateral signal routing)의 다층들을 포함하는 반도체 디바이스.
  4. 제2항에 있어서,
    반도체 다이와 재분배 구조 사이의 체적에는 측부 신호 라우팅이 없는 반도체 디바이스.
  5. 제1항에 있어서,
    하부 포스트면은 하부 유전층면과 하부 인캡슐란트면에 동일 평면인 반도체 디바이스.
  6. 제5항에 있어서,
    제1도전층을 포함하는 재분배 구조를 포함하되, 제1도전층의 상면은 하부 포스트면에 직접 연결되고 그리고 하부 유전층면을 따라 측면으로 금속 포스트로부터 멀어지게 연장하는 반도체 디바이스.
  7. 제1항에 있어서,
    유전층의 바로 아래에 인캡슐레이팅 재료가 없는 반도체 디바이스.
  8. 제1항에 있어서,
    그루브는 반도체 다이의 풋프린트(footprint) 외측에 있는 반도체 디바이스.
  9. 제1항에 있어서,
    그루브는 상부 다이면보다 낮은 하단부를 포함하는 반도체 디바이스.
  10. 제1항에 있어서,
    그루브내의 필러(filler) 재료를 포함하는 반도체 디바이스.
  11. 제1항에 있어서,
    그루브는 다이의 풋프린트를 측부에서 둘러싸는 반도체 디바이스.
  12. 활성면, 비활성면, 및 활성 및 비활성면들 사이의 측부면들을 갖는 반도체 재료 - 활성면은 본드 패드 및 본드 패드를 노출시키는 개구를 갖는 패시베이션층을 포함함 - ;
    활성면에 인접한 근위(proximal) 유전층(DL)면, 원위(distal) DL면, 및 근위 및 원위 DL면들 사이의 측부 DL면들을 갖는 유전층(DL); 및
    근위 포스트면, 원위 포스트면, 및 근위 및 원위 포스트면들 사이의 측부 포스트면을 가지며, 본드 패드에 부착된 금속 포스트 - 금속 포스트는 본드 패드로부터 원위 DL면까지 DL을 통해 수직으로 연장되고, 금속 포스트의 원위 포스트면은 원위 DL면과 동일 평면에 있음 -;를 포함하는 반도체 다이;
    반도체 다이를 인캡슐레이팅하고, 반도체 재료의 측부면들과 측부 DL면들에 접촉하고 측부면들과 측부 DL면들을 둘러싸며, 제1 인캡슐란트면, 제2 인캡슐란트면, 및 제1 및 제2 인캡슐란트면들 사이의 측부 인캡슐란트면들을 포함하는 인캡슐레이팅 재료; 및
    반도체 다이 및 제1 인캡슐란트면 상의 팬아웃 재분배(RD) 구조를 포함하는 반도체 디바이스.
  13. 제12항에 있어서,
    팬아웃 RD 구조는:
    제1 면 및 제1 면 반대편의 제2 면을 갖되, 제1 면은 제1 인캡슐란트면 및 원위 DL면에 결합된, RD 유전층; 및
    RD 전도체 구조를 포함하되, RD 전도체 구조는:
    제1 인캡슐란트면과 직접 접촉하지 않고 RD 유전층을 통해 수직으로 완전히 연장되고 원위 포스트면에 연결된 비아 표면을 포함하는 RD 전도성 비아 부분; 및
    RD 유전층의 제2 면 상의 RD 도체 부분 - RD 도체 부분은 RD 전도성 비아 부분으로부터 그리고 금속 포스트로부터 측방향으로 반도체 다이의 풋프린트 외부 위치까지 연장됨 - ;을 포함하는 반도체 디바이스.
  14. 제12항에 있어서,
    패시베이션층은 본드 패드의 일부를 덮고; 그리고
    DL의 일부는 금속 포스트와 패시베이션 층 사이의 측부에 직접 있는 반도체 디바이스.
  15. 제12항에 있어서,
    근위 포스트면과 본드 패드 사이의 시드층; 및
    근위 포스트면과 본드 패드 사이의 시드층에 에칭된 언더컷을 포함하는 반도체 디바이스.
  16. 제12항에 있어서,
    제2 인캡슐란트면은 반도체 다이의 측면 둘레 주위로 연장되는 적어도 하나의 그루브를 포함하는 반도체 디바이스.
  17. 제1상부 다이면, 제1본드 패드를 포함하는 제1하부 다이면, 및 제1상부와 제1하부 다이면들 사이의 제1측부 다이면들을 갖는 제1반도체 다이;
    제1하부 다이면에 결합된 제1상부 유전층면, 제1하부 유전층면, 및 제1상부와 제1하부 유전층면들 사이의 제1측부 유전층면들을 갖는 제1유전층;
    제1본드 패드에 부착된 제1상부 포스트면, 제1하부 포스트면, 및 제1상부와 제1하부 포스트면들 사이의 제1측부 포스트면을 갖되, 제1본드 패드로부터 제1하부 유전층면까지 제1유전층을 통하여 수직으로 연장하는 제1금속 포스트;
    제2상부 다이면, 제2본드 패드를 포함하는 제2하부 다이면, 및 제2상부와 제2하부 다이면들 사이의 제2측부 다이면들을 갖는 제2반도체 다이;
    제2하부 다이면에 결합된 제2상부 유전층면, 제2하부 유전층면, 및 제2상부와 제2하부 유전층면들 사이의 제2측부 유전층면들을 갖는 제2유전층;
    제2본드 패드에 부착된 제2상부 포스트면, 제2하부 포스트면, 및 제2상부와 제2하부 포스트면들 사이의 제2측부 포스트면을 갖되, 제2본드 패드로부터 제2하부 유전층면까지 제2유전층을 통하여 수직으로 연장하는 제2금속 포스트; 및
    제1 및 제2측부 다이면들과 제1 및 제2측부 유전층면들에 접촉하고 제1 및 제2측부 다이면들과 제1 및 제2측부 유전층면들을 둘러싸며, 상부 인캡슐란트면, 하부 인캡슐란트면, 및 상부와 하부 인캡슐란트면들 사이의 측부 인캡슐란트면들을 갖는 인캡슐레이팅 재료를 포함하되,
    제1 유전층은 제1 유전층 두께를 갖고, 제2 유전층은 제1 유전층 두께보다 더 큰 제2 유전층 두께를 갖는 반도체 디바이스.
  18. 제17항에 있어서,
    인캡슐레이팅 재료는 제1 상부 다이면 및/또는 제2 상부 다이면을 덮는 반도체 디바이스.
  19. 제17항에 있어서,
    제1반도체 다이는 제1다이 두께를 갖고, 그리고 제2반도체 다이는 제1다이 두께보다 작은 제2다이 두께를 갖는 반도체 디바이스.
  20. 제17항에 있어서,
    제1 반도체 다이는 제1 상부 유전층면에 결합된 하부면을 갖는 제1 다이 패시베이션층을 포함하고, 그리고/또는
    제1 하부 포스트면은 제2 하부 포스트면, 제1 하부 유전층면 및 제2 하부 유전층면과 동일 평면에 있는 반도체 디바이스.
  21. 제17항에 있어서,
    제1 측부 유전층면 중 제1 측면 및 제2 측부 유전층면 중 제1 측면은 일반적으로 평행하고 인캡슐레이팅 재료에 의해서만 측부 방향으로 분리되는 반도체 디바이스.
  22. 제17항에 있어서,
    제1 본드 패드의 바닥면의 일부를 덮는 제1 다이 패시베이션층을 포함하되, 제1 유전층의 일부는 제1 금속 포스트와 제1 다이 패시베이션층 사이에 직접 측부 방향으로 존재하는 반도체 디바이스.
  23. 제17항에 있어서,
    상부 인캡슐란트면은 제1 및 제2 반도체 다이의 풋프린트 외부에 있는 그루브를 포함하는 반도체 디바이스.
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