CN112820654B - 一种智能功率芯片结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种智能功率芯片结构及其制造方法。本发明利用多个散热图案热连接第一散热层对功率芯片进行散热,保证功率芯片的正常工作;特别的,所述焊盘所使用的第一金属比所述多个散热图案所使用的第二金属的氧化还原电位高,并且,所述焊盘通过较薄的凸块下金属层弱电连接至所述多个散热图案,可以防止焊盘的腐蚀且可以保证电连接的可靠性。

Description

一种智能功率芯片结构及其制造方法
技术领域
本发明涉及半导体封装测试技术领域,具体涉及一种智能功率芯片结构及其制造方法。
背景技术
COB结构是半导体封装领域所常用的结构,其通过将芯片固定于电路板上并进行引线焊接以形成电连接,实现芯片的电路板上集成。上述结构中,引线所焊接的焊盘位置容易被腐蚀,且对于智能功率芯片而言,其散热也很成问题。
发明内容
基于解决上述问题,本发明提供了一种智能功率芯片结构的制造方法,其包括以下步骤:
(1)提供临时衬底,在所述临时衬底上形成背面散热层;
(2)在所述背面散热层上固定一功率芯片,并形成密封所述功率芯片的密封层,所述密封层的顶面与所述功率芯片的上表面齐平以形成第一表面;
(3)在所述第一表面上形成金属层,所述金属层包括再分布层和在所述功率芯片的上表面的第一散热层;
(4)在所述金属层上覆盖一介质层;
(5)蚀刻所述介质层一形成露出所述第一散热层的开窗;
(6)在所述介质层以及所述开窗中形成间隔层;
(7)在所述介质层中形成露出所述再分布层的多个开口;
(8)在所述介质层上、所述多个开口中和所述开窗中形成凸块下金属层;
(9)在所述多个开口中填充第一金属以形成多个凸块,在所述开窗中填充第二金属以形成第二散热层;
(10)蚀刻所述第二散热层以及凸块下金属层,以形成通过所述凸块下金属层分别电连接至所述多个凸块的多个散热图案。
进一步的,还包括步骤(11):移除所述临时衬底。
进一步的,所述第一金属的氧化还原电位高于所述第二金属的氧化还原电位,所述第一金属可以是Cu,所述第二金属可以是Zn或Al。
进一步的,所述结构为扇出型封装结构,其中,所述再分布层从所述功率芯片的上表面上延伸至所述密封层的顶面上。
进一步的,还包括在所述第一表面和所述金属层之间的种子层,所述种子层直接接触所述功率芯片。
本发明还提供了一种智能功率芯片结构,其通过上述的智能功率芯片结构的制造方法形成,包括:
背面散热层;
功率芯片,固定在所述背面散热层上;
密封层,密封所述功率芯片,所述密封层的顶面与所述功率芯片的上表面齐平以形成第一表面;
金属层,形成在所述第一表面上,所述金属层包括再分布层和在所述功率芯片的上表面的第一散热层;
介质层,覆盖在所述金属层上,所述介质层包括露出所述第一散热层的开窗和露出所述再分布层的多个开口;
间隔层,形成在所述介质层上以及所述开窗中;
凸块下金属层,形成于所述介质层上、所述多个开口中和所述开窗中;
多个凸块,形成在所述多个开口的凸块下金属层上且由第一金属形成;
多个散热图案,形成在所述开窗中的凸块下金属层上且由第二金属形成,所述多个散热图案通过所述凸块下金属层分别电连接至所述多个凸块。
进一步的,所述第一金属的氧化还原电位高于所述第二金属的氧化还原电位,所述第一金属可以是Cu,所述第二金属可以是Zn或Al。
进一步的,所述结构为扇出型封装结构,其中,所述再分布层从所述功率芯片的上表面上延伸至所述密封层的顶面上。
进一步的,还包括在所述第一表面和所述金属层之间的种子层,所述种子层直接接触所述功率芯片。
进一步的,所述间隔层与所述介质层的材质相同。
本发明利用多个散热图案热连接第一散热层对功率芯片进行散热,保证功率芯片的正常工作;特别的,所述焊盘所使用的第一金属比所述多个散热图案所使用的第二金属的氧化还原电位高,并且,所述焊盘通过较薄的凸块下金属层弱电连接至所述多个散热图案,可以防止焊盘的腐蚀且可以保证电连接的可靠性。
附图说明
图1为本发明的智能功率芯片结构的剖面图;
图2为本发明的智能功率芯片结构的俯视图
图3-14为本发明的智能功率芯片结构的制造方法示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合本公开实施例的附图,对本公开实施例的技术方案进行清楚、完整地描述。显然,所描述的实施例是本公开的一部分实施例,而不是全部的实施例。基于所描述的本公开的实施例,本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例,都属于本公开保护的范围。
除非另外定义,本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系,当被描述对象的绝对位置改变后,则该相对位置关系也可能相应地改变。
下面将结合附图对根据本发明公开实施例的智能功率芯片结构进行详细的描述。
请参照图1和2,本申请的智能功率芯片结构,其包括背面散热层11,所述背面散热层11为金属材质,例如可以是铜或铝。
在所述背面散热层11上固定一功率芯片12,所述功率芯片12可以IGBT、MOSFET、HBT等,所述功率芯片12包括多个芯片焊盘14。所述功率芯片12被密封层13密封,所述密封层13仅环绕所述功率芯片12的侧面,而且所述密封层13的顶面与所述功率芯片12的顶表面齐平,且定义为第一表面。所述密封层13的材质可以是环氧树脂、硅树脂、PBO或PI等
在所述第一表面上具有布线用的种子层,所述种子层包括在功率芯片12的边缘位置和所述密封层13上的第一部分15和在所述功率芯片12的中间位置的第二部分16。所述种子层上形成有金属层,所述金属层包括在所述第一部分15上的再分布层17和在所述第二部分16上的第一散热层18。其中,所述金属层可以是铜,且所述再分布层17和所述第一散热层18同时形成。
在所述第一表面上覆盖有介质层19,所述介质层19为氧化硅或氮化硅材料,亦或者可以是聚合物材料,例如可以是聚酰亚胺、环氧树脂或硅树脂。所述介质层19中具有一开窗20,所述开窗20露出所述第一散热层18的上表面。
在所述介质层19上具有一间隔层21,所述间隔层21还设置于所述开窗20中的第一散热层18之上,其材料可以是和介质层19相同的材料。所述间隔层21为一薄层,其可以是100微米的厚度。
另外,在所述介质层19中还具有多个开口22,所述多个开口22贯穿所述间隔层21和所述介质层19以露出所述再分布层17。所述多个开口22位于所述密封层13的正上方,以形成扇出型封装结构。
在所述间隔层21上、以及所述开口22中还形成有凸块下金属层23,所述凸块下金属层23的厚度较薄,可以比间隔层21还要薄。所述凸块下金属层23还形成于开窗20中的所述间隔层21上,所述凸块下金属层23直接接触所述再分布层17。
在所述开窗20中的凸块下金属层23上具有图案化的散热图案27,该散热图案27经由第二散热层图案化形成,所述第二散热层包括第二金属,其可以是氧化还原电位较低的金属材料,例如Zn或Al。
在所述多个开口22中还具有凸块24,所述凸块24由第一金属形成,所述第一金属可以是氧化还原电位较高的金属材料,例如Cu。以此使得第一金属的氧化还原电位比所述第二金属的氧化还原电位高,这样,可以在运输、焊接引线28时,先氧化散热图案27的第二金属,保护凸块24的第一金属。其中,焊线28可以具有电连接所述凸块24的焊接点29。
所述散热图案27具有多个图案块,其通过分割槽26进行分隔,散热图案27分别一一对应于所述多个凸块24,所述散热图案27通过图案化的凸块下金属层23弱电连接至所述凸块24。
本发明利用多个散热图案热连接第一散热层对功率芯片进行散热,保证功率芯片的正常工作;特别的,所述焊盘所使用的第一金属比所述多个散热图案所使用的第二金属的氧化还原电位高,并且,所述焊盘通过较薄的凸块下金属层弱电连接至所述多个散热图案,可以防止焊盘的腐蚀且可以保证电连接的可靠性。
上述智能功率芯片结构的制造方法也是极为简单的,具体可以参见图3-14。
参见图3,提供临时衬底10,在所述临时衬底10上形成背面散热层11。所述临时衬底10可以是玻璃衬底、陶瓷衬底或硅衬底等。
参见图4,在所述背面散热层11上固定一功率芯片12,所述功率芯片12包括多个焊盘14。并形成密封所述功率芯片12的密封层13,所述密封层13的顶面与所述功率芯片12的上表面齐平以形成第一表面。
接着,参见图5,在所述第一表面上形成种子层和金属层,对所述金属层进行图案化,以形成再分布层17和在所述功率芯片12的上表面的第一散热层18,以及在再分布层17下方的种子层的第一部分15和在所述第一散热层18下方的种子层的第二部分16。其中,所述再分布层17电连接至所述多个焊盘14。
参见图6,在所述金属层上覆盖一介质层19,所述介质层19通过沉积方式形成。
参见图7,蚀刻所述介质层19以形成露出所述第一散热层18的开窗20。所述开窗20的尺寸可以与第一散热层18的尺寸一致,或者更大。
参见图8,在所述介质层19以及所述开窗20中形成间隔层21。所述间隔层21的材质和形成方法可以与介质层19相同,且所述间隔层21的厚度较小。
参见图9,在所述介质层19中形成露出所述再分布层17的多个开口22。所述多个开口22可以通过激光烧蚀、蚀刻工艺形成,其深度大于所述开窗20的深度。
参见图10,在所述介质层19上、所述多个开口22中和所述开窗20中形成凸块下金属层23。
参见图11,在所述多个开口22中填充第一金属以形成多个凸块24。多个凸块24突起于间隔层21。且至少电连接于所述凸块下金属层23。
参见图12,在所述开窗20中填充第二金属以形成第二散热层25。
参见图13,蚀刻所述第二散热层25以及凸块下金属层23,以形成通过所述凸块下金属层23分别电连接至所述多个凸块24的多个散热图案27,所述多个散热图案27通过分割槽26隔开。
参见图14,移除所述临时衬底10,得到最终的封装结构。所述结构为扇出型封装结构,其中,所述再分布层17从所述功率芯片12的上表面上延伸至所述密封层13的顶面上。
本发明中使用的表述“示例性实施例”、“示例”等不是指同一实施例,而是被提供来着重描述不同的特定特征。然而,上述示例和示例性实施例不排除他们与其他示例的特征相组合来实现。例如,即使在另一示例中未提供特定示例的描述的情况下,除非另有陈述或与其他示例中的描述相反,否则该描述可被理解为与另一示例相关的解释。
本发明中使用的术语仅用于示出示例,而无意限制本发明。除非上下文中另外清楚地指明,否则单数表述包括复数表述。
虽然以上示出并描述了示例实施例,但对本领域技术人员将明显的是,在不脱离由权利要求限定的本发明的范围的情况下,可做出变型和改变。

Claims (10)

1.一种智能功率芯片结构的制造方法,其包括以下步骤:
(1)提供临时衬底,在所述临时衬底上形成背面散热层;
(2)在所述背面散热层上固定一功率芯片,并形成密封所述功率芯片的密封层,所述密封层的顶面与所述功率芯片的上表面齐平以形成第一表面;
(3)在所述第一表面上形成金属层,所述金属层包括再分布层和在所述功率芯片的上表面的第一散热层;
(4)在所述金属层上覆盖一介质层;
(5)蚀刻所述介质层一形成露出所述第一散热层的开窗;
(6)在所述介质层以及所述开窗中形成间隔层;
(7)在所述介质层中形成露出所述再分布层的多个开口;
(8)在所述介质层上、所述多个开口中和所述开窗中形成凸块下金属层;
(9)在所述多个开口中填充第一金属以形成多个凸块,在所述开窗中填充第二金属以形成第二散热层;
(10)蚀刻所述第二散热层以及凸块下金属层,以形成通过所述凸块下金属层分别电连接至所述多个凸块的多个散热图案;
其中,相较于所述间隔层,所述凸块下金属层的厚度较薄,所述多个凸块通过较薄的凸块下金属层弱电连接至所述多个散热图案,用于防止焊盘的腐蚀且可以保证电连接的可靠性。
2.根据权利要求1所述的智能功率芯片结构的制造方法,其特征在于,还包括步骤(11):移除所述临时衬底。
3.根据权利要求1所述的智能功率芯片结构的制造方法,其特征在于,所述第一金属的氧化还原电位高于所述第二金属的氧化还原电位,所述第一金属是Cu,所述第二金属是Zn或Al。
4.根据权利要求1所述的智能功率芯片结构的制造方法,其特征在于,所述结构为扇出型封装结构,其中,所述再分布层从所述功率芯片的上表面上延伸至所述密封层的顶面上。
5.根据权利要求4所述的智能功率芯片结构的制造方法,其特征在于,还包括在所述第一表面和所述金属层之间的种子层,所述种子层直接接触所述功率芯片。
6.一种智能功率芯片结构,其通过权利要求1所述的智能功率芯片结构的制造方法形成,包括:
背面散热层;
功率芯片,固定在所述背面散热层上;
密封层,密封所述功率芯片,所述密封层的顶面与所述功率芯片的上表面齐平以形成第一表面;
金属层,形成在所述第一表面上,所述金属层包括再分布层和在所述功率芯片的上表面的第一散热层;
介质层,覆盖在所述金属层上,所述介质层包括露出所述第一散热层的开窗和露出所述再分布层的多个开口;
间隔层,形成在所述介质层上以及所述开窗中;
凸块下金属层,形成于所述介质层上、所述多个开口中和所述开窗中;
多个凸块,形成在所述多个开口中且由第一金属形成;
多个散热图案,形成在所述开窗中的凸块下金属层上且由第二金属形成,所述多个散热图案通过所述凸块下金属层分别电连接至所述多个凸块;
其中,相较于所述间隔层,所述凸块下金属层的厚度较薄,所述多个凸块通过较薄的凸块下金属层弱电连接至所述多个散热图案,用于防止焊盘的腐蚀且可以保证电连接的可靠性。
7.根据权利要求6所述的智能功率芯片结构,其特征在于,所述第一金属的氧化还原电位高于所述第二金属的氧化还原电位,所述第一金属是Cu,所述第二金属是Zn或Al。
8.根据权利要求7所述的智能功率芯片结构,其特征在于,所述结构为扇出型封装结构,其中,所述再分布层从所述功率芯片的上表面上延伸至所述密封层的顶面上。
9.根据权利要求8所述的智能功率芯片结构,其特征在于,还包括在所述第一表面和所述金属层之间的种子层,所述种子层直接接触所述功率芯片。
10.根据权利要求9所述的智能功率芯片结构,其特征在于,所述间隔层与所述介质层的材质相同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114203678B (zh) * 2022-02-18 2022-05-06 威海嘉瑞光电科技股份有限公司 一种集成封装结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110335852A (zh) * 2019-07-18 2019-10-15 上海先方半导体有限公司 一种扇出封装结构及封装方法
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200176272A1 (en) * 2016-09-30 2020-06-04 Intel Corporation Metal based ceramic fillers as catalysts for selective electroless metal plating
US10916697B2 (en) * 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of manufacturing the same
CN111081554A (zh) * 2019-12-31 2020-04-28 淄博职业学院 一种嵌入式封装结构及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110335852A (zh) * 2019-07-18 2019-10-15 上海先方半导体有限公司 一种扇出封装结构及封装方法
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法

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