CN111081554A - 一种嵌入式封装结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种嵌入式封装结构及其制造方法，本发明的嵌入式封装结构利用金属基板作为封装基板可以增强其刚性，并且利用芯片背面紧贴金属基板以及芯片背面的凹凸结构(即多个盲孔和多个金属柱)进行有效的散热和对准，同时本发明的芯片可以利用其内部的第三通孔与部分金属柱进行电连接，且该种电连接无需在塑封层或树脂层中形成互联上下再分布层的通孔结构，传递信号路径更短。

Description

一种嵌入式封装结构及其制造方法
技术领域
本发明涉及半导体器件封装领域，属于H01L23/00分类号下，具体涉及一种嵌入式封装结构及其制造方法。
背景技术
对于半导体封装，多芯片封装可以实现小型化、多功能化以及低成本化，但是随着要求的不断提升，多芯片封装的薄型化和散热性能都需要进一步提升，如何在现有硅芯片的基础上实现更小型封装、更优的散热并防止封装体的翘曲或断裂，是本领域所一直追求目标。
发明内容
基于解决上述问题，本发明提供了一种嵌入式封装结构的制造方法，其包括以下步骤：
(1)提供金属基板，所述金属基板具有相对的第一表面和第二表面；
(2)在所述第一表面上形成凹槽，所述凹槽未贯穿所述金属基板；
(3)刻蚀所述凹槽底部的金属基板，形成多个金属柱；
(4)提供第一芯片，在所述第一芯片的背面形成多个盲孔，将所述第一芯片置于所凹槽内，且使得所述多个金属柱插入所述多个盲孔中，所述背面紧贴所述金属基板；
(5)形成树脂材料填充所述凹槽，所述树脂材料密封所述第一芯片；
(6)在所述凹槽的周边区域刻蚀所述金属基板的所述第二表面形成至少一第一环形槽和至少一第二环形槽；
(7)在所述第一和第二环形槽中填充绝缘材以形成第一和第二绝缘环形槽；
(8)研磨所述第一表面，使得所述第一绝缘环形槽、第二绝缘环形槽和所述第一芯片的正面从所述第一表面露出，其中所述第一绝缘环形槽环绕的金属部分构成第一通孔，所述第二绝缘环形槽环绕的金属部分构成第二通孔。
其中，在步骤(4)中，还包括在所述第一芯片中形成至少一第三通孔，且所述第三通孔的一端露出于所述多个盲孔中的其中一个盲孔的底部；进一步的，所述第三通孔与所述多个金属柱的其中一个金属柱电连接，且所述其中一个金属柱与所述第二通孔电连接。
其中，还包括步骤(9)，在所述第一表面上形成再分布层，所述再分布层至少与所述第一芯片、所述第一通孔和第三通孔电连接。
其中，还包括步骤(10)，在所述再分布层上电连接第二芯片，并在所述再分布层上形成密封层以密封所述第二芯片。
其中，还包括步骤(11)，在所述第二表面形成绝缘层，并进行图案化以形成多个开口，所述多个开口露出所述第一通孔和所述其中一个金属柱；在所述多个开口中形成外部连接端子。
其中，步骤(3)中，形成多个金属柱的具体方法为激光钻孔、湿法刻蚀或干法刻蚀。
其中，所述第一芯片包括在其正面的互连层，所述互连层的顶面与所述第一表面大致齐平。
根据上述方法，本发明还提供了一种嵌入式封装结构，其包括：
金属基板，具有相对的第一表面和第二表面，且包括：凹槽，所述凹槽中具有多个金属柱；至少一第一通孔，所述第一通孔通过第一绝缘环形槽与所述金属基板绝缘；至少一第二通孔，所述第一通孔通过第二绝缘环形槽与所述金属基板绝缘，所述第二通孔与所述多个金属柱中的其中一个金属柱电连接；以及
第一芯片，所述第一芯片背面具有多个盲孔，所述多个金属柱插入所述多个盲孔中，且所述背面紧贴所述金属基板；
树脂材料，填充于所述凹槽内且密封所述第一芯片；
其中所述多个金属柱、所述第一通孔和所述第二通孔属于所述金属基板的一部分。
其中，所述金属基板的材质为铜或铝，优选为散热性较好的铜。
其中，所述第一芯片还包括至少一第三通孔，所述第三通孔的一端露出于所述多个盲孔中的其中一个盲孔的底部，且所述第二通孔与所述多个金属柱的其中一个金属柱电连接，且所述其中一个金属柱与所述第二通孔电连接。
本发明的优点如下：
本发明的嵌入式封装结构利用金属基板(传统一般为绝缘基板)作为封装基板可以增强其刚性，并且利用芯片背面紧贴金属基板以及芯片背面的凹凸结构(即多个盲孔和多个金属柱)进行有效的散热和对准，同时本发明的芯片可以利用其内部的第三通孔与部分金属柱进行电连接，且该种电连接无需在塑封层或树脂层中形成互联上下再分布层的通孔结构，传递信号路径更短。
附图说明
图1为本发明的嵌入式封装结构的剖面图；
图2-12为本发明的嵌入式封装结构的制造方法的示意图。
具体实施方式
本发明旨在提供一种翘曲量较小、散热型较好的嵌入式封装结构。对于制造本发明的封装结构，具体方法包括：
参见图2，提供金属基板1，具有相对的第一表面和第二表面；所述金属基板1最好是具有一定的刚性和厚度，且其散热性能优良，这样有利于防止翘曲和保证散热，其材质可以选自铜、铝、铁或其合金，优选为散热性较好的铜。
参见图3，在所述金属基板1的第一表面上形成凹槽2，该凹槽2可以通过机械方式形成，且该凹槽2未贯穿所述金属基板1，其形状可以是方形、圆形或者其他适合芯片放入的任何形状。
参见图4，刻蚀所述凹槽2的底部，使得所述金属基板1在所述凹槽2的底部形成多个金属柱3，所述多个金属柱3可以是阵列排布的，其具有圆形或正方形的横截面。所述多个金属柱3具有一定的间隔，以保证后续可以实现合适的电连接，例如连接第一芯片4的通孔8。形成多个金属柱的具体方法为激光钻孔、湿法刻蚀或干法刻蚀。
参见图5，提供第一芯片4，在所述第一芯片4的背面形成多个盲孔5，将所述第一芯片4置于所凹槽2内，且使得所述多个金属柱3插入所述多个盲孔5中。在此处，所述多个盲孔5的深度大致等于所述多个金属柱3的高度，以便使得第一芯片4紧贴金属基板1，实现增强散热的目的。并且在所述第一芯片4中形成通孔8，且所述通孔8的一端露出于所述多个盲孔5中的其中一个盲孔的底部。从图5中可以看到，所述第一芯片4包括正面的有源区6以及在正面的互连层7，所述互连层7与有源层6和通孔8电连接。将所述第一芯片4置于所凹槽3内，且使得所述多个金属柱3插入所述多个盲孔5中，进一步的，所述通孔8与所述多个金属柱3的其中一个金属柱电连接，两者的连接可以通过在所述其中一个金属柱和所述通孔8之间设置焊料或者银浆实现。此外，应使得所述第一芯片4的所述互连层7的顶面低于所述第一表面，以便于后续研磨露出。
参见图6，在所述凹槽2中填充树脂材料9，所述树脂材料9密封所述第一芯片4。所述树脂材料9可以通过喷头注入形成，所述树脂材料9可以选自为环氧树脂、硅树脂、聚酰亚胺树脂等密封材质。
参见图7，在所述凹槽2的周边区域刻蚀所述金属基板1的所述第一表面形成至少一第一环形槽10和第二环形槽12。其中，所述第一环形槽10围绕一金属柱11，第二环形槽12围绕一金属柱13。该金属柱11后续形成为通孔用于电互连。然后参见图8，在所述第一和第二环形槽10、12中填充绝缘材以形成第一绝缘环形槽14和第二绝缘环形槽15，所述绝缘材可以是氧化硅、氮化硅、环氧树脂、PI、PBO等材质。其中，所述第二绝缘环形槽15围绕的金属柱作为第二通孔13(也即其中之一金属柱13)可以电连接其他元件，该第二通孔13与通孔8通过其中一个金属柱3电连接。
参见图9，研磨所述第一表面，使得所述第一绝缘环形槽14和所述第一芯片4从所述第一表面露出，其中所述第一绝缘环形槽14环绕的金属柱11构成第一通孔16以电连接其他部件，该第一通孔16通过绝缘材与所述金属基板1电绝缘，且贯通所述金属基板1。
参见图10，在所述第一表面上形成再分布层17，所述再分布层17至少与所述第一芯片4、所述第一通孔16和通孔8电连接。所述再分布层17可以直接与所述互连层7接触，且可以包括多层结构，例如包括间隔分布的多层介质层和布线层。
参见图11，在所述再分布层17上电连接第二芯片18，并在所述再分布层17上形成密封层19以密封所述第二芯片18。
参见图12，在所述第二表面形成绝缘层20，并进行图案化以形成多个开口，所述多个开口露出所述第一通孔16和所述第二通孔13；在所述多个开口中形成外部连接端子21，所述外部连接端子121可以是焊料凸块或插针结构。
根据上述方法，本发明还提供了一种嵌入式封装结构，其包括：
金属基板，具有相对的第一表面和第二表面，且包括：凹槽，所述凹槽中具有多个金属柱；至少一第一通孔，所述第一通孔通过第一绝缘环形槽与所述金属基板绝缘；至少一第二通孔，所述第一通孔通过第二绝缘环形槽与所述金属基板绝缘，所述第二通孔与所述多个金属柱中的其中一个金属柱电连接；以及
第一芯片，所述第一芯片背面具有多个盲孔，所述多个金属柱插入所述多个盲孔中，且所述背面紧贴所述金属基板；
树脂材料，填充于所述凹槽内且密封所述第一芯片；
其中所述多个金属柱、所述第一通孔和所述第二通孔属于所述金属基板的一部分。
具体的，可以参见图1，其包括：
金属基板1，具有相对的第一表面和第二表面，且包括：凹槽2，所述凹槽2中具有多个金属柱3；至少一第一通孔13，所述第一通孔16通过第一绝缘环形槽14与所述金属基板1绝缘；至少一第二通孔13，所述第一通孔13通过第二绝缘环形槽15与所述金属基板1绝缘，所述第二通孔13与所述多个金属柱3中的其中一个金属柱电连接；以及
第一芯片4，在所述第一芯片4的背面具有多个盲孔5，所述第一芯片4置于所凹槽2内，且使得所述多个金属柱3插入所述多个盲孔5中。在此处，所述多个盲孔5的深度大致等于所述多个金属柱3的高度，以便使得第一芯片4紧贴金属基板1，实现增强散热的目的。并且在所述第一芯片4中形成通孔8，且所述通孔8的一端露出于所述多个盲孔5中的其中一个盲孔的底部。从图5中可以看到，所述第一芯片4包括正面的有源区6以及在正面的互连层7，所述互连层7与有源层6和通孔8电连接。将所述第一芯片4置于所凹槽3内，且使得所述多个金属柱3插入所述多个盲孔5中，进一步的，所述通孔8与所述多个金属柱3的其中一个金属柱电连接，两者的连接可以通过在所述其中一个金属柱和所述通孔8之间设置焊料或者银浆实现。此外，应使得所述第一芯片4的所述互连层7的顶面与所述第一表面齐平。
还包括树脂材料9，填充于所述凹槽2内和所述多个金属柱3之间；在所述第一芯片4上形成有再分布层17，所述再分布层17至少与所述第一芯片4、所述第一通孔16和通孔8电连接。所述再分布层17可以直接与所述互连层7接触，且可以包括多层结构，例如包括间隔分布的多层介质层和布线层。
在所述再分布层17上电连接有第二芯片18，并在所述再分布层17上形成密封层19以密封所述第二芯片18。并且，在所述第二表面形成有绝缘层20，并进行图案化以形成多个开口，所述多个开口露出所述第一通孔16和第二通孔13；在所述多个开口中形成外部连接端子21，所述外部连接端子21可以是焊料凸块或插针结构。
本发明的嵌入式封装结构利用金属基板(传统一般为绝缘基板)作为封装基板可以增强其刚性，并且利用芯片背面紧贴金属基板以及芯片背面的凹凸结构(即多个盲孔和多个金属柱)进行有效的散热和对准，同时本发明的芯片可以利用其内部的第三通孔与部分金属柱进行电连接，且该种电连接无需在塑封层或树脂层中形成互联上下再分布层的通孔结构，传递信号路径更短。
本发明中使用的表述“示例性实施例”、“示例”等不是指同一实施例，而是被提供来着重描述不同的特定特征。然而，上述示例和示例性实施例不排除他们与其他示例的特征相组合来实现。例如，即使在另一示例中未提供特定示例的描述的情况下，除非另有陈述或与其他示例中的描述相反，否则该描述可被理解为与另一示例相关的解释。
本发明中使用的术语仅用于示出示例，而无意限制本发明。除非上下文中另外清楚地指明，否则单数表述包括复数表述。
虽然以上示出并描述了示例实施例，但对本领域技术人员将明显的是，在不脱离由权利要求限定的本发明的范围的情况下，可做出变型和改变。

Claims (10)

1.一种嵌入式封装结构的制造方法，其包括以下步骤：
(1)提供金属基板，所述金属基板具有相对的第一表面和第二表面；
(2)在所述第一表面上形成凹槽，所述凹槽未贯穿所述金属基板；
(3)刻蚀所述凹槽底部的金属基板，形成多个金属柱；
(4)提供第一芯片，在所述第一芯片的背面形成多个盲孔，将所述第一芯片置于所凹槽内，且使得所述多个金属柱插入所述多个盲孔中，所述背面紧贴所述金属基板；
(5)形成树脂材料填充所述凹槽，所述树脂材料密封所述第一芯片；
(6)在所述凹槽的周边区域刻蚀所述金属基板的所述第二表面形成至少一第一环形槽和至少一第二环形槽；
(7)在所述第一和第二环形槽中填充绝缘材以形成第一和第二绝缘环形槽；
(8)研磨所述第一表面，使得所述第一绝缘环形槽、第二绝缘环形槽和所述第一芯片的正面从所述第一表面露出，其中所述第一绝缘环形槽环绕的金属部分构成第一通孔，所述第二绝缘环形槽环绕的金属部分构成第二通孔。
2.根据权利要求1所述的嵌入式封装结构的制造方法，其特征在于：在步骤(4)中，还包括在所述第一芯片中形成至少一第三通孔，且所述第三通孔的一端露出于所述多个盲孔中的其中一个盲孔的底部；进一步的，所述第三通孔与所述多个金属柱的其中一个金属柱电连接，且所述其中一个金属柱与所述第二通孔电连接。
3.根据权利要求2所述的嵌入式封装结构的制造方法，其特征在于：还包括步骤(9)，在所述第一表面上形成再分布层，所述再分布层至少与所述第一芯片、所述第一通孔和第三通孔电连接。
4.根据权利要求3所述的嵌入式封装结构的制造方法，其特征在于：还包括步骤(10)，在所述再分布层上电连接第二芯片，并在所述再分布层上形成密封层以密封所述第二芯片。
5.根据权利要求4所述的嵌入式封装结构的制造方法，其特征在于：还包括步骤(11)，在所述第二表面形成绝缘层，并进行图案化以形成多个开口，所述多个开口露出所述第一通孔和所述其中一个金属柱；在所述多个开口中形成外部连接端子。
6.根据权利要求1所述的嵌入式封装结构的制造方法，其特征在于：在步骤(3)中，形成多个金属柱的具体方法为激光钻孔、湿法刻蚀或干法刻蚀。
7.根据权利要求1所述的嵌入式封装结构的制造方法，其特征在于：所述第一芯片包括在其正面的互连层，所述互连层的顶面与所述第一表面大致齐平。
8.一种嵌入式封装结构，其包括：
金属基板，具有相对的第一表面和第二表面，且包括：凹槽，所述凹槽中具有多个金属柱；至少一第一通孔，所述第一通孔通过第一绝缘环形槽与所述金属基板绝缘；至少一第二通孔，所述第一通孔通过第二绝缘环形槽与所述金属基板绝缘，所述第二通孔与所述多个金属柱中的其中一个金属柱电连接；以及
第一芯片，所述第一芯片背面具有多个盲孔，所述多个金属柱插入所述多个盲孔中，且所述背面紧贴所述金属基板；
树脂材料，填充于所述凹槽内且密封所述第一芯片；
其中所述多个金属柱、所述第一通孔和所述第二通孔属于所述金属基板的一部分。
9.根据权利要求8所述的嵌入式封装结构，其特征在于：所述金属基板的材质为铜或铝，优选为散热性较好的铜。
10.根据权利要求8所述的嵌入式封装结构，其特征在于：所述第一芯片还包括至少一第三通孔，所述第三通孔的一端露出于所述多个盲孔中的其中一个盲孔的底部，且所述第二通孔与所述多个金属柱的其中一个金属柱电连接，且所述其中一个金属柱与所述第二通孔电连接。
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* Cited by examiner, † Cited by third party
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CN111952198A (zh) * 2020-08-25 2020-11-17 济南南知信息科技有限公司 一种半导体封装及其制备方法
CN112820654A (zh) * 2021-01-05 2021-05-18 山东傲天环保科技有限公司 一种智能功率芯片结构及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952198A (zh) * 2020-08-25 2020-11-17 济南南知信息科技有限公司 一种半导体封装及其制备方法
CN111952198B (zh) * 2020-08-25 2022-09-13 嘉兴启创科技咨询有限公司 一种半导体封装及其制备方法
CN112820654A (zh) * 2021-01-05 2021-05-18 山东傲天环保科技有限公司 一种智能功率芯片结构及其制造方法

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