CN105321896B - 嵌入式芯片封装技术 - Google Patents

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Abstract

本公开涉及嵌入式芯片封装技术。器件和技术的代表性的实施方式提供了一种包括层压基板的半导体封装。层压基板包括层压到绝缘芯的表面的至少一个导电层。层压基板还包括其中定位一个或者多个半导体裸片的一个或者多个裸片开口。

Description

嵌入式芯片封装技术
背景技术
半导体器件被使用在许多电子和其他设备中。半导体器件包括通过在半导体晶片之上沉积许多类型的薄膜材料而在半导体晶片上形成的集成电路(IC)或分立器件。使用各种封装技术对半导体器件进行封装，包括包覆模制通孔或者表面安装器件或者球栅阵列(BGA)、塑胶球栅阵列(PBGA)，倒装芯片级封装(CSP)(FCBGA)等。
封装后的半导体器件可以被安装到诸如印刷电路板之类的载体上，用于在电子应用中使用。常规的印刷电路板可以由芯构件或者层(通常被称为印刷电路板的芯层压层)构成，并且可以包括层压到芯层的一个或多个附加层。例如，PCB可以包括夹在一起的多个导电层和绝缘层。开口，被称为互连或通孔，可以被钻孔或打孔通过一个或多个夹层以提供在不同层上的某些迹线之间的导电路径。
通常，印刷电路板(PCB)利用制造后的部件填充，并且在半导体器件的情况下，这些被提供为用于安装到PCB的封装后的器件。期望提供性能和影响有效的制造方法来实现成本降低。
附图说明
参考附图陈述详细描述。在附图中，附图标记的最左边的数字标识该附图标记首次出现的附图。在不同附图中相同附图标记的使用指示相似或者相同的项。
针对该讨论，图中所图示的器件或者系统被示为具有多个部件。如本文所描述的，器件和/或系统的各种实施方式可以包括更少的部件并且仍然在本公开的范围内。备选地，器件和/或系统的其他实施方式可以包括附加的部件，或者所描述的部件的各种组合，并且仍然在本公开的范围内。
图1图示了根据一个实施方式的具有一个或者多个孔的示例层压基板。基板的顶视图和基板的放大的截面图分别在(a)和(b)处示出。
图2图示了根据一个实施方式的在第一刻蚀之后的示例层压基板。基板的顶视图和基板的放大的截面图分别在(a)和(b)处示出。
图3图示了根据一个实施方式的在裸片放置之后的示例层压基板。基板的顶视图和基板的放大的截面图分别在(a)和(b)处示出。
图4图示了根据一个实施方式的具有电介质涂布的示例层压基板。基板的顶视图和基板的放大的截面图分别在(a)和(b)处示出。
图5图示了根据一个实施方式的具有图案镀层的示例层压基板。基板的顶视图和基板的放大的截面图分别在(a)和(b)处示出。
图6图示了根据一个实施方式的具有焊料掩模的示例层压基板。基板的顶视图和基板的放大的截面图分别在(a)和(b)处示出。
图7图示了根据一个实施方式的具有接触镀层的示例层压基板。基板的顶视图和基板的放大的截面图分别在(a)和(b)处示出。
图8图示了根据一个实施方式的用于封装一个或者多个裸片的方法或工艺的示例流程图。
具体实施方式
概述
在半导体技术中，通过在降低每个晶体管的成本的同时从一个技术向另一技术按比例缩小来持续地改进FOM(品质因数)和电路效率。在器件按比例缩小期间连接区域也按比例缩小，这增加单位给定面积的功率密度。期望对封装进行改进，以防止来自封装的寄生元件压制在半导体裸片内所做的改进。因此，制作最大限度地使用裸片的可用区域的到半导体器件的连接。这些连接通常终止在与部件用户所使用的诸如表面安装技术之类的常规电子组装方法相兼容的接触区域和节距中。
常规半导体封装技术使用焊料、导电胶和将裸片(芯片)附连到导体的其他方法，这可以导致相对高损耗的连接路径。甚至在最好的实践的情况下，“焊接”的结果也可以是相对高阻抗的金属间化合物形成。
在裸片(芯片)前侧上通常使用的连接方法可以更糟糕。接线键合、带状键合和夹式键合可以导致相对小截面面积的传导路径。随着芯片变得更小，问题随着物理连接面积减小而增加，并且诸如接线键合、夹式键合之类的方法变得难以实现。最近，制造商已经开始利用半嵌入式和嵌入式技术。然而，这些技术通常使用对连接截面尺寸和过孔节距(邻近过孔之间的距离)具有限制的微过孔技术，在进一步按比例缩小的情况下这可以导致增加电流密度和热导率。
本文所公开的器件和技术的代表性实施方式提供一种包括层压基板的半导体封装，它增加接触面积以及到这样的封装内的半导体裸片的两侧的接触的质量。在一个实施方式中，诸如集成电路(IC)、分立半导体部件等(在本文中称为“裸片”)半导体器件可被嵌入层压基板的孔中以形成用于裸片的封装。
在一个实施方式中，层压基板包括层压到绝缘芯(例如，玻璃纤维等)的表面的至少一个导电层，诸如铜箔等。导电层可以被刻蚀或以其他方式处理以形成电路迹线。在一些示例中，层压基板包括层压到芯的每一侧(例如，前侧和背侧)的第一导电层和第二导电层。在各种实施方式中，层压基板还包括其中定位一个或者多个半导体裸片的一个或者多个裸片开口(即，孔)。例如，一个、两个或者更多个裸片可以被布置在单个裸片开口内。进一步地，层压基板可以包括多个裸片开口，每个裸片开口具有定位在其中的一个或者多个裸片。
在一些方面，层压封装可以包括布置在裸片开口内的一个或多个裸片周围的绝缘保持器。例如，绝缘保持器可以被布置以保持裸片开口内的一个或多个裸片以及将裸片与彼此分离。在一些实施方式中，绝缘保持器可以包括部分地或完全地围闭裸片开口内的裸片的、布置在裸片的顶表面和/或底表面之上的绝缘层。可以在绝缘层中形成孔洞以容纳到裸片端子的连接。例如，绝缘保持器和/或绝缘层可以由光成像聚合物电介质材料组成。
在各种实施方式中，层压封装包括部分金属化层，部分金属化层主要地布置在裸片之上并且包括层压基板的一部分。在一个示例中，部分金属化层形成细迹线，细迹线将一个或者多个裸片的端子电耦合到由层压基板的导电层形成的粗迹线。以这种方式，从半导体裸片到层压封装的范围的导电路径可以被优化。
用于半导体裸片封装的各种实施方式和技术在本公开中进行了讨论。参考图中图示的使用芯片、裸片或者类似部件的示例器件、电路和系统讨论技术和器件。然而，这并不旨在限制，而是为了讨论和说明的方便。术语“裸片”在本文中的使用旨在应用于可以被封装在层压基板内的所有各种有源或者无源部件、电路、系统等。
本文所描述的各种方面通过利用具有类似于裸片的厚度的芯层压件实现许多优点。芯层压件用作基于顺序积层技术的所有后续构造阶段的结构基础。这种方法在整个组装过程中带来许多优点。优点中的第一个优点是整个技术都使用非常廉价的材料，并且具有非常少的废物和少量处理阶段，这导致简单且廉价的最终产品。顺序积层方法意味着到裸片的开口可以使用光成像电介质形成。这允许大面积连接以如由封装和电路版图所需的任何形状或者形式形成。有利地，这不需要复杂的处理和技术来实现。
下面使用多个示例更详细地解释实施方式。所讨论的具体实施方式仅仅说明制作和使用封装的一些方式，而并不限制本公开的范围。虽然在这里和下文讨论了各种实施方式和示例，但是通过组合单个实施方式和示例的特征和元件进一步的实施方式和示例也可以是可能的。
示例实施方式
图1图示了根据一个实施方式的可以用于形成半导体裸片封装100的示例层压基板102。基板102的顶视图和基板102的放大的截面图分别在(a)和(b)处示出。在一个实施方式中，层压基板102被形成以包括层压到绝缘芯层(“芯”)106的第一侧的第一导电层104，并且在一些示例中还可以包括层压到芯106的第二侧的第二导电层108。
芯层106可以包括玻璃纤维增强环氧树脂等。可以用作芯层106的材料的示例包括FR4材料(环氧酚醛或环氧酚醛清漆材料)、双马来酰亚胺(BT)材料、聚酰亚胺、氰酸酯、陶瓷、基于矿物的层压件、类玻璃的非晶材料。芯层106可以利用玻璃编织、纸、纤维或者填料来增强，特别是当芯层106的材料是有机材料时。
此外，第一和第二导电层(104和108)可以包括诸如例如铜箔之类的铜，或者其他金属的或以其他方式导电的材料。在一个或者多个实施方式中，第一导电层104和/或第二导电层108被预先层压到芯层106的顶表面和底表面。换言之，层压基板102包括覆铜基板。
在各种实施方式中，第一导电层和第二导电层(104和108)中的金属在层压到芯层106(可以是基于有机的)之前可以被预处理和粗糙化。因此，第一导电层和第二导电层(104和108)有利地具有高剥离强度。与此相反，在常规处理中，具有高剥离强度的金属层是不可实现的，其中在后续处理期间(例如，在重新布线的形成期间)金属层被沉积在非金属材料上。
在各种实施方式中，层压基板102的厚度与待封装在其内的裸片近似相同。例如，当将被放置的裸片的厚度约100μm时，则芯层106厚度可以是约80μm，而第一导电层和第二导电层(104和108)可以均为约10μm厚，使得层压基板102的总厚度也约为100μm。在各种实施方式中，芯层106与第一导电层和第二导电层(104和108)之间的厚度的比率可以变化，以便生成大约相同的总厚度。在各种实施方式中，芯层106的厚度占待封装裸片的厚度的约70％至约90％。在备选实施方式中，封装100的厚度，包括裸片，可以为约200μm至约300μm。
如图1所示，基板102具有用于接受裸片的一个或者多个孔(例如，裸片开口)110。在各种实施方式中，使用各种技术(例如，钻孔、布线、打孔、化学加工、激光烧蚀、激光切割、等离子刻蚀、水喷射切割等)将孔110形成到预先层压的基板102中。换言之，在形成孔110之前，基板102包括第一导电层104(如果适用，和第二导电层108)。在各种实施方式中，根据可用的工艺选择，孔110可以在处理的这个阶段形成或者随后形成。
在各种实施方式中，裸片开口110被切割成比待放置的裸片稍大，使得裸片容易装配在裸片开口110内，并允许在裸片放置期间的一些误差。例如，裸片开口110的宽度与待放置的裸片的宽度的差异可以是每边约50μm，并且在各种实施方式中为约20μm至约100μm。该间隙可以取决于诸如切割精度、层压材料的稳定性和裸片放置精度之类的若干因素。
此外，在一个实施方式中，基板102包括一个或者多个互连或者通孔(“过孔”)112，其被布置以将第二导电层108的至少一部分电耦合至第一导电层104的一部分。例如，每一层(104和108)上的迹线可以使用一个或者多个过孔112耦合。
图2图示了根据一个实施方式的在去除第一导电层104的一部分以形成多个粗迹线202(例如，具有相对较大的宽度的迹线)之后的示例层压基板102。基板的顶视图和基板的放大的截面图分别在(a)和(b)处的图2中示出。例如，第一导电层104可以被刻蚀以形成用于将裸片连接到封装100的接触的各种粗迹线202。
在一些实施方式中，在裸片开口110的边缘周围去除第一导电层和/或第二导电层(104和108)的一部分。例如，可以去除导电材料以避免金属短路。在各种实施方式中，使用刻蚀工艺等去除第一导电层和第二导电层(104和108)的边缘部分以形成深刻蚀区域。在一些实施方式中，根据所使用的工艺，切割层压基板102和刻蚀导电层(104和108)的顺序可以互换。
图3图示了根据一个实施方式的在裸片302放置之后的示例封装100。封装100的顶视图和封装100的放大的截面图分别在(a)和(b)处的图3中示出。
在一种实施方式中，在裸片302放置期间，层压基板102可以被安装在载体(未示出)上。例如，载体可以包括刚性载体或者可以包括胶带等。在一些示例中，载体的顶层可以包括用于在处理期间保持层压基板102的粘合剂层。
在各种实施方式中，裸片302被放置到裸片开口110中。在备选实施方式中，裸片302可以以任一方式朝上放置。例如，在常规垂直场效应晶体管(FET)器件的情况下，栅极和源极可以面朝上或者朝下。封装100内的裸片302的配置取决于电路配置和优选的版图。
在一个实施方式中，如图3所示，一个以上的裸片302可以被放置在裸片开口110内。例如，在(a)处的图3中指示的裸片开口110中，两个裸片302被示出邻近彼此放置。在一个实施方式中，在定位在同一裸片开口110内的多个裸片302之间可以有间隙或者空间(未示出)。在一个示例中，第二导电层108的至少一部分将定位在裸片开口110中的一个裸片开口内的第一裸片302的至少一个端子电耦合到定位在同一裸片开口110内的第二裸片302的至少一个端子。
图4图示了根据一个实施方式的具有涂布的电介质的示例封装100。封装100的顶视图和封装100的放大的截面图分别在(a)和(b)处的图4中示出。在将裸片302放置在裸片开口110内之后，绝缘保持器402(即，绝缘或者电介质层)被沉积在一个或者多个裸片开口110内的一个或多个裸片302周围。在一个实施方式中，绝缘保持器402被布置为保持一个或者多个裸片开口110内的一个或者多个裸片302。例如，绝缘保持器402沿裸片302的周界形成。在一个实施方式中，绝缘保持器402被布置在定位在单个裸片开口110内的多个裸片302之间，从而将多个裸片302隔开。
在一个实施方式中，绝缘保持器402还在一个或者多个裸片302的顶表面之上延伸。例如，绝缘保持器402被布置在一个或者多个裸片302顶表面和/或底表面之上，至少部分地涂布一个或者多个裸片302的顶表面和/或底表面。在一个示例中，绝缘保持器402完全地涂布一个或者多个裸片302的底表面。
在另一示例中，开口404被形成在绝缘材料402(封装100的顶和/或底表面)中，用于连接到裸片302的端子。在该示例中，开口404可以在绝缘层402被形成时形成，或者开口404可以在绝缘层402被形成之后通过去除绝缘材料中的一些(经由光成像、光刻等)而形成。例如，在一个实施方式中，裸片302的整个顶表面涂布有绝缘材料，除用来提供对裸片302的端子的接入的一个或者多个孔404之外。
绝缘保持器402被布置在裸片302和层压基板102之间的间隙中。例如，绝缘保持器被形成在一个或者多个裸片开口110内边缘和定位在一个或者多个裸片开口110内的一个或者多个裸片302的外边缘之间。在各种实施方式中，绝缘保持器402还被布置在裸片302的一部分之上，由此机械地保持或者固定裸片302。例如，绝缘保持器402可以具有“I”或者旋转的“H”的截面形状。在各种实施方式中，可以使用覆盖裸片302的顶表面和底表面的其他形状。在处理期间和在随后产品寿命期间，绝缘保持器402有利地将裸片302保持在层压基板102内。
例如，当层压基板102被反转时，绝缘保持器402将裸片302保持在适当的位置。绝缘保持器402还保护裸片302的边缘，并且还可以用作用于图案化到裸片302的接触的电介质。绝缘保持器402还可以被直接地使用以形成电介质层来图案化裸片302的接触。绝缘保持器402也可以被使用以补充已经沉积在裸片302的水平处的现有电介质层。备选地，附加的电介质层可以被印刷在绝缘保持器402之上以图案化裸片302的接触。
因此，绝缘保持器402的电介质材料的沉积可以有效地完成多个任务：裸片302边缘隔离；端子和焊盘的分离；表面的电介质涂布；通过所形成部分的创建，裸片302在孔110内的保持；可以被金属化以产生轨道的表面，以及其他任务。
在各种实施方式中，绝缘保持器402可以用多种方式形成或者沉积，包括使用网版印刷(screen printing)、覆涂(flood coating)、幕涂(curtain coating)、喷射沉积等。为了便于加工并且改善图案化精度，在一个实施方式中，绝缘保持器402的材料可以是光成像材料或者光致图案化材料。在另一实施方式中，与光成像一起使用图案丝网印刷工艺以对材料进行精确地图案化。
在各种实施方式中，绝缘保持器402可以最少以两步创建并且从顶部和底部表面两者沉积。在一种情况下，绝缘保持器402可以使用具有模版(stencil)的网孔印刷工艺(有时被称为丝网印刷)，被沉积(例如，在多个裸片302中的每个裸片的周围)为图案化结构。备选地，在一个实施方式中，绝缘保持器402可以使用金属模版印刷来沉积。进一步地，可以利用光刻工艺(光成像)处理绝缘保持器402的材料，并且然后将过量材料显影去除，从而留下绝缘保持器402的形态。在一些实施形式中，在沉积绝缘保持器402的材料之后进行热处理。热处理将绝缘材料固化以形成绝缘保持器402。
图5图示了根据一个实施方式的具有图案镀层的示例封装100。封装100的顶视图和封装100的放大的截面图分别在(a)和(b)处的图5中示出。
在一个实施方式中，一个或者多个裸片302上方的区域和围绕一个或者多个裸片302的层压基板402的一部分至少被部分地金属化以将裸片302电耦合到第一导电层104。在该实施方式中，部分金属化层502被形成在层压基板102的一个或者多个裸片302上方(与在较大区域或者整个区域之上形成金属化层相反)。在一个实施方式中，部分金属化层502包括形成在裸片302之上的绝缘层(例如，绝缘保持器)402之上并且在直接邻近的区域中的图案镀层。在一个示例中，绝缘层(即，绝缘保持器402)的一部分可以从一个或者多个半导体芯片裸片302的区域中去除，以允许使用部分金属化层502的细迹线的端子连接。
在一个实施方式中，具有粗几何结构和细几何结构的混合的导电迹线被形成在封装100上。例如，将部分金属化集中至主要在裸片302上方的区域可以经济且有效地形成细几何结构迹线502(例如，通过图案镀层)以将裸片302的端子耦合到从第一导电层104形成(例如，通过刻蚀去除第一导电层102的一部分)的粗几何结构迹线202。
在各种示例中，细迹线502(例如，图案镀层)的宽度与从第一导电层形成的粗迹线202的宽度的比率约为15：1至30：1。例如，到高密度裸片302的连接需要细轨道宽度和足够的间隙，这可以利用非常细的迹线实现。这些细迹线在远距离承载信号的时候具有关于寄生损耗的限制。大多数迹线(裸片302区域外)可以被创建在从第一导电层104形成的相对宽的金属中。
在一个示例中，如图5所示的裸片302是IC驱动器。在该示例中，金属化迹线502为20μm宽。轨道502被连接到从第一导电层104创建的轨道202，轨道202也开始于20μm的宽度并且朝向封装100的范围变为40μm宽。在另一示例中，细迹线502为5-10μm宽，从而允许非常积极的轨道和间隙比率。迹线502连接到的轨道202为40μm宽，并且因此具有较低的损耗。
由部分金属化层502形成的迹线可以被图案化并且被形成以耦合相同或者不同的裸片开口110中的邻近裸片302的端子。在一个实施方式中，部分金属化层502的至少一部分将定位在单个裸片开口110内的第一裸片302的至少一个端子电耦合到定位在相同裸片开口110内的第二裸片302的至少一个端子。
在另一实施方式中，通孔112还被电镀以将封装100底侧处的第二导电层108的至少一部分电耦合到绝缘芯层106顶侧(例如，第一侧)处的第一导电层104的一个或者多个节点。此外，绝缘保持器402中的开口404被电镀或者填充以将裸片302的端子电耦合到迹线502。在一个示例中，在图案电镀期间，在细迹线502的形成时，通孔112和/或开口404使用相同的工艺(并且同时)进行电镀。
在各种实施方式中，代表封装100的电路版图的图案化抗蚀剂层(未示出)可以用于形成部分金属化层502，包括细迹线和/或对过孔112的填充。在该实施方式中，图案化可以使用常规光刻工艺、刻蚀等来完成。备选地，在另一实施方式中，可以使用激光烧蚀工艺用于对部分金属化502的图案化镀层进行结构化，特别是当图案化薄金属层时。
图6图示了根据一个实施方式的具有涂布的焊料掩模602的示例封装100。封装100的顶视图和封装100的放大的截面图分别在(a)和(b)处的图6中示出。
在一个实施方式中，如图6所示，焊料掩模602被形成以覆盖半导体封装100的一个或者多个部分。在该实施方式中，焊料掩模602(例如，电介质层)可以被形成在层压基板102上方(并且有时也可以在下方)。焊料掩模602可以被用来进一步限定电路连通性或者保护封装100的具有不同的电势的一个或者多个节点。
在一个实施方式中，电介质层可以是有机材料。焊料掩模602可以由聚合物制作，诸如聚(对二甲苯)(聚对二甲苯)、光致抗蚀剂材料、酰亚胺、环氧基树脂、环氧树脂、脲醛、硅树脂、或者诸如包括碳和硅树脂的材料之类的陶瓷等等。在各种实施方式中，焊料掩模602可以使用网版印刷、幕涂、覆涂、喷涂等，或者通过使用干膜层压件或者板被沉积为液体或者膏。在一些实施方式中，焊料掩模602可以从气相或者从溶液中沉积，或者可以被印刷或者层压。
图7图示了根据一个实施方式的具有接触镀层的示例封装100。封装100的顶视图和封装100的放大的截面图分别在(a)和(b)处的图7中示出。
在一个实施方式中，在接触电镀工艺期间，接触702被形成在层压基板102上。在该实施方式中，接触702的至少一部分被电耦合到一个或者多个裸片302前侧和/或被背侧上的端子。例如，如图7所示，接触702可以被耦合到一个或者多个通孔112。在该示例中，通孔112可以通过第一导电层(104)和/或第二导电层(108)被耦合到裸片302的一个或者多个端子。
各种实施方式有利地使用无电电镀技术以同时处理层压基板102的两侧。在无电电镀期间，包括裸片302的层压基板102被浸入电镀浴中。因此，两侧都暴露于电镀浴并且因此被处理一次。在一个或者多个实施方式中，通孔112也可以在无电沉积工艺期间被同时填充。备选地，也可以使用有电电镀工艺来处理层压基板102的一侧或者两侧。
在各种实施方式中，包括层压基板102的封装100可以切割成单独的半导体封装100。如此形成的半导体封装100可以单独应用，或者可以以各种配置集成到多层印刷电路板(PCB)堆叠中。半导体封装100可以作为完整电路级使用，例如，作为“子板”或“背驮式板(piggy-back board)”，其是母板或者卡的扩展电路板或者“子板”。
本文所描述的封装100的实施方式有利地使用顺序积层技术和工艺(例如，方法)步骤。这减少了晶圆级封装期间的废物。例如，金属化层仅在定向处沉积。材料不需要利用昂贵和困难的处理技术被去除或者加工。进一步地，在各种实施方式中，工艺中的很多工艺作为双侧操作完成。例如，电镀、光致抗蚀剂显影、刻蚀和焊料掩模显影可以一起进行以减少工艺步骤。图8图示了如本文所公开的示例过程800。然而，所描述的工艺步骤不需要以本文所给出的顺序完成。进一步地，各种工艺步骤可以被组合或者以其他方式修改(例如，一些步骤可以被删除或者改变)并且仍然在本公开的范围内。
实施方式使用光成像电介质，这导致工艺允许形状、面积以及孔的大小和形式的大的灵活性。该光成像工艺产生非常薄(例如，约6μm至约40μm)的电介质层。光成像工艺几乎不创建表面拓扑，因此可以打开非常小的连接以及非常大的连接。因此，例如，小孔110可以靠近非常大的孔110放置。例如，25μm的圆形孔110可以靠近100mm2的正方形孔110产生。由于平坦的拓扑后续电镀技术也非常简单，并且因此避免盲孔电镀的复杂性。
有利的是，在各种实施方式中，在前期处理中的很多处理中裸片302保持可见。因此，使用各种实施方式避免关于寻找裸片302或者盲处理的复杂程序。
虽然已经参照说明性实施方式描述了器件和技术，该描述并不旨在以限制的意义被解释。说明性实施方式的各种修改和组合，以及其他实施方式在参考该描述之后对于本领域技术人员将显而易见。
虽然已经详细地描述了器件和技术及其优点，但应当理解，本文可以在不脱离本公开的精神和范围的情况下做出各种变化、替代和改变。例如，本领域的技术人员将容易理解，本文所描述的特征、功能、过程和材料中的很多可以在保持在本公开的范围内的同时被改变。
此外，本申请的范围并非旨在限于在说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施方式。如本领域的普通技术人员将从本公开容易领会的，与本文所描述的对应的实施方式执行基本上相同的功能或者实现基本上相同的结果的过程、机器、制造、物质组成、装置、方法或者步骤，无论是当前存在的或以后待开发的，都可以被利用。
结论
虽然本公开的实施方式已经以特定于结构特征和/或方法动作的语言进行描述，但应该理解的是，实施方式不必限于所描述的特定特征或者动作。相反，特定特征和动作作为实现实例器件和技术的代表形式被公开。

Claims (23)

1.一种制作半导体封装的方法，包括：
形成层压基板，包括将第一导电层层压到绝缘芯层的第一侧；
在所述层压基板上形成一个或者多个裸片开口；
将一个或者多个裸片定位在一个或者多个所述裸片开口内；
在所述一个或者多个裸片开口内的所述一个或者多个裸片周围形成绝缘保持器，所述绝缘保持器被布置为保持所述一个或者多个裸片开口内的所述一个或者多个裸片；
在所述一个或者多个裸片上方形成部分金属化层；以及
形成具有粗几何结构和细几何结构的混合的导电迹线，包括：去除所述第一导电层的一部分以形成具有所述粗几何结构的第一多个导电迹线；以及经由所述部分金属化层形成具有所述细几何结构的第二多个导电迹线，以将所述一个或者多个裸片耦合到所述第一多个导电迹线。
2.根据权利要求1所述的方法，进一步包括将第二导电层层压到所述绝缘芯层的第二、相对侧。
3.根据权利要求2所述的方法，进一步包括使用一个或者多个通孔将所述第二导电层的至少一部分电耦合到所述绝缘芯层的所述第一侧处的节点。
4.根据权利要求1所述的方法，进一步包括在所述层压基板上形成接触，所述接触的至少一部分被电耦合到所述一个或者多个裸片的前侧和/或背侧上的端子。
5.根据权利要求1所述的方法，进一步包括在所述一个或者多个裸片开口的内边缘和定位在所述一个或者多个裸片开口内的所述一个或者多个裸片的外边缘之间的空间中形成所述保持器。
6.根据权利要求1所述的方法，其中形成所述绝缘保持器包括：
使用印刷工艺，在所述一个或者多个裸片中的每个裸片的周界周围的第一区域中沉积绝缘材料；以及
使用光成像工艺，从所述第一区域去除所述绝缘材料的一部分以形成所述绝缘保持器。
7.根据权利要求1所述的方法，进一步包括利用所述保持器分离和/或保持单个裸片开口内的多个裸片。
8.根据权利要求1所述的方法，进一步包括利用绝缘材料涂布裸片的整个顶表面，除了向所述裸片的端子提供接入的一个或者多个孔之外。
9.根据权利要求1所述的方法，进一步包括利用绝缘材料涂布所述裸片的整个下表面。
10.根据权利要求9所述的方法，进一步包括在所述绝缘材料中形成开口，用于连接到所述裸片的端子。
11.根据权利要求1所述的方法，进一步包括在所述一个或者多个裸片上方并且对所述层压基板的围绕所述一个或者多个裸片的部分进行金属化，以将所述一个或者多个裸片电耦合到所述第一导电层。
12.根据权利要求1所述的方法，进一步包括切割所述层压基板以形成单独的封装。
13.一种制作半导体封装的方法，包括：
在覆铜层压基板上形成一个或者多个裸片开口，所述层压基板包括层压到绝缘芯的第一侧的第一铜层和层压到所述绝缘芯的第二侧的第二铜层；
在所述层压基板上形成一个或者多个通孔，所述一个或者多个通孔被布置为将所述第二铜层的至少一部分电耦合到所述第一铜层处的一个或者多个节点；
去除所述第一铜层的一部分以形成多个粗迹线；
将多个半导体芯片裸片定位在一个或者多个所述裸片开口内；
在所述一个或者多个裸片开口内的所述多个半导体芯片裸片中的每个裸片周围形成绝缘保持器，所述保持器被布置为保持并且分离所述一个或者多个裸片开口内的所述多个半导体芯片裸片；
利用绝缘层至少部分地涂布所述多个半导体芯片裸片；
经由所述多个半导体芯片裸片上方的所述绝缘层上的部分金属化形成多个细迹线，所述细迹线被电耦合到所述多个半导体芯片裸片和所述多个粗迹线；以及
经由电镀形成多个接触，所述接触被电耦合到所述粗迹线。
14.根据权利要求13所述的方法，进一步包括从所述多个半导体芯片裸片去除所述绝缘层的一部分，用于经由所述细迹线的端子连接。
15.根据权利要求13所述的方法，进一步包括电镀所述通孔以将所述第二铜层的所述至少一部分电耦合到所述第一铜层处的所述一个或者多个节点。
16.根据权利要求13所述的方法，进一步包括形成覆盖所述半导体封装的一个或者多个部分的焊料掩模。
17.根据权利要求13所述的方法，其中所述细迹线的宽度与所述粗迹线的宽度的比率为15:1至30:1。
18.一种半导体封装，包括：
层压基板，包括层压到绝缘芯层的第一侧的第一导电层，所述层压基板具有一个或者多个裸片开口；
一个或者多个裸片，定位在一个或者多个所述裸片开口内；
绝缘保持器，被布置在一个或者多个所述裸片开口内的所述一个或多个裸片周围，并且被布置为保持一个或者多个所述裸片开口内的所述一个或者多个裸片；以及
部分金属化层，被形成在所述一个或者多个裸片上方并且被布置为将所述一个或者多个裸片耦合到从所述第一导电层的至少一部分形成的具有粗几何结构的第一多个迹线，
其中所述部分金属化层定义具有细几何结构的第二多个迹线。
19.根据权利要求18所述的半导体封装，进一步包括第二导电层和一个或者多个通孔，所述第二导电层被层压到所述绝缘芯层的第二侧，所述一个或者多个通孔被布置为将所述第二导电层的至少一部分电耦合到所述第一导电层的一部分。
20.根据权利要求19所述的半导体封装，其中所述第二导电层的至少一部分将定位在所述一个或者多个裸片开口中的一个裸片开口内的第一裸片的至少一个端子电耦合到定位在所述一个或者多个裸片开口中的所述一个裸片开口内的第二裸片的至少一个端子。
21.根据权利要求18所述的半导体封装，其中所述绝缘保持器被布置在定位在单个裸片开口内的多个裸片之间，将所述多个裸片分离。
22.根据权利要求21所述的半导体封装，其中所述部分金属化层的至少一部分将定位在所述单个裸片开口内的第一裸片的至少一个端子电耦合到定位在所述单个裸片开口内的第二裸片的至少一个端子。
23.根据权利要求18所述的半导体封装，其中所述绝缘保持器被布置在所述一个或者多个裸片的顶表面和/或底表面之上，至少部分地涂布所述一个或者多个裸片的所述顶表面和/或所述底表面，并且其中所述部分金属化层包括形成在所述绝缘保持器之上的图案镀层。
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