CN101128091A - 元件嵌入式多层印刷线路板及其制造方法 - Google Patents

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Abstract

本发明提供了一种元件嵌入式多层印刷线路板及其制造方法。元件嵌入式多层印刷线路板包括：第一线路板，其中嵌入有元件；中间层，其层叠在第一线路板上，并且对应于形成在第一线路板上的布线图案，至少一个导电凸块穿透该中间层；以及第二线路板，其层叠在中间层上，并且对应于所述导电凸块，在第二线路板的表面上形成有布线图案，该元件嵌入式多层印刷线路板可以有助于形成更小尺寸和更多功能的电子产品，并且通过单独地制造嵌入有元件的线路板，然后将这些线路板以中间插入有中间层的方式层叠，可以提前检查出每个线路板的缺陷情况，同时这种方法可以与现有表面安装方法一起使用，以增加有效的安装面积。

Description

元件嵌入式多层印刷线路板及其制造方法
相关申请交叉参考
本申请要求于2006年8月17日向韩国知识产权局提交的第10-2006-0077530号韩国专利申请的权益，其公开内容整体结合于此作为参考。
技术领域
本发明涉及一种元件嵌入式(component-embedded)多层印刷线路板及其制造方法。
背景技术
元件嵌入式印刷线路板是这样一种结构，其具有嵌入到具有多层布线图案的印刷线路板内部的元件。研究和开发不断集中在将元件嵌入式印刷线路板应用于变得越来越小且被赋予更多功能的高级电子产品(诸如移动设备等)上。至今，元件嵌入式印刷线路板多数应用于封装板中的倒装芯片安装封装板或系统，以便提高电效率和便于检查。
但是，当将一个元件嵌入到印刷线路板中(诸如移动设备的主板中)时，将元件嵌入到板中的效果通常是最大的，这对于移动产品变得小型化和多功能化非常有利。
图1是根据现有技术的元件嵌入式多层印刷线路板的截面图。现有技术中的嵌入过程通过以下方法进行：通过多层布线图案来加工腔体，并将元件嵌入到该腔体中。在这种传统的嵌入工艺中，只能在完成印刷线路板的制造之后才能进行板的检查。其只不过是在制造印刷线路板的现有方法中添加形成腔体的工序而已。
此外，当添加越来越多的限制时，诸如对于对抗静电的措施等，因为制造印刷线路板的传统方法不包括嵌入元件所必需的特定过程，所以该方法具有低制造效率的风险。完成后进行的检查还造成难以准备对抗措施的缺陷。而且，可能难以优化布线图案的设计，由于除了用作印刷线路板的有源电路的芯层之外，层积(build-up)层也用来电连接至该嵌入元件。
发明内容
本发明的一方面在于提供元件嵌入式多层印刷线路板以及制造该元件嵌入式多层印刷线路板的方法，通过执行多个单元工序，然后通过随后的层叠工序完成元件嵌入式多层印刷线路板，该方法提高了产量，解决了完成后进行检查的问题，并优化了布线图案设计。
要求保护本发明的一个方面提供了一种元件嵌入式多层印刷线路板，包括：第一线路板，其中嵌入有元件；中间层，其层叠在第一线路板上，并且对应于形成在第一线路板上的布线图案，至少一个导电凸块穿透该中间层；以及第二线路板，其层叠在中间层上，并且对应于所述导电凸块，在第二线路板的表面上形成有布线图案。元件也可以嵌入到第二线路板中。
第一线路板可以包括多个元件，所述多个元件具有在一侧上结合的电极，其中至少一个所述元件的电极可以面对第一线路板的一侧而嵌入，而至少另一个元件的电极可以面对第一线路板的相对侧而嵌入。在这种情况下，期望电极面对第一线路板一侧而嵌入的元件的数量与电极面对第一线路板另一侧而嵌入的元件的数量相对应。而且，根据使用布线的那些元件的输入端子和输出端子的密度和/或根据元件的数量，可以优化面对每一侧而嵌入的元件的布置。
所要求保护本发明的另一方面提供了一种制造元件嵌入式多层印刷线路板的方法，该方法包括：制造第一线路板和第二线路板，第一线路板和第二线路板中嵌入有至少一个元件，并具有形成在至少一个表面上的布线图案；通过使对应于布线图案的至少一个导电凸块穿透绝缘板，而制造中间层；以及将第二线路板层叠在第一线路板上，而中间层插入在第二线路板与第一线路板之间。
制造第一线路板和第二线路板的步骤可以包括：在芯板的表面上形成内部电路并在芯板中对应于要嵌入元件的位置处加工腔体；在芯板的一侧上层叠胶带并通过将腔体中的元件从芯板的相对侧插入到胶带上而将元件安装在胶带上；在芯板的相对侧上层叠绝缘层，移除胶带，并且之后在芯板的一侧上层叠该绝缘层；以及在绝缘层的至少一个表面上形成布线图案。
制造中间层的步骤可以包括：通过印刷并固化导电糊状物而在线路板上或在单独的支撑板上形成至少一个导电凸块；在支撑板或线路板上层叠绝缘板，使得导电凸块穿透绝缘板；以及移除支撑板。
在第一线路板与第二线路板中间插入有中间层的情况下，在第一线路板上层叠第二线路板的步骤可以包括：对齐第一线路板、中间层和第二线路板，使得导电凸块和布线图案电连接；按压中间插入有中间层的第一线路板和第二线路板；以及在第一线路板和第二线路板的至少一个表面上施加阻焊剂。
所要求保护本发明的又一方面提供了一种制造元件嵌入式多层印刷线路板的方法，该方法包括：制造第一线路板和第二线路板，第一线路板和第二线路板中嵌入有至少一个元件，并具有形成在至少一个表面上的布线图案；通过对应于布线图案在第一线路板上印刷导电糊状物而在第一线路板上形成至少一个导电凸块；在第一线路板上层叠绝缘板，使得导电凸块穿透该绝缘板；以及将第二线路板层叠在绝缘板上，使得第一线路板和第二线路板通过导电凸块电连接。
本发明的其它方面和优点将在下面的描述中部分地阐述，并且从该描述中部分将变得显而易见，或可以通过实施本发明而获知。
附图说明
图1是根据现有技术的元件嵌入式多层印刷线路板的截面图；
图2是根据本发明实施例的元件嵌入式多层印刷线路板的截面图；
图3A是示出了根据本发明实施例的制造元件嵌入式多层印刷线路板的方法的流程图；
图3B是示出了根据本发明另一实施例的制造元件嵌入式多层印刷线路板的方法的流程图；
图4A、图4B、图4C和图4D是示出了根据本发明实施例的制造元件嵌入式多层印刷线路板的过程的示图；
图5A、图5B、图5C和图5D是示出了根据本发明另一实施例的制造元件嵌入式多层印刷线路板的过程的示图；
图6A、图6B、图6C、图6D和图6E是示出了根据本发明实施例的制造元件嵌入式多层印刷线路板的过程的示图；
图7A、图7B和图7C是示出了根据本发明实施例的制造中间层的过程的示图；
图8A和图8B是示出了根据本发明另一实施例的制造中间层的过程的示图。
具体实施方式
下面，将参照附图更详细地描述根据本发明某些实施例的元件嵌入式多层印刷线路板及其制造方法。附图中，与图号无关，那些相同或相应的部件标以相同的参考标号，并省略重复性描述。
图2是根据本发明实施例的元件嵌入式多层印刷线路板的截面图。图2中示出了第一线路板10、布线图案12和22、元件14和16、第二线路板20、中间层30、导电凸块32、以及绝缘板34。
本发明提供了通过分别制造元件嵌入式线路板并将它们以B2it(埋入凸块互连技术)层叠而形成的元件嵌入式多层印刷线路板。
“B2it”是能够简单且容易地层叠板或层的技术，在该技术中，将糊状物印刷在支撑板(诸如铜箔等)上，以形成凸块，并层叠绝缘板，以制造糊状物凸块板。B2it不仅可以应用于多层板的层叠工艺，而且可以用来制造插入在板之间的中间层30，如同本发明。
嵌入到线路板中的一些元件14、16可以“面朝上”地嵌入，即，使电极面向一个方向，而其它元件可以“面朝下”地嵌入，即，电极面向另一方向，从而用于与元件14、16电连接的布线图案可以均匀地(evenly)布置在板的两侧上，由此可以进行线路布置的优化设计，同时还可以提高嵌入板的机械特性，诸如刚性和抗翘曲性等。
也就是说，根据本实施例，可以通过单独地制造两个板(即嵌入有元件14、16的第一线路板10和第二线路板20)，然后将线路板层叠在一起，而两个线路板之间插入有中间层30，来制造印刷线路板。中间层30可以介于第一线路板10与第二线路板20之间，并且可以用来使在第一线路板10表面上形成的布线图案12以及在第二线路板20表面上形成的布线图案22绝缘，同时在需要的部位中提供电通路。
因此，中间层30可以以绝缘板34作为基部而制成，而导电凸块32穿透绝缘板34的某些部位。被导电凸块32穿透的位置可以是需要在第一线路板10与第二线路板20之间进行电连接的位置。即，穿透中间层30的导电凸块32可以安装在绝缘板34上，且位于需要在第一线路板10和第二线路板20的表面上形成的布线图案12、22之间进行电连接的位置中。
导电凸块32可以是由导电材料制成的“柱状”结构类型的，并且形成为使得其穿透绝缘板34，以便在绝缘板34的两侧上露出。穿透绝缘板34的导电凸块32可以通过采用所谓的“Cu(铜)柱”工艺而形成，该工艺是通过在元件的电极上形成铜凸块而形成电连接的。
嵌入于线路板中的元件14、16(诸如IC等)可以构造成在元件的一侧上具有电极。在将元件14、16嵌入到板中时，可以对应于元件14、16的电极而在板的表面上设计布线图案，使得在元件与板之间进行电连接。因此，在嵌入元件14、16的过程中，形成于线路板上的布线图案的设计可以取决于电极所面向的方向。例如，如果所有元件的电极都面朝下，则布线图案可以设计成集中在线路板的朝下表面上，然而如果所有元件的电极都面朝上，则布线图案可以设计成集中在线路板的朝上表面上。
在本实施例中，如果多个元件14、16嵌入到第一线路板10和/或第二线路板20中，一些元件14、16可以以电极面向第一线路板一侧的方式嵌入，而其它的元件可以以电极面向线路板相对侧的方式嵌入。因此，由于用于电连接至元件14、16的布线图案可以横过线路板的两侧均匀地设置，所以可以优化布线图案设计。而且，由于布线图案可以由此而设置在线路板的两侧上，所以存在可以提高机械强度(诸如刚性和抗翘曲性)的更大可能性。
例如，在两个元件14、16都嵌入到第一线路板10和第二线路板20中的情况下，如图2所示，通过将元件14之一以电极面向第一线路板一侧的方式嵌入，而将另一元件16的电极以电极面向第一线路板相对侧的方式嵌入，换句话说，通过使电极面向第一线路板一侧而嵌入的元件的数量等于电极面向第一线路板另一侧而嵌入的元件的数量，可以最大化上述的优化线路和增加刚性的效果。
图3A是示出了根据本发明实施例的制造元件嵌入式多层印刷线路板的方法的流程图，图3B是示出了根据本发明另一实施例的制造元件嵌入式多层印刷线路板的方法的流程图，图4A至图4D是示出了根据本发明实施例的制造元件嵌入式多层印刷线路板的过程的示图，而图5A至图5D是示出了根据本发明另一实施例的制造元件嵌入式多层印刷线路板的过程的示图。图4A至图4D以及图5A至图5D中示出了第一线路板10、布线图案12和22、元件14和16、第二线路板20、中间层30、导电凸块32、绝缘板34以及阻焊剂40。
如上所述，如果单独地制造每个嵌入板并且之后通过层叠它们而将该板作为一个整体来制造，则每个嵌入板的性能可以在中间阶段检查，并且最终再次检查成品，从而可以最小化成品中的缺陷，并使产量最大化。
这里，线路板可以通过生产线单独地制造，在该生产线中消除了那些可能对元件14、16有害的因素(诸如静电)。即，在将元件14、16嵌入到芯层中并将布线图案板层叠到两侧上以最小化板的翘曲之后，可以进行优化布线图案的设计，如上所述。
为了制造根据本实施例的印刷线路板，可以首先制造第一线路板10和第二线路板20(100)，第一线路板和第二线路板具有嵌入到内部的元件14、16和形成在表面上的布线图案12、22，如图4A和图4B以及图5A和图5B所示。后面将描述用于将元件14、16嵌入到每个线路板中并形成布线图案12、22的单元过程。
而且，可以制造中间层30(110)，在需要电连接的位置处穿透绝缘板34的导电凸块32可以结合于该中间层，对应于第一线路板10和第二线路板20的相对布线图案12、22。在一些情况下，在支撑板上形成这些导电凸块32并使导电凸块32穿透绝缘板之后，可以蚀刻支撑板。后面将描述通过使导电凸块32穿透绝缘板34而制造中间层30的单元过程。
可替换地，如图3B和图5A至图5D中所公开的，取代单独地制造中间层，可以制造嵌入有元件以及表面上形成有布线图案的第一和第二线路板(200)，在第一和第二线路板之一的表面上印刷导电糊状物以形成导电凸块(210)，层叠绝缘板使得导电凸块穿透绝缘板，以形成对应于上述中间层的中间层(220)，然后层叠第一或第二线路板中的另一个，以电连接两个线路板。
在完成第一线路板10、第二线路板20和中间层30的制造之后，可以将第二线路板20层叠在第一线路板10上，而中间层插入到第一线路板10与第二线路板之间(120)，如图4C所示。如上所述，通过形成对应于第一线路板10或第二线路板20的布线图案的导电凸块32并使导电凸块32穿透绝缘板，然后在考虑位置对齐的同时继续层叠过程，还可以形成中间层30。由于考虑形成在第一线路板10或第二线路板20的表面上的布线图案12、22而将导电凸块32制成为穿透中间层30，所以第一线路板10和第二线路板20可以彼此电连接。
可以对齐第一线路板10、中间层30和第二线路板20，使得中间层30的导电凸块32与第一线路板10和第二线路板20的布线图案12、22电连接(122)。由于从制造过程开始就考虑到电连接而制造出每个线路板和中间层30，所以可以根据某一基准点而全面地对齐线路板和中间层30。
接着，可以将第一线路板10和第二线路板20按压在一起(124)，以电连接在每个线路板表面上形成的布线图案12、22和穿透中间层30的导电凸块32。在此过程中，导电凸块32可以以图4D所示的形式交替，以提高电连接的可靠性。
最后，通过将阻焊剂40施加在印刷线路板的表面上，即施加在第一线路板10和第二线路板20的每个表面上(如图4D所示)，并在可能需要电连接至外部的部位上开口和镀金，而进行表面处理过程。这样，可以完成元件嵌入式多层印刷线路板的制造。
图6A至图6E是示出了根据本发明实施例的制造元件嵌入式多层印刷线路板的过程的示图。图6A至图6E中公开了芯板1、内部电路3、腔体5、胶带7、绝缘层9、布线图案12以及元件16。
为了制造各自嵌入有元件16和表面上形成有布线图案12的单元板，用于制造上述的线路板，即根据本实施例的印刷线路板，可以首先在芯板1的表面上形成内部电路3，并且可以在待嵌入元件16的位置中加工腔体5，该腔体是一种通孔，如图6A所示。
接着，如图6B，可以将胶带7附在芯板1的一侧上，同时可以将元件16从芯板的相对侧插入到胶带7上的腔体5中(104)。胶带7是附于芯板1一侧并封闭腔体5一侧的元件，因此可以由具有这种性能的材料制成。很显然，可以使用阻热防灰式胶带，以便胶带7可以经受在层积过程期间施加于芯板1的热量，并且在移除胶带7的过程期间不在元件16和芯板1的表面上留下杂质。
接着，如图6C所示，可以在芯板1的相对侧上层叠并固化绝缘层9，以填充嵌入有元件16的腔体5空间，并且可以在芯板1上层叠用于形成外部电路的层积层。接着，如图6D，可以移除附于芯板1一侧上的胶带，之后可以层叠绝缘层9并固化之(106)，从而可以在芯板1的所述一侧上层叠层积层。在层叠绝缘层9之前可以进行清洁过程，以去除在移除胶带7之后残留在芯板1表面上的杂质。
最后，可以在层叠于具有嵌入元件16的芯板1任一侧上的绝缘层9的表面上形成布线图案12，如图6E，以完成线路板的制造。
在制造线路板的上述过程中，即，在将元件16嵌入到芯板1中并在芯板1上形成线路板12的过程中，通过使绝缘层9的厚度在芯板1的任一侧上都均匀，水平地嵌入多个元件16(如图4A至图4D或图5A至图5D所示)，并使一些元件16面朝上而嵌入并且其它元件面朝下而嵌入，可以将在芯板1两侧上形成的布线图案12设计成均匀地分布。
例如，在元件16面朝下嵌入的情况下，如图6A至图6E所示，可以有利于另外嵌入的元件水平地嵌入且面朝上，以继续根据本实施例的制造印刷线路板的过程，如图4A至图4D所示。
随着嵌入元件16数量的增加，电连接至元件16的布线图案12的设计可能变得越来越复杂，并且随着布线图案12更加复杂化，层叠在芯板1任一侧上的层积层的数量也可能增加。如上所述，在线路板的制造最终完成之后，利用在形成布线图案12的过程中所使用的焊盘等，可以进行嵌入到板中的每个元件的电检查。
图7A至图7C是示出了根据本发明实施例的制造中间层的过程的示图，而图8A和图8B是示出了根据本发明另一实施例的制造中间层的过程的示图。图7A至图7C以及图8A和图8B中公开了支撑板28、中间层30、导电凸块32以及绝缘板34。
在单独制造参照图6A至图6E描述的用于制造线路板的单元板(即根据本实施例的印刷线路板)之后，可以层叠并电连接这些单独制造的元件嵌入式线路板，以最终制造根据本实施例的印刷线路板。
在本实施例中，在层叠和电连接线路板的过程中可以使用中间层30，其中如上所述，中间层30可以构造成具有穿透绝缘板34的导电凸块32。如上所述，制造中间层30的方法可以包括这样的过程，诸如用固化的导电糊状物穿透绝缘材料的“B2it”过程，施加阻焊剂和利用焊料凸块的方法，以及将铜层作为柱状而设置以实施电通路的所谓“铜柱”过程。下面的描述将解释采用“B2r过程制造中间层30的实例。
首先，如图7A，可以在支撑板28上印刷并固化糊状物凸块，以形成导电凸块32(112)。如上所述，导电凸块32可以在线路板之间可能需要电连接的位置中形成。
支撑板28可以由铜箔等制成，以便其可以在之后用作布线图案，但在本实施例中，支撑板28可以是在层叠绝缘板34之后被移除的元件，因此可以由在其上印刷导电糊状物的提供结构支撑的材料制成。
接着，如图7B，可以在支撑板28上层叠绝缘板34(114)。在此过程中，糊状物凸块的部位，即导电凸块32，可以穿透绝缘板34并突出到绝缘板34的表面之上。由于导电凸块32可以穿透绝缘板34并露出，所以中间层30可以用来电连接层叠在任一侧上的线路板。
为了使导电凸块32穿透绝缘板34，导电糊状物的材料具有的硬度可以大于绝缘板34的硬度。
在结合导电凸块32以穿透绝缘板34之后，可以移除用于印刷糊状物凸块的支撑板28(116)，以完成中间层30的制造。
如前面所述，为了省去使用支撑板28的过程，可以在布线图案上印刷导电糊状物，其中在布线图案上第一线路板10或第二线路板20连接以形成导电凸块32，如图8A，并且可以设置绝缘板34，使得其被导电凸块32穿透，如图8B，以完成中间层30的制造。
根据本发明的上述某些实施例，通过使元件嵌入到印刷线路板的内部，可以赋予电子产品更小的尺寸和更多的功能。而且，通过单独地制造嵌入有元件的线路板，然后将这些线路板以中间插入有中间层的方式层叠，可以提前检查出每个线路板的缺陷情况等，以使产量最大化。每个嵌入板还可以用作内插件。
此外，通过在线路板中以面朝上或面朝下的结构对称地嵌入多个元件，并在对应于每个元件的电极的部位中形成布线图案，可以优化布线图案的布置，并可以最小化布线图案的翘曲。
虽然已参照具体实施例详细描述了本发明的精神，但这些实施例只是为了示出的目的，并不用于限制本发明。应该认识到，在不背离本发明的范围和精神的前提下，本领域技术人员可以对这些实施例进行变化或修改。

Claims (9)

1.一种元件嵌入式多层印刷线路板，包括：
第一线路板，其中嵌入有元件；
中间层，其层叠在所述第一线路板上，并且对应于形成
在所述第一线路板上的布线图案，至少一个导电凸块穿透所述中间层；以及
第二线路板，其层叠在所述中间层上，并且对应于所述导电凸块，在所述第二线路板的表面上形成有布线图案。
2.根据权利要求1所述的元件嵌入式多层印刷线路板，其中，所述第二线路板中嵌入有元件。
3.根据权利要求1所述的元件嵌入式多层印刷线路板，其中，所述第一线路板包括多个元件，所述多个元件具有在一侧上结合的电极，
至少一个所述元件的电极面对所述第一线路板的一侧而嵌入，并且
至少另一个所述元件的电极面对所述第一线路板的相对侧而嵌入。
4.根据权利要求3所述的元件嵌入式多层印刷线路板，其中，以电极面对所述第一线路板一侧的方式而嵌入的所述元件的数量与以电极面对所述第一线路板另一侧的方式而嵌入的所述元件的数量相对应。
5.一种制造元件嵌入式多层印刷线路板的方法，所述方法包括：
制造第一线路板和第二线路板，所述第一线路板和所述
第二线路板中嵌入有至少一个元件，并具有形成在其至少一个表面上的布线图案；
通过使对应于所述布线图案的至少一个导电凸块穿透绝缘板，而制造中间层；以及
将所述第二线路板层叠在所述第一线路板上，而中间层插入在所述第二线路板与所述第一线路板之间。
6.根据权利要求5所述的方法，其中，制造所述第一线路板和所述第二线路板的步骤包括：
在芯板的表面上形成内部电路并在所述芯板中对应于要嵌入所述元件的位置处加工腔体；
在所述芯板的一侧上层叠胶带，并通过将所述腔体中的所述元件从所述芯板的相对侧插入到胶带上而将所述元件安装在所述胶带上；
在所述芯板的相对侧上层叠绝缘层，移除所述胶带，并且之后在所述芯板的一侧上层叠所述绝缘层；以及在所述绝缘层的至少一个表面上形成所述布线图案。
7.根据权利要求5所述的方法，其中，制造所述中间层的步骤包括：
通过印刷至少一个糊状物凸块而在支撑板上形成所述导电凸块；
在所述支撑板上层叠所述绝缘板，使得所述导电凸块穿透所述绝缘板；以及
移除所述支撑板。
8.根据权利要求5所述的方法，其中，所述层叠步骤包括：
对齐所述第一线路板、所述中间层和所述第二线路板，使得所述导电凸块和所述布线图案电连接；
按压中间插入有所述中间层的所述第一线路板和所述第二线路板；以及
在所述第一线路板和所述第二线路板的至少一个表面上施加阻焊剂。
9.一种制造元件嵌入式多层印刷线路板的方法，所述方法包括：
制造第一线路板和第二线路板，所述第一线路板和所述第二线路板中嵌入有至少一个元件，并具有形成在其至少一个表面上的布线图案；
通过对应于所述布线图案在所述第一线路板上印刷导电糊状物而在所述第一线路板上形成至少一个导电凸块；
在所述第一线路板上层叠绝缘板，使得所述导电凸块穿透所述绝缘板；以及
将所述第二线路板层叠在所述绝缘板上，使得所述第一线路板和所述第二线路板通过所述导电凸块电连接。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102150482A (zh) * 2008-09-30 2011-08-10 揖斐电株式会社 电子零件内置线路板及其制造方法
CN102223757A (zh) * 2010-03-31 2011-10-19 揖斐电株式会社 布线板及布线板的制造方法
CN103515342A (zh) * 2012-06-29 2014-01-15 台湾积体电路制造股份有限公司 封装结构及其形成方法
CN105321896A (zh) * 2014-06-23 2016-02-10 英飞凌科技奥地利有限公司 嵌入式芯片封装技术
CN107306511A (zh) * 2015-08-20 2017-10-31 瑞萨电子株式会社 半导体器件
CN108109982A (zh) * 2012-03-27 2018-06-01 通用电气公司 超薄包埋模模块及其制造方法
CN109003963A (zh) * 2017-06-07 2018-12-14 三星电子株式会社 半导体封装及制造其的方法
TWI646879B (zh) * 2016-11-15 2019-01-01 大陸商鵬鼎控股（深圳）股份有限公司 柔性電路板、電路板元件及柔性電路板的製作方法
CN110957269A (zh) * 2019-11-08 2020-04-03 广东佛智芯微电子技术研究有限公司 一种改善埋入式扇出型封装结构电镀性能的制作方法
CN113133178A (zh) * 2019-12-31 2021-07-16 奥特斯(中国)有限公司 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法
WO2022007277A1 (zh) * 2019-07-07 2022-01-13 深南电路股份有限公司 埋入式电路板、电子装置
WO2023155199A1 (zh) * 2022-02-21 2023-08-24 京东方科技集团股份有限公司 线路板及其制备方法和功能背板

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
KR101009176B1 (ko) 2008-03-18 2011-01-18 삼성전기주식회사 다층 인쇄회로기판의 제조방법
KR100972431B1 (ko) 2008-03-25 2010-07-26 삼성전기주식회사 임베디드 인쇄회로기판 및 그 제조방법
TWI363585B (en) * 2008-04-02 2012-05-01 Advanced Semiconductor Eng Method for manufacturing a substrate having embedded component therein
KR101044103B1 (ko) * 2008-04-03 2011-06-28 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법
KR100996914B1 (ko) * 2008-06-19 2010-11-26 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
KR101095244B1 (ko) * 2008-06-25 2011-12-20 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR101005491B1 (ko) 2008-07-31 2011-01-04 주식회사 코리아써키트 전자소자 실장 인쇄회로기판 및 인쇄회로기판 제조 방법
JP5106460B2 (ja) * 2009-03-26 2012-12-26 新光電気工業株式会社 半導体装置及びその製造方法、並びに電子装置
JP5182421B2 (ja) 2009-06-01 2013-04-17 株式会社村田製作所 基板の製造方法
WO2011058879A1 (ja) * 2009-11-12 2011-05-19 日本電気株式会社 機能素子内蔵基板、機能素子内蔵基板の製造方法、及び、配線基板
KR101084252B1 (ko) 2010-03-05 2011-11-17 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR101084776B1 (ko) 2010-08-30 2011-11-21 삼성전기주식회사 전자소자 내장 기판 및 그 제조방법
US8649183B2 (en) * 2011-02-10 2014-02-11 Mulpin Research Laboratories, Ltd. Electronic assembly
US20130044448A1 (en) * 2011-08-18 2013-02-21 Biotronik Se & Co. Kg Method for Mounting a Component to an Electric Circuit Board, Electric Circuit Board and Electric Circuit Board Arrangement
JP2013074178A (ja) * 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
US9281260B2 (en) * 2012-03-08 2016-03-08 Infineon Technologies Ag Semiconductor packages and methods of forming the same
JP5236826B1 (ja) * 2012-08-15 2013-07-17 太陽誘電株式会社 電子部品内蔵基板
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US10383231B2 (en) * 2013-02-08 2019-08-13 Fujikura Ltd. Component-embedded board and method of manufacturing same
JP6293436B2 (ja) * 2013-08-09 2018-03-14 新光電気工業株式会社 配線基板の製造方法
JP2015065400A (ja) * 2013-09-25 2015-04-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 素子内蔵型印刷回路基板及びその製造方法
KR101636386B1 (ko) 2013-12-04 2016-07-07 한국콜마주식회사 고형 화장료 조성물의 표면에 코팅층이 형성되어 있는 화장품
JP6371583B2 (ja) * 2014-05-20 2018-08-08 ローム株式会社 半導体パッケージ、ｐｃｂ基板および半導体装置
JP6742682B2 (ja) * 2014-09-03 2020-08-19 太陽誘電株式会社 多層配線基板
US10217724B2 (en) 2015-03-30 2019-02-26 Mediatek Inc. Semiconductor package assembly with embedded IPD
US20170040266A1 (en) * 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna
CN207022275U (zh) * 2017-04-01 2018-02-16 奥特斯(中国)有限公司 部件承载件
US10847869B2 (en) * 2017-06-07 2020-11-24 Mediatek Inc. Semiconductor package having discrete antenna device
US11509038B2 (en) 2017-06-07 2022-11-22 Mediatek Inc. Semiconductor package having discrete antenna device
JP7119842B2 (ja) 2018-09-27 2022-08-17 Tdk株式会社 Ｍｏｓトランジスタ内蔵基板及びこれを用いたスイッチング電源装置
EP3633721A1 (en) * 2018-10-04 2020-04-08 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with face-up and face-down embedded components
KR102595864B1 (ko) * 2018-12-07 2023-10-30 삼성전자주식회사 반도체 패키지
US10624213B1 (en) * 2018-12-20 2020-04-14 Intel Corporation Asymmetric electronic substrate and method of manufacture
CN112770495B (zh) * 2019-10-21 2022-05-27 宏启胜精密电子(秦皇岛)有限公司 全向内埋模组及制作方法、封装结构及制作方法
KR20210050741A (ko) * 2019-10-29 2021-05-10 삼성전기주식회사 인쇄회로기판
CN113133202B (zh) * 2020-01-15 2022-05-27 碁鼎科技秦皇岛有限公司 埋容电路板及其制作方法
EP3996473A1 (en) * 2020-11-05 2022-05-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with electronic components and thermally conductive blocks on both sides
EP4040926A1 (en) * 2021-02-09 2022-08-10 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carriers connected by staggered interconnect elements

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69419219T2 (de) * 1993-09-03 2000-01-05 Toshiba Kawasaki Kk Leiterplatte und Verfahren zur Herstellung solcher Leiterplatten
JP3051700B2 (ja) * 1997-07-28 2000-06-12 京セラ株式会社 素子内蔵多層配線基板の製造方法
JP2001119147A (ja) * 1999-10-14 2001-04-27 Sony Corp 電子部品内蔵多層基板及びその製造方法
JP2002271038A (ja) * 2001-03-12 2002-09-20 Matsushita Electric Ind Co Ltd 複合多層基板およびその製造方法ならびに電子部品
JP2003069229A (ja) * 2001-08-27 2003-03-07 Ngk Spark Plug Co Ltd 多層プリント配線板
JP2003197849A (ja) * 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP3888578B2 (ja) * 2002-01-15 2007-03-07 ソニー株式会社 電子部品ユニット製造方法
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
JP4175824B2 (ja) * 2002-03-29 2008-11-05 松下電器産業株式会社 多層配線板ならびにその製造方法および製造装置
JP4378511B2 (ja) * 2002-07-25 2009-12-09 大日本印刷株式会社 電子部品内蔵配線基板
JP2004214393A (ja) * 2002-12-27 2004-07-29 Clover Denshi Kogyo Kk 多層配線基板の製造方法
JP3998139B2 (ja) * 2003-02-04 2007-10-24 横河電機株式会社 多層プリント配線板とその製造方法
JP2005109307A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 回路部品内蔵基板およびその製造方法
JP2005268378A (ja) * 2004-03-17 2005-09-29 Sony Chem Corp 部品内蔵基板の製造方法
JP2005285849A (ja) * 2004-03-26 2005-10-13 North:Kk 多層配線基板製造用層間部材とその製造方法
JP3850846B2 (ja) * 2004-04-12 2006-11-29 山一電機株式会社 多層配線基板の製造方法
TWI241007B (en) 2004-09-09 2005-10-01 Phoenix Prec Technology Corp Semiconductor device embedded structure and method for fabricating the same
JP4283753B2 (ja) 2004-10-26 2009-06-24 パナソニックエレクトロニックデバイス山梨株式会社 電気部品内蔵多層プリント配線板及びその製造方法
KR100688769B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102150482B (zh) * 2008-09-30 2013-07-10 揖斐电株式会社 电子零件内置线路板及其制造方法
CN102150482A (zh) * 2008-09-30 2011-08-10 揖斐电株式会社 电子零件内置线路板及其制造方法
CN102223757A (zh) * 2010-03-31 2011-10-19 揖斐电株式会社 布线板及布线板的制造方法
CN102223757B (zh) * 2010-03-31 2014-04-23 揖斐电株式会社 布线板及布线板的制造方法
CN108109982A (zh) * 2012-03-27 2018-06-01 通用电气公司 超薄包埋模模块及其制造方法
CN103515342A (zh) * 2012-06-29 2014-01-15 台湾积体电路制造股份有限公司 封装结构及其形成方法
CN103515342B (zh) * 2012-06-29 2017-06-09 台湾积体电路制造股份有限公司 封装结构及其形成方法
CN105321896A (zh) * 2014-06-23 2016-02-10 英飞凌科技奥地利有限公司 嵌入式芯片封装技术
CN105321896B (zh) * 2014-06-23 2018-05-22 英飞凌科技奥地利有限公司 嵌入式芯片封装技术
CN107306511B (zh) * 2015-08-20 2020-06-02 瑞萨电子株式会社 半导体器件
CN107306511A (zh) * 2015-08-20 2017-10-31 瑞萨电子株式会社 半导体器件
TWI646879B (zh) * 2016-11-15 2019-01-01 大陸商鵬鼎控股（深圳）股份有限公司 柔性電路板、電路板元件及柔性電路板的製作方法
CN109003963A (zh) * 2017-06-07 2018-12-14 三星电子株式会社 半导体封装及制造其的方法
CN109003963B (zh) * 2017-06-07 2024-01-05 三星电子株式会社 半导体封装及制造其的方法
WO2022007277A1 (zh) * 2019-07-07 2022-01-13 深南电路股份有限公司 埋入式电路板、电子装置
CN110957269A (zh) * 2019-11-08 2020-04-03 广东佛智芯微电子技术研究有限公司 一种改善埋入式扇出型封装结构电镀性能的制作方法
CN113133178A (zh) * 2019-12-31 2021-07-16 奥特斯(中国)有限公司 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法
US11670613B2 (en) 2019-12-31 2023-06-06 At&S (China) Co. Ltd. Arrangement with central carrier and two opposing layer stacks, component carrier and manufacturing method
CN113133178B (zh) * 2019-12-31 2024-03-22 奥特斯(中国)有限公司 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法
WO2023155199A1 (zh) * 2022-02-21 2023-08-24 京东方科技集团股份有限公司 线路板及其制备方法和功能背板

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