WO2014162478A1 - 部品内蔵基板及びその製造方法 - Google Patents

部品内蔵基板及びその製造方法 Download PDF

Info

Publication number
WO2014162478A1
WO2014162478A1 PCT/JP2013/059980 JP2013059980W WO2014162478A1 WO 2014162478 A1 WO2014162478 A1 WO 2014162478A1 JP 2013059980 W JP2013059980 W JP 2013059980W WO 2014162478 A1 WO2014162478 A1 WO 2014162478A1
Authority
WO
WIPO (PCT)
Prior art keywords
component
protective
insulating layer
embedded
manufacturing
Prior art date
Application number
PCT/JP2013/059980
Other languages
English (en)
French (fr)
Inventor
光昭 戸田
松本　徹
聖子 村田
Original Assignee
株式会社メイコー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社メイコー filed Critical 株式会社メイコー
Priority to PCT/JP2013/059980 priority Critical patent/WO2014162478A1/ja
Priority to JP2015509731A priority patent/JPWO2014162478A1/ja
Priority to TW103111182A priority patent/TW201511624A/zh
Publication of WO2014162478A1 publication Critical patent/WO2014162478A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10454—Vertically mounted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components

Definitions

  • the present invention relates to a component built-in substrate in which an electric component or an electronic component is built, and a method of manufacturing the same.
  • Patent Document 1 discloses a component built-in substrate and a method of manufacturing the same.
  • a conductive thin film layer made of copper foil is formed on a support, and an adhesive is applied on the conductive thin film layer. Subsequently, the embedded component is mounted through the adhesive, and thereafter, the insulating base is formed so as to cover the embedded component.
  • the component-embedded substrate formed through such a manufacturing process makes the thickness of the substrate itself thinner than in the prior art, and it is possible to incorporate more electric / electronic components than mounting on the substrate surface. It can be used for electrical and electronic devices for various applications.
  • Patent 4874305 gazette
  • the internal components may be mounted or heat-treated during the manufacturing process of the component-embedded substrate or after the completion of the component-embedded substrate.
  • the cause of the crack may be mechanical impact or bending stress to the component-embedded substrate, or internal stress due to a thermal expansion difference between the component and the resin sealing the component.
  • the present invention has been made in view of such problems, and an object of the present invention is to provide a component-embedded substrate in which the crack occurrence rate to the built-in component is reduced as compared with the prior art, and Another object of the present invention is to provide a method of manufacturing a component built-in substrate in which the occurrence of cracks in the built-in component is suppressed also in various processes after the manufacturing process.
  • an insulating layer containing an insulating resin material, at least one IC component embedded in the insulating layer, a connection terminal of the IC component, and the outside of the insulating layer And at least one protection component which is embedded in the insulating layer and which is taller than the IC component and does not function electrically.
  • one IC component is embedded in the insulating layer, and a plurality of the protective components are disposed so as to surround the periphery of the IC component.
  • the protective component has higher rigidity than the IC component.
  • the protective component may be made of an insulating material.
  • the component-embedded substrate may include a conductive via that reaches the protective component from the outside of the insulating layer.
  • the conductive vias described above extend from each of the front and back surfaces of the insulating layer toward the inside of the insulating layer and reach the end of the protective component, and the wiring pattern is A metal layer formed on one end face of the insulating layer, and a connection terminal of the IC component which extends from the metal layer toward the inside of the insulating layer and is located on the formation surface side of the metal layer It is preferable to consist only of other conductive vias.
  • the protective component may be an active component or a passive component, and may be electrically isolated by being surrounded by the insulating layer.
  • the method includes: an insulating layer forming step of forming an insulating layer for embedding a component; and a wiring pattern forming step of forming a wiring pattern electrically connecting a connection terminal of the IC component to the outside of the insulating layer. It is characterized in that it does not form a conductive state that causes the protective component to function electrically.
  • the mounting step preferably, in the mounting step, only one IC component is mounted, and a plurality of the protective components are arranged and mounted so as to surround the periphery of the one IC component. .
  • the protective component has higher rigidity than the IC component.
  • the wiring pattern forming step may be configured to penetrate the metal layer and the adhesive layer to reach a connection terminal of the IC component located on the adhesive layer side.
  • the method may include the steps of: forming a via; and filling the first via with a conductor.
  • the step of forming the wiring pattern includes the step of forming a second via which penetrates the insulating layer and reaches the connection terminal of the IC component positioned on the opposite side to the adhesive layer side, and the second And e. Filling the vias with a conductor.
  • the protective component is made of an insulating material, and in the step of forming the wiring pattern, the metal layer and the adhesive layer are penetrated to the adhesive layer side.
  • Forming a third via reaching one end of the protective component located at the fourth position, and a fourth via penetrating the insulating layer and reaching the other end of the protective component located opposite to the adhesive layer side And forming a third conductor and filling the third via and the fourth via with a conductor.
  • the protective component is an active component or a passive component, and the protective component is kept surrounded by the insulating layer to conduct electricity. May be isolated.
  • the metal layer may be patterned in the wiring pattern forming step to extend the wiring pattern on the surface of the insulating layer.
  • the component-embedded substrate according to the present invention is a shock load, an external stress, and an insulating resin material, since a fragile IC component and a protective component taller than the IC component are embedded in the insulating layer as the embedded component.
  • the influence of the crack generation factor in the IC component such as thermal expansion is reduced, and the generation of the crack in the IC component is suppressed more than ever.
  • the manufacturing process of the component-embedded substrate is performed. Also in the various processes after the manufacturing process, the occurrence of cracks in the IC parts is suppressed.
  • FIG. 3 is a schematic plan view of the manufacturing process shown in FIG. 2; It is a schematic sectional drawing in each manufacturing process of the manufacturing method of the component built-in board concerning the example of the present invention.
  • FIG. 5 is a schematic plan view of the manufacturing process shown in FIG. 4; It is a schematic sectional drawing in each manufacturing process of the manufacturing method of the component built-in board concerning the example of the present invention.
  • FIG. 1, FIG. 2, FIG. 4, and FIG. 6 to FIG. 3 is a schematic plan view of the manufacturing process shown in FIG. 2
  • FIG. 5 is a schematic plan view of the manufacturing process shown in FIG.
  • a preparation step of preparing the support plate 1 is performed. Specifically, the metal layer 2 is formed on the rigid support plate 1, and the support plate 1 whose surface is covered with the metal layer 2 is prepared.
  • the metal layer 2 is to be a part of the wiring pattern in the later manufacturing process.
  • the support plate 1 one having the rigidity required to the process conditions is used.
  • the support plate 1 may be formed of a rigid SUS (stainless steel) plate or an aluminum plate or the like.
  • the metal layer 2 is made of copper.
  • the support plate 1 is made of a SUS plate, copper plating can be deposited to form the metal layer 2, and if the support plate 1 is an aluminum plate, a copper foil is attached to form the metal layer 2 it can.
  • an adhesive layer 3 made of an insulating material is formed on the metal layer 2 by, for example, a dispenser or printing.
  • a dispenser or printing in order to mount five built-in components (one IC component and four protective components) in the steps of FIG. 4 and FIG. It is formed apart.
  • one adhesive layer 3 is disposed in the central portion of the metal layer 2, and the remaining four adhesive layers 3 surround the one adhesive layer 3 formed in the central portion. Be placed.
  • five adhesive layers 3 are formed in FIG. 3, in the actual manufacturing process, plural sets of adhesive layers 3 are formed with the five as one set. Further, the number and the arrangement configuration of the adhesive layer 3 can be appropriately changed according to the number, size and shape of the built-in parts to be mounted.
  • a mounting step of mounting the IC component 4 and the protective component 5 on the metal layer 2 via the adhesive layer 3 is performed.
  • a surface mounter (chip mounter) having a suction nozzle is used to mount the IC component 4 and the protective component 5 as built-in components on the adhesive layer 3.
  • the IC component 4 is a MOSFET having connection terminals 4a and 4b, or an integrated circuit using a material having a low dielectric constant as an interlayer insulating film material, etc. Parts that are vulnerable to
  • the protective component 5 is made of an insulating material and does not have conductivity and connection terminals.
  • the protective component 5 is a component which is taller than the IC component (that is, thicker in the stacking direction) and higher in rigidity than the IC component 4.
  • the protective component 5 one obtained by processing a glass epoxy substrate into a rectangular parallelepiped shape is used.
  • the IC component 4 is mounted such that the connection terminal 4 a is bonded to the adhesive layer 3.
  • the protective component 5 is mounted such that one of six sides of the rectangular parallelepiped adheres to the adhesive layer 3. Furthermore, as shown in FIG. 5, when the IC component 4 and the protective component 5 are mounted, the protective component 5 is disposed to surround the IC component 4.
  • the IC component 4 and the protective component 5 may be mounted on the metal layer 2 using solder.
  • an insulating layer forming step of forming the insulating layer 6 is performed.
  • an insulating resin to be the insulating layer 6 that is, for the metal layer 2, the IC component 4 and the protective component 5) so as to cover the metal layer 2, the IC component 4 and the protective component 5.
  • the materials are stacked, and the IC component 4 and the protective component 5 are embedded in the insulating layer 6.
  • an insulating resin material such as a prepreg is laid up on the side opposite to the side on which the metal layer 2 is disposed with respect to the IC parts 4 and the protective parts 5, and is pressed while heating under vacuum. Do.
  • This press is performed using, for example, a vacuum pressure type press.
  • the insulating resin material has a thermal expansion coefficient close to that of the IC component 4.
  • another metal layer 7 is formed on the surface opposite to the surface on which the metal layer 2 is located.
  • the metal layer 7 is to be a part of the wiring pattern in the subsequent manufacturing process, similarly to the metal layer 2.
  • the support plate 1 is removed, and the first via 11, the second via 12, the third via 13, and the fourth via 14 are formed.
  • the support plate 1 is first removed, then, for example, by irradiating a CO 2 laser via formation positions, members of the irradiated portion of the CO 2 laser is removed And each via is formed.
  • the first via 11 penetrates the metal layer 2 and the adhesive layer 3 and reaches the connection terminal 4 a located on the adhesive layer 3 side.
  • the second via 12 penetrates the metal layer 7 and the insulating layer 6 and reaches the connection terminal 4 b located on the side opposite to the adhesive layer 3 side.
  • the third via 13 penetrates the metal layer 2 and the adhesive layer 3 and reaches one end of the protective component 5 located on the adhesive layer 3 side.
  • the second via 12 penetrates the metal layer 7 and the insulating layer 6 and reaches the other end of the protective component 5 located on the opposite side to the adhesive layer 3 side.
  • connection terminals 4a and 4b it is preferable to carry out a desmear process to remove the resin remaining at the time of via formation. Furthermore, it is preferable to further soft-etch the connection terminals 4a and 4b to remove oxides and organic substances on the exposed surfaces of the connection terminals 4a and 4b exposed by forming vias. As a result, the surface of the fresh metal is exposed, the adhesion to the metal deposited in the subsequent plating process is enhanced, and as a result, the electrical connection reliability is improved.
  • the conductive vias are filled in the respective vias to form the conductive vias 15, and the metal layers 2 and 7 are patterned to form the conductive vias 15 and the patterned metal layers 2 and 7.
  • a wiring pattern 16 consisting of Specifically, if necessary, each via is subjected to desmearing or half etching to perform plating such as chemical copper plating or electrolytic copper plating, and plating is deposited in each via to fill the conductor for conduction.
  • the vias 15 are formed.
  • the metal layers 2 and 7 disposed on both sides of the insulating layer 6 are etched. Through such steps, a wiring pattern 16 extending from the inside to the outside of the insulating layer 6 and also extending on the surface of the insulating layer 6 is formed.
  • the wiring pattern 16 extending from the connection terminals 4 a and 4 b of the IC component 4 to the outside of the insulating layer 6 functions as a conduction path for supplying power to the IC component 4.
  • the wiring patterns 16 extending from the both ends of the protective component 5 to the outside of the insulating layer 6 are not electrically connected to the IC component 4.
  • the protective component 5 itself is an insulator, the wiring pattern 16 does not function as a conduction path. That is, the protective component 5 does not function electrically, and a conductive state that causes the protective component 5 to function electrically is not formed.
  • the surface exposed by the wiring pattern 16 electrically connected to the connection terminal 4 a of the IC component 4 is the back surface, and the wiring electrically connected to the connection terminal 4 b of the IC component 4
  • the surface on which the pattern 16 is exposed is the front surface, the definitions of the back surface and the front surface may be switched depending on the usage direction of the component-embedded substrate.
  • the formation of the component-embedded substrate 20 is completed.
  • a plurality of component-embedded substrates 20 are produced as one substrate, and after the formation of the plurality of component-embedded substrates 20 is completed, the one substrate is cut and finally A plurality of component-embedded substrates 20 will be manufactured simultaneously.
  • protective component 5 taller than fragile IC component 4 is embedded, so even if an impact is externally applied to component-embedded substrate 20, an impact load is applied. In addition to the tall protective component 5, the impact load on the fragile IC component 4 is relaxed. For this reason, it can suppress that a crack generate
  • the two tall protective components 5 may be disposed to sandwich the IC component 4, Furthermore, one tall protective component 5 may be embedded adjacent to the IC component 4. Even in such a case, generation of cracks due to impact load and external stress can be sufficiently suppressed.
  • the protective component 5 which is a dummy component is embedded in the insulating layer 6, compared with the component-embedded substrate in which the protective component 5 does not exist.
  • the amount of the insulating resin material which is the material of the insulating layer 6 can be reduced.
  • the volume ratio of the insulating resin material occupied in one component-embedded substrate 20 can be reduced.
  • the amount of thermal expansion of the insulating resin material can be reduced, the stress due to the thermal expansion of the insulating resin material can be alleviated, and further, the occurrence of a crack in the IC component 4 can be suppressed.
  • the protective component 5 is provided adjacent to the IC component 4, thermal expansion of the insulating resin material around the IC component 4 can be efficiently suppressed.
  • the protective component 5 has higher rigidity than the IC component 4. For this reason, it is possible to more effectively suppress the occurrence of cracks in the IC component 4 due to the above-described impact load, external stress, and thermal expansion of the insulating resin material.
  • the component-embedded substrate 20 of this embodiment is a single chip-embedded substrate in which one IC component 4 (single chip) is embedded.
  • the ratio of the mounting area of the IC component 4 in one component-embedded substrate 20 (that is, the IC on the surface of the metal layer 2 on which the IC component 4 and the protective component 5 are mounted).
  • the ratio of the area occupied by the part 4 is set to about 30% or less. This reduces the ratio of the mounting area of the IC component 4 to alleviate the effects of the above-described impact load, external stress, and thermal expansion of the insulating resin material on the fragile IC component 4, and a crack in the IC component 4.
  • the component built-in substrate 20 is not limited to the single chip built-in type as in the present embodiment, and a plurality of IC components 4 may be built in.
  • the conductive vias 15 for the protective component 5 are also formed in addition to the conductive vias 15 for the IC component 4.
  • the conductive via 15 for the protective component 5 does not function as a conductive path for causing the protective component 5 to function electrically, from the same viewpoint as the protective component 5, the above-described impact load for the fragile IC component 4 The external stress and the influence of the thermal expansion of the insulating resin material can be mitigated.
  • the component-embedded substrate 20 of the present embodiment more effectively suppresses the occurrence of cracks in the IC component 4 as compared to the case where there is no conventional protective component 5 and the conductive via 15 connected thereto. be able to.
  • the crack generation rate to the IC component 4 is lower than that in the related art, and during the manufacturing process of the component-embedded substrate 20 and the manufacturing process The occurrence of cracks in the IC component 4 is also suppressed in various subsequent processes.
  • the structure of the component-embedded substrate according to the present invention is not limited to the above-described embodiment, and a component-embedded substrate 20 ′ as shown in FIG. 9, a component-embedded substrate 20 ′ ′ as shown in FIG. It may be a component built-in substrate 20 ′ ′ ′ as shown.
  • component-embedded substrates 20 ′, 20 ′ ′, 20 ′ ′ ′ according to the modification and a method of manufacturing the same will be described.
  • FIG. 9, FIG. 10, and FIG. 11 are cross-sectional views of a component built-in substrate according to a modification of the present invention.
  • the same components as those of the component-embedded substrate 20 according to the embodiment described above are designated by the same reference numerals, and the description thereof is omitted.
  • the conductive vias 15 penetrating the adhesive layer 3 exist, the conductive vias penetrating the insulating layer 6 on the side opposite to the side where the adhesive layer 3 is located 15 does not exist. That is, in the IC component 4, power is supplied to the connection terminal 4 a through the conductive via 15 penetrating the adhesive layer 3.
  • the wiring pattern 16 'formed by patterning the metal layer 7 is extended on the surface opposite to the surface on which the adhesive layer 3 is located. It exists.
  • the wiring pattern 16 ′ is not electrically connected to the IC component 4, it functions as a dummy wiring.
  • the method of manufacturing the component-embedded substrate 20 ′ is substantially the same as the component-embedded substrate 20 described above, and the difference is that the second via 12 and the fourth via are provided on the surface opposite to the surface where the adhesive layer 3 is located. Do not form 14.
  • the conductive via 15 penetrating the insulating layer 6 since the conductive via 15 penetrating the insulating layer 6 does not exist, it is formed by patterning the metal layer 7 on the surface opposite to the surface on which the adhesive layer 3 is located.
  • the extended wiring pattern 16 ' is extended.
  • the wiring pattern 16 ′ since the wiring pattern 16 ′ is not electrically connected to the IC component 4, it functions as a dummy wiring.
  • the method of manufacturing the component-embedded substrate 20 ′ ′ is substantially the same as the component-embedded substrate 20 described above, except that the second via 12 is not formed on the surface opposite to the surface where the adhesive layer 3 is located. It is.
  • the conductive via 15 is not provided on one end side (the connection terminal 4b side) of the IC component 4, the impact load etc. described above to the IC component 4 is Will not be transmitted more.
  • the conductive vias 15 are provided at both ends of the protective component 5, the above-described impact load and the like can be more easily absorbed compared to the case where the conductive vias 15 are provided only at one end of the protective component 5.
  • the absorption of the impact load or the like in the protective component 5 can be further increased while the transmission of the impact load or the like to the IC component 4 is further reduced. It is possible to further suppress the occurrence of cracks in the IC component 4 due to the above-described impact load, external stress, and thermal expansion of the insulating resin material.
  • an electronic component such as a resistor or a capacitor is mounted around the IC component 4 as a protective component 25 instead of the protective component 5 from the insulator.
  • the protective component 25 is a general electronic component, for example, the protective component 25 has connection terminals 25a and 25b made of copper at both ends thereof.
  • the conductive vias 15 are not connected to the connection terminals 25 a and 25 b of the protective component 25, and they are electrically insulated by being surrounded by the insulator (the insulating layer 6 and the adhesive layer 3). Become. That is, the protective component 25 does not function electrically.
  • the wiring pattern 16 ′ formed by patterning the metal layer 2 or the metal layer 7 on the surface of the insulating layer 6 is a dummy wiring. Extends as.
  • the method of manufacturing the component-embedded substrate 20 ′ ′ ′ is substantially the same as the component-embedded substrate 20 described above, except that the third via 13 and the fourth via 14 for the protective component 25 are not formed.
  • the protective component 25 made of a resistor, a capacitor or the like is higher in rigidity than the IC component 4, the above-described impact load, external stress, and cracks in the IC component 4 due to thermal expansion of the insulating resin material are further enhanced. It can be effectively suppressed.
  • the conductive vias 15 for the protective component 25 are not formed, but the conductive vias 15 may be formed if the protective component 25 is not operated electrically.
  • the wiring pattern 16 including the conductive via 15 with respect to the protective component 25, the wiring pattern 16 formed on the surface of the insulating layer 6 is connected to an external wiring or an external connection terminal or the like. Otherwise, the protection component 25 does not operate electrically, and functions as a dummy component as in the present modification. Even in such a case, it can be said that the protective component 25 in the component-embedded substrate 20 ′ ′ ′ does not have a conductive state that functions electrically.
  • an active element such as an active element MOSFET or an integrated circuit may be mounted as the protective component 25. Even in such a case, by mounting an active element taller than the IC component 4 as a dummy component, generation of a crack in the IC component 4 can be suppressed.
  • Reference Signs List 1 support plate 2 metal layer 3 adhesive layer 4 IC component 4a, 4b connection terminal 5 protective component 6 insulating layer 7 metal layer 11 metal layer 11 first via 12 second via 13 third via 14 fourth via 15 conductive via 16, 16 'wiring Pattern 20, 20 ', 20'',20'' Component built-in board 25 protection component 25a, 25b connection terminal

Abstract

部品内蔵基板（２０）は、絶縁樹脂材料を含む絶縁層（６）と、絶縁層（６）に埋設された少なくとも１つのＩＣ部品（４）と、ＩＣ部品（４）の接続端子（４ａ、４ｂ）と絶縁層（６）の外部とを電気的に接続する配線パターン（１６）と、絶縁層（６）に埋設され、ＩＣ部品（４）よりも背高であって電気的に機能することがない少なくとも１つの保護部品（５）と、を有する。

Description

部品内蔵基板及びその製造方法
　本発明は、電気部品又は電子部品を内蔵する部品内蔵基板、及びその製造方法にかんする。
　従来から、各種の電気・電子機器の小型化、薄型化、軽量化、及び多機能化を図るための研究開発が行われてきている。特に、携帯電話、ノートパソコン、デジタルカメラ等の民生品では、多機能化を図りつつも小型化、薄型化、及び軽量化が強く求められている。また、各種の電気・電子機器においては、伝送信号の高周波化及び高速化も図られており、これに伴う信号ノイズの増大を防止することも要求されている。
　このような要求を実現するために、電気・電子機器に組み込まれる回路基板として、従来は基板表面に実装されていた各種の電気・電子部品を基板の絶縁層である絶縁基材内に内蔵した構造を備える部品内蔵基板や、当該部品内蔵基板を積層してなる部品内蔵多層回路基板の研究開発及び製造が従来から行われてきている。例えば、特許文献１に、部品内蔵基板及びその製造方法が開示されている。
　特許文献１に開示された部品内蔵基板の製造方法においては、支持体上に銅箔からなる導電薄膜層を形成して、当該導電薄膜層上に接着剤を塗布する。続いて、当該接着剤を介して内蔵部品の実装を行い、その後に当該内蔵部品を覆うように絶縁基材を形成する。このような製造工程を経て形成された部品内蔵基板は、基板自体の厚さが従来よりも薄くなり、更には基板表面上に実装するよりも多くの電気・電子部品を内蔵することが可能となり、様々な用途の電気・電子機器に用いることができる。
特許第４８７４３０５号公報
　しかしながら、内蔵部品として、金属酸化膜半導体の電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）、又は誘電率の低い材料（Ｌｏｗ－ｋ材料）を層間絶縁膜材料として使用している集積回路（ＩＣ：Integrated Circuit）等の機械剛性が脆弱なものを使用すると、部品内蔵基板の製造工程中又は部品内蔵基板完成後の部品等の実装処理又は加熱処理等によって、当該内部部品にクラックが生じる問題がある。当該クラックの原因としては、部品内蔵基板に対する機械的な衝撃若しくは曲げ応力、又は当該内蔵部品とそれを封止する樹脂との熱膨張差による内部応力が考えられる。
　本発明はこのような課題に鑑みてなされたものであり、その目的とするところは、内蔵部品へのクラック発生率が従来よりも低減された部品内蔵基板と、部品内蔵基板の製造行程中、及び製造工程後の各種の処理においても内蔵部品へのクラック発生が抑制される部品内蔵基板の製造方法を提供することにある。
　上記目的を達成するため、本発明の部品内蔵基板は、絶縁樹脂材料を含む絶縁層と、前記絶縁層に埋設された少なくとも１つのＩＣ部品と、前記ＩＣ部品の接続端子と前記絶縁層の外部とを電気的に接続する配線パターンと、前記絶縁層に埋設され、前記ＩＣ部品よりも背高であって電気的に機能することがない少なくとも１つの保護部品と、を有することを特徴とする。
　上述した部品内蔵基板において、前記絶縁層に前記ＩＣ部品が１つ埋設され、前記ＩＣ部品の周囲を取り囲むように複数の前記保護部品が配置されていることが好ましい。
　また、上述したいずれかの部品内蔵基板において、前記保護部品は、前記ＩＣ部品よりも剛性が高いことが好ましい。
　更に、上述したいずれかの部品内蔵基板において、前記保護部品は、絶縁材料から構成されていてもよい。この場合、当該部品内蔵基板は、前記絶縁層の外部から前記保護部品に到達する導通ビアを備えていてもよい。
　そして、上述した導通ビアを備える場合、前記導通ビアは、前記絶縁層の表裏面のそれぞれから前記絶縁層の内部に向かって延在するとともに前記保護部品の端部に到達し、前記配線パターンは、前記絶縁層の一端面上に形成された金属層、及び前記金属層から前記絶縁層の内部に向かって延在して前記金属層の形成面側に位置する前記ＩＣ部品の接続端子に到達する他の導通ビアのみからなることが好ましい。
　一方、前記保護部品は能動部品又は受動部品であって、前記絶縁層に囲まれることによって電気的に絶縁されていてもよい。
　上記目的を達成するため、本発明の部品内蔵基板の製造方法は、表面上に金属層が形成された支持板を準備する準備工程と、前記金属層の表面上に接着層を介し、ＩＣ部品及び前記ＩＣ部品よりも背高の保護部品をそれぞれ少なくとも１つ搭載する搭載工程と、前記金属層、前記ＩＣ部品及び前記保護部品を覆うように絶縁樹脂材料を積層し、前記ＩＣ部品及び前記保護部品を埋設する絶縁層を形成する絶縁層形成工程と、前記ＩＣ部品の接続端子と前記絶縁層の外部とを電気的に接続する配線パターンを形成する配線パターン形成工程と、を有し、前記保護部品を電気的に機能させる導通状態を形成しないことを特徴とする。
　上述した部品内蔵基板の製造方法において、前記搭載工程では、前記ＩＣ部品を１つのみ搭載し、前記１つのＩＣ部品の周囲を取り囲むように複数の前記保護部品を配置して搭載することが好ましい。
　また、上述したいずれかの部品内蔵基板の製造方法において、前記保護部品は、前記ＩＣ部品よりも剛性が高いことが好ましい。
　更に、上述したいずれかの部品内蔵基板の製造方法において、前記配線パターン形成工程は、前記金属層及び前記接着層を貫通して前記接着層側に位置する前記ＩＣ部品の接続端子に到達する第１ビアを形成する工程と、前記第１ビアに導電体を充填する工程と、を含んでいてもよい。この場合に、前記配線パターン形成工程は、前記絶縁層を貫通して前記接着層側とは反対側に位置する前記ＩＣ部品の接続端子に到達する第２ビアを形成する工程と、前記第２ビアに導電体を充填する工程と、を更に含んでいてもよい。
　上述した第１ビア及び第２ビアを形成する工程を含む製造方法において、前記保護部品が絶縁材料からなり、前記配線パターン形成工程は、前記金属層及び前記接着層を貫通して前記接着層側に位置する前記保護部品の一端に到達する第３ビアを形成する工程と、前記絶縁層を貫通して前記接着層側とは反対側に位置する前記保護部品の他端に到達する第４ビアを形成する工程と、前記第３ビア及び前記第４ビアに導電体を充填する工程と、を含んでいてもよい。
　一方、上述した第１ビア及び第２ビアを形成する工程を含む製造方法において、前記保護部品が能動部品又は受動部品であり、前記保護部品を前記絶縁層に囲まれた状態を維持して電気的に絶縁させてもよい。
　そして、上述したいずれかの部品内蔵基板の製造方法において、前記配線パターン形成工程にて、前記金属層にパターニングを施し、前記配線パターンを前記絶縁層の表面上に延在させてもよい。
　本発明に係る部品内蔵基板は、脆弱なＩＣ部品と当該ＩＣ部品よりも背高の保護部品とが内蔵部品として絶縁層内に埋設されているため、衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張等のＩＣ部品におけるクラック発生要因の影響が軽減され、従来よりもＩＣ部品におけるクラックの発生が抑制される。
　また、本発明に係る部品内蔵基板の製造方法においては、脆弱なＩＣ部品と当該ＩＣ部品よりも背高の保護部品とを内蔵部品として絶縁層内に埋設するため、部品内蔵基板の製造行程中、及び製造工程後の各種の処理においてもＩＣ部品へのクラック発生が抑制される。
本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 図２に示された製造工程における概略平面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 図４に示された製造工程における概略平面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 本発明の変形例に係る部品内蔵基板の概略断面図である。 本発明の変形例に係る部品内蔵基板の概略断面図である。 本発明の変形例に係る部品内蔵基板の概略断面図である。
　以下、図面を参照し、本発明の実施の形態について、実施例及び変形例に基づき詳細に説明する。なお、本発明は以下に説明する内容に限定されるものではなく、その要旨を変更しない範囲において任意に変更して実施することが可能である。また、実施例及び変形例の説明に用いる図面は、いずれも本発明による部品内蔵基板及びその構成部材を模式的に示すものであって、理解を深めるべく部分的な強調、拡大、縮小、または省略などを行っており、部品内蔵基板及びその構成部材の縮尺や形状等を正確に表すものとはなっていない場合がある。更に、実施例及び変形例で用いる様々な数値は、いずれも一例を示すものであり、必要に応じて様々に変更することが可能である。
＜実施例＞
　以下において、本発明の実施例に係る部品内蔵基板の製造方法について、図１乃至図８を参照して詳細に説明する。ここで、図１、図２、図４、図６乃至図８は、本実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。また、図３は図２に示された製造工程における概略平面図であり、図５は図４に示された製造工程における概略平面図である。
　先ず、図１に示すように、支持板１を準備する準備工程が行われる。具体的には、剛性を有する支持板１上に金属層２を形成し、表面が金属層２に覆われた支持板１を準備する。金属層２は、後の製造工程において、配線パターンの一部となるべきものである。支持板１として、プロセス条件にて必要とされる程度の剛性を有するものが用いられる。例えば、支持板１は、剛性のあるＳＵＳ（ステンレス）板又はアルミ板等で形成されてもよい。また、本実施例において、金属層２は銅から構成されている。例えば、支持板１がＳＵＳ板から構成されていれば銅めっきを析出させて金属層２を形成することができ、支持板１がアルミ板であれば銅箔を貼り付けて金属層２を形成できる。
　次に、図２及び図３に示すように、例えばディスペンサーや印刷等によって絶縁材料からなる接着層３を金属層２上に形成する。本実施例においては、後述する図４及び図５の工程において、５つの内蔵部品（１つのＩＣ部品および４つの保護部品）を実装するため、金属層２上の５箇所に接着層３が互いに離間して形成される。また、接着層３の配置構成として、金属層２の中央部に１つの接着層３が配置され、残りの４つの接着層３が当該中央部に形成された１つの接着層３を囲むように配置される。なお、図３においては接着層３を５つ形成していたが、実際の製造工程には、当該５つを１組として、複数組の接着層３が形成されることになる。また、実装する内蔵部品の数量、寸法、形状に応じて接着層３の数量及び配置構成は適宜変更することができる。
　次に、図４及び図５に示すように、接着層３を介してＩＣ部品４及び保護部品５を金属層２上に搭載する搭載工程が行われる。具体的には、吸引ノズルを備える表面実装機（チップマウンタ）を用い、内蔵部品であるＩＣ部品４及び保護部品５を接着層３上に搭載する。ここで、ＩＣ部品４は、接続端子４ａ、４ｂを備えるＭＯＳＦＥＴ、又は誘電率の低い材料を層間絶縁膜材料として使用している集積回路等であり、応力等の影響によってクラックが生じやすい比較的に脆弱な部品である。一方、保護部品５は、絶縁材料から構成されており、導電性及び接続端子を有していない。また、保護部品５は、ＩＣ部品よりも背高であり（すなわち、積層方向における厚みが厚い）且つＩＣ部品４よりも剛性が高い部品である。本実施例においては、保護部品５としてガラスエポキシ基板を直方体状に加工したものが用いられている。
　また、図４に示すように、ＩＣ部品４は、その接続端子４ａが接着層３と接着するように搭載されている。一方、保護部品５は、直方体の６面の内の１面が接着層３と接着するように搭載されている。更に、図５に示すように、ＩＣ部品４及び保護部品５が搭載されると、ＩＣ部品４の周囲を取り囲むように、保護部品５が配置されることになる。なお、ＩＣ部品４及び保護部品５の搭載は、半田を用いて金属層２上に行ってもよい。
　次に、図６に示すように、絶縁層６を形成する絶縁層形成工程が行われる。当該絶縁層形成工程においては、金属層２、ＩＣ部品４及び保護部品５を覆うように、（すなわち、金属層２、ＩＣ部品４及び保護部品５に対して）絶縁層６となるべき絶縁樹脂材料を積層し、ＩＣ部品４及び保護部品５を絶縁層６内に埋設する。具体的には、ＩＣ部品４及び保護部品５に対して金属層２が配された側とは反対側にプリプレグ等の絶縁樹脂材料をレイアップし、これを真空下で加熱しながらプレスして行う。このプレスは、例えば真空加圧式のプレス機を用いて行われる。なお、絶縁樹脂材料は、熱膨張係数がＩＣ部品４に近いものを使用することが好ましい。また、絶縁層６の形成の際に、金属層２が位置する面とは反対側の表面上に、別の金属層７が形成される。ここで、金属層７は、金属層２と同様に、後の製造工程において、配線パターンの一部となるべきものである。
　次に、図７に示すように、支持板１が除去されるとともに、第１ビア１１、第２ビア１２、第３ビア１３、及び第４ビア１４が形成される。第１ビア１１～第４ビア１４の形成方法としては、支持板１を先ず除去し、その後に、例えばＣＯ２レーザをビア形成箇所に照射することにより、ＣＯ２レーザの照射部分の部材が除去されて各ビアが形成される。なお、ＣＯ２レーザに限られることなく、例えば、ＵＶ－ＹＡＧやエキシマ等の高周波レーザを用いてもよい。
　ここで、第１ビア１１は、金属層２及び接着層３を貫通し、接着層３側に位置する接続端子４ａに到達している。また、第２ビア１２は、金属層７及び絶縁層６を貫通し、接着層３側とは反対側に位置する接続端子４ｂに到達している。更に、第３ビア１３は、金属層２及び接着層３を貫通し、接着層３側に位置する保護部品５の一端に到達している。そして、第２ビア１２は、金属層７及び絶縁層６を貫通し、接着層３側とは反対側に位置する保護部品５の他端に到達している。
　各ビア形成が形成された後、デスミア処理を施し、ビア形成の際に残留している樹脂を除去することが好ましい。また、接続端子４ａ、４ｂには更にソフトエッチング処理を施し、ビア形成によって露出した接続端子４ａ、４ｂの露出面の酸化物や有機物を除去することが好ましい。これにより、新鮮な金属の表面が露出することになり、その後のめっき処理において析出する金属との密着性が高まり、結果として電気的な接続信頼性が向上する。
　次に、図８に示すように、各ビア内に導電体を充填して導通ビア１５を形成するとともに、金属層２、７のパターニングを行い、導通ビア１５及びパターニングされた金属層２、７からなる配線パターン１６を形成する。具体的には、必要に応じて各ビアにデスミアやハーフエッチング処理を施して化学銅めっきや電気銅めっき等のめっき処理を施し、各ビア内にめっきを析出させて導電体を充填して導通ビア１５を形成する。そして、絶縁層６の両面に配された金属層２、７に対してエッチング処理を施す。このような工程を経て、絶縁層６の内部から外部に向かって延在しつつ、絶縁層６の表面上においても延在する配線パターン１６が形成される。
　ここで、ＩＣ部品４の接続端子４ａ、４ｂから絶縁層６の外部に向かって延在する配線パターン１６は、ＩＣ部品４に対して電力を供給するための導通経路として機能することになる。一方、保護部品５の両端から絶縁層６の外部に向かって延在する配線パターン１６は、ＩＣ部品４と電気的に接続されていない。また、配線パターン１６は、保護部品５自体が絶縁体であるため、導通経路として機能することはない。すなわち、保護部品５が電気的に機能することはなく、保護部品５を電気的に機能させる導通状態が形成されていないことになる。
　なお、本実施例においては、ＩＣ部品４の接続端子４ａに電気的に接続される配線パターン１６が表出している面を裏面とし、ＩＣ部品４の接続端子４ｂに電気的に接続される配線パターン１６が表出している面を表面とするが、当該裏面及び表面の定義は、部品内蔵基板の使用方向に応じて入れ替わることもある。
　以上のような製造工程を経て、部品内蔵基板２０の形成が完了する。なお、実際の部品内蔵基板２０の製造においては、複数の部品内蔵基板２０が１枚の基板として製造され、複数の部品内蔵基板２０の形成完了後に当該１枚の基板を切断し、最終的に複数の部品内蔵基板２０を同時に製造することになる。
　図８に示す部品内蔵基板２０においては、脆弱なＩＣ部品４よりも背高の保護部品５が内蔵されているため、部品内蔵基板２０に対して外部から衝撃が加わったとしても、衝撃荷重が背高の保護部品５に加わり、脆弱なＩＣ部品４に対する当該衝撃荷重が緩和されることになる。このため、外部からの衝撃に伴ってＩＣ部品４にクラックが発生することを抑制できる。また、保護部品５に大きな衝撃荷重が加わることにより、保護部品５にクラックが発生したとしても、保護部品５自体は電気的に動作をすることがないダミー部品（擬似部品）として機能しているため、部品内蔵基板２０自体の特性に影響を与えることがない。
　同様に、部品内蔵基板２０に対して外部から曲げ応力が加わったとしても、脆弱なＩＣ部品４よりも背高の保護部品５が内蔵されているため、背高の保護部品５がより大きな曲げ応力を受け、脆弱なＩＣ部品４は保護部品５受ける曲げ応力よりも緩和された曲げ応力を受けることになる。このため、外部から加えられる曲げ応力によってＩＣ部品４にクラックが発生することを抑制できる。
　ここで、応力等の緩和の観点からは、ＩＣ部品４を保護部品５の周囲を囲むことが好ましいが、ＩＣ部品４を挟むように２つ背高の保護部品５を配置してもよく、更にはＩＣ部品４に隣接して１つの背高の保護部品５を埋設してもよい。このような場合であっても、衝撃荷重及び外部応力によるクラックの発生を十分に抑制することができる。
　また、部品内蔵基板２０においては、ＩＣ部品４の他に、ダミー部品である保護部品５が絶縁層６内に埋設されているため、当該保護部品５が存在しない部品内蔵基板と比較して、絶縁層６の材料である絶縁樹脂材料の量を低減することができる。換言すれば、１つの部品内蔵基板２０内に占める絶縁樹脂材料の体積比率を低減することができる。これにより、絶縁樹脂材料の熱膨張量を減少させて、絶縁樹脂材料の熱膨張に伴う応力の緩和を図ることがき、更にはＩＣ部品４にクラックが発生することを抑制することができる。そして、保護部品５がＩＣ部品４に隣接して設けられているため、ＩＣ部品４の周辺における絶縁樹脂材料の熱膨張を効率よく抑制することもできる。
　更に、本実施例の部品内蔵基板２０においては、保護部品５がＩＣ部品４よりも高い剛性を有している。このため、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生をより効果的に抑制することができる。
　そして、本実施例の部品内蔵基板２０は、１つのＩＣ部品４（シングルチップ）が内蔵されているシングルチップ内蔵型の基板である。特に、本実施例の部品内蔵基板２０においては、１つの部品内蔵基板２０におけるＩＣ部品４の実装面積の割合（すなわち、ＩＣ部品４及び保護部品５が実装される金属層２の表面上におけるＩＣ部品４が占める面積の割合）を約３０％以下に設定している。これは、当該ＩＣ部品４の実装面積の割合を小さくすることにより、脆弱なＩＣ部品４に対する上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張の影響を緩和し、ＩＣ部品４におけるクラックの発生を抑制するためである。
　なお、部品内蔵基板２０は、本実施例のようなシングルチップ内蔵型に限定されることなく、複数のＩＣ部品４を内蔵してもよい。
　本実施例の部品内蔵基板２０においては、ＩＣ部品４に対する導通ビア１５以外にも、保護部品５に対する導通ビア１５も形成されている。保護部品５に対する導通ビア１５は、保護部品５を電気的に機能させるための導通経路としては機能することがないものの、保護部品５と同様の観点から、脆弱なＩＣ部品４に対する上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張の影響を緩和することができる。このため、本実施例の部品内蔵基板２０は、従来のような保護部品５及びそれに接続された導通ビア１５が無い場合と比較して、ＩＣ部品４におけるクラックの発生をより効果的に抑制することができる。
　以上のように、本実施例に係る部品内蔵基板２０は、ＩＣ部品４へのクラック発生率が従来よりも低下しており、その製造方法により、部品内蔵基板２０の製造行程中、及び製造工程後の各種の処理においてもＩＣ部品４へのクラック発生が抑制されることになる。
＜変形例＞
　本発明にかかる部品内蔵基板の構造は、上述した実施例に限定することなく、図９に示すような部品内蔵基板２０’、図１０に示すような部品内蔵基板２０’’、又は図１１に示すような部品内蔵基板２０’’’であってもよい。以下において、変形例に係る部品内蔵基板２０’、２０’’、２０’’’及びその製造方法について説明する。ここで、図９、図１０、及び図１１は、本発明の変形例に係る部品内蔵基板の断面図である。なお、上述した実施例に係る部品内蔵基板２０と同一構成については、同一の符号を付し、その説明を省略する。
　先ず、図９に示す部品内蔵基板２０’においては、接着層３を貫通する導通ビア１５は存在するものの、接着層３が位置する側とは反対側には、絶縁層６を貫通する導通ビア１５が存在していない。すなわち、ＩＣ部品４は、接着層３を貫通する導通ビア１５を介して、接続端子４ａに電力が供給されることになる。
　絶縁層６を貫通する導通ビア１５が存在していないことから、接着層３が位置する面とは反対側の面には、金属層７をパターニングすることによって形成された配線パターン１６’が延在している。ここで、配線パターン１６’は、ＩＣ部品４とは電気的に接続されていないため、ダミー配線として機能することになる。
　部品内蔵基板２０’の製造方法は、上述した部品内蔵基板２０とほぼ同一であって、相違点は、接着層３が位置する面とは反対側の面には第２ビア１２及び第４ビア１４を形成しないことである。
　図９に示す変形例の場合であっても、脆弱なＩＣ部品４よりも背高な保護部品５が設けられているため、上述した実施例と同様に、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生を抑制できる。
　次に、図１０に示す部品内蔵基板２０’’においては、上述した実施例に係る部品内蔵基板２０と比較して、接続端子４ｂに対する導通ビア１５のみが存在せず、他の導通ビア１５は存在している。すなわち、ＩＣ部品４は、接着層３を貫通する導通ビア１５を介して、接続端子４ａに電力が供給されることになる。
　ＩＣ部品４に対しては、絶縁層６を貫通する導通ビア１５が存在していないことから、接着層３が位置する面とは反対側の面には、金属層７をパターニングすることによって形成された配線パターン１６’が延在している。ここで、配線パターン１６’は、ＩＣ部品４とは電気的に接続されていないため、ダミー配線として機能することになる。
　部品内蔵基板２０’’の製造方法は、上述した部品内蔵基板２０とほぼ同一であって、相違点は、接着層３が位置する面とは反対側の面には第２ビア１２を形成しないことである。
　図１０に示す変形例の場合であっても、脆弱なＩＣ部品４よりも背高な保護部品５が設けられているため、上述した実施例と同様に、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生を抑制できる。
　また、本変形例の部品内蔵基板２０’’については、ＩＣ部品４の一端側（接続端子４ｂ側）には導通ビア１５が設けられていないため、ＩＣ部品４に対して上述した衝撃荷重等がより伝わることがなくなる。一方、保護部品５の両端には導通ビア１５が設けられているため、保護部品５の一端のみに導通ビア１５が設けられている場合と比較して、上述した衝撃荷重等をより吸収しやすくなる。以上のことから、本変形例の部品内蔵基板２０’’については、ＩＣ部品４に対する衝撃荷重等の伝達をより低減しつつ、保護部品５における衝撃荷重等の吸収をより増加することができるため、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生をより一層抑制することができる。
　次に、図１１に示す部品内蔵基板２０’’’においては、絶縁体から保護部品５に代えて、抵抗又はコンデンサ等の電子部品が、保護部品２５としてＩＣ部品４の周囲に搭載されている。保護部品２５は、一般的な電子部品であるため、例えば、その両端に銅からなる接続端子２５ａ、２５ｂを有している。ここで、保護部品２５の接続端子２５ａ、２５ｂには導通ビア１５が接続されておらず、絶縁体（絶縁層６及び接着層３）によって囲まれることにより、電気的に絶縁していることになる。すなわち、保護部品２５は、電気的に機能することがない。
　上述したように保護部品２５に対する導通ビア１５が形成されていないため、絶縁層６の表面上には、金属層２又は金属層７をパターニングすることによって形成された配線パターン１６’が、ダミー配線として延在している。
　部品内蔵基板２０’’’の製造方法は、上述した部品内蔵基板２０とほぼ同一であって、相違点は、保護部品２５に対する第３ビア１３及び第４ビア１４を形成しないことである。
　図１１に示す変形例の場合であっても、脆弱なＩＣ部品４よりも背高な保護部品２５が設けられているため、上述した実施例と同様に、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生を抑制できる。
　また、抵抗又はコンデンサ等からなる保護部品２５は、ＩＣ部品４よりも剛性が高いことから、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生をより効果的に抑制できる。
　更に、抵抗又はコンデンサ等の電子部品は、様々な寸法を有しており、且つ一般に広く流通しているため、ＩＣ部品４よりも背高のものを選択することで、切断等の加工をすることなくＩＣ部品４とともに容易に搭載することができる。このため、部品内蔵基板２０’’’の製造時間の短縮及び製造コストの低減を図ることができる。
　なお、本変形例においては、保護部品２５に対する導通ビア１５を形成していなかったが、保護部品２５を電気的に動作させることがなければ、導通ビア１５を形成してもよい。例えば、保護部品２５に対して導通ビア１５を含む配線パターン１６を形成するような場合に、絶縁層６の表面上に形成された配線パターン１６を外部の配線又は外部の接続端子等に接続しなければ、保護部品２５は電気的に動作することがなく、本変形例と同様にダミー部品として機能することになる。このような場合であっても、部品内蔵基板２０’’’における保護部品２５は、電気的に機能する導通状態が形成されていないといえる。
　また、抵抗又はコンデンサに代えて、能動素子であるＭＯＳＦＥＴ又は集積回路等の能動素子を保護部品２５として搭載してもよい。このような場合であっても、ＩＣ部品４よりも背高な能動素子をダミー部品として搭載することにより、ＩＣ部品４にクラックが発生することを抑制することができる。
　１　　支持板
　２　　金属層
　３　　接着層
　４　　ＩＣ部品
　４ａ、４ｂ　　接続端子
　５　　保護部品
　６　　絶縁層
　７　　金属層
　１１　　第１ビア
　１２　　第２ビア
　１３　　第３ビア
　１４　　第４ビア
　１５　　導通ビア
　１６、１６’　　配線パターン
　２０、２０’、２０’’、２０’’’　　部品内蔵基板
　２５　　保護部品
　２５ａ、２５ｂ　　接続端子
 

Claims (15)

  1. 　絶縁樹脂材料を含む絶縁層と、
    　前記絶縁層に埋設された少なくとも１つのＩＣ部品と、
    　前記ＩＣ部品の接続端子と前記絶縁層の外部とを電気的に接続する配線パターンと、
    　前記絶縁層に埋設され、前記ＩＣ部品よりも背高であって電気的に機能することがない少なくとも１つの保護部品と、を有することを特徴とする部品内蔵基板。
  2. 　前記絶縁層に前記ＩＣ部品が１つ埋設され、
    　前記ＩＣ部品の周囲を取り囲むように複数の前記保護部品が配置されていることを特徴とする請求項１に記載の部品内蔵基板。
  3. 　前記保護部品は、前記ＩＣ部品よりも剛性が高いことを特徴とする請求項１又は２に記載の部品内蔵基板。
  4. 　前記保護部品は、絶縁材料からなることを特徴とする請求項１乃至３のいずれか１項に記載の部品内蔵基板。
  5. 　前記絶縁層の外部から前記保護部品に到達する導通ビアを備えることを特徴とする請求項４に記載の部品内蔵基板。
  6. 　前記導通ビアは、前記絶縁層の表裏面のそれぞれから前記絶縁層の内部に向かって延在するとともに前記保護部品の端部に到達し、
    　前記配線パターンは、前記絶縁層の一端面上に形成された金属層、及び前記金属層から前記絶縁層の内部に向かって延在して前記金属層の形成面側に位置する前記ＩＣ部品の接続端子に到達する他の導通ビアのみからなることを特徴とする請求項５に記載の部品内蔵基板。
  7. 　前記保護部品は能動部品又は受動部品であって、絶縁体に囲まれることによって電気的に絶縁されていることを特徴とする請求項１乃至３のいずれか１項に記載の部品内蔵基板。
  8. 　表面上に金属層が形成された支持板を準備する準備工程と、
    　前記金属層の表面上に接着層を介し、ＩＣ部品及び前記ＩＣ部品よりも背高の保護部品をそれぞれ少なくとも１つ搭載する搭載工程と、
    　前記金属層、前記ＩＣ部品及び前記保護部品を覆うように絶縁樹脂材料を積層し、前記ＩＣ部品及び前記保護部品を埋設する絶縁層を形成する絶縁層形成工程と、
    　前記ＩＣ部品の接続端子と前記絶縁層の外部とを電気的に接続する配線パターンを形成する配線パターン形成工程と、を有し、
    　前記保護部品を電気的に機能させる導通状態を形成しないことを特徴とする部品内蔵基板の製造方法。
  9. 　前記搭載工程において、前記ＩＣ部品を１つのみ搭載し、前記１つのＩＣ部品の周囲を取り囲むように複数の前記保護部品を配置して搭載することを特徴とする請求項８に記載の部品内蔵基板の製造方法。
  10. 　前記保護部品は、前記ＩＣ部品よりも剛性が高いことを特徴とする請求項８又は９に記載の部品内蔵基板の製造方法。
  11. 　前記配線パターン形成工程は、前記金属層及び前記接着層を貫通して前記接着層側に位置する前記ＩＣ部品の接続端子に到達する第１ビアを形成する工程と、前記第１ビアに導電体を充填する工程と、を含むことを特徴とする請求項７乃至９のいずれか１項に記載の部品内蔵基板の製造方法。
  12. 　前記配線パターン形成工程は、前記絶縁層を貫通して前記接着層側とは反対側に位置する前記ＩＣ部品の接続端子に到達する第２ビアを形成する工程と、前記第２ビアに導電体を充填する工程と、を含むことを特徴とする請求項１１に記載の部品内蔵基板の製造方法。
  13. 　前記保護部品は絶縁材料からなり、
    　前記配線パターン形成工程は、前記金属層及び前記接着層を貫通して前記接着層側に位置する前記保護部品の一端に到達する第３ビアを形成する工程と、前記絶縁層を貫通して前記接着層側とは反対側に位置する前記保護部品の他端に到達する第４ビアを形成する工程と、前記第３ビア及び前記第４ビアに導電体を充填する工程と、を含むことを特徴とする請求項１１又は１２に記載の部品内蔵基板の製造方法。
  14. 　前記保護部品は能動部品又は受動部品であり、
    　前記保護部品を前記絶縁層に囲まれた状態を維持して電気的に絶縁させることを特徴とする請求項１１又は１２に記載の部品内蔵基板の製造方法。
  15. 　前記配線パターン形成工程において、前記金属層にパターニングを施し、前記配線パターンを前記絶縁層の表面上に延在させることを特徴とする請求項７乃至１４のいずれか１項に記載の部品内蔵基板の製造方法。
     
     
PCT/JP2013/059980 2013-04-01 2013-04-01 部品内蔵基板及びその製造方法 WO2014162478A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2013/059980 WO2014162478A1 (ja) 2013-04-01 2013-04-01 部品内蔵基板及びその製造方法
JP2015509731A JPWO2014162478A1 (ja) 2013-04-01 2013-04-01 部品内蔵基板及びその製造方法
TW103111182A TW201511624A (zh) 2013-04-01 2014-03-26 零件內建基板及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/059980 WO2014162478A1 (ja) 2013-04-01 2013-04-01 部品内蔵基板及びその製造方法

Publications (1)

Publication Number Publication Date
WO2014162478A1 true WO2014162478A1 (ja) 2014-10-09

Family

ID=51657811

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/059980 WO2014162478A1 (ja) 2013-04-01 2013-04-01 部品内蔵基板及びその製造方法

Country Status (3)

Country Link
JP (1) JPWO2014162478A1 (ja)
TW (1) TW201511624A (ja)
WO (1) WO2014162478A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105517344A (zh) * 2014-10-13 2016-04-20 三星电机株式会社 嵌入式电路板以及制造该嵌入式电路板的方法
CN105810659A (zh) * 2014-12-30 2016-07-27 恒劲科技股份有限公司 封装装置及其制作方法
JP2016143839A (ja) * 2015-02-04 2016-08-08 株式会社フジクラ 電子部品内蔵多層配線基板及びその製造方法
WO2017122284A1 (ja) * 2016-01-12 2017-07-20 株式会社メイコー 部品内蔵基板及び部品内蔵基板の製造方法
JP2018133362A (ja) * 2017-02-13 2018-08-23 Tdk株式会社 電子部品内蔵基板
JPWO2017199825A1 (ja) * 2016-05-18 2018-09-13 株式会社村田製作所 部品内蔵基板の製造方法
US11075171B2 (en) 2017-11-01 2021-07-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
WO2024004262A1 (ja) * 2022-06-27 2024-01-04 株式会社村田製作所 基板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011114766A1 (ja) * 2010-03-16 2011-09-22 日本電気株式会社 機能素子内蔵基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011114766A1 (ja) * 2010-03-16 2011-09-22 日本電気株式会社 機能素子内蔵基板

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105517344A (zh) * 2014-10-13 2016-04-20 三星电机株式会社 嵌入式电路板以及制造该嵌入式电路板的方法
CN105810659A (zh) * 2014-12-30 2016-07-27 恒劲科技股份有限公司 封装装置及其制作方法
JP2016143839A (ja) * 2015-02-04 2016-08-08 株式会社フジクラ 電子部品内蔵多層配線基板及びその製造方法
WO2017122284A1 (ja) * 2016-01-12 2017-07-20 株式会社メイコー 部品内蔵基板及び部品内蔵基板の製造方法
JPWO2017199825A1 (ja) * 2016-05-18 2018-09-13 株式会社村田製作所 部品内蔵基板の製造方法
JP2018133362A (ja) * 2017-02-13 2018-08-23 Tdk株式会社 電子部品内蔵基板
US11075171B2 (en) 2017-11-01 2021-07-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US11862574B2 (en) 2017-11-01 2024-01-02 Samsung Electronics Co., Ltd. Fan-out semiconductor package
WO2024004262A1 (ja) * 2022-06-27 2024-01-04 株式会社村田製作所 基板

Also Published As

Publication number Publication date
TW201511624A (zh) 2015-03-16
JPWO2014162478A1 (ja) 2017-02-16

Similar Documents

Publication Publication Date Title
WO2014162478A1 (ja) 部品内蔵基板及びその製造方法
US7889509B2 (en) Ceramic capacitor
US9338891B2 (en) Printed wiring board
US9504169B2 (en) Printed circuit board having embedded electronic device and method of manufacturing the same
KR102194721B1 (ko) 인쇄회로기판 및 그 제조 방법
EP2768291A1 (en) Component built-in board and method of manufacturing the same, and mounting body
JP6107941B2 (ja) 複合基板
KR100643935B1 (ko) 병렬 칩 내장 인쇄회로기판 및 그 제조방법
WO2014184873A1 (ja) 部品内蔵基板の製造方法及び部品内蔵基板
JP2009289790A (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
KR101167453B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
US9343391B2 (en) Semiconductor package and method of manufacturing the same
US9433108B2 (en) Method of fabricating a circuit board structure having an embedded electronic element
TWI615075B (zh) 一種柔性線路板及其製作方法
KR20090123032A (ko) 반도체 칩 내장형 인쇄회로기판 제조 방법
TWI477214B (zh) 具有內埋元件的電路板及其製作方法
JP2009289789A (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
KR101147343B1 (ko) 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법
KR101872525B1 (ko) 인쇄회로기판 및 그 제조 방법
JP2008251850A (ja) 半導体装置および半導体装置の製造方法
JP2007096265A (ja) 配線基板内蔵用コンデンサ及び配線基板
JP7234651B2 (ja) 多層基板の製造方法
TW200931458A (en) Capacitors and method for manufacturing the same
WO2017103998A1 (ja) 部品内蔵基板、及び部品内蔵基板の製造方法
KR20160009577A (ko) 부품내장기판 및 그 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13881108

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015509731

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13881108

Country of ref document: EP

Kind code of ref document: A1