KR101173075B1 - 집적 회로 디바이스를 패키징하는 방법 및 장치 - Google Patents
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Abstract
Description
본원발명은 집적 회로 디바이스를 제조하는 방법 및 장치와 그에 의해 제조된 집적 회로 디바이스에 관한 것이고, 더 구체적으로는 일체로 패키징된 다이에 관한 것이다.
모든 집적 회로 디바이스의 제조에 있어서 필수적인 단계는 "패키징"으로 알려져 있고, 외부 전기 단자 및 실리콘 칩상의 소정 위치 사이의 전기적 인터커넥션 뿐만 아니라 집적 회로의 심장부에 있는 실리콘 칩의 기계적이고 환경적인 보호를 포함한다.
현재에는, 반도체를 패키징하는 3가지의 주요 기술, 즉, 와이어 본딩, 테이프 오토매틱 본딩(TAB) 및 플립 칩이 채용되고 있다.
와이어 본딩은 열 및 초음파 에너지를 채용하여 칩상의 본드 패드와 패키지상의 콘택트간 골드 본딩 와이어를 웰딩한다.
테이프 오토매틱 본딩(TAB)은 본딩 와이어 대신에 구리 포일 테이프를 채용한다. 구리 포일 테이프는 각각의 특정 다이 및 패키지 콤비네이션에 대하여 구성되어 있고, 그에 적합한 구리 트레이스의 패턴을 포함한다. 개개의 리드는 칩상의 다양한 본드 패드에 개별적으로 또는 그룹으로 접속될 수 있다.
플립 칩은 본딩 패드의 상부에 형성된 솔더 범프를 갖는 집적 회로 다이이고, 그에 의해, 다이로 하여금 "플립핑된" 회로측이 아래로 향해 직접 기판에 솔더링될 수 있게 한다. 와이어 본드는 필요하지 않고, 패키지 공간이 상당히 절감될 수 있다.
상기 기술들은 각각 특정한 제약을 갖고 있다. 와이어 본딩 및 TAB 본딩은 둘다 불량 본드가 형성되기 쉽고, 다이가 비교적 높은 온도 및 기계적 압력에 노출된다. 와이어 본드 및 TAB 기술 둘다는 패키지 크기의 관점에서 볼때 문제가 있는데, 대략 10% 내지 60% 범위의 다이 대 패키지 면적비를 갖는 집적 회로 디바이스를 만들어낸다.
플립 칩은 패키징이 아니라 오히려 인터커넥션만을 제공한다. 인터커넥션은 열 팽창 미스매칭 뿐만 아니라 솔더 범프의 균일성의 문제와 부딪히게 되는데, 그리하여, 이용가능한 기판은 실리콘 또는 실리콘과 유사한 열 팽창 특성을 갖는 재료로 한정된다.
통상의 반도체 패키징 기술은 칩 스케일 패키징이라는 용어를 1.2:1 이하의 패키징 대 다이 비를 갖는 임의의 패키징 프로세스를 포함하는 것으로 정의해 오고 있다. 또한, 통상적으로 패키징 레이어는 넣어진 반도체 또는 집적 회로에 대한 보호를 제공한다.
본원발명은 집적 회로 디바이스를 제조하는 향상된 방법을 제공하려는 것이다.
그래서, 본원발명의 바람직한 실시예에 의하면, 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이; 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및 적어도 하나의 칩 스케일 패키징 레이어 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 적어도 하나의 전기적 콘택트는 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 액티브 표면상의 회로에 접속되는 일체로 패키징된 집적 회로 디바이스가 제공된다.
또한, 본원발명의 다른 바람직한 실시예에 의하면, 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이; 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및 적어도 하나의 칩 스케일 패키징 레이어의 적어도 하나의 에지 표면 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 적어도 하나의 전기적 콘택트는 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 액티브 표면상의 회로에 접속되는 일체로 패키징된 집적 회로 디바이스가 제공된다.
또한, 본원발명의 또다른 바람직한 실시예에 의하면, 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이; 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및 제2 플레이너 표면 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 적어도 하나의 전기적 콘택트는 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 액티브 표면상의 회로에 접속되는 일체로 패키징된 집적 회로 디바이스가 제공된다.
또한, 본원발명의 또다른 바람직한 실시예에 의하면, 제1 및 제2 플레이너 표면 및 에지 표면을 갖는 크리스탈 기판, 및 제1 플레이너 표면상에 형성된 액티브 표면으로 이루어진 집적 회로 다이; 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및 크리스탈 기판의 에지 표면 중 적어도 하나 위에 형성된 적어도 하나의 전기적 콘택트;를 포함하고, 적어도 하나의 전기적 콘택트는 제1 플레이너 표면상에 형성된 적어도 하나의 패드에 의해 액티브 표면상의 회로에 접속되는 일체로 패키징된 집적 회로 디바이스가 제공된다.
바람직하게는, 적어도 하나의 칩 스케일 패키징 레이어는 크리스탈 재료로 형성된다. 더 바람직한 대안으로서, 적어도 하나의 칩 스케일 패키징 레이어는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성된다. 부가적으로, 적어도 하나의 칩 스케일 패키징 레이어는 실리콘으로 형성된다. 대안으로, 크리스탈 기판 및 적어도 하나의 칩 스케일 패키징 레이어는 둘다 실리콘으로 형성된다.
본원발명의 다른 바람직한 실시예에 의하면, 일체로 패키징된 집적 회로 디바이스는 적어도 하나의 칩 스케일 패키징 레이어 위에 형성되고 적어도 하나의 전기적 콘택트 바로 아래에 놓인 절연 레이어를 더 포함한다. 바람직하게는, 절연 레이어는 패시베이션 레이어 및 유전체 레이어 중 적어도 하나를 포함한다. 부가적으로, 절연 레이어는 에폭시, 실리콘 산화물, 솔더 마스크, 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 및 아크릴레이트 중 적어도 하나를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 일체로 패키징된 집적 회로 디바이스는 크리스탈 기판과 적어도 하나의 패키징 레이어의 사이에 형성된 적어도 하나의 갭을 더 포함한다. 부가적으로, 갭은 적어도 하나의 패키징 레이어에 오목부로 형성된다.
본원발명의 또다른 바람직한 실시예에 의하면, 일체로 패키징된 집적 회로 디바이스는 크리스탈 기판에 형성된 적어도 하나의 갭을 더 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 일체로 패키징된 집적 회로 디바이스는, 크리스탈 기판에 형성된 적어도 하나의 갭 및 크리스탈 기판 아래에 놓이고 크리스탈 기판에 형성된 갭을 시일링하게 형성된 적어도 하나의 칩 스케일 패키징 레이어를 더 포함한다.
또한, 본원발명의 다른 바람직한 실시예에 의하면, 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계; 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계; 적어도 하나의 칩 스케일 패키징 레이어 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및 그후 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 액티브 표면은 회로를 포함하고, 적어도 하나의 전기적 콘택트는 적어도 하나의 패드에 의해 상기 회로에 접속되는 일체로 패키징된 집적 회로 디바이스 제조 방법이 제공된다.
또한, 본원발명의 다른 바람직한 실시예에 의하면, 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 및 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계; 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계; 적어도 하나의 칩 스케일 패키징 레이어의 적어도 하나의 에지 표면 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및 그후 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 액티브 표면은 회로를 포함하고, 적어도 하나의 전기적 콘택트는 적어도 하나의 패드에 의해 회로에 접속되는 일체로 패키징된 집적 회로 디바이스 제조 방법이 제공된다.
또한, 본원발명의 또다른 바람직한 실시예에 의하면, 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 에지 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계; 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계; 제2 플레이너 표면 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및 그후 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 액티브 표면은 회로를 포함하고, 적어도 하나의 전기적 콘택트는 적어도 하나의 패드에 의해 회로에 접속되는 일체로 패키징된 집적 회로 디바이스 제조 방법이 제공된다.
또한, 본원발명의 또다른 바람직한 실시예에 의하면, 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 에지 표면, 및 상기 제1 플레이너 표면상에 형성된 액티브 표면과 적어도 하나의 패드를 각각 갖는 상기 복수의 집적 회로 다이를 제공하는 단계; 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계; 집적 회로 다이의 에지 표면 위에 적어도 하나의 전기적 콘택트를 형성하는 단계; 및 그후 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고, 액티브 표면은 회로를 포함하고, 적어도 하나의 전기적 콘택트는 상기 적어도 하나의 패드에 의해 상기 회로에 접속되는 일체로 패키징된 집적 회로 디바이스 제조 방법이 제공된다..
본원발명의 다른 바람직한 실시예에 의하면, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 적어도 하나의 크리스탈 재료 칩 스케일 패키징 레이어를 형성하는 단계를 포함한다. 다른 대안으로서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 칩 스케일 패키징 레이어를 형성하는 단계를 포함한다. 대안으로, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 적어도 하나의 실리콘 칩 스케일 패키징 레이어를 형성하는 단계를 포함한다. 부가적으로 또는 대안으로, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 적어도 하나의 실리콘 칩 스케일 패키징 레이어를 형성하는 단계를 포함하고 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계는 실리콘 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 적어도 하나의 칩 스케일 패키징 레이어 위에 절연 레이어를 형성하는 단계를 더 포함하고, 적어도 하나의 전기적 콘택트를 형성하는 단계는 절연 레이어 바로 위에 적어도 하나의 전기적 콘택트를 형성하는 단계를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 상기 방법은 복수의 다이와 적어도 하나의 패키징 레이어의 사이에 적어도 하나의 갭을 형성하는 단계를 더 포함한다. 부가적으로, 적어도 하나의 갭을 형성하는 단계는 적어도 하나의 패키징 레이어에 오목부를 형성하는 단계를 포함한다. 대안으로, 적어도 하나의 갭을 형성하는 단계는 복수의 다이에 적어도 하나의 갭을 형성하는 단계를 포함한다. 대안으로, 상기 방법은 복수의 다이에 적어도 하나의 갭을 형성하는 단계를 더 포함한다.
본원발명의 다른 바람직한 실시예에 의하면, 상기 방법은, 복수의 다이에 적어도 하나의 갭을 형성하는 단계; 및 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하여 갭을 시일링하는 단계;를 더 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 본딩 레이어를 사용하여 칩 스케일 패키징 레이어를 복수의 다이에 본딩하는 단계를 포함한다. 바람직하게는, 본딩 레이어는 접착제, 금속간 본딩 및 애노딕 본딩 중 적어도 하나를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는, 또한, 원래의 두께로부터 감소된 두께로 패키징 레이어를 얇게 하는 단계를 포함한다. 바람직하게는, 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함한다. 부가적으로, 감소된 두께는 대략 50 내지 250 마이크론 사이이다.
본원발명의 또다른 바람직한 실시예에 의하면, 상기 방법은, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계 이후에 그리고 분리하는 단계 이전에, 원래의 두께로부터 감소된 두께로 복수의 다이를 얇게 하는 단계를 더 포함한다. 바람직하게는, 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함한다. 부가적으로, 감소된 두께는 대략 10 내지 150 마이크론 사이이다. 부가적으로, 얇게 하는 단계는 제2 플레이너 표면을 얇게 하는 단계를 포함한다.
본원발명의 또다른 바람직한 실시예에 있어서, 상기 방법은, 복수의 다이에 적어도 하나의 제1 갭을 형성하는 단계; 및 적어도 하나의 칩 스케일 패키징 레이어에 제1 갭과 통하는 적어도 하나의 제2 갭을 형성하는 단계;를 더 포함한다. 부가적으로, 상기 방법은 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하여 제1 갭을 시일링하는 단계를 더 포함한다.
본원발명의 다른 바람직한 실시예에 의하면, 제2 플레이너 표면 위의 적어도 하나의 칩 스케일 패키징 레이어는 실리콘, 유리, 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나를 포함한다.
바람직하게는, 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는 본딩 레이어를 사용하여 제2 플레이너 표면 위의 상기 칩 스케일 패키징 레이어를 복수의 다이에 본딩하는 단계를 포함한다. 부가적으로, 본딩 레이어는 접착제, 금속간 본딩 및 애노딕 본딩 중 적어도 하나를 포함한다.
본원발명의 또다른 바람직한 실시예에 의하면, 제2 플레이너 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계는, 또한, 원래의 두께로부터 감소된 두께로 패키징 레이어를 얇게 하는 단계를 포함한다. 바람직하게는, 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함한다. 부가적으로, 감소된 두께는 대략 50 내지 250 마이크론 사이이다.
도 1A 및 도 1B는, 각각, 본원발명의 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 간략화된 회화도 및 간략화된 단면도로서, 그 단면도는 도 1A의 라인(IB-IB)을 따라 취한 것이고,
도 1C 및 도 1D는, 각각, 본원발명의 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 간략화된 회화도 및 간략화된 단면도로서, 그 단면도는 도 1C의 라인(ID-ID)을 따라 취한 것이고,
도 2A 및 도 2B는 본원발명의 바람직한 실시예에 따라 복수의 집적 회로 다이를 포함하는 웨이퍼에 보호용 절연 커버 플레이트를 부착하는 간략화된 회화도,
도 3A, 3B, 3C, 3D, 3E, 3F, 3G, 3H, 3I 및 3J는 본원발명의 바람직한 실시예에 따라 일체로 패키징된 집적 회로 디바이스의 제조에 있어서 다양한 스테이지의 단면도,
도 4는 도 3J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스의 부분 절단 상세 회화도,
도 5 및 도 6은 본원발명의 방법을 수행하는 장치의 간략화된 블록선도를 함께 제공하고,
도 7A, 7B 및 7C는 본원발명의 다른 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 3개의 대안예의 간략화된 회화도,
도 8A 및 도 8B는 본원발명의 다른 바람직한 실시예에 따라 복수의 집적 회로 다이를 포함하는 웨이퍼에 보호용 절연 커버 플레이트를 부착하는 간략화된 회화도,
도 9A, 9B, 9C, 9D, 9E, 9F, 9G, 9H, 9I 및 9J는 본원발명의 다른 바람직한 실시예에 따라 일체로 패키징된 집적 회로 디바이스의 제조에 있어서 다양한 스테이지의 단면도,
도 10은 도 9J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스의 부분 절단 상세 회화도,
도 11 및 도 12는 본원발명의 방법을 수행하는 장치의 간략화된 블록선도를 함께 제공하고,
도 13A 및 도 13B는, 각각, 본원발명의 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 간략화된 회화도 및 간략화된 단면도로서, 그 단면도는 도 13A의 라인(XIIIB-XIIIB)을 따라 취한 것이고,
도 13C 및 도 13D는, 각각, 본원발명의 다른 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 간략화된 회화도 및 간략화된 단면도로서, 그 단면도는 도 13C의 라인(XIIID-XIIID)을 따라 취한 것이고,
도 14A 및 도 14B는 본원발명의 바람직한 실시예에 따라 복수의 집적 회로 다이를 포함하는 웨이퍼에 보호용 절연 커버 플레이트를 부착하는 간략화된 회화도,
도 15A, 15B, 15C, 15D, 15E, 15F, 15G, 15H, 15I 및 15J는 본원발명의 바람직한 실시예에 따라 일체로 패키징된 집적 회로 디바이스의 제조에 있어서 다양한 스테이지의 단면도,
도 16은 도 15J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스의 부분 절단 상세 회화도,
도 17 및 도 18은 본원발명의 방법을 수행하는 장치의 간략화된 블록선도를 함께 제공하고,
도 19A 및 도 19B는, 본원발명의 다른 바람직한 실시예에 따라 구축되고 동작하는 일체로 패키징된 집적 회로 디바이스의 3개의 대안예의 간략화된 회화도,
도 20A 및 도 20B는 본원발명의 다른 바람직한 실시예에 따라 복수의 집적 회로 다이를 포함하는 웨이퍼에 보호용 절연 커버 플레이트를 부착하는 간략화된 회화도,
도 21A, 21B, 21C, 21D, 21E, 21F, 21G, 21H, 21I 및 21J은 본원발명의 다른 바람직한 실시예에 따라 일체로 패키징된 집적 회로 디바이스의 제조에 있어서 다양한 스테이지의 단면도,
도 22는 도 21J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스의 부분 절단 상세 회화도,
도 23 및 도 24는 본원발명의 방법을 수행하는 장치의 간략화된 블록선도를 함께 제공한다.
본원발명은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 더 잘 이해될 것이다.
본원발명의 바람직한 실시예에 따라 집적 회로 디바이스 및 그 제조 방법을 예시하고 있는 도 1A 내지 도 3J에 관하여 이제 설명한다. 도 1A 및 도 1B에 나타난 바와 같이, 집적 회로 디바이스는 다수의 전기 도체(12)를 갖는 비교적 얇고 콤팩트하고 환경적으로 보호되고 기계적으로 강화된 집적 회로 패키지(10)를 포함한다.
본원발명의 구체적인 특징은, 도체(12)가 패드(16)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(24)을 갖는 집적 회로 다이(22) 위에 놓인 적어도 하나의 칩 스케일 패키징 레이어(20) 위에 놓인 절연 레이어(18)의 바로 위에 형성된다는 것이다. 대안으로, 절연 레이어(18)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(18)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(16)는 액티브 표면(24)상의 회로에 접속되어 있다. 바람직하게는, 칩 스케일 패키징 레이어(20)는 크리스탈 재료로 형성되어 있고, 가장 바람직하게는 실리콘으로 형성되어 있다. 또다른 대안으로, 칩 스케일 패키징 레이어(20)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(12)는 에지 표면(25) 위로 절연 레이어(18)의 플레이너 표면(26)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(10)의 플랫 표면 마운팅을 가능하게 한다. 도 1A 및 도 1B에서 알 수 있는 바와 같이, 집적 회로 패키지(10)는, 또한 패키징 레이어(20) 및 절연 레이어(18) 위로 형성된 솔더 마스크(30)에 형성된 애퍼처에, 전기 도체(12)상에 형성된 솔더 범프(28)와 같은 콘택트 범프를 포함할 수 있다.
도 1C 및 도 1D에 도시된 바와 같이, 다른 대안으로서, 도체(12)는 플레이너 표면(26)상으로 에지 표면(25) 너머로 뻗지 않거나 또는 플레이너 표면(26)상으로 제한된 범위로만 뻗어, 주변 콘택트를 형성한다.
도 1A 및 도 1B에 도시된 바와 같이, 집적 회로 패키지(10)는, 또한, 이하 설명되는 바와 같이, 집적 회로 다이(22)에 패키징 레이어(20)를 부착하도록 사용되는 본딩 레이어(32)를 포함한다.
이하 설명되는 방법은 칩 스케일 패키지로 정의된 범위에 있는, 전형적으로는 칩의 크기보다 면적이 기껏해야 20% 더 큰 집적 회로 패키지(10)를 제공한다. 또한, 이하 설명되는 방법은 패키징 프로세스가 별개의 패키징된 다이로 웨이퍼-와이즈 패키지를 분리하는 것까지의 웨이퍼 레벨로 수행되는 집적 회로 패키지(10)를 제공한다.
도 2A 및 도 2B는 본원발명에 따라 바람직하게는 복수의 집적 회로 다이를 포함하고 실리콘으로 형성된 웨이퍼에 보호용 절연 칩 스케일 패키징 레이어 플레이트를 부착하는 간략화된 회화도이다. 도 2A 및 도 2B에서 알 수 있는 바와 같 이, 전형적으로, 실리콘 웨이퍼(40)는 통상의 기술로 그 위에 형성된 복수의 완성된 다이(22)를 갖고, 칩 스케일 패키징 레이어 플레이트(42)상으로 다이(22)의 액티브 표면(24)에서 본딩된다.
도 3A에 예시된 바와 같이, 본원발명의 바람직한 실시예에 의하면, 통상의 기술로 그 위에 형성된 복수의 완성된 다이(22)를 갖는 웨이퍼(40)는 본딩 레이어(32)에 의해 플레이트(42)에 액티브 표면(24)에서 본딩된다. 본딩 레이어(32)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더와 같은 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다. 대안으로, 본딩 레이어(32)는 임의의 다른 적합한 본딩 재료를 포함할 수 있다. 도 3A에서 알 수 있는 바와 같이, 전기 패드(16)는 웨이퍼(40)상에 형성된 액티브 표면(24)상에 형성되어 있다.
본원발명에 따라 웨이퍼가 사용될 때 통상적인 실리콘 웨이퍼의 제조에서의 특정 단계는 제거될 수 있다. 이들 단계는 패드 위 비아 개구부, 웨이퍼 백 그라인딩 및 웨이퍼 백 금속 코팅의 제공을 포함한다.
상기 본딩 단계에 이어, 도 3B에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(42)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L1)로부터 전형적으로는 10 내지 250 마이크론의 범위에 있는 감소된 두께(L2)로 얇게 되어진다. 칩 스케일 패키징 레이어 플레이트(42)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다.
마찬가지로, 도 3B에 도시된 바와 같이, 실리콘 웨이퍼(40)는, 바람직하게 는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L3)로부터 전형적으로 10 내지 150 마이크론의 범위에 있는 감소된 두께(L4)로 얇게 되어진다. 대안으로, 아이솔레이터 프로세스에서 실리콘을 채용할 때, 웨이퍼(40)는 0 마이크론에 근접하는 감소된 두께로 얇게 되어질 수 있고, 액티브 표면(24)상의 패드 및 회로만을 패키징 레이어 플레이트(42)에 본딩되게 한다. 웨이퍼(40)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 도 3B에서 알 수 있는 바와 같이, 웨이퍼(40)는, 바람직하게는, 액티브 표면(24) 반대측 플레이너 표면상에서 얇게 되어진다. 이러한 웨이퍼 두께 감소는 거기로의 플레이트(42)의 본딩에 의해 제공된 부가적인 기계적 힘에 의해 가능해진다. 실리콘 웨이퍼의 두께 감소는 이 스테이지에서 반드시 일어나야 할 필요는 없고, 임의의 적합한 추후의 스테이지에서 일어날 수도 있다.
옵션인 이러한 칩 스케일 패키징 레이어 플레이트(42)의 두께 감소에 이어, 바람직하게는 실리콘으로 형성된 칩 스케일 패키징 레이어 플레이트(42)는 그 상부 표면(46)을 따라 개개의 다이를 분리하는 소정의 다이 라인을 따라 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(52)은 그렇게 제조되어, 존재할 수 있는 절연 레이어 등의 임의의 다른 레이어 뿐만 아니라 본딩 레이어(32)를 통하여 그리고 전형적으로 10 내지 250 마이크론의 범위에 있는 칩 스케일 패키징 레이어 플레이트(42)의 두께를 통하여 전체로 뻗어서, 패드(16)를 노출시킨다. 복수의 칩 스케일 패키징 레이어(20) 및 거기에 본딩된 대응하는 복수의 집적 회로 다이(22)를 포함하는 에칭된 패키징된 웨이퍼가 도 3C에 도시되어 있다.
전형적으로, 상기 에칭은 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 도 3C에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(42)를 패드(16)로까지 아래로 에칭하기 위해, 2.5% 불화수소산, 50% 질산, 10% 아세트산 및 37.5% 물의 콤비네이션과 같은 통상적인 실리콘 에칭 용액에서 에칭한다.
실리콘 에칭의 결과는 복수의 칩 스케일 패키징 레이어(20)이고, 그 각각은 10 내지 250 마이크론 범위의 두께를 갖는 실리콘을 포함한다.
도 3D에서 알 수 있는 바와 같이, 에칭된 채널(52)은 에폭시, 실리콘 산화물, 솔더 마스크 등의 유전체 재료 또는 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 또는 아크릴레이트 등의 임의의 다른 적합한 유전체 재료로 코팅되는 것이 바람직하다. 바람직하게는, 결과적인 절연 레이어(18)는 스핀 코팅에 의해 형성되고, 스프레이 코팅, 커튼 코팅, 리퀴드 페이즈 성막, 물리적 증착, 화학적 증착, 저압 화학적 증착, 플라즈마 인핸스트 화학적 증착, 급속 열 화학적 증착 또는 대기압 화학적 증착 등 임의의 적합한 방법에 의해 형성될 수도 있다.
절연 레이어(18)의 형성에 이어, 도 3E에 도시된 바와 같이, 이웃하는 다이의 각각의 쌍 사이의 절연 레이어(18)에는 적합한 방법에 의해 개구부(56)가 형성된다. 개구부(56)는 절연 레이어(18)를 통하여 뻗어, 패드(16)를 노출시킨다.
도 3F에는 절연 레이어(18)를 덮고 개구부(56)내로 뻗어 있는 도전 레이어 (58)의 형성이 도시되어 있다. 바람직하게는, 도전 레이어(58)는 알루미늄으로 형성되거나, 또는, 임의의 적합한 도전 재료 또는 알루미늄, 구리, 티타늄, 티타늄 텅스텐 또는 크롬과 같은 재료들의 콤비네이션으로 형성될 수도 있다.
도 3G에는, 전형적으로 통상적인 포토리소그래피 기술에 의해, 다이(22)상의 하나 이상의 패드(16)의 에지와 전기적으로 접촉하고 적절하게 플레이팅되는 복수의 도체(12)를 형성하는 도전 레이어(58)의 패터닝이 도시되어 있다.
도 3H에는, 웨이퍼가 보호용 재료, 바람직하게는 솔더 마스크(30) 또는 파릴렌, BCBTM, 폴리아미드 등의 다른 보호용 재료로 코팅되고, 거기에 애퍼처(60)를 형성하여 도체(12)와 통하도록 패터닝되는 것이 도시되어 있다.
도 3I에는, 애퍼처(60)에서 도체(12)와 전기적으로 접촉하는 솔더 범프(28)와 같은 콘택트 범프를 형성하는 것이 도시되어 있다.
본원발명의 바람직한 실시예에 의하면, 웨이퍼는 라인(64)을 따라 도 3J에 도시된 바와 같이 분리되어 개개의 집적 회로 패키지를 제공하는데, 각각은 단일의 집적 회로 다이(22)를 포함하고 도 1A 및 도 1B의 집적 회로 패키지(10)와 마찬가지이다.
이제 도 3J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스(10)의 부분 절단 상세 회화도인 도 4를 살펴본다. 도 4에 보이는 바와 같이, 집적 회로 패키지(10)는 다이(22)에 레이어(32)를 본딩함으로써 결합된 칩 스케일 패키징 레이어(20)를 포함한다. 패드(16)의 표면은 상기한 바와 같이 유전체 절연 레이어 (18) 위에 바로 형성되어 있는 도체(12)와 전기적으로 접촉하고 있다.
이제, 본원발명의 바람직한 실시예에 따라 집적 회로 디바이스를 제조하는 장치를 함께 예시하고 있는 도 5 및 도 6을 살펴본다. 통상적인 웨이퍼 제조 설비(180)는 웨이퍼(40)를 제공한다. 개개의 웨이퍼(40)는 그 액티브 표면상에서 본딩 장치(182)에 의해 본딩 레이어(32)를 사용하여 실리콘 기판 등의 칩 스케일 패키징 레이어 플레이트(42)에 본딩되는데, 본딩 장치(182)는 본딩 레이어(32)의 고른 분포를 얻기 위해 웨이퍼(40), 칩 스케일 패키징 레이어 플레이트(42) 및 본딩 레이어(32)의 회전을 위한 설비를 구비한 것이 바람직하다.
칩 스케일 패키징 레이어 플레이트(42) 및 거기에 본딩된 웨이퍼(40)(웨이퍼에 대해서는 선택사항이다, 도 2B 참조)는 일본의 Disco Ltd.로부터 상업적으로 입수할 수 있는 모델 BFG 841과 같은 그라인딩 장치(183)에 의해 얇게 되어진다. 그후, 칩 스케일 패키징 레이어 플레이트(42)는 참조 번호(184)로 나타내어진 바와 같은 통상적인 스핀-코팅된 포토레지스트를 사용하는 등 통상적인 포토리소그래피 기술을 사용하여 형성되는 패턴으로 에칭된다. 적합한 포토레지스트는 브랜드명 AZ 4562로 Hoechst로부터 상업적으로 입수할 수 있다.
포토레지스트는 리소그래피 마스크(186)를 통하여, Suss MicrTech AG, 모델 MA200과 같은 적합한 UV 노출 시스템(185)에 의해 노출된 마스크인 것이 바람직하다.
그후, 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹되고, 그후, 칩 스케일 패키징 레이어 플레이트는 바람직하게는, CF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 에칭된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(188)을 포함한다.
대안으로, 에칭은 온도 제어된 배쓰(도시되지 않음)에 있는 실리콘 에칭 용액을 사용하여 달성된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 미국의 Wafab Inc.에 의해 제조된 Chemkleen 배쓰 및 WHRV 서큘레이터를 포함한다. 적합한 습식 에칭의 통상적인 실리콘 에칭 용액은 영국의 MicroImage Technology Ltd.로부터 상업적으로 입수할 수 있는 Isoform Silicon etch이다.
통상적으로, 패키징된 웨이퍼는 에칭 및 포토레지스트 스트립핑이 수행된 후에 린싱된다. 결과적인 에칭된 웨이퍼는 도 3C에 도시되어 있다.
그후, 패키징 레이어 플레이트(42)의 에칭된 채널(52)은, 단계(190)와 도 3D에 나타난 바와 같이, 절연 레이어(18)로 코팅된다. 단계(192) 및 도 3E에 나타난 바와 같이, 바람직하게는 통상의 포토리소그래피 기술을 사용하여, 절연 레이어(18)에 개구부가 형성되어서 패드(16)를 노출시킨다. 옵션으로서, 단계(194)에 보이는 바와 같이 부식 방지 처리가 제공될 수도 있다.
리히텐슈타인의 Balzers AG에 의해 제조된 스퍼터링 머신 등 진공 성막 기술로 동작하는 도전 레이어 성막 장치(196)는 칩 스케일 패키징 레이어 플레이트(42) 위에 도전 레이어(58; 도 3F)를 만들도록 채용된다.
도 3G에 도시된 바와 같이, 도체의 구성은 Eagle이라는 브랜드명으로 Shipley로부터 또는 Primecoat라는 브랜드명으로 DuPont으로부터 상업적으로 입수할 수 있는 통상의 전기-성막된 포토레지스트를 사용하여 수행되는 것이 바람직하다. 포토레지스트는 DuPont 또는 Shipley로부터 상업적으로 입수할 수 있는 포토레지스트 배쓰 어셈블리(198)에서 웨이퍼에 도포된다.
바람직하게는, 포토레지스트는 적합한 에칭 패턴을 형성하도록 마스크(202)를 사용하여 UV 노출 시스템(200)에 의해 광 구성되는 것이 바람직하다. 그후 포토레지스트는 현상 배쓰(204)에서 현상되고, 그후 에칭 배쓰(208)에 있는 금속 에칭 용액(206)에서 에칭되어, 도 1A 및 도 1B에 도시된 것과 같은 도체 구성을 제공한다.
그후, 도 3G에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 이용할 수 있는 일렉트로리스 플레이팅 장치(210)에 의해 플레이팅되는 것이 바람직하다.
도전성 스트립의 플레이팅에 이어, 그후, 웨이퍼는 참조 번호(212)로 나타내어진 바와 같이 솔더 마스크로 코팅되어, 그후 통상적인 방식으로 형성되는 범프(28; 도 3I)의 위치(60; 도 3H)를 형성한다. 대안으로, 범프(28)는 필요하지 않을 수도 있다.
그후, 웨이퍼는 도 3J에 도시된 바와 같이 다이싱 블레이드(214)에 의해 개개의 사전-패키징된 집적 회로 디바이스로 분리된다. 바람직하게는, 다이싱 블레이드(214)는 두께 2 내지 12 밀리미터의 다이아몬드 레지노이드 블레이드이다. 다 른 대안으로, 웨이퍼는 스크라이빙, 에칭, 레이저 및 워터 제트 등의 임의의 다른 통상적인 방법을 사용하여 개개의 회로 디바이스로 분리될 수 있다. 결과적인 패키징된 다이는 도 1A 및 도 1B에 일반적으로 예시된 바와 같이 나타난다.
본원발명의 바람직한 실시예에 따라 집적 회로 디바이스 및 그 제조 방법을 예시하고 있는 도 7A 내지 도 9J에 관하여 이제 설명한다. 도 7A, 도 7B 및 도 7C에 나타난 바와 같이, 각각의 집적 회로 디바이스는 칩 스케일 패키징 레이어 위에 놓인 절연 레이어 바로 위에 플레이팅된 다수의 전기 도체를 갖는 비교적 얇고 콤팩트하고 환경적으로 보호되고 기계적으로 강화된 집적 회로 패키지를 포함한다.
도 7A는 다수의 전기 도체(312)를 갖는 집적 회로 패키지(310)를 도시하고 있다. 도체(312)는 패드(316)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(324)을 갖는 집적 회로 다이(322) 위에 놓인 적어도 하나의 칩 스케일 패키징 레이어(320) 위에 놓인 절연 레이어(318)의 바로 위에 형성된다. 대안으로, 절연 레이어(318)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(318)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(316)는 액티브 표면(324)상의 회로에 접속되어 있다. 바람직하게는, 칩 스케일 패키징 레이어(320)는 크리스탈 재료로 형성되어 있고, 가장 바람직하게는 실리콘으로 형성되어 있다. 또다른 대안으로, 칩 스케일 패키징 레이어(320)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(312)는 에지 표면(325) 위로 절 연 레이어(318)의 플레이너 표면(326)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(310)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키지(310)는, 또한 패키징 레이어(320) 및 절연 레이어(318) 위로 형성된 솔더 마스크(330)에 형성된 애퍼처에, 전기 도체(312)상에 형성된 솔더 범프(328)와 같은 콘택트 범프를 포함할 수 있다. 또한, 바람직하게는, 집적 회로 패키지(310)는 패키징 레이어(320)를 집적 회로 다이(322)에 부착하는데 사용되는 본딩 레이어(332)를 포함한다. 본딩 레이어(332)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다.
도 7A의 실시예는 특히 칩 스케일 패키징 레이어(320)가 다이(322)의 액티브 표면(324) 위에 놓인 오목부(334)를 구비하여 형성된다는 것이 특징이다.
도 7B는 다수의 전기 도체(352)를 갖는 집적 회로 패키지(350)를 도시하고 있다. 도체(352)는 패드(356)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(364)을 갖는 집적 회로 다이(362) 위에 놓인 적어도 하나의 칩 스케일 패키징 레이어(360) 위에 놓인 절연 레이어(358)의 바로 위에 형성된다. 대안으로, 절연 레이어(358)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(358)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(356)는 액티브 표면(364)상의 회로에 접속되어 있다. 바람직하게는, 칩 스케일 패키징 레이어(360)는 크리스탈 재료로 형성되어 있고, 가장 바람직하게는 실리콘으로 형성되어 있다. 또다른 대안으로, 칩 스케일 패키징 레이어(360)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있 다.
본원발명의 바람직한 실시예에 의하면, 도체(352)는 에지 표면(365) 위로 패키지(350)의 플레이너 표면(366)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(350)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키지(350)는, 또한 패키징 레이어(360) 및 절연 레이어(358) 위로 형성된 솔더 마스크(370)에 형성된 애퍼처에, 전기 도체(352)상에 형성된 솔더 범프(368)와 같은 콘택트 범프를 포함할 수 있다. 또한, 바람직하게는, 집적 회로 패키지(350)는 패키징 레이어(360)를 집적 회로 다이(362)에 부착하는데 사용되는 본딩 레이어(372)를 포함한다. 본딩 레이어(372)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상일 수 있다.
도 7B의 실시예에서는, 특히 칩 스케일 패키징 레이어(360)는 다이(362)의 액티브 표면(364) 위에 놓인 오목부(374)를 구비하여 형성되고 다이(362)는 오목부(374)와 통하는 개구부(376)를 구비하여 형성된다는 것이 특징이다. 전형적으로 유리로 형성되는 부가적인 보호용 레이어(378)는 분리 이전에 바람직하게는 웨이퍼와이즈 방식으로 다이(362)의 하측에 부착되는 것이 바람직하다. 보호용 레이어(378)는 실리콘, 유리, 금속, 플라스틱, 열가소성 물질, 열경화성 물질, 세라믹, 임의의 그 콤비네이션 또는 임의의 다른 적합한 재료로 형성될 수 있다. 바람직하게는, 집적 회로 패키지(350)는 또한 부가적인 보호용 레이어(378)를 다이(362)에 부착하는데 사용되는 본딩 레이어(380)를 포함한다. 본딩 레이어(380)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이 상일 수 있다.
본원발명의 다른 바람직한 실시예에 있어서, 보호용 레이어(378)는 전형적으로 400 내지 1000 마이크론 범위의 원래 두께로부터 전형적으로 10 내지 250 마이크론 범위의 감소된 두께로 얇게 되어지는 것이 바람직하다. 보호용 레이어(378)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다.
도 7C는 다수의 전기 도체(392)를 갖는 집적 회로 패키지(390)를 도시하고 있다. 도체(392)는 패드(396)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(404)을 갖는 집적 회로 다이(402) 위에 놓인 적어도 하나의 칩 스케일 패키징 레이어(400) 위에 놓인 절연 레이어(398)의 바로 위에 형성된다. 대안으로, 절연 레이어(398)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(398)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(396)는 액티브 표면(404)상의 회로에 접속되어 있다. 바람직하게는, 칩 스케일 패키징 레이어(400)는 크리스탈 재료로 형성되어 있고, 가장 바람직하게는 실리콘으로 형성되어 있다. 또다른 대안으로, 칩 스케일 패키징 레이어(400)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(392)는 에지 표면(405) 위로 절연 레이어(398)의 플레이너 표면(406)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(390)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키 지(390)는, 또한 패키징 레이어(400) 및 절연 레이어(398) 위로 형성된 솔더 마스크(410)에 형성된 애퍼처에, 전기 도체(392)상에 형성된 솔더 범프(408)와 같은 콘택트 범프를 포함할 수 있다. 또한, 바람직하게는, 집적 회로 패키지(390)는 패키징 레이어(400)를 집적 회로 다이(402)에 부착하는데 사용되는 본딩 레이어(412)를 포함한다. 본딩 레이어(412)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다.
도 7C의 실시예는 특히 칩 스케일 패키징 레이어(400)가 다이(402)의 액티브 표면(404) 위에 놓인 다수의 오목부(414)를 구비하여 형성된다는 것이 특징이다.
이하 설명되는 방법은 칩 스케일 패키지로 정의된 범위에 있는, 전형적으로는 칩의 크기보다 면적이 기껏해야 20% 더 큰 집적 회로 패키지(310, 350, 390)를 제공한다. 또한, 이하 설명되는 방법은 패키징 프로세스가 별개의 패키징된 다이로 웨이퍼-와이즈 패키지를 분리하는 것까지의 웨이퍼 레벨로 수행되는 집적 회로 패키지(310, 350, 390)를 제공한다.
도 8A 및 도 8B는 본원발명에 따라 바람직하게는 복수의 집적 회로 다이를 포함하고 실리콘으로 형성된 웨이퍼에 보호용 절연 칩 스케일 패키징 레이어 플레이트를 부착하는 간략화된 회화도이다. 도 8A 및 도 8B에서 알 수 있는 바와 같이, 전형적으로, 실리콘 웨이퍼(340)는 통상의 기술로 그 위에 형성된 복수의 완성된 다이(322)를 갖고, 칩 스케일 패키징 레이어 플레이트(342)상으로 다이(322)의 액티브 표면(324)에서 본딩된다.
도 9A에 예시된 바와 같이, 본원발명의 바람직한 실시예에 의하면, 통상의 기술로 그 위에 형성된 복수의 완성된 다이(522)를 갖는 웨이퍼(540)는 본딩 레이어(532)에 의해 플레이트(542)에 액티브 표면(524)에서 본딩된다. 바람직하게는, 플레이트(542)는 플레이트(542)가 웨이퍼(540)에 본딩되기 이전에 다이(522)에 정렬되는 다수의 오목부(534)를 포함한다. 본딩 레이어(532)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더와 같은 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다. 대안으로, 본딩 레이어(532)는 임의의 다른 적합한 본딩 재료를 포함할 수 있다. 도 9A에서 알 수 있는 바와 같이, 전기 패드(516)는 웨이퍼(540)상에 형성된 액티브 표면(524)상에 형성되어 있다.
본원발명에 따라 웨이퍼가 사용될 때 통상적인 실리콘 웨이퍼의 제조에서의 특정 단계는 제거될 수 있다. 이들 단계는 패드 위 비아 개구부, 웨이퍼 백 그라인딩 및 웨이퍼 백 금속 코팅의 제공을 포함한다.
상기 본딩 단계에 이어, 도 9B에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(542)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L1)로부터 전형적으로는 10 내지 250 마이크론의 범위에 있는 감소된 두께(L2)로 얇게 되어진다. 칩 스케일 패키징 레이어 플레이트(542)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다.
마찬가지로, 도 9B에 도시된 바와 같이, 실리콘 웨이퍼(540)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L3)로부터 전형적으로 10 내지 150 마이크론의 범위에 있는 감소된 두께(L4)로 얇게 되어진다. 대안으로, 아이솔레이터 프로세스에서 실리콘을 채용할 때, 웨이퍼(540)는 0 마이크론에 근접하는 감소된 두께로 얇게 되어질 수 있고, 액티브 표면(524)상의 패드 및 회로만을 패키징 레이어 플레이트(542)에 본딩되게 한다. 웨이퍼(540)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 도 9B에서 알 수 있는 바와 같이, 웨이퍼(540)는, 바람직하게는, 액티브 표면(524) 반대측 플레이너 표면상에서 얇게 되어진다. 이러한 웨이퍼 두께 감소는 거기로의 플레이트(542)의 본딩에 의해 제공된 부가적인 기계적 힘에 의해 가능해진다. 실리콘 웨이퍼의 두께 감소는 이 스테이지에서 반드시 일어나야 할 필요는 없고, 임의의 적합한 추후의 스테이지에서 일어날 수도 있다.
옵션인 이러한 칩 스케일 패키징 레이어 플레이트(542)의 두께 감소에 이어, 바람직하게는 실리콘으로 형성된 칩 스케일 패키징 레이어 플레이트(542)는 그 상부 표면(546)을 따라 개개의 다이를 분리하는 소정의 다이 라인을 따라 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(552)은 그렇게 제조되어, 존재할 수 있는 절연 레이어 등의 임의의 다른 레이어 뿐만 아니라 본딩 레이어(532)를 통하여 그리고 전형적으로 10 내지 250 마이크론의 범위에 있는 칩 스케일 패키징 레이어 플레이트(542)의 두께를 통하여 전체로 뻗어서, 패드(516)를 노출시킨다. 적어도 하나의 오목부(534)를 각각 포함하는 복수의 칩 스케일 패키징 레이어(520) 및 거기에 본딩된 대응하는 복수의 집적 회로 다이(522)를 포함하는 에칭된 패키징된 웨이퍼가 도 9C에 도시되어 있다.
전형적으로, 상기 에칭은 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 도 9C에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(542)를 패드(516)로까지 아래로 에칭하기 위해, 2.5% 불화수소산, 50% 질산, 10% 아세트산 및 37.5% 물의 콤비네이션과 같은 통상적인 실리콘 에칭 용액에서 에칭한다.
실리콘 에칭의 결과는 복수의 칩 스케일 패키징 레이어(520)이고, 그 각각은 10 내지 250 마이크론 범위의 두께를 갖는 실리콘을 포함한다.
도 9D에서 알 수 있는 바와 같이, 에칭된 채널(552)은 에폭시, 실리콘 산화물, 솔더 마스크 등의 유전체 재료 또는 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 또는 아크릴레이트 등의 임의의 다른 적합한 유전체 재료로 코팅되는 것이 바람직하다. 바람직하게는, 결과적인 절연 레이어(518)는 스핀 코팅에 의해 형성되고, 스프레이 코팅, 커튼 코팅, 리퀴드 페이즈 성막, 물리적 증착, 화학적 증착, 저압 화학적 증착, 플라즈마 인핸스트 화학적 증착, 급속 열 화학적 증착 또는 대기압 화학적 증착 등 임의의 적합한 방법에 의해 형성될 수도 있다.
절연 레이어(518)의 형성에 이어, 도 9E에 도시된 바와 같이, 이웃하는 다이의 각각의 쌍 사이의 절연 레이어(518)에는 적합한 방법에 의해 개구부(556)가 형성된다. 개구부(556)는 절연 레이어(518)를 통하여 뻗어, 패드(516)를 노출시킨다.
도 9F에는 절연 레이어(518)를 덮고 개구부(556)내로 뻗어 있는 도전 레이어(558)의 형성이 도시되어 있다. 바람직하게는, 도전 레이어(558)는 알루미늄으로 형성되거나, 또는, 임의의 적합한 도전 재료 또는 알루미늄, 구리, 티타늄, 티타늄 텅스텐 또는 크롬과 같은 재료들의 콤비네이션으로 형성될 수도 있다.
도 9G에는, 전형적으로 통상적인 포토리소그래피 기술에 의해, 다이(522)상의 하나 이상의 패드(516)의 에지와 전기적으로 접촉하고 적절하게 플레이팅되는 복수의 도체(512)를 형성하는 도전 레이어(558)의 패터닝이 도시되어 있다.
도 9H에는, 웨이퍼가 보호용 재료, 바람직하게는 솔더 마스크(530) 또는 파릴렌, BCBTM, 폴리아미드 등의 다른 보호용 재료로 코팅되고, 거기에 애퍼처(560)를 형성하여 도체(512)와 통하도록 패터닝되는 것이 도시되어 있다.
도 9I에는, 애퍼처(560)에서 도체(512)와 전기적으로 접촉하는 솔더 범프(528)와 같은 콘택트 범프를 형성하는 것이 도시되어 있다.
본원발명의 바람직한 실시예에 의하면, 웨이퍼는 라인(564)을 따라 도 9J에 도시된 바와 같이 분리되어 개개의 집적 회로 패키지를 제공하는데, 각각은 단일의 집적 회로 다이(522) 및 적어도 하나의 오목부(534)를 포함하고 도 7A, 도 7B, 및 도 7C의 집적 회로 패키지(310, 350, 390) 중 하나와 마찬가지이다.
이제 도 9J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스(510)의 부분 절단 상세 회화도인 도 10을 살펴본다. 도 10에 보이는 바와 같이, 집적 회로 패키지(510)는 다이(522)에 레이어(532)를 본딩함으로써 결합된, 적어도 하나의 오목부(534)를 포함하는 칩 스케일 패키징 레이어(520)를 포함한다. 패드(516)의 표면은 상기한 바와 같이 유전체 절연 레이어(518) 위에 바로 형성되어 있는 도체(512)와 전기적으로 접촉하고 있다.
이제, 본원발명의 바람직한 실시예에 따라 집적 회로 디바이스를 제조하는 장치를 함께 예시하고 있는 도 11 및 도 12을 살펴본다. 통상적인 웨이퍼 제조 설비(580)는 웨이퍼(540)를 제공한다. 개개의 웨이퍼(540)는 실리콘 기판 등의 칩 스케일 패키징 레이어(542)에 정렬되고, 그후, 그 액티브 표면상에서 본딩 장치(582)에 의해 본딩 레이어(532)를 사용하여 칩 스케일 패키징 레이어 플레이트(542)에 본딩되는데, 본딩 장치(582)는 본딩 레이어(532)의 고른 분포를 얻기 위해 웨이퍼(540), 칩 스케일 패키징 레이어 플레이트(542) 및 본딩 레이어(532)의 회전을 위한 설비를 구비한 것이 바람직하다.
칩 스케일 패키징 레이어 플레이트(542) 및 거기에 본딩된 웨이퍼(540)(웨이퍼에 대해서는 선택사항이다, 도 8B 참조)는 일본의 Disco Ltd.로부터 상업적으로 입수할 수 있는 모델 BFG 841과 같은 그라인딩 장치(583)에 의해 얇게 되어진다. 그후, 칩 스케일 패키징 레이어 플레이트(542)는 참조 번호(584)로 나타내어진 바와 같은 통상적인 스핀-코팅된 포토레지스트를 사용하는 등 통상적인 포토리소그래피 기술을 사용하여 형성되는 패턴으로 에칭된다. 적합한 포토레지스트는 브랜드명 AZ 4562로 Hoechst로부터 상업적으로 입수할 수 있다.
포토레지스트는 리소그래피 마스크(586)를 통하여, Suss MicrTech AG, 모델 MA200과 같은 적합한 UV 노출 시스템(585)에 의해 노출된 마스크인 것이 바람직하 다.
그후, 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹되고, 그후, 칩 스케일 패키징 레이어 플레이트는 바람직하게는, SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 에칭된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(588)을 포함한다.
대안으로, 에칭은 온도 제어된 배쓰(도시되지 않음)에 있는 실리콘 에칭 용액을 사용하여 달성된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 미국의 Wafab Inc.에 의해 제조된 Chemkleen 배쓰 및 WHRV 서큘레이터를 포함한다. 적합한 습식 에칭의 통상적인 실리콘 에칭 용액은 영국의 MicroImage Technology Ltd.로부터 상업적으로 입수할 수 있는 Isoform Silicon etch이다.
통상적으로, 패키징된 웨이퍼는 에칭 및 포토레지스트 스트립핑이 수행된 후에 린싱된다. 결과적인 에칭된 웨이퍼는 도 9C에 도시되어 있다.
그후, 패키징 레이어 플레이트(542)의 에칭된 채널(552)은, 단계(590)와 도 9D에 나타난 바와 같이, 절연 레이어(518)로 코팅된다. 단계(592) 및 도 9E에 나타난 바와 같이, 바람직하게는 통상의 포토리소그래피 기술을 사용하여, 절연 레이어(518)에 개구부가 형성되어서 패드(516)를 노출시킨다. 옵션으로서, 단계(594)에 보이는 바와 같이 부식 방지 처리가 제공될 수도 있다.
리히텐슈타인의 Balzers AG에 의해 제조된 스퍼터링 머신 등 진공 성막 기술 로 동작하는 도전 레이어 성막 장치(596)는 칩 스케일 패키징 레이어 플레이트(542) 위에 도전 레이어(558; 도 9F)를 만들도록 채용된다.
도 9G에 도시된 바와 같이, 도체의 구성은 Eagle이라는 브랜드명으로 Shipley로부터 또는 Primecoat라는 브랜드명으로 DuPont으로부터 상업적으로 입수할 수 있는 통상의 전기-성막된 포토레지스트를 사용하여 수행되는 것이 바람직하다. 포토레지스트는 DuPont 또는 Shipley로부터 상업적으로 입수할 수 있는 포토레지스트 배쓰 어셈블리(598)에서 웨이퍼에 도포된다.
바람직하게는, 포토레지스트는 적합한 에칭 패턴을 형성하도록 마스크(602)를 사용하여 UV 노출 시스템(600)에 의해 광 구성되는 것이 바람직하다. 그후 포토레지스트는 현상 배쓰(604)에서 현상되고, 그후 에칭 배쓰(608)에 있는 금속 에칭 용액(606)에서 에칭되어, 도 7A, 도 7B 및 도 7C에 도시된 것과 같은 도체 구성을 제공한다.
그후, 도 9G에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 이용할 수 있는 일렉트로리스 플레이팅 장치(610)에 의해 플레이팅되는 것이 바람직하다.
도전성 스트립의 플레이팅에 이어, 그후, 웨이퍼는 참조 번호(612)로 나타내어진 바와 같이 솔더 마스크로 코팅되어, 그후 통상적인 방식으로 형성되는 범프(528; 도 9I)의 위치(560; 도 9H)를 형성한다. 대안으로, 범프(528)는 필요하지 않을 수도 있다.
그후, 웨이퍼는 도 9J에 도시된 바와 같이 다이싱 블레이드(614)에 의해 개 개의 사전-패키징된 집적 회로 디바이스로 분리된다. 바람직하게는, 다이싱 블레이드(614)는 두께 2 내지 12 밀리미터의 다이아몬드 레지노이드 블레이드이다. 다른 대안으로, 웨이퍼는 스크라이빙, 에칭, 레이저 및 워터 제트 등의 임의의 다른 통상적인 방법을 사용하여 개개의 회로 디바이스로 분리될 수 있다. 결과적인 패키징된 다이는 도 7A, 도 7B 및 도 7C에 일반적으로 예시된 바와 같이 나타난다.
본원발명의 바람직한 실시예에 따라 집적 회로 디바이스 및 그 제조 방법을 예시하고 있는 도 13A 내지 도 15J에 관하여 이제 설명한다. 도 13A 및 도 13B에 나타난 바와 같이, 집적 회로 디바이스는 다수의 전기 도체(712)를 갖는 비교적 얇고 콤팩트하고 환경적으로 보호되고 기계적으로 강화된 집적 회로 패키지(710)를 포함한다.
본원발명의 구체적인 특징은, 도체(712)가 패드(716)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(724)을 갖는 집적 회로 다이(722) 위에 놓인 절연 레이어(718)의 바로 위에, 유리 레이어 등의 패키징 레이어의 개재없이, 형성된다는 것이다. 대안으로, 절연 레이어(718)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(718)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(716)는 액티브 표면(724)상의 회로에 접속되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(712)는 에지 표면(725) 위로 절연 레이어(718)의 플레이너 표면(726)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(710)의 플랫 표면 마운팅을 가능하게 한다. 도 13A 및 도 13B에서 알 수 있는 바와 같이, 집적 회로 패키지(710)는, 또한 절연 레이어(718) 위로 형성된 솔더 마스크(730)에 형성된 애퍼처에, 전기 도체(712)상에 형성된 솔더 범프(728)와 같은 콘택트 범프를 포함할 수 있다.
도 13C 및 도 13D에 도시된 바와 같이, 다른 대안으로서, 도체(712)는 플레이너 표면(726)상으로 에지 표면(725) 너머로 뻗지 않거나 또는 플레이너 표면(726)상으로 제한된 범위로만 뻗어, 주변 콘택트를 형성한다.
바람직하게는, 집적 회로 디바이스는, 크리스탈 재료로 형성되어 있고 가장 바람직하게는 실리콘으로 형성되어 있는 칩 스케일 패키징 레이어(720)를 포함한다. 또다른 대안으로, 칩 스케일 패키징 레이어(720)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
도 13A 및 도 13B에 도시된 바와 같이, 집적 회로 패키지(710)는, 또한, 이하 설명되는 바와 같이, 집적 회로 다이(722)에 패키징 레이어(720)를 부착하도록 사용되는 본딩 레이어(732)를 포함한다.
이하 설명되는 방법은 칩 스케일 패키지로 정의된 범위에 있는, 전형적으로는 칩의 크기보다 면적이 기껏해야 20% 더 큰 집적 회로 패키지(710)를 제공한다. 또한, 이하 설명되는 방법은 패키징 프로세스가 별개의 패키징된 다이로 웨이퍼-와이즈 패키지를 분리하는 것까지의 웨이퍼 레벨로 수행되는 집적 회로 패키지(710)를 제공한다.
도 14A 및 도 14B는 본원발명에 따라 바람직하게는 복수의 집적 회로 다이를 포함하고 실리콘으로 형성된 웨이퍼에 보호용 절연 칩 스케일 패키징 레이어 플레 이트를 부착하는 간략화된 회화도이다. 도 14A 및 도 14B에서 알 수 있는 바와 같이, 전형적으로, 실리콘 웨이퍼(740)는 통상의 기술로 그 위에 형성된 복수의 완성된 다이(722)를 갖고, 칩 스케일 패키징 레이어 플레이트(742)상으로 다이(722)의 액티브 표면(724)에서 본딩된다.
도 15A에 예시된 바와 같이, 본원발명의 바람직한 실시예에 의하면, 통상의 기술로 그 위에 형성된 복수의 완성된 다이(722)를 갖는 웨이퍼(740)는 본딩 레이어(732)에 의해 플레이트(742)에 액티브 표면(724)에서 본딩된다. 본딩 레이어(732)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더와 같은 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다. 대안으로, 본딩 레이어(732)는 임의의 다른 적합한 본딩 재료를 포함할 수 있다. 도 15A에서 알 수 있는 바와 같이, 전기 패드(716)는 웨이퍼(740)상에 형성된 액티브 표면(724)상에 형성되어 있다.
본원발명에 따라 웨이퍼가 사용될 때 통상적인 실리콘 웨이퍼의 제조에서의 특정 단계는 제거될 수 있다. 이들 단계는 패드 위 비아 개구부, 웨이퍼 백 그라인딩 및 웨이퍼 백 금속 코팅의 제공을 포함한다.
상기 본딩 단계에 이어, 도 15B에 도시된 바와 같이, 칩 스케일 패키징 레이어 플레이트(742)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L1)로부터 전형적으로는 10 내지 250 마이크론의 범위에 있는 감소된 두께(L2)로 얇게 되어진다. 칩 스케일 패키징 레이어 플레이트(742)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 패키징 레이어의 두께 감소는 이 스테이지에서 반드시 일어날 필요는 없고, 임의의 적합한 추후의 스테이지에서 일어날 수도 있다.
마찬가지로, 도 15B에 도시된 바와 같이, 실리콘 웨이퍼(740)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L3)로부터 전형적으로 10 내지 150 마이크론의 범위에 있는 감소된 두께(L4)로 얇게 되어진다. 대안으로, 아이솔레이터 프로세스에서 실리콘을 채용할 때, 웨이퍼(740)는 0 마이크론에 근접하는 감소된 두께로 얇게 되어질 수 있고, 액티브 표면(724)상의 패드 및 회로만을 패키징 레이어 플레이트(742)에 본딩되게 한다. 웨이퍼(740)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 도 15B에서 알 수 있는 바와 같이, 웨이퍼(740)는, 바람직하게는, 액티브 표면(724) 반대측 플레이너 표면상에서 얇게 되어진다. 이러한 웨이퍼 두께 감소는 거기로의 플레이트(742)의 본딩에 의해 제공된 부가적인 기계적 힘에 의해 가능해진다.
옵션인 이러한 웨이퍼(740)의 두께 감소에 이어, 웨이퍼(740)는 그 상부 표면(746)을 따라 개개의 다이를 분리하는 소정의 다이 라인을 따라 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(752)은 그렇게 제조되어, 전형적으로 10 내지 250 마이크론의 범위에 있는 웨이퍼(740)의 두께를 통하여 전체로 뻗어서, 패드(716)를 노출시킨다. 복수의 칩 스케일 패키징 레이어로 분리될 패키징 레이어 플레이트(742) 및 거기에 본딩된 대응하는 복수의 집적 회로 다이(722)를 포함하는 에칭된 패키징된 웨이퍼가 도 15C에 도시되어 있다.
전형적으로, 상기 에칭은 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 도 15C에 도시된 바와 같이, 웨이퍼(740)를 패드(716)로까지 아래로 에칭하기 위해, 2.5% 불화수소산, 50% 질산, 10% 아세트산 및 37.5% 물의 콤비네이션과 같은 통상적인 실리콘 에칭 용액에서 에칭한다.
실리콘 에칭의 결과는 복수의 집적 회로 다이(722)이고, 그 각각은 10 내지 250 마이크론 범위의 두께를 갖는 실리콘을 포함한다.
도 15D에서 알 수 있는 바와 같이, 에칭된 채널(752)은 에폭시, 실리콘 산화물, 솔더 마스크 등의 유전체 재료 또는 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 또는 아크릴레이트 등의 임의의 다른 적합한 유전체 재료로 코팅되는 것이 바람직하다. 바람직하게는, 결과적인 절연 레이어(718)는 스핀 코팅에 의해 형성되고, 스프레이 코팅, 커튼 코팅, 리퀴드 페이즈 성막, 물리적 증착, 화학적 증착, 저압 화학적 증착, 플라즈마 인핸스트 화학적 증착, 급속 열 화학적 증착 또는 대기압 화학적 증착 등 임의의 적합한 방법에 의해 형성될 수도 있다.
절연 레이어(718)의 형성에 이어, 도 15E에 도시된 바와 같이, 이웃하는 다이의 각각의 쌍 사이의 절연 레이어(718)에는 적합한 방법에 의해 개구부(756)가 형성된다. 개구부(756)는 절연 레이어(718)를 통하여 뻗어, 패드(716)를 노출시킨다.
도 15F에는 절연 레이어(718)를 덮고 개구부(756)내로 뻗어 있는 도전 레이어(758)의 형성이 도시되어 있다. 바람직하게는, 도전 레이어(758)는 알루미늄으로 형성되거나, 또는, 임의의 적합한 도전 재료 또는 알루미늄, 구리, 티타늄, 티타늄 텅스텐 또는 크롬과 같은 재료들의 콤비네이션으로 형성될 수도 있다.
도 15G에는, 전형적으로 통상적인 포토리소그래피 기술에 의해, 다이(722)상의 하나 이상의 패드(716)의 에지와 전기적으로 접촉하고 적절하게 플레이팅되는 복수의 도체(712)를 형성하는 도전 레이어(758)의 패터닝이 도시되어 있다.
도 15H에는, 웨이퍼가 보호용 재료, 바람직하게는 솔더 마스크(730) 또는 파릴렌, BCBTM, 폴리아미드 등의 다른 보호용 재료로 코팅되고, 거기에 애퍼처(760)를 형성하여 도체(712)와 통하도록 패터닝되는 것이 도시되어 있다.
도 15I에는, 애퍼처(760)에서 도체(712)와 전기적으로 접촉하는 솔더 범프(728)와 같은 콘택트 범프를 형성하는 것이 도시되어 있다.
본원발명의 바람직한 실시예에 의하면, 패키징 레이어 플레이트는 라인(764)을 따라 도 15J에 도시된 바와 같이 분리되어 개개의 집적 회로 패키지를 제공하는데, 각각은 단일의 집적 회로 다이(722) 및 단일의 칩 스케일 패키징 레이어(720)를 포함하고 도 13A 및 도 13B의 집적 회로 패키지(710)와 마찬가지이다.
이제 도 15J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스(710)의 부분 절단 상세 회화도인 도 16를 살펴본다. 도 16에 보이는 바와 같이, 집적 회로 패키지(710)는 다이(722)에 레이어(732)를 본딩함으로써 결합된 칩 스케 일 패키징 레이어(720)를 포함한다. 패드(716)의 표면은 상기한 바와 같이 유전체 절연 레이어(718) 위에 바로 형성되어 있는 도체(712)와 전기적으로 접촉하고 있다.
이제, 본원발명의 바람직한 실시예에 따라 집적 회로 디바이스를 제조하는 장치를 함께 예시하고 있는 도 17 및 도 18을 살펴본다. 통상적인 웨이퍼 제조 설비(880)는 웨이퍼(740)를 제공한다. 개개의 웨이퍼(740)는 그 액티브 표면상에서 본딩 장치(882)에 의해 본딩 레이어(732)를 사용하여 실리콘 기판 등의 칩 스케일 패키징 레이어 플레이트(742)에 본딩되는데, 본딩 장치(882)는 본딩 레이어(732)의 고른 분포를 얻기 위해 웨이퍼(740), 칩 스케일 패키징 레이어 플레이트(742) 및 본딩 레이어(732)의 회전을 위한 설비를 구비한 것이 바람직하다.
칩 스케일 패키징 레이어 플레이트(742) 및 거기에 본딩된 웨이퍼(740)(웨이퍼에 대해서는 선택사항이다, 도 14B 참조)는 일본의 Disco Ltd.로부터 상업적으로 입수할 수 있는 모델 BFG 841과 같은 그라인딩 장치(883)에 의해 얇게 되어진다. 그후, 웨이퍼(740)는 참조 번호(884)로 나타내어진 바와 같은 통상적인 스핀-코팅된 포토레지스트를 사용하는 등 통상적인 포토리소그래피 기술을 사용하여 형성되는 패턴으로 에칭된다. 적합한 포토레지스트는 브랜드명 AZ 4562로 Hoechst로부터 상업적으로 입수할 수 있다.
포토레지스트는 리소그래피 마스크(886)를 통하여, Suss MicrTech AG, 모델 MA200과 같은 적합한 UV 노출 시스템(885)에 의해 노출된 마스크인 것이 바람직하다.
그후, 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹되고, 그후, 칩 스케일 패키징 레이어 플레이트는 바람직하게는, SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 에칭된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(888)을 포함한다.
대안으로, 에칭은 온도 제어된 배쓰(도시되지 않음)에 있는 실리콘 에칭 용액을 사용하여 달성된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 미국의 Wafab Inc.에 의해 제조된 Chemkleen 배쓰 및 WHRV 서큘레이터를 포함한다. 적합한 습식 에칭의 통상적인 실리콘 에칭 용액은 영국의 MicroImage Technology Ltd.로부터 상업적으로 입수할 수 있는 Isoform Silicon etch이다.
통상적으로, 패키징된 웨이퍼는 에칭 및 포토레지스트 스트립핑이 수행된 후에 린싱된다. 결과적인 에칭된 웨이퍼는 도 15C에 도시되어 있다.
그후, 웨이퍼(740)의 에칭된 채널(752)은, 단계(890)와 도 15D에 나타난 바와 같이, 절연 레이어(718)로 코팅된다. 단계(892) 및 도 15E에 나타난 바와 같이, 바람직하게는 통상의 포토리소그래피 기술을 사용하여, 절연 레이어(718)에 개구부가 형성되어서 패드(716)를 노출시킨다. 옵션으로서, 단계(894)에 보이는 바와 같이 부식 방지 처리가 제공될 수도 있다.
리히텐슈타인의 Balzers AG에 의해 제조된 스퍼터링 머신 등 진공 성막 기술로 동작하는 도전 레이어 성막 장치(896)는 웨이퍼(740) 위에 도전 레이어(758; 도 15F)를 만들도록 채용된다.
도 15G에 도시된 바와 같이, 도체의 구성은 Eagle이라는 브랜드명으로 Shipley로부터 또는 Primecoat라는 브랜드명으로 DuPont으로부터 상업적으로 입수할 수 있는 통상의 전기-성막된 포토레지스트를 사용하여 수행되는 것이 바람직하다. 포토레지스트는 DuPont 또는 Shipley로부터 상업적으로 입수할 수 있는 포토레지스트 배쓰 어셈블리(898)에서 웨이퍼에 도포된다.
바람직하게는, 포토레지스트는 적합한 에칭 패턴을 형성하도록 마스크(902)를 사용하여 UV 노출 시스템(900)에 의해 광 구성되는 것이 바람직하다. 그후 포토레지스트는 현상 배쓰(904)에서 현상되고, 그후 에칭 배쓰(908)에 있는 금속 에칭 용액(906)에서 에칭되어, 도 13A 및 도 13B에 도시된 것과 같은 도체 구성을 제공한다.
그후, 도 15G에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 이용할 수 있는 일렉트로리스 플레이팅 장치(910)에 의해 플레이팅되는 것이 바람직하다.
도전성 스트립의 플레이팅에 이어, 그후, 웨이퍼는 참조 번호(912)로 나타내어진 바와 같이 솔더 마스크로 코팅되어, 그후 통상적인 방식으로 형성되는 범프(728; 도 15I)의 위치(760; 도 15H)를 형성한다. 대안으로, 범프(728)는 필요하지 않을 수도 있다.
그후, 웨이퍼는 도 15J에 도시된 바와 같이 다이싱 블레이드(914)에 의해 개개의 사전-패키징된 집적 회로 디바이스로 분리된다. 바람직하게는, 다이싱 블레 이드(914)는 두께 2 내지 12 밀리미터의 다이아몬드 레지노이드 블레이드이다. 다른 대안으로, 웨이퍼는 스크라이빙, 에칭, 레이저 및 워터 제트 등의 임의의 다른 통상적인 방법을 사용하여 개개의 회로 디바이스로 분리될 수 있다. 결과적인 패키징된 다이는 도 13A 및 도 13B에 일반적으로 예시된 바와 같이 나타난다.
본원발명의 바람직한 실시예에 따라 집적 회로 디바이스 및 그 제조 방법을 예시하고 있는 도 19A 내지 도 21J에 관하여 이제 설명한다. 도 19A 및 도 19B에 나타난 바와 같이, 각각의 집적 회로 디바이스는 회로 다이 위에 놓인 절연 레이어 바로 위에 플레이팅된 다수의 전기 도체를 갖는 비교적 얇고 콤팩트하고 환경적으로 보호되고 기계적으로 강화된 집적 회로 패키지를 포함한다.
도 19A는 다수의 전기 도체(1012)를 갖는 집적 회로 패키지(1010)를 도시하고 있다. 도체(1012)는 패드(1016)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(1024)을 갖는 집적 회로 다이(1022) 위에 놓인 절연 레이어(1018)의 바로 위에 형성된다. 대안으로, 절연 레이어(1018)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(1018)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(1016)는 액티브 표면(1024)상의 회로에 접속되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(1012)는 에지 표면(1025) 위로 절연 레이어(1018)의 플레이너 표면(1026)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(1010)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키지(1010)는, 또한 절연 레이어(1018) 위로 형성된 솔더 마스크(1030)에 형 성된 애퍼처에, 전기 도체(1012)상에 형성된 솔더 범프(1028)와 같은 콘택트 범프를 포함할 수 있다.
바람직하게는, 집적 회로 디바이스는, 크리스탈 재료로 형성되어 있고 가장 바람직하게는 실리콘으로 형성되어 있는 칩 스케일 패키징 레이어(1020)를 포함한다. 또다른 대안으로, 칩 스케일 패키징 레이어(1020)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
또한, 바람직하게는 집적 회로 패키지(1010)는 패키징 레이어(1020)를 집적 회로 다이(1022)에 부착하는데 사용되는 본딩 레이어(1032)를 포함한다. 본딩 레이어(1032)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다.
도 19A의 실시예는 특히 칩 스케일 패키징 레이어(1020)가 다이(1022)의 액티브 표면(1024) 위에 놓인 오목부(1034)를 구비하여 형성된다는 것이 특징이다.
도 19B는 다수의 전기 도체(1052)를 갖는 집적 회로 패키지(1050)를 도시하고 있다. 도체(1052)는 패드(1056)에 전기적으로 접속되고, 바람직하게는, 액티브 표면(1064)을 갖는 집적 회로 다이(1062) 위에 놓인 절연 레이어(1058)의 바로 위에 형성된다. 대안으로, 절연 레이어(1058)는 부분적으로 또는 전체적으로 제거될 수도 있다. 절연 레이어(1058)는 유전체 레이어 또는 패시베이션 레이어 등 임의의 적합한 절연 레이어일 수 있다. 패드(1056)는 액티브 표면(1064)상의 회로에 접속되어 있다.
본원발명의 바람직한 실시예에 의하면, 도체(1052)는 에지 표면(1065) 위로 절연 레이어(1058)의 플레이너 표면(1066)상으로 뻗어 있다. 이러한 콘택트 배열은 회로 보드상으로 패키지(1050)의 플랫 표면 마운팅을 가능하게 한다. 집적 회로 패키지(1050)는, 또한 절연 레이어(1058) 위로 형성된 솔더 마스크(1070)에 형성된 애퍼처에, 전기 도체(1052)상에 형성된 솔더 범프(1068)와 같은 콘택트 범프를 포함할 수 있다.
바람직하게는, 집적 회로 디바이스(1050)는, 크리스탈 재료로 형성되어 있고 가장 바람직하게는 실리콘으로 형성되어 있는 칩 스케일 패키징 레이어(1060)를 포함한다. 또다른 대안으로, 칩 스케일 패키징 레이어(1060)는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되어 있다.
또한, 바람직하게는, 집적 회로 패키지(1050)는 패키징 레이어(1060)를 집적 회로 다이(1062)에 부착하는데 사용되는 본딩 레이어(1072)를 포함한다. 본딩 레이어(1072)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더 등의 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다.
도 19B의 실시예는 특히 칩 스케일 패키징 레이어(1060)가 다이(1062)의 액티브 표면(1064) 위에 놓인 다수의 오목부(1074)를 구비하여 형성된다는 것이 특징이다.
이하 설명되는 방법은 칩 스케일 패키지로 정의된 범위에 있는, 전형적으로는 칩의 크기보다 면적이 기껏해야 20% 더 큰 집적 회로 패키지(1010, 1050)를 제공한다. 또한, 이하 설명되는 방법은 패키징 프로세스가 별개의 패키징된 다이로 웨이퍼-와이즈 패키지를 분리하는 것까지의 웨이퍼 레벨로 수행되는 집적 회로 패 키지(1010, 1050)를 제공한다.
도 20A 및 도 20B는 본원발명에 따라 바람직하게는 복수의 집적 회로 다이를 포함하고 실리콘으로 형성된 웨이퍼에 보호용 절연 칩 스케일 패키징 레이어 플레이트를 부착하는 간략화된 회화도이다. 도 20A 및 도 20B에서 알 수 있는 바와 같이, 전형적으로, 실리콘 웨이퍼(1040)는 통상의 기술로 그 위에 형성된 복수의 완성된 다이(1022)를 갖고, 칩 스케일 패키징 레이어 플레이트(1042)상으로 다이(1022)의 액티브 표면(1024)에서 본딩된다.
도 21A에 예시된 바와 같이, 본원발명의 바람직한 실시예에 의하면, 통상의 기술로 그 위에 형성된 복수의 완성된 다이(1222)를 갖는 웨이퍼(1240)는 본딩 레이어(1232)에 의해 플레이트(1242)에 액티브 표면(1224)에서 본딩된다. 바람직하게는, 플레이트(1242)는 플레이트(1242)가 웨이퍼(1240)에 본딩되기 이전에 다이(1222)에 정렬되는 다수의 오목부(1234)를 포함한다. 본딩 레이어(1232)는 에폭시 또는 폴리우레탄 등의 접착제, 솔더와 같은 금속간 본딩 및 애노딕 본딩 중 하나 이상을 포함할 수 있다. 대안으로, 본딩 레이어(1232)는 임의의 다른 적합한 본딩 재료를 포함할 수 있다. 도 21A에서 알 수 있는 바와 같이, 전기 패드(1216)는 웨이퍼(1240)상에 형성된 액티브 표면(1224)상에 형성되어 있다.
본원발명에 따라 웨이퍼가 사용될 때 통상적인 실리콘 웨이퍼(1240)의 제조에서의 특정 단계는 제거될 수 있다. 이들 단계는 패드 위 비아 개구부, 웨이퍼 백 그라인딩 및 웨이퍼 백 금속 코팅의 제공을 포함한다.
상기 본딩 단계에 이어, 도 21B에 도시된 바와 같이, 칩 스케일 패키징 레이 어 플레이트(1242)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L1)로부터 전형적으로는 10 내지 250 마이크론의 범위에 있는 감소된 두께(L2)로 얇게 되어진다. 칩 스케일 패키징 레이어 플레이트(1242)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 칩 스케일 패키징 레이어의 두께 감소는 이 스테이지에서 반드시 일어날 필요가 있는 것은 아니고, 임의의 적합한 추후의 스테이지에서 일어날 수도 있다.
마찬가지로, 도 21B에 도시된 바와 같이, 실리콘 웨이퍼(1240)는, 바람직하게는, 전형적으로 400 내지 1000 마이크론의 범위에 있는 원래의 두께(L3)로부터 전형적으로 10 내지 150 마이크론의 범위에 있는 감소된 두께(L4)로 얇게 되어진다. 대안으로, 아이솔레이터 프로세스에서 실리콘을 채용할 때, 웨이퍼(1240)는 0 마이크론에 근접하는 감소된 두께로 얇게 되어질 수 있고, 액티브 표면(1224)상의 패드 및 회로만을 패키징 레이어 플레이트(1242)에 본딩되게 한다. 웨이퍼(1240)를 얇게 하는 것은 그라인딩, 랩핑, 에칭 또는 임의의 다른 적합한 방법에 의해 달성될 수 있다. 도 21B에서 알 수 있는 바와 같이, 웨이퍼(1240)는, 바람직하게는, 액티브 표면(1224) 반대측 플레이너 표면상에서 얇게 되어진다. 이러한 웨이퍼 두께 감소는 거기로의 플레이트(1242)의 본딩에 의해 제공된 부가적인 기계적 힘에 의해 가능해진다.
옵션인 이러한 웨이퍼(1240)의 두께 감소에 이어, 웨이퍼(1240)는 그 상부 표면(1246)을 따라 개개의 다이를 분리하는 소정의 다이 라인을 따라 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(1252)은 그렇게 제조되어, 전형적 으로 10 내지 250 마이크론의 범위에 있는 웨이퍼(1240)의 두께를 통하여 전체로 뻗어서, 패드(1216)를 노출시킨다. 적어도 하나의 오목부(534)를 각각 포함하는 복수의 칩 스케일 패키징 레이어(1220)로 분리될 패키징 레이어 플레이트(1242) 및 거기에 본딩된 대응하는 복수의 집적 회로 다이(1222)를 포함하는 에칭된 패키징된 웨이퍼가 도 21C에 도시되어 있다.
전형적으로, 상기 에칭은 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 도 21C에 도시된 바와 같이, 웨이퍼(1240)를 패드(1216)로까지 아래로 에칭하기 위해, 2.5% 불화수소산, 50% 질산, 10% 아세트산 및 37.5% 물의 콤비네이션과 같은 통상적인 실리콘 에칭 용액에서 에칭한다.
실리콘 에칭의 결과는 복수의 집적 회로 다이(1222)이고, 그 각각은 10 내지 250 마이크론 범위의 두께를 갖는 실리콘을 포함한다.
도 21D에서 알 수 있는 바와 같이, 에칭된 채널(1252)은 에폭시, 실리콘 산화물, 솔더 마스크 등의 유전체 재료 또는 실리콘 질화물, 실리콘 옥시니트라이드, 폴리이미드, BCBTM, 파릴렌, 폴리나프탈렌, 탄화 플루오르 또는 아크릴레이트 등의 임의의 다른 적합한 유전체 재료로 코팅되는 것이 바람직하다. 바람직하게는, 결과적인 절연 레이어(1218)는 스핀 코팅에 의해 형성되고, 스프레이 코팅, 커튼 코팅, 리퀴드 페이즈 성막, 물리적 증착, 화학적 증착, 저압 화학적 증착, 플라즈마 인핸스트 화학적 증착, 급속 열 화학적 증착 또는 대기압 화학적 증착 등 임의의 적합한 방법에 의해 형성될 수도 있다.
절연 레이어(1218)의 형성에 이어, 도 21E에 도시된 바와 같이, 이웃하는 다이의 각각의 쌍 사이의 절연 레이어(1218)에는 적합한 방법에 의해 개구부(1256)가 형성된다. 개구부(1256)는 절연 레이어(1218)를 통하여 뻗어, 패드(1216)를 노출시킨다.
도 21F에는 절연 레이어(1218)를 덮고 개구부(1256)내로 뻗어 있는 도전 레이어(1258)의 형성이 도시되어 있다. 바람직하게는, 도전 레이어(1258)는 알루미늄으로 형성되거나, 또는, 임의의 적합한 도전 재료 또는 알루미늄, 구리, 티타늄, 티타늄 텅스텐 또는 크롬과 같은 재료들의 콤비네이션으로 형성될 수도 있다.
도 21G에는, 전형적으로 통상적인 포토리소그래피 기술에 의해, 다이(1222)상의 하나 이상의 패드(1216)의 에지와 전기적으로 접촉하고 적절하게 플레이팅되는 복수의 도체(1212)를 형성하는 도전 레이어(1258)의 패터닝이 도시되어 있다.
도 21H에는, 웨이퍼가 보호용 재료, 바람직하게는 솔더 마스크(1230) 또는 파릴렌, BCBTM, 폴리아미드 등의 다른 보호용 재료로 코팅되고, 거기에 애퍼처(1260)를 형성하여 도체(1212)와 통하도록 패터닝되는 것이 도시되어 있다.
도 21I에는, 애퍼처(1260)에서 도체(1212)와 전기적으로 접촉하는 솔더 범프(1228)와 같은 콘택트 범프를 형성하는 것이 도시되어 있다.
본원발명의 바람직한 실시예에 의하면, 패키징 레이어 플레이트는 라인(1264)을 따라 도 21J에 도시된 바와 같이 분리되어 개개의 집적 회로 패키지를 제 공하는데, 각각은 단일의 집적 회로 다이(1222) 및 적어도 하나의 오목부(1234)를 포함하고 도 19A 및 도 19B의 집적 회로 패키지(1010, 1050, 1090) 중 하나와 마찬가지이다.
이제 도 21J의 웨이퍼로부터 제조된 일체로 패키징된 집적 회로 디바이스(1210)의 부분 절단 상세 회화도인 도 22을 살펴본다. 도 22에 보이는 바와 같이, 집적 회로 패키지(1210)는 다이(1222)에 레이어(1232)를 본딩함으로써 결합된, 적어도 하나의 오목부(1234)를 포함하는 칩 스케일 패키징 레이어(1220)를 포함한다. 패드(1216)의 표면은 상기한 바와 같이 유전체 절연 레이어(1218) 위에 바로 형성되어 있는 도체(1212)와 전기적으로 접촉하고 있다.
이제, 본원발명의 바람직한 실시예에 따라 집적 회로 디바이스를 제조하는 장치를 함께 예시하고 있는 도 23 및 도 24을 살펴본다. 통상적인 웨이퍼 제조 설비(1280)는 웨이퍼(1240)를 제공한다. 개개의 웨이퍼(1240)는 실리콘 기판 등의 칩 스케일 패키징 레이어(1242)에 정렬되고, 그후, 그 액티브 표면상에서 본딩 장치(1282)에 의해 본딩 레이어(1232)를 사용하여 칩 스케일 패키징 레이어 플레이트(1242)에 본딩되는데, 본딩 장치(1282)는 본딩 레이어(1232)의 고른 분포를 얻기 위해 웨이퍼(1240), 칩 스케일 패키징 레이어 플레이트(1242) 및 본딩 레이어(1232)의 회전을 위한 설비를 구비한 것이 바람직하다.
칩 스케일 패키징 레이어 플레이트(1242) 및 거기에 본딩된 웨이퍼(1240)(웨이퍼에 대해서는 선택사항이다, 도 20B 참조)는 일본의 Disco Ltd.로부터 상업적으로 입수할 수 있는 모델 BFG 841과 같은 그라인딩 장치(1283)에 의해 얇게 되어진 다. 그후, 웨이퍼(1240)는 참조 번호(1284)로 나타내어진 바와 같은 통상적인 스핀-코팅된 포토레지스트를 사용하는 등 통상적인 포토리소그래피 기술을 사용하여 형성되는 패턴으로 에칭된다. 적합한 포토레지스트는 브랜드명 AZ 4562로 Hoechst로부터 상업적으로 입수할 수 있다.
포토레지스트는 리소그래피 마스크(1286)를 통하여, Suss MicrTech AG, 모델 MA200과 같은 적합한 UV 노출 시스템(1285)에 의해 노출된 마스크인 것이 바람직하다.
그후, 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹되고, 그후, 웨이퍼는 바람직하게는, SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 에칭된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(1288)을 포함한다.
대안으로, 에칭은 온도 제어된 배쓰(도시되지 않음)에 있는 실리콘 에칭 용액을 사용하여 달성된다. 이러한 목적으로 상업적으로 입수할 수 있는 장비는 미국의 Wafab Inc.에 의해 제조된 Chemkleen 배쓰 및 WHRV 서큘레이터를 포함한다. 적합한 습식 에칭의 통상적인 실리콘 에칭 용액은 영국의 MicroImage Technology Ltd.로부터 상업적으로 입수할 수 있는 Isoform Silicon etch이다.
통상적으로, 패키징된 웨이퍼는 에칭 및 포토레지스트 스트립핑이 수행된 후에 린싱된다. 결과적인 에칭된 웨이퍼는 도 21C에 도시되어 있다.
그후, 웨이퍼(1240)의 에칭된 채널(1252)은, 단계(1290)와 도 21D에 나타난 바와 같이, 절연 레이어(1218)로 코팅된다. 단계(1292) 및 도 21E에 나타난 바와 같이, 바람직하게는 통상의 포토리소그래피 기술을 사용하여, 절연 레이어(1218)에 개구부가 형성되어서 패드(1216)를 노출시킨다. 옵션으로서, 단계(1294)에 보이는 바와 같이 부식 방지 처리가 제공될 수도 있다.
리히텐슈타인의 Balzers AG에 의해 제조된 스퍼터링 머신 등 진공 성막 기술로 동작하는 도전 레이어 성막 장치(1296)는 웨이퍼(1240) 위에 도전 레이어(1258; 도 21F)를 만들도록 채용된다.
도 21G에 도시된 바와 같이, 도체의 구성은 Eagle이라는 브랜드명으로 Shipley로부터 또는 Primecoat라는 브랜드명으로 DuPont으로부터 상업적으로 입수할 수 있는 통상의 전기-성막된 포토레지스트를 사용하여 수행되는 것이 바람직하다. 포토레지스트는 DuPont 또는 Shipley로부터 상업적으로 입수할 수 있는 포토레지스트 배쓰 어셈블리(1298)에서 웨이퍼에 도포된다.
바람직하게는, 포토레지스트는 적합한 에칭 패턴을 형성하도록 마스크(1302)를 사용하여 UV 노출 시스템(1300)에 의해 광 구성되는 것이 바람직하다. 그후 포토레지스트는 현상 배쓰(1304)에서 현상되고, 그후 에칭 배쓰(1308)에 있는 금속 에칭 용액(1306)에서 에칭되어, 도 19A 및 도 19B에 도시된 것과 같은 도체 구성을 제공한다.
그후, 도 21G에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 이용할 수 있는 일렉트로리스 플레이팅 장치(1310)에 의해 플레이팅되는 것이 바람직하다.
도전성 스트립의 플레이팅에 이어, 그후, 웨이퍼는 참조 번호(1312)로 나타내어진 바와 같이 솔더 마스크로 코팅되어, 그후 통상적인 방식으로 형성되는 범프(1228; 도 21I)의 위치(1260; 도 21H)를 형성한다. 대안으로, 범프(1228)는 필요하지 않을 수도 있다.
그후, 웨이퍼는 도 21J에 도시된 바와 같이 다이싱 블레이드(1314)에 의해 개개의 사전-패키징된 집적 회로 디바이스로 분리된다. 바람직하게는, 다이싱 블레이드(1314)는 두께 2 내지 12 밀리미터의 다이아몬드 레지노이드 블레이드이다. 다른 대안으로, 웨이퍼는 스크라이빙, 에칭, 레이저 및 워터 제트 등의 임의의 다른 통상적인 방법을 사용하여 개개의 회로 디바이스로 분리될 수 있다. 결과적인 패키징된 다이는 도 19A 및 도 19B에 일반적으로 예시된 바와 같이 나타난다.
본원발명은 상기 특정 예에만 국한되는 것이 아님을 당업자는 인식할 것이다. 상기 명세서로부터 당업자는 본원발명의 범위에 있고 종래기술에 있지 않은 다양한 변형 및 수정 뿐만 아니라 상기 다양한 특성의 결합 및 하위 결합이 가능할 것이다.
Claims (62)
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- 제1 및 제2 플레이너 표면 및 상기 제1 및 제2 플레이너 표면 사이에 뻗어 있는 에지 표면을 갖는 크리스탈 기판을 포함하고, 상기 제1 플레이너 표면은 액티브 표면을 포함하는 집적 회로 다이;상기 제1 플레이너 표면상에 형성된 패드;상기 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및상기 제2 플레이너 표면 위에 형성된 전기적 콘택트;를 포함하고,상기 전기적 콘택트는 상기 패드에 의해, 그리고, 상기 크리스탈 기판의 상기 에지 표면중 적어도 하나를 따라 뻗은 도체에 의해 상기 액티브 표면상의 회로에 접속되고,상기 패드는 상기 크리스탈 기판의 상기 에지 표면의 적어도 하나를 넘어 상기 칩 스케일 패키징 레이어를 따라 제1 방향으로 뻗은 돌출부를 갖고 있고,상기 도체는 상기 패드의 돌출부에 접촉하고 상기 제1 방향으로 뻗은 부분을 갖고 있는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
- 제1 및 제2 플레이너 표면 및 상기 제1 및 제2 플레이너 표면 사이에 뻗어 있는 에지 표면을 갖는 크리스탈 기판을 갖고 있고, 상기 제1 플레이너 표면은 액티브 표면을 포함하는 집적 회로 다이;상기 제1 플레이너 표면상에 형성된 패드;상기 액티브 표면 위에 형성된 적어도 하나의 칩 스케일 패키징 레이어; 및상기 크리스탈 기판의 상기 에지 표면 중 적어도 하나 위에 형성된 전기적 콘택트;를 포함하고,상기 전기적 콘택트는 상기 패드에 의해, 그리고 상기 크리스탈 표면의 상기 에지 표면중 적어도 하나를 따라 뻗은 도체 의해 상기 액티브 표면상의 회로에 접속되고,상기 패드는 상기 크리스탈 기판의 상기 에지 표면의 적어도 하나를 넘어 상기 칩 스케일 패키징 레이어를 따라 제1 방향으로 뻗은 돌출부를 갖고 있고,상기 도체는 상기 패드의 돌출부에 접촉하고 상기 제1 방향으로 뻗은 부분을 갖고 있는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
- 제3항 또는 제4항에 있어서, 상기 적어도 하나의 칩 스케일 패키징 레이어는 크리스탈 재료로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
- 제3항 또는 제4항에 있어서, 상기 크리스탈 기판 및 상기 적어도 하나의 칩 스케일 패키징 레이어는 둘다 실리콘으로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
- 제3항 또는 제4항에 있어서, 상기 적어도 하나의 칩 스케일 패키징 레이어는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
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- 제3항 또는 제4항에 있어서, 상기 적어도 하나의 칩 스케일 패키징 레이어는 실리콘으로 형성되는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
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- 제3항 또는 제4항에 있어서, 상기 크리스탈 기판과 상기 적어도 하나의 패키징 레이어의 사이에 형성된 적어도 하나의 갭을 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스.
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- 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면 및 상기 제1 및 제2 플레이너 표면 사이에 뻗어 있는 에지 표면을 각각 갖고 있고, 상기 1 플레이너 표면은 회로를 포함하는 액티브 표면을 포함하고, 상기 제1 플레이너 표면상에 형성된 패드를 각각 포함하는 상기 복수의 집적 회로 다이를 제공하는 단계;상기 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계;상기 제2 플레이너 표면 위에 전기적 콘택트를 형성하고, 상기 복수의 집적 회로 다이의 각각의 적어도 하나의 에지 표면을 따라 뻗은 도체를 형성하는 단계; 및그후 상기 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고,상기 전기적 콘택트는 상기 패드 및 상기 도체에 의해 상기 회로에 접속되어 있고,상기 패드는 상기 복수의 집적 회로 다이의 각각의 상기 에지 표면의 적어도 하나를 넘어 상기 칩 스케일 패키징 레이어를 따라 제1 방향으로 뻗은 돌출부를 갖고 있고,상기 도체는 상기 패드의 돌출부를 오버라이하고 접촉하고 상기 제1 방향으로 뻗은 부분을 갖고 있는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 웨이퍼상에 형성된 복수의 집적 회로 다이로서, 제1 및 제2 플레이너 표면, 및 상기 제1 및 제2 플레이너 표면 사이에 뻗어 있는 에지 표면을 각각 갖고 있고, 상기 제1 플레이너 표면은 회로를 포함하는 액티브 표면을 포함하고, 상기 제1 플레이너 표면상에 형성된 패드를 각각 포함하는 상기 복수의 집적 회로 다이를 제공하는 단계;상기 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계;상기 복수의 집적 회로 다이의 각각의 상기 적어도 하나의 에지 표면 위에 전기적 콘택트를 형성하고, 상기 복수의 집적 회로 다이의 각각의 상기 적어도 하나의 에지 표면을 따라 뻗은 도체를 형성하는 단계;그후 상기 웨이퍼를 복수의 패키징된 집적 회로 디바이스로 분리하는 단계;를 포함하고,상기 전기적 콘택트는 상기 패드 및 상기 도체에 의해 상기 회로에 접속되어 있고,상기 패드는 상기 복수의 집적 회로 다이의 각각의 상기 적어도 하나의 에지 표면을 넘어 상기 칩 스케일 패키징 레이어를 따라 제1 방향으로 뻗은 돌출부를 갖고 있고,상기 도체는 상기 패드의 상기 돌출부를 오버라이하고 접촉하고 상기 제1 방향으로 뻗은 부분을 갖고 있는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제21항 또는 제22항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 적어도 하나의 크리스탈 재료 칩 스케일 패키징 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제21항 또는 제22항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 적어도 하나의 실리콘 칩 스케일 패키징 레이어를 형성하는 단계를 포함하고 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 상기 단계는 실리콘 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제21항 또는 제22항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 금속, 플라스틱, 열가소성 물질, 열경화성 물질 및 세라믹 중 적어도 하나를 포함하는 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
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- 제21항 또는 제22항에 있어서, 상기 제2 플레이너 표면 및 상기 에지 표면 위에 절연 레이어를 형성하는 단계를 더 포함하고, 적어도 하나의 전기적 콘택트를 형성하는 상기 단계는 상기 절연 레이어 바로 위에 상기 적어도 하나의 전기적 콘택트를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제21항 또는 제22항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 적어도 하나의 실리콘 칩 스케일 패키징 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제21항 또는 제22항에 있어서, 상기 복수의 다이와 상기 적어도 하나의 패키징 레이어의 사이에 적어도 하나의 갭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 삭제
- 제29항에 있어서, 적어도 하나의 갭을 형성하는 상기 단계는 상기 적어도 하나의 패키징 레이어에 적어도 하나의 오목부를 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제29항에 있어서, 적어도 하나의 갭을 형성하는 상기 단계는 상기 복수의 다이에 적어도 하나의 갭을 형성하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 삭제
- 삭제
- 제29항에 있어서, 상기 액티브 표면 위에 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는, 또한, 상기 적어도 하나의 칩 스케일 패키징 레이어를 상기 액티브 표면에 정렬시키는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제21항 또는 제22항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는 본딩 레이어를 사용하여 상기 칩 스케일 패키징 레이어를 상기 복수의 다이에 본딩하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제36항에 있어서, 상기 본딩 레이어는 접착제, 금속간 본딩 및 애노딕 본딩 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제21항 또는 제22항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계는, 또한, 원래의 두께로부터 감소된 두께로 상기 패키징 레이어를 얇게 하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제38항에 있어서, 상기 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방 법.
- 제21항 또는 제22항에 있어서, 적어도 하나의 칩 스케일 패키징 레이어를 형성하는 상기 단계 이후에 그리고 상기 분리하는 단계 이전에, 원래의 두께로부터 감소된 두께로 상기 복수의 다이를 얇게 하는 단계를 더 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제40항에 있어서, 상기 얇게 하는 단계는 그라인딩, 랩핑 및 에칭 중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
- 제40항에 있어서, 상기 얇게 하는 단계는 상기 제2 플레이너 표면을 얇게 하는 단계를 포함하는 것을 특징으로 하는 일체로 패키징된 집적 회로 디바이스 제조 방법.
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/462,576 | 2003-06-16 | ||
US10/462,576 US6972480B2 (en) | 2003-06-16 | 2003-06-16 | Methods and apparatus for packaging integrated circuit devices |
PCT/IL2004/000521 WO2004111659A2 (en) | 2003-06-16 | 2004-06-16 | Methods and apparatus for packaging integrated circuit devices |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060023991A KR20060023991A (ko) | 2006-03-15 |
KR101173075B1 true KR101173075B1 (ko) | 2012-08-13 |
Family
ID=33511504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020057024161A KR101173075B1 (ko) | 2003-06-16 | 2004-06-16 | 집적 회로 디바이스를 패키징하는 방법 및 장치 |
Country Status (6)
Country | Link |
---|---|
US (3) | US6972480B2 (ko) |
KR (1) | KR101173075B1 (ko) |
CN (1) | CN100527390C (ko) |
MY (1) | MY134479A (ko) |
TW (1) | TWI345279B (ko) |
WO (1) | WO2004111659A2 (ko) |
Families Citing this family (145)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6642136B1 (en) | 2001-09-17 | 2003-11-04 | Megic Corporation | Method of making a low fabrication cost, high performance, high reliability chip scale package |
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- 2004-06-16 MY MYPI20042330A patent/MY134479A/en unknown
- 2004-06-16 CN CNB2004800233006A patent/CN100527390C/zh not_active Expired - Lifetime
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TW200511453A (en) | 2005-03-16 |
TWI345279B (en) | 2011-07-11 |
CN1836325A (zh) | 2006-09-20 |
US6972480B2 (en) | 2005-12-06 |
MY134479A (en) | 2007-12-31 |
WO2004111659A2 (en) | 2004-12-23 |
US20040251525A1 (en) | 2004-12-16 |
US20080012115A1 (en) | 2008-01-17 |
KR20060023991A (ko) | 2006-03-15 |
WO2004111659A3 (en) | 2005-09-09 |
CN100527390C (zh) | 2009-08-12 |
US20050205977A1 (en) | 2005-09-22 |
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N231 | Notification of change of applicant | ||
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|
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|
FPAY | Annual fee payment |
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