KR20010029427A - 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정 - Google Patents

반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정 Download PDF

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Abstract

본 발명은 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정에 관한 것으로, 다이스의 양면에 접촉되는 반도체 패키지가 웨이퍼 스케일상에서 제조되고, 웨이퍼의 뒷면은 금속판에 부착되며, 다이스를 분리하는 스크라이브선은 금속판을 노출시키기위한 톱질 절단부이지만 상기 절단부는 금속판을 통해 연장되지 않고, 다수의 부층을 포함할 수도 있는 금속층은 다이스의 정면상에 형성되며, 상기 금속은 금속판의 노출부를 덮고 다이스의 측단부로 연장되며, 또한 금속층의 분리된 구획은 다이스의 정면상에서 연결패드를 덮을 수도 있으며, 톱질 절단부의 제 2 세트는 톱질 절단부의 제 1 세트를 만들기 위해 사용된 블레이드보다 좁은 블레이드를 이용하여 제 1 세트의 톱질 절단부와 부합되고, 결과적으로 금속층은 (금속판에 의해) 다이스의 뒷면과 정면을 연결하는 다이스의 측단부상에 남게 되며, 와이어 본드가 필요하지 않기 때문에 결과적인 패키지가 고르지 않게 되고 다이스의 뒷면과 정면 사이의 낮은 저항의 전기적 연결을 제공하는 것을 특징으로 한다.

Description

반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정{CHIP SCALE SURFACE MOUNT PACKAGE FOR SEMICONDUCTOR DEVICE AND PROCESS OF FABRICATING THE SAME}
관련된 출원에 대한 상호참조
이 출원은 이 출원과 동일한 날짜에 동일한 출원인에 의해 출원되고 참고자료에 의해 여기에 구체화된 미국출원번호[ ]과 미국출원번호[ ]와 관련된다.
반도체 웨이퍼의 공정이 완료된 후, 산출된 집적회로(IC) 칩 또는 다이스(dice)는 그것들이 외부 회로에 연결될 수 있게 분리되어지고 패키지될 것이다. 거기에는 많은 알려진 패키지 기술이 있다. 대부분은 리드프레임위에 다이를 장착하는 방법, 와이어 결합 또는 다른 것에 의해 리드프레임에 다이 패드를 연결하는 방법, 그리고 그 다음에 캡슐로부터 왼쪽으로 돌출한 리드프레임으로 플라스틱 캡슐안에 다이와 와이어 결합을 둘러싸는 방법을 포함한다. 상기 캡슐화는 때때로 사출 성형에 의해 행해진다. 상기 리드프레임은 그 다음에 그것을 유지하는 타이 바(tie bar)를 제거하기 위해 다듬어지고, 리드는 전형적으로 프린트된 회로판(PCB)인 평평한 표면위에 장착될 수 있게 굽혀진다.
이것은 일반적으로 비용이 많이 들고, 시간 소모가 많은 공정이고 산출된 반도체 패키지는 PCB위에 불충분한 "면적(real estate)"의 적절하지 않은 양을 써버리므로 다이 자체보다 상당히 더 크다. 게다가, 결합 와이어는 깨지기 쉽고 다이 패드와 패키지의 리드사이에 상당한 저항을 가져온다.
패키지되는 장치가 다이의 반대면 위에 단자를 가지는 "수직" 장치일 때 문제는 특히 어렵다. 예를 들어, 파워 MOSFET는 전형적으로 다이의 앞쪽에 소스와 게이트 단자를 가지고 다이의 뒤쪽에 드레인 단자를 가진다. 유사하게, 수직 다이오드는 다이의 한 면위에 양극 단자를 가지고 다이의 반대면 위에 음극 단자를 가진다. 바이폴러 트랜지스터, JFET(junction field effect transister), 집적회로의 여러가지 유형은 또한 "수직" 배열로 제조될 수 있다.
따라서, 기존의 공정보다 간단하고 더 저렴하며, 본질적으로 다이과 동일한 크기를 갖는 패키지를 생산하는 공정이 요구된다. 그 앞뒷면 모두에 단자를 가지는 반도체 다이스에서 사용될 수 있는 그러한 패키지 및 공정이 특히 요구된다.
도 1은 반도체 웨이퍼의 평면도,
도 2a-2b, 도 3, 도 4, 도 5, 및 도 6a-6b 내지 도 12a-12b는 본 발명에 따른 반도체 패키지를 제조하는 공정단계를 나타내는 도면,
도 13a는 본 발명에 따른 반도체 패키지의 저면도,
도 13b는 반도체 패키지의 단면도, 및
도 14는 패키지와 프린트된 회로판간의 전기적 연결을 하기 위해 솔더 볼이 사용되는, 본 발명에 따른 반도체 패키지의 단면도이다.
본 발명에 따른 반도체 장치 패키지를 제조하는 공정은 앞뒷면을 가지고 구획하여 분리된 다수의 다이스를 구비하는 반도체 웨이퍼를 사용하여 시작한다. 각각의 다이는 반도체 다이스를 구비한다. 각각의 다이의 상면의 표면은 패시베이션층(passivation layer)과 반도체 장치의 단자과 전기적인 접촉을 하는 적어도 하나의 연결패드를 가진다. 각각의 다이의 뒤쪽은 또한 반도체 장치의 단자과 전기적인 접촉을 할 것이다.
상기 공정은 다음의 단계: 웨이퍼의 뒷면에 도전기판을 부착하는 단계; 상기 도전기판 및 다이의 측단부를 노출시키고, 그 커프는 제 1 너비(W1)를 갖는 제 1 절단부를 형성하기 위해 스크라이브선을 따라 웨이퍼를 절단하는 단계; 제 1 절단부에 의해 노출된 도전기판의 부분으로부터 상기 다이의 측단부를 따라 적어도 상기 패시베이션층의 일부로 연장되는 금속층을 형성하는 단계; 상기 금속층의 적어도 일부가 상기 다이의 측단부상에 남아있고 다이의 정면상의 한 위치와 도전기판 사이에 도전경로의 일부를 형성하도록 그 커프가 제 1 너비(W1)보다 작은 제 2 너비(W2)를 갖는 제 2 절단부를 형성하기 위해 스크라이브선에 대응하는 선을 따라 도전기판을 절단하는 단계로 이루어진다.
상기 공정은 적어도 하나의 연결패드와 전기적 접촉하는 적어도 하나의 추가적인 금속층을 형성하는 단계를 포함할 수도 있다.
금속층을 형성하는 단계는 예를 들어, 다이의 정면, 다이스의 측단부, 및 도전기판의 노출부상에 금속 부층을 디포지션하는 단계; 마스크층을 디포지션하는 단계; 상기 마스크층을 패턴하는 단계; 금속 부층의 제 1 부분을 노출시키는 개구부를 형성하기 위해 상기 마스크층의 일부를 제거하는 단계; 금속 부층의 제 1 부분을 제거하는 단계; 및 마스크층의 잔여부분을 제거하는 단계로 이루어질 수도 있고, 상기 마스크층의 잔여부분은 금속부층의 제 2 부분을 덮으며, 상기 금속 부층의 제 2 부분은 도전기판 및 다이의 측단부와 접촉하고 있다.
본 발명은 또한 반도체 다이의 제 1 부분과 반도체 다이의 제 2 부분상의 한 위치 사이의 전기적 연결을 하는 공정을 포함하고, 상기 공정은 다이가 반도체 웨이퍼의 일부인 동안 착수된다. 상기 공정은 상기 웨이퍼의 제 1 부분에 도전기판을 부착하는 단계; 상기 도전기판의 일부를 노출시키기 위해 웨이퍼의 제 2 부분에서부터 반도체 웨이퍼를 절단하는 단계; 상기 다이의 제 2 부분상의 위치로부터 다이의 단부를 따라 도전기판의 노출부로 측부상으로 연장되는 금속층을 형성하는 단계; 및 금속층과 도전기판 사이의 접촉영역을 그대로 두는 동안 도전기판을 절단하는 단계로 이루어진다.
또다른 측면에 따르면, 본 발명은 그 정면이 패시베이션층, 및 반도체장치와 전기적 접촉하는, 연결패드로 이루어지는, 반도체장치를 포함하는 다이; 도전판의 돌출부를 형성하기 위해 다이의 측단부 너머로 연장되는, 다이의 뒷면에 부착된 도전판; 및 연결패드로부터 전기적으로 절연되는, 도전판의 돌출부로부터 다이의 측단부를 따라 패시베이션층상으로 연장되는 금속층으로 이루어지는 반도체장치용 패키지를 포함한다.
또다른 측면에 따르면, 본 발명은 또한 도전기판; 각각의 다이의 정면에 패시베이션층이 있고, 그 열은 다수의 병렬 트렌치에 의해 서로 분리되는, 상기 기판에 부착된 다수의 반도체 다이스; 및 트렌치의 벽과 바닥을 구획하고 패시베이션층상으로 연장되는 금속층으로 이루어지는 반도체 구조체를 포함한다.
본 발명에 따른 반도체 패키지는 에폭시 캡슐 또는 본드 와이어를 필요로하지 않는다; 다이에 부착된 기판은 다이를 보호하고 다이용 히트 싱크로서 작용하기 위해 시용된다; 패키지는 매우 작고(예를 들어 몰딩된 패키지 크기의 50%) 얇다; 상기 패키지는 특히 웨이퍼가 더 얇게 연마된 경우 반도체 장치를 위해 매우 낮은 온-저항을 제공한다; 상기 패키지는 몰드나 리드프레임을 필요로하지 않기 때문에 생산하기에 경제적이다; 그리고 상기 패키지는 다이오드, MOSFETs, JFETs, 바이폴러 트랜지스터, 및 다양한 형태의 IC 칩과 같은 다수의 반도체 장치에서 사용될 수 있다.
본 발명은 첨부한 도면(비례대로 도시되지 않음)을 참조하므로써 더 잘 이해될 것이고, 유사한 구성요소는 유사한 번호를 갖는다.
도 1은 다이스(100A,100B,...,100N)를 포함하는 반도체 웨이퍼(100)의 평면도를 나타내고 있다. 각각의 다이스는 Y방향으로 움직이는 스크라이브선(108)과 X방향으로 움직이는 스크라이브선(110)을 갖는, 스크라이브선의 수직 네트워크로 분리된다. 외부 회로소자와 연결하기 위한 금속패드는 다이스(100A-100N) 각각의 상면에 위치된다. 예를 들어, 다이스(100A-100N)가 수직 파워 MOSFETs을 포함하기 때문에, 각각의 다이는 소스 연결패드(106S) 및 게이트 연결패드(106G)를 갖는다.
웨이퍼(100)는 일반적으로 15-30mils 범위의 두께를 갖는다. 웨이퍼(100)는 일반적으로 실리콘이지만 실리콘 카바이드 또는 갈륨 아르세나이드와 같은 또다른 반도체 재료가 될 수도 있다.
상기한 바와 같이, 다이스(100A-100N)는 사용될 수 있기전에 그들이 외부회로와 연결되도록 허용하는 형태로 패키지되어야 한다.
본 발명의 공정은 도 2a-2b, 3, 4, 5 및 6a-6b 내지 12a-12b에 도시되어 있고, 반도체 웨이퍼(100)의 일부분인 2개 다이스(100A,100B)를 나타내고 있다. 2개 다이스만이 설명을 위해 도시되었지만, 웨이퍼(100)가 일반적으로 수백 또는 수천 다이스를 포함할 수도 있는 것은 물론이다.
적용가능한 경우 각각의 도면에서, "a"로 분류된 도면은 웨이퍼의 평면도 또는 저면도; "b"로 분류된 도면은 "a"도에서 "B-B"로 분류된 단면에서 취해진 확대된 단면도이다. 후술하는 바와 같이, 공정코스에서 웨이퍼는 도전판에 부착되고, 웨이퍼의 뒷면이 도전판과 마주 보고있다. 완성된 패키지에서, 웨이퍼는 정상적으로는 도전판 아래에 위치하지만, 공정중 일부 시점에서 웨이퍼 아래에 도전판을 갖도록 상기 구조체가 거꾸로 될 수도 있다. 명세서상에서 그렇지 않다고 명확하게 표시하지 않는한, 본 명세서에서 사용된 바와 같이 "위쪽에(above)", "아래에(below)", "위에(over)", "밑에(under)" 및 다른 유사한 용어들은 웨이퍼 위쪽에 도전판을 갖는 그 완성된 형태를 갖는 패키지를 가리킨다.
본 발명은 일반적으로 그 정면에 소스 및 게이트단자를 갖고, 그 뒷면에 드레인단자를 갖는 수직 파워 MOSFET용 패키지에 대해 설명할 것이다. 그러나, 본 발명의 폭넓은 원리는 그 앞뒷면 모두 또는 그 정면에만 하나 이상의 단자를 갖는 임의의 형태의 반도체 다이용 패키지를 제조하기 위해 사용될 수 있다. 본 명세서에서 사용된 바와 같이, 웨이퍼 또는 다이의 "정면(front side)"은 전기장치 및/또는 대다수의 연결패드가 위치하는 웨이퍼 또는 다이의 면을 가리키고; "뒷면(back side)"은 웨이퍼 또는 다이의 반대면을 가리킨다. "Z"로 분류된 방향성 화살표는 웨이퍼의 정면을 가리키고, 웨이퍼가 역전된 도면을 식별한다.
도 2a-2b를 참조하면, 다이스(100A,100B)는 (부호로 도시된) 파워 MOSFETs을 포함하기 때문에, 각각의 다이는 실리콘 또는 다른 반도체 재료의 상면에 놓이는 소스 금속층(102S) 및 게이트 금속층(102G)을 갖는다. 게이트 금속층(102G) 및 소스 금속층(102S)은 다이스(100A,100B)내 파워 MOSFET의 게이트 및 소스단자(도시되지 않음)와 각각 전기적 접촉한다. 도 2a에서, 점선에 의한 층(102G,102S)간의 분리가 도시되어 있다.
일반적으로, 금속층(102G,102S)은 알루미늄을 포함하지만, 구리층 또한 사용된다. 본 발명의 대부분의 실시예에서, 후술한 이유로 금속층(102G,102S)은 주석/납과 같은 솔더 금속에 접착하기 위해 조절될 필요가 있다. 만일 금속상에 자연적인 산화층이 있는 경우, 이러한 자연적 산화층이 먼저 제거되어야 한다. 그리고, 금, 니켈 또는 은과 같은 납땜가능한 금속이 노출된 금속상에 디포지션된다. 산화층의 제거 및 납땜가능한 금속의 디포지션은 다수의 공지된 공정에 의해 실현될 수 있다. 예를 들어, 알루미늄층은 자연적 알루미늄 산화층을 제거하기 위해 스퍼터-에칭될 수 있고, 금, 은, 또는 니켈은 알루미늄상으로 스퍼터링될 수 있다. 대신, 다이는 산화층을 벗겨내기 위해 액체 부식액에 담궈질 수 있고, 납땜가능한 금속은 무전해 또는 전해도금단계에 의해 디포지션될 수 있다. 무전해도금단계는 아연산염을 치환하기 위한 니켈의 도금단계에 이어서, 산화물을 치환하기 위해 "아연산염화" 공정을 이용하는 단계를 포함한다.
한 실시예에서, 금속층(1O2G,102S)은 1000Å TiN 부층 및 500Å Ti 부층위에 놓여진 3㎛의 Al 부층을 포함한다.
패시베이션층(104)은 소스 금속층(102S) 및 게이트 금속층(102G)의 일부위에 놓여있다. 패시베이션층(104)은 1㎛ 두께 PSG(phosphosilicate glass), 또는 예를 들어 폴리이미드 또는 질화물로 형성될 수 있다. 패시베이션층(104)내 개구부는 게이트 연결패드(106G) 및 소스 연결패드(106S)를 한정한다.
다이스(100A,100B)는 Y-스크라이브선(108)에 의해 분리되고, 이것은 6mils 너비가 될 수 있다. 다이스(100A,100B)의 최고저에서 스크라이브선(108)에 수직인 X-스크라이브선(110)은 4mils 너비가 될 수 있다.
웨이퍼(100)는 도 3에 도시된 바와 같이, 그 뒷면(112)에서 두께 T(예를 들어 약 8mils)까지 초기에 연마될 수 있다. 상기 연마는 Strausbaugh에서 입수할 수 있는 연마기기를 이용하여 수행될 수도 있다. 연마동안 웨이퍼(100)의 정면은 일반적으로 테이핑된다. 연마는 웨이퍼의 정면에서 뒷면으로의 전류 흐름에 대한 저항을 감소시킨다.
연마의 대안으로서, 웨이퍼의 뒷면을 에칭 또는 랩핑하므로써 웨이퍼(100)가 얇아질 수 있다.
도 4에 도시된 바와 같이, 금속층(114)은 웨이퍼(100)의 뒷면(112)상에 형성된다. 예를 들어, 금속층(114)은 1㎛ 은 부층 및 3000Å 니켈 부층이 위에 놓인 500Å 티타늄 부층을 포함할 수 있다. 티타늄, 니켈, 및 은 부층은 증발 또는 스퍼터링에 의해 디포지션될 수 있다. 후술된 은-충전 에폭시(silver-filled epoxy)에 대한 우수한 접착성을 제공하기 위해 금속층(114)이 사용된다.
다음, 도 5에 도시된 바와 같이, 금속판(116)은 도전성 은-충전 에폭시 또는 금속시멘트와 같은 도전시멘트의 층(115)을 이용하여 웨이퍼(100)의 뒷면 및 금속층(114)에 부착된다. 금속판은 구리 또는 알루미늄이 될 수 있고, 예를 들어 6mils 두께가 될 수 있다.
도 6a-6b에 도시된 바와 같이, 웨이퍼(100)는 종래의 다이싱 톱을 이용하여 Y-스크라이브선(108)을 따라 절단된다. 이러한 경우, 상기 절단부의 커프(W1)는 스크라이브선(6mils)의 너비와 동일하다. 상기 절단부는 다이스(100A,100B)의 측단부(120)뿐만 아니라 금속판(116)의 표면(118)을 노출시키기에 충분히 깊게 만들어진다. 이러한 실시예에서, 공정중에 이러한 시점에서는 X-스크라이브선(110)을 따른 어떠한 절단도 없다.
그리고 500Å 티타늄 부층(122)은 웨이퍼(100)의 정면상에서 스퍼터링되어, 패시베이션층(104), 연결패드(106G,106S), 금속판의 노출면(118), 및 다이스(100A,100B)의 측단부(120)를 덮는다. 1㎛ 알루미늄 부층(123)은 티타늄 부층(122)의 상부상에 스퍼터링된다. 부층(122,123)이 도 7a-7b에 도시되어 있다.
다음, 포토레지스트 마스크층(124)은 부층(122,123)상에 디포지션된다. 포토레지스트 마스크층(124)은 종래의 포토리소그래피법을 이용하여 패턴되고, 층(124)의 일부는 제거되어, 도 8a-8b에 도시된 패턴을 초래한다. 도시된 바와 같이 남아있는 포토레지스트층(124)의 일부는 다이스(100A,100B)의 측단부(120)에 인접한 패시베이션층(104)의 일부, 다이스(100A,100B)의 측단부(120), 금속판(116)의 표면(118), 및 연결패드(106G,106S)를 덮는다. 포토레지스트층(124) 또한 패시베이션층(104)의 일부의 위쪽의 위치에 남아있는다.
그리고 부층(122,123)은 습식 화학 부식액을 이용하여 포토레지스트층(124)내 개구부를 통해 에칭된다. 포토레지스트층(124)의 잔여부분은 벗겨진다. 도 9a-9b에 도시된 결과적인 구조체에서, 부층(122,123)의 일부는 연결패드(106G,106S)상에 남아있는다. 이들 부분들은 각각 "122G,123G" 및 "122S,123S"을 나타낸다. "122D,123D"로 표시된 부층(122,123)의 또다른 부분은 금속판(116)의 노출면(118)에서 다이스(100A,100B)의 측단부(120) 위로 패시베이션층(104)의 일부까지 연장된다. 금속층(122,123)의 일부((122G,123G), (122S,123S),(122D,123D))는 서로 전기적으로 절연된다.
예를 들어 10㎛ 두께의 니켈 부층(126)은 대개 무전해도금에 의해, 스퍼터링된 알루미늄 부층(123)의 잔여부분상에 디포지션된다. 그리고, 0.1㎛ 두께일 수 있는 금 부층(127)은 니켈 부층(126)상으로 무전해적으로 도금된다. 결과적인 구조체가 도 10a-10b에 도시되어 있다. 부층(126,127)은 부분(122S,123S)위에 놓이고 소스패드(106S)와 전기적 접촉하는 부분(126S,127S); 부분(122G,123G)위에 놓이고 게이트패드(106G)와 전기적 접촉하는 부분(126G,127G); 및 부분(122D,123D)위에 놓이고 장치의 드레인단자를 전기적으로 접촉하는 부분(126D,127D)들로 나눠진다. 부분들((126S,127S),(126G,127G),(126D,127D))은 서로 전기적으로 절연된다. 대안적으로, 부층(126)은 전해도금에 의해 디포지션된 구리가 될 수도 있다.
도 10a-10b에 도시된 바와 같이, 부층(122,123,126,127)은 함께 금속층(129)을 형성한다. 당업자에게 명백한 바와 같이, 다른 실시예에서, 금속층(129)은 약 4개의 부층을 포함할 수 있다. 또한, 금속층(129)은 약 2개의 스퍼터링된 층 및 약 2개의 도금된 층을 포함할 수 있다. 상기 부층들은 또한, 증발, 무전해 또는 전해도금, 스텐실-프린팅 또는 스크린-프린팅과 같은 다른 공정에 의해 디포지션될 수도 있다. 부층(122,123,126,127)은 본 명세서에서 때때로 금속층(129)으로 집합적으로 언급된다.
상기 공정의 이 스테이지에서, 금속판(116)에 의해 표시된, 도전기판으로 이루어지는 반도체 구조체가 존재한다; 상기 기판에 부착된 다수의 반도체 다이스(100A-100N). 다이스의 열은 수평 트렌치에 의해 서로 분리되고, 상기 트렌치는 웨이퍼(100)를 통해 연장되는 절단부에 의해 표시되며, 각각의 다이의 정면은 패시베이션층(104); 및 트렌치의 바닥과 벽을 구획하고 패시베이션층상으로 연장되는 금속층(129)으로 이루어진다.
임의로, 솔더 페이스트의 층(130)은 금속층(129)의 수평면의 적어도 일부에서 스텐실 또는 스크린 프린트된다. 솔더 페이스트는 도 11a-11b에 도시된 게이트 솔더 포스트(128G), 소스 솔더 포스트(128S), 및 드레인 솔더 포스트(128D)를 생산하기 위해 다시 흐르게 된다. 솔더 포스트(128G,128S,128D)는 서로 전기적으로 절연된다.
도 12a-12b에 도시된 바와 같이, 다이스(100A,100B)는 Y방향으로 금속판(116)을 통해 톱질하므로써 분리된다. 톱날은 절단부의 커프(W2)가 분리된 다이스(100A,100B)에 먼저 만들어진 절단부의 커프(W1)보다 작아지도록 선택된다. "W1"이 6mils이기 때문에 예를 들어 "W2"는 2mils이 된다. 결과적으로, 다이스(100A,100B)의 측단부(120)위로 연장되는 금속층(129)의 부분은 그 자리에 유지되고, 금속판(116)과 드레인 솔더 포스트(128D) 사이의 전기적 연결의 일부를 형성한다.
그리고, 다이스(100A,100B)는 다이싱 톱을 이용하여 X-스크라이브선(110)을 따라 금속판(116)과 웨이퍼(100)를 절단하므로써 Y방향으로 이웃하는 다이스로부터 분리된다. 대신, 다이스(100A,100B)는 포토리소그래피 패턴 및 에칭에 의해 Y방향으로 이웃하는 다이스로부터 분리될 수 있다.
결과적인 반도체 장치 패키지(140)의 저면도가 도 13a에 도시되어 있고, 패키지(140)의 단면도가 도 13b에 도시되어 있다. 패키지(140)는 도 12b와 비교할 때 역전된 다이(100A)로 이루어진다. 다이(100A)의 정면은 패시베이션층(104)과 다이(100A)내 반도체장치(예를 들어 MOSFET)와 전기적 접촉하는 연결패드(106S)로 이루어진다. 패키지(140)는 또한 도전판(116)을 포함하고, 다이(100A)의 뒷면은 도전판(116)에 부착된다. 도전판(116)은 도전판(116)의 돌출부(142)를 형성하기 위해 다이(100A)의 측단부(120) 너머로 연장되도록 다이(100A)의 너비(X1)보다 더 큰 너비(X2)를 갖는다. 금속층(144)의 플랜지부는 도전판(116)의 돌출부(142)와 접촉하고, 금속층(144)은 돌출부(142)로부터 다이(100A)의 측단부(120)를 따라 패시베이션층(104)상으로 연장된다. 금속층(144)은 MOSFET의 드레인단자와 전기적 접촉하지만, 소스 연결패드(102S) 및 게이트 연결패드(102G)로부터 전기적으로 절연된다. 제 2 금속층(146)은 소스 연결패드(102S)와 전기적 접촉하지만, MOSFET의 드레인단자 및 게이트 연결패드(102G)로부터 전기적으로 절연되고, 제 3 금속층(148)은 게이트 연결패드(102G)와 전기적 접촉하지만, MOSFET의 드레인단자 및 소스 연결패드(102S)로부터 전기적으로 절연된다.
패키지(140)는 솔더 포스트(128S,128D)를 이용하여 예를 들어 PCB상에 쉽게 장착될 수 있다. 솔더 포스트(128G)는 도 13b에 도시되어있지 않지만, MOSFET의 소스, 게이트, 및 드레인단자가 외부회로와 연결되도록 또한 PCB와 연결된다. 드레인단자는 다이(100A)의 뒷면상에 있고, 도전판(116)에 의해 전기적으로 연결된다. 패키지(140)는 와이어본드를 전혀 포함하지 않고, 도시한 바와 같이 전체 웨이퍼를 이용하여 배치(batch)공정으로 제조될 수 있다.
도 14는 솔더 볼(152S,152D,152G)(도 14에 도시되지 않음)이 솔더 포스트(128S,128D,128G) 대신 사용된다는 점을 제외하고 패키지(140)와 유사한 패키지(150)의 단면도를 나타내고 있다. 솔더 볼은 디포지션 또는 솔더 페이스트의 환류 또는 (예를 들어 Pac Tech GmbH에서 얻을 수 있는 장비(Am Schlangenhorst 15-17, 14641, Nauen, 독일)를 이용하는) 스크린 프린팅 또는 솔더 제팅(jetting)과 같은 다른 공정에 의해 또는 Shibuya Kogyo Co., Ltd.(Mameda-Honmachi Kanazawa 920-8681, 일본)에서 얻을 수 있는 웨이퍼 레벨 솔더 볼 장착기를 이용하여 종래의 방법으로 가해질 수도 있다. 도전 폴리머 범프(conductive polymer bumps)는 예를 들어 열경화성 폴리머, B-스테이트 접착제, 또는 열가소성 폴리머를 이용하는 또다른 대안이 된다.
본 발명의 특정한 실시예를 설명했지만, 상기한 실시예는 설명을 위한 것이지 그에 제한되는 것은 아니다. 예를 들어, 다이는 그 정면에 임의의 수의 연결패드를 가질 수도 있다. 당업자에게 폭넓은 본 발명의 범주내에서 다수의 대안적인 실시예게 가능하다는 것이 명백할 것이다.
상기한 바와 같은 패키지 및 그 제조공정에 의해, 기존의 공정보다 간단하고 더 저렴하며 본질적으로 다이과 동일한 크기를 갖는 패키지를 생산할 수 있고, 특히 상기 패키지 및 그 제조공정은 그 앞뒷면 모두에 단자를 가지는 반도체 다이스에서 사용될 수 있다.

Claims (60)

  1. 각각의 다이가 반도체장치로 이루어지고 각각의 다이의 정면 표면이 패시베이션층 및 적어도 하나의 연결패드로 이루어지는, 스크라이브선에 의해 분리된 다수의 다이스로 이루어지는 반도체 웨이퍼를 제공하는 단계;
    상기 웨이퍼의 뒷면에 도전기판을 부착하는 단계;
    상기 다이의 측단부 및 기판을 노출시키고, 그 커프는 제 1 너비(W1)를 갖는 제 1 절단부를 형성하기 위해 스크라이브선을 따라 웨이퍼를 절단하는 단계;
    제 1 절단부에 의해 노출된 도전기판 일부로부터 상기 다이의 측단부를 따라 상기 패시베이션층의 적어도 일부로 연장되는 금속층을 형성하는 단계;
    상기 금속층의 적어도 일부가 상기 다이의 측단부상에 남아있고 상기 다이의 정면상의 한 위치와 도전기판 사이의 도전경로의 일부를 형성하도록 그 커프가 제 1 너비(W1)보다 작은 제 2 너비(W2)를 갖는 제 2 절단부를 형성하기 위해 스크라이브선에 대응하는 선을 따라 도전기판을 절단하는 단계로 이루어지는 것을 특징으로 하는 반도체장치 패키지의 제조공정.
  2. 제 1 항에 있어서,
    웨이퍼의 뒷면에 도전기판을 부착하기전에 반도체 웨이퍼를 얇게 만드는 단계를 포함하는 것을 특징으로 하는 공정.
  3. 제 2 항에 있어서,
    반도체 웨이퍼를 얇게 만드는 단계는 웨이퍼의 뒷면을 연마하는 단계를 포함하는 것을 특징으로 하는 공정.
  4. 제 2 항에 있어서,
    반도체 웨이퍼를 얇게 만드는 단계는 웨이퍼의 뒷면을 랩핑하는 단계를 포함하는 것을 특징으로 하는 공정.
  5. 제 2 항에 있어서,
    반도체 웨이퍼를 얇게 만드는 단계는 웨이퍼의 뒷면을 에칭하는 단계를 포함하는 것을 특징으로 하는 공정.
  6. 제 1 항에 있어서,
    웨이퍼의 뒷면에 도전기판을 부착하는 단계는 도전시멘트를 이용하는 단계를 포함하는 것을 특징으로 하는 공정.
  7. 제 1 항에 있어서,
    도전기판은 구리 및 알루미늄으로 구성된 기에서 선택된 재료로 이루어지는 것을 특징으로 하는 공정.
  8. 제 1 항에 있어서,
    스크라이브선을 따라 웨이퍼를 절단하는 단계는 톱질단계를 포함하는 것을 특징으로 하는 공정.
  9. 제 1 항에 있어서,
    스크라이브선을 따라 웨이퍼를 절단하는 단계는 포토리소그래피 패턴 및 에칭 단계를 포함하는 것을 특징으로 하는 공정.
  10. 제 1 항에 있어서,
    금속층을 형성하는 단계는 제 1 금속 부층을 스퍼터링하는 단계 및 상기 제 1 금속 부층위에 제 2 금속 부층을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 공정.
  11. 제 10 항에 있어서,
    제 1 금속 부층은 티타늄으로 이루어지고, 제 2 금속 부층은 알루미늄으로 이루어지는 것을 특징으로 하는 공정.
  12. 제 11 항에 있어서,
    제 1 금속층을 형성하는 단계는 제 2 금속 부층상에 제 3 금속 부층을 도금하는 단계를 포함하는 것을 특징으로 하는 공정.
  13. 제 12 항에 있어서,
    제 3 금속 부층은 니켈로 이루어지는 것을 특징으로 하는 공정.
  14. 제 13 항에 있어서,
    제 1 금속층을 형성하는 단계는 제 3 금속 부층상에 제 4 금속 부층을 도금하는 단계를 포함하는 것을 특징으로 하는 공정.
  15. 제 14 항에 있어서,
    제 4 금속 부층은 금으로 이루어지는 것을 특징으로 하는 공정.
  16. 제 1 항에 있어서,
    금속층을 형성하는 단계는:
    다이의 정면, 다이스의 측단부, 및 도전기판의 노출부상에 금속 부층을 디포지션하는 단계;
    마스크층을 디포지션하는 단계;
    상기 마스크층을 패턴하는 단계;
    상기 금속 부층의 제 1 부분을 노출시키는 개구부를 형성하기 위해 상기 마스크층의 일부를 제거하는 단계;
    상기 금속 부층의 제 1 부분을 제거하는 단계; 및
    상기 마스크층의 잔여부분을 제거하는 단계로 이루어지고,
    상기 마스크층의 잔여부분은 금속 부층의 제 2 부분을 덮고 있으며, 금속 부측의 제 2 부분은 도전기판 및 다이의 측단부와 접촉하고 있는 것을 특징으로 하는 공정.
  17. 제 16 항에 있어서,
    금속 부층을 디포지션하는 단계는 스퍼터링 단계를 포함하는 것을 특징으로 하는 공정.
  18. 제 16 항에 있어서,
    금속층을 형성하는 단계는 금속 부층위에 제 2 금속 부층을 도금하는 단계를 포함하는 것을 특징으로 하는 공정.
  19. 제 1 항에 있어서,
    금속층의 적어도 일부상에 적어도 하나의 솔더 포스트를 형성하는 단계를 포함하는 것을 특징으로 하는 공정.
  20. 제 1 항에 있어서,
    금속층의 적어도 일부상에 적어도 하나의 솔더 볼을 형성하는 단계를 포함하는 것을 특징으로 하는 공정.
  21. 제 20 항에 있어서,
    적어도 하나의 솔더 볼을 형성하는 단계는 스크린 프린팅 단계를 포함하는 것을 특징으로 하는 공정.
  22. 제 20 항에 있어서,
    적어도 하나의 솔더 볼을 형성하는 단계는 솔더 제팅 단계를 포함하는 것을 특징으로 하는 공정.
  23. 제 1 항에 있어서,
    금속층의 적어도 일부상에 적어도 하나의 도전 폴리머 볼을 형성하는 단계를 포함하는 것을 특징으로 하는 공정.
  24. 제 1 항에 있어서,
    스크라이브선을 따라 도전기판을 절단하는 단계는 톱질단계를 포함하는 것을 특징으로 하는 공정.
  25. 제 1 항에 있어서,
    다이스를 분리하기 위해 제 1 및 제 2 절단부에 수직방향으로 도전기판과 웨이퍼를 절단하는 단계를 포함하는 것을 특징으로 하는 공정.
  26. 제 25 항에 있어서,
    웨이퍼 및 도전기판을 절단하는 단계는 포토리소그래피 패턴 및 에칭 단계를 포함하는 것을 특징으로 하는 공정.
  27. 제 1 항에 있어서,
    반도체장치는 MOSFET이고, 다이의 정면은 소스 연결패드 및 게이트 연결패드로 이루어지며, 도전기판은 다이의 뒷면상에서 드레인 단자와 접촉하고 있고, 금속층의 드레인부는 도전기판과 접촉하며, 금속층은 또한 소스 연결패드와 접촉하는 소스부 및 게이트 연결패드와 접촉하는 게이트부를 포함하고, 금속층의 소스, 게이트, 및 드레인부는 서로 전기적으로 절연되어 있는 것을 특징으로 하는 공정.
  28. 제 1 항에 있어서,
    반도체장치는 MOSFET으로 이루어지는 것을 특징으로 하는 공정.
  29. 제 1 항에 있어서,
    반도체장치는 다이오드로 이루어지는 것을 특징으로 하는 공정.
  30. 제 1 항에 있어서,
    반도체장치는 JFET으로 이루어지는 것을 특징으로 하는 공정.
  31. 제 1 항에 있어서,
    반도체장치는 바이폴러 트랜지스터로 이루어지는 것을 특징으로 하는 공정.
  32. 제 1 항에 있어서,
    반도체장치는 IC로 이루어지는 것을 특징으로 하는 공정.
  33. 각각의 다이가 파워 MOSFET으로 이루어지고 다이의 정면 표면이 패시베이션층, 게이트 연결패드 및 소스 연결패드로 이루어지며 다이의 뒷면이 드레인 단자로 이루어지는, 스크라이브선에 의해 분리된 다수의 다이스로 이루어지고, 정면 및 뒷면을 갖는 반도체 웨이퍼를 제공하는 단계;
    상기 웨이퍼의 뒷면에 도전기판을 부착하는 단계;
    제 1 커프(W1)를 갖고 상기 도전기판의 일부를 노출시키는 제 1 절단부를 형성하기 위해 스크라이브선 영역내에서 웨이퍼의 정면에서부터 반도체 웨이퍼를 절단하는 단계;
    게이트 연결패드와 전기적 접촉하는 게이트 금속층을 형성하는 단계;
    소스 연결패드와 전기적 접촉하는 소스 금속층을 형성하는 단계;
    접촉영역에서 도전기판의 노출부와 접촉하고 상기 다이의 단부를 따라 상기 패시베이션층상으로 연장되고, 소스 및 게이트 금속층으로부터 전기적으로 절연되는 드레인 금속층을 형성하는 단계;
    드레인 금속층과 도전기판 사이의 접촉영역에 위치하는, 제 1 커프(W1)보다 작은 제 2 커프(W2)를 갖는 제 2 절단부를 형성하기 위해 스크라이브선 영역내에서 도전기판을 절단하는 단계; 및
    다이스를 분리시키기 위해 제 1 및 제 2 절단부에 수직인 방향으로 도전기판과 웨이퍼를 절단하는 단계로 이루어지고,
    상기 게이트 및 소스 금속층은 서로 전기적으로 절연되는 것을 특징으로 하는 파워 MOSFET용 패키지의 제조공정.
  34. 다이가 반도체 웨이퍼의 일부인 동안 착수되는, 반도체 다이의 제 1 부분과 반도체 다이의 제 2 부분상의 한 위치간의 전기적 연결을 하기 위한 공정에 있어서,
    상기 웨이퍼의 제 1 부분에 도전기판을 부착하는 단계;
    상기 도전기판의 일부를 노출시키기 위해 웨이퍼의 제 2 부분에서부터 반도체 웨이퍼를 절단하는 단계;
    상기 다이의 제 2 부분상의 한 위치로부터 다이의 단부를 따라 도전기판의 노출부로 측부상으로 연장되는 금속층을 형성하는 단계; 및
    금속층과 도전기판 사이의 접촉영역을 그대로 두는 동안 도전기판을 절단하는 단계로 이루어지는 것을 특징으로 하는 반도체 다이의 제 1 부분과 반도체 다이의 제 2 부분상의 한 위치간의 전기적 연결을 하기 위한 공정.
  35. 제 34 항에 있어서,
    웨이퍼를 절단하는 단계에 의해 형성된 제 1 커프는 도전기판을 절단하는 단계에 의해 형성된 제 2 커프보다 너비가 더 넓은 것을 특징으로 하는 공정.
  36. 제 34 항에 있어서,
    웨이퍼를 절단하는 단계는 톱질단계를 포함하는 것을 특징으로 하는 공정.
  37. 제 34 항에 있어서,
    도전기판을 절단하는 단계는 톱질단계를 포함하는 것을 특징으로 하는 공정.
  38. 그 정면이 반도체장치와 전기적 접촉하는 적어도 하나의 연결패드 및 패시베이션층으로 이루어지는, 반도체장치를 포함하는 다이;
    도전판의 돌출부를 형성하기 위해 다이의 측단부 너머 연장되는, 다이의 뒷면에 부착된 도전판; 및
    연결패드로부터 전기적으로 절연되는, 도전판의 돌출부로부터 다이의 측단부를 따라 패시베이션층상으로 연장되는 금속층으로 이루어지는 것을 특징으로 하는 반도체장치용 패키지.
  39. 제 38 항에 있어서,
    연결패드와 전기적 접촉하는 제 2 금속층을 포함하는 것을 특징으로 하는 패키지.
  40. 제 38 항에 있어서,
    금속층은 적어도 2개의 금속 부층으로 이루어지고, 제 2 금속 부층이 제 1 금속 부층위에 놓이는 것을 특징으로 하는 패키지.
  41. 제 40 항에 있어서,
    제 1 금속 부층은 스퍼터링되고, 제 2 금속 부층은 도금되는 것을 특징으로 하는 패키지.
  42. 제 39 항에 있어서,
    금속층과 접촉하는 적어도 하나의 제 1 솔더 포스트 및 제 2 금속층과 접촉하는 적어도 하나의 제 2 솔더 포스트를 포함하는 것을 특징으로 하는 패키지.
  43. 제 39 항에 있어서,
    금속층과 접촉하는 적어도 하나의 제 1 솔더 볼 및 제 2 금속층과 접촉하는 적어도 하나의 제 2 솔더 볼을 포함하는 것을 특징으로 하는 패키지.
  44. 제 39 항에 있어서,
    금속층과 접촉하는 적어도 하나의 제 1 도전 폴리머 볼 및 제 2 금속층과 접촉하는 적어도 하나의 제 2 도전 폴리머 볼을 포함하는 것을 특징으로 하는 패키지.
  45. 제 38 항에 있어서,
    도전판은 다이의 너비(X1)보다 큰 너비(X2)를 갖는 것을 특징으로 하는 패키지.
  46. 제 38 항에 있어서,
    다이는 수직 파워 MOSFET으로 이루어지는 것을 특징으로 하는 패키지.
  47. 제 38 항에 있어서,
    다이는 다이오드로 이루어지는 것을 특징으로 하는 패키지.
  48. 제 38 항에 있어서,
    다이는 바이폴러 트랜지스터로 이루어지는 것을 특징으로 하는 패키지.
  49. 제 38 항에 있어서,
    다이는 JFET으로 이루어지는 것을 특징으로 하는 패키지.
  50. 제 38 항에 있어서,
    다이는 IC로 이루어지는 것을 특징으로 하는 패키지.
  51. 그 정면이 소스 단자와 전기적 접촉하는 소스 연결패드 및 게이트 단자와 전기적 접촉하는 게이트 연결패드로 이루어지고, 그 뒷면이 드레인단자로 이루어지는, MOSFET을 포함하고 너비(X2)를 갖는 반도체 다이;
    X2보다 큰 너비(X1)를 갖고, 다이의 뒷면에 부착되며 드레인 단자와 전기적 접촉하는 도전기판;
    도전기판의 돌출부와 접촉하고, 다이의 단부를 따라 연장되며, 다이의 정면상의 패시베이션층의 일부를 덮는 드레인 금속층;
    소스 연결패드와 전기적 접촉하는 소스 금속층; 및
    게이트 연결패드와 전기적 접촉하는 게이트 금속층으로 이루어지는 것을 특징으로 하는 MOSFET용 패키지.
  52. 제 51 항에 있어서,
    소스 금속층과 접촉하는 적어도 하나의 솔더 포스트, 게이트 금속층과 접촉하는 적어도 하나의 솔더 포스트, 및 드레인 금속층과 접촉하는 적어도 하나의 솔더 포스트를 포함하는 것을 특징으로 하는 패키지.
  53. 제 51 항에 있어서,
    소스 금속층과 접촉하는 적어도 하나의 솔더 볼, 게이트 금속층과 접촉하는 적어도 하나의 솔더 볼, 및 드레인 금속층과 접촉하는 적어도 하나의 솔더 볼을 포함하는 것을 특징으로 하는 패키지.
  54. 제 51 항에 있어서,
    소스 금속층과 접촉하는 적어도 하나의 도전 폴리머 볼, 게이트 금속층과 접촉하는 적어도 하나의 도전 폴리머 볼, 및 드레인 금속층과 접촉하는 적어도 하나의 도전 폴리머 볼을 포함하는 것을 특징으로 하는 패키지.
  55. 그 제 1 부분이 적어도 하나의 연결패드로 이루어지는, 반도체장치를 포함하는 반도체 다이;
    다이의 제 2 부분에 부착된 도전기판; 및
    적어도 하나의 연결패드로부터 전기적으로 절연되는, 다이의 측단부를 따라 다이의 제 1 부분으로부터 연장되고 다이의 측단부 너머 플랜지에서 끝나는 금속층으로 이루어지고, 상기 플랜지는 도전기판과 접촉하는 것을 특징으로 하는 반도체장치용 패키지.
  56. 제 55 항에 있어서,
    도전기판의 단부를 다이의 단부 너머 측부상으로 연장되는 것을 특징으로 하는 패키지.
  57. 제 55 항에 있어서,
    플랜지는 다이의 면에 수평한 방향으로 다이로부터 윗방향으로 세로로 연장되는 것을 특징으로 하는 패키지.
  58. 도전기판;
    각각의 다이의 정면에 패시베이션층이 있고, 그 열은 다수의 병렬 트렌치에 의해 서로 분리되는, 상기 기판에 부착된 다수의 반도체 다이스; 및
    트렌치의 벽과 바닥을 구획하고 패시베이션층상으로 연장되는 금속층으로 이루어지는 것을 특징으로 하는 반도체 구조체.
  59. 제 58 항에 있어서,
    각각의 다이의 정면은 적어도 하나의 연결패드를 포함하고, 금속층은 연결패드로부터 전기적으로 절연되는 것을 특징으로 하는 반도체 구조체.
  60. 제 58 항에 있어서,
    연결패드와 전기적 접촉하는 제 2 금속층을 포함하는 것을 특징으로 하는 반도체 구조체.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100954921B1 (ko) * 2007-12-26 2010-04-27 주식회사 동부하이텍 수직형 반도체 소자의 백메탈층 필링 테스트 방법
KR20190016459A (ko) * 2017-08-08 2019-02-18 가부시기가이샤 디스코 금속이 노출된 기판의 가공 방법

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211877B1 (en) * 1999-09-13 2007-05-01 Vishay-Siliconix Chip scale surface mount package for semiconductor device and process of fabricating the same
US6984571B1 (en) * 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6404660B1 (en) * 1999-12-23 2002-06-11 Rambus, Inc. Semiconductor package with a controlled impedance bus and method of forming same
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
US6563133B1 (en) * 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US6889304B2 (en) * 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
KR100407472B1 (ko) * 2001-06-29 2003-11-28 삼성전자주식회사 트렌치가 형성된 상부 칩을 구비하는 칩 적층형 패키지소자 및 그 제조 방법
US6812548B2 (en) 2001-11-30 2004-11-02 Intel Corporation Backside metallization on sides of microelectronic dice for effective thermal contact with heat dissipation devices
TWI232560B (en) 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
SG107595A1 (en) 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
TWI227050B (en) * 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
US20040161871A1 (en) * 2002-11-27 2004-08-19 Seiko Epson Corporation Semiconductor device, method of manufacturing the same, circuit substrate and electronic equipment
US6831355B2 (en) * 2002-12-04 2004-12-14 Minilogic Device Corporation Ltd. Flip-chip sub-assembly, methods of making same and device including same
AU2003291199A1 (en) * 2002-12-09 2004-06-30 Advanced Interconnect Technologies Limited Package having exposed integrated circuit device
US7754537B2 (en) * 2003-02-25 2010-07-13 Tessera, Inc. Manufacture of mountable capped chips
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
JP2004349331A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp パワーｍｏｓｆｅｔとパワーｍｏｓｆｅｔ応用装置およびパワーｍｏｓｆｅｔの製造方法
JP4166627B2 (ja) * 2003-05-30 2008-10-15 株式会社デンソー 半導体装置
US6972480B2 (en) * 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US7094633B2 (en) * 2003-06-23 2006-08-22 Sandisk Corporation Method for efficiently producing removable peripheral cards
KR101078621B1 (ko) * 2003-07-03 2011-11-01 테쎄라 테크놀로지스 아일랜드 리미티드 집적회로 디바이스를 패키징하기 위한 방법 및 장치
JP4401181B2 (ja) 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
US20050062138A1 (en) * 2003-09-22 2005-03-24 Williams Kirt Reed Semiconductor structure with electrically isolated sidewall electrodes and method for fabricating the structure
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US7064010B2 (en) * 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
JP4536366B2 (ja) * 2003-12-22 2010-09-01 株式会社豊田中央研究所 半導体装置とその設計支援用プログラム
EP1704592A1 (en) * 2004-01-13 2006-09-27 Infineon Technologies AG Chip-sized filp-chip semiconductor package and method for making the same
JP3945483B2 (ja) * 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
US8390131B2 (en) * 2004-06-03 2013-03-05 International Rectifier Corporation Semiconductor device with reduced contact resistance
US20050269695A1 (en) * 2004-06-07 2005-12-08 Brogle James J Surface-mount chip-scale package
KR100575591B1 (ko) * 2004-07-27 2006-05-03 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법
US7170187B2 (en) * 2004-08-31 2007-01-30 International Business Machines Corporation Low stress conductive polymer bump
JP4153932B2 (ja) * 2004-09-24 2008-09-24 株式会社東芝 半導体装置および半導体装置の製造方法
TWI278090B (en) * 2004-10-21 2007-04-01 Int Rectifier Corp Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7834376B2 (en) * 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
US7224042B1 (en) * 2005-06-29 2007-05-29 Actel Corporation Integrated circuit wafer with inter-die metal interconnect lines traversing scribe-line boundaries
CN104183591A (zh) * 2005-07-01 2014-12-03 维税-希力康克斯公司 以单个贴装封装实现的完整功率管理系统
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
US8592286B2 (en) * 2005-10-05 2013-11-26 Stats Chippac Ltd. Ultra-thin wafer system and method of manufacture thereof
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
TWI324800B (en) 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US7939368B2 (en) * 2006-03-07 2011-05-10 Stats Chippac Ltd. Wafer level chip scale package system with a thermal dissipation structure
US8420505B2 (en) * 2006-03-25 2013-04-16 International Rectifier Corporation Process for manufacture of thin wafer
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7285477B1 (en) 2006-05-16 2007-10-23 International Business Machines Corporation Dual wired integrated circuit chips
US7880278B2 (en) 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
KR100794658B1 (ko) * 2006-07-07 2008-01-14 삼성전자주식회사 반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를포함하는 칩 스택 패키지
DE102006033319B4 (de) * 2006-07-17 2010-09-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements in Halbleiterchipgröße mit einem Halbleiterchip
US9627552B2 (en) 2006-07-31 2017-04-18 Vishay-Siliconix Molybdenum barrier metal for SiC Schottky diode and process of manufacture
US7476563B2 (en) 2006-11-17 2009-01-13 Freescale Semiconductor, Inc. Method of packaging a device using a dielectric layer
US7807511B2 (en) * 2006-11-17 2010-10-05 Freescale Semiconductor, Inc. Method of packaging a device having a multi-contact elastomer connector contact area and device thereof
US7696016B2 (en) * 2006-11-17 2010-04-13 Freescale Semiconductor, Inc. Method of packaging a device having a tangible element and device thereof
US7588951B2 (en) * 2006-11-17 2009-09-15 Freescale Semiconductor, Inc. Method of packaging a semiconductor device and a prefabricated connector
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
US20080166837A1 (en) * 2007-01-10 2008-07-10 Tao Feng Power MOSFET wafer level chip-scale package
JP4600688B2 (ja) * 2007-03-29 2010-12-15 Ｔｄｋ株式会社 電子部品の製造方法および電子部品
US7888236B2 (en) * 2007-05-14 2011-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication methods thereof
US7662669B2 (en) * 2007-07-24 2010-02-16 Northrop Grumman Space & Mission Systems Corp. Method of exposing circuit lateral interconnect contacts by wafer saw
US20090032871A1 (en) * 2007-08-01 2009-02-05 Louis Vervoort Integrated circuit with interconnected frontside contact and backside contact
US8101500B2 (en) 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
US8053280B2 (en) * 2007-11-02 2011-11-08 Infineon Technologies Ag Method of producing multiple semiconductor devices
US8426960B2 (en) * 2007-12-21 2013-04-23 Alpha & Omega Semiconductor, Inc. Wafer level chip scale packaging
US7741156B2 (en) * 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
US8039877B2 (en) 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US8710665B2 (en) 2008-10-06 2014-04-29 Infineon Technologies Ag Electronic component, a semiconductor wafer and a method for producing an electronic component
KR101198758B1 (ko) * 2009-11-25 2012-11-12 엘지이노텍 주식회사 수직구조 반도체 발광소자 및 그 제조방법
US8362606B2 (en) 2010-07-29 2013-01-29 Alpha & Omega Semiconductor, Inc. Wafer level chip scale package
JP5646948B2 (ja) * 2010-10-19 2014-12-24 ローム株式会社 半導体装置
US20120119345A1 (en) * 2010-11-15 2012-05-17 Cho Sungwon Integrated circuit packaging system with device mount and method of manufacture thereof
CN102184903B (zh) * 2011-03-09 2013-06-19 格科微电子（上海）有限公司 一种封装的半导体芯片及其通孔的制造方法
DE102011018295B4 (de) * 2011-04-20 2021-06-24 Austriamicrosystems Ag Verfahren zum Schneiden eines Trägers für elektrische Bauelemente
FR2976403B1 (fr) * 2011-06-09 2013-11-22 St Microelectronics Rousset Procede de fabrication d'un circuit integre depourvu de plage de contact de masse
CN102842556B (zh) * 2011-06-21 2015-04-22 万国半导体(开曼)股份有限公司 双面外露的半导体器件及其制作方法
TWI505413B (zh) * 2011-07-20 2015-10-21 Xintec Inc 晶片封裝體及其製造方法
CN103579010B (zh) * 2012-08-08 2016-12-21 深南电路有限公司 一种侧壁金属化封装产品的制作方法
KR101971202B1 (ko) * 2012-11-22 2019-04-23 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
JP2015177061A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法および半導体装置
JP6264211B2 (ja) * 2014-07-10 2018-01-24 住友電気工業株式会社 半導体装置の製造方法および半導体装置
TWI584431B (zh) * 2015-01-21 2017-05-21 尼克森微電子股份有限公司 超薄半導體元件封裝結構的製造方法
US9484227B1 (en) * 2015-06-22 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing in wafer level package
CN105826288B (zh) * 2016-03-22 2019-08-13 上海朕芯微电子科技有限公司 功率器件的csp封装结构及其制造方法
JP7171216B2 (ja) * 2018-04-10 2022-11-15 東洋鋼鈑株式会社 圧延接合体及び圧延接合体の製造方法
US10665523B2 (en) * 2018-07-17 2020-05-26 Advance Semiconductor Engineering, Inc. Semiconductor substrate, semiconductor package, and method for forming the same
DE102018132447B4 (de) 2018-12-17 2022-10-13 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
FR3104315B1 (fr) 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
FR3104316B1 (fr) 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
FR3104317A1 (fr) 2019-12-04 2021-06-11 Stmicroelectronics (Tours) Sas Procédé de fabrication de puces électroniques

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4249299A (en) 1979-03-05 1981-02-10 Hughes Aircraft Company Edge-around leads for backside connections to silicon circuit die
JPH0215652A (ja) 1988-07-01 1990-01-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5270261A (en) 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
JPH06209058A (ja) 1993-01-12 1994-07-26 Mitsubishi Electric Corp 半導体装置及びその製造方法，並びにその実装方法
JP2809115B2 (ja) 1993-10-13 1998-10-08 ヤマハ株式会社 半導体装置とその製造方法
US5753529A (en) 1994-05-05 1998-05-19 Siliconix Incorporated Surface mount and flip chip technology for total integrated circuit isolation
US5767578A (en) 1994-10-12 1998-06-16 Siliconix Incorporated Surface mount and flip chip technology with diamond film passivation for total integated circuit isolation
JP3374880B2 (ja) * 1994-10-26 2003-02-10 三菱電機株式会社 半導体装置の製造方法、及び半導体装置
US5597767A (en) * 1995-01-06 1997-01-28 Texas Instruments Incorporated Separation of wafer into die with wafer-level processing
EP2270845A3 (en) 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
JPH10135386A (ja) * 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd 半導体ベアチップの製造方法
US6054760A (en) * 1996-12-23 2000-04-25 Scb Technologies Inc. Surface-connectable semiconductor bridge elements and devices including the same
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
US6051489A (en) * 1997-05-13 2000-04-18 Chipscale, Inc. Electronic component package with posts on the active side of the substrate
US5888884A (en) 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
US6342283B1 (en) * 1999-03-30 2002-01-29 Usf Filtration & Separations, Inc. Melt-blown tubular core elements and filter cartridges including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100954921B1 (ko) * 2007-12-26 2010-04-27 주식회사 동부하이텍 수직형 반도체 소자의 백메탈층 필링 테스트 방법
KR20190016459A (ko) * 2017-08-08 2019-02-18 가부시기가이샤 디스코 금속이 노출된 기판의 가공 방법

Also Published As

Publication number Publication date
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