JP4153932B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置およびその製造方法に係わり、特に、パワートランジスタや整流素子などのいわゆる電力用半導体素子を有する半導体装置と、そのような半導体装置を製造する方法に関する。
表面実装型の半導体装置は、電極パターンが形成された実装基板などに対して、半田リフロー法やフロー方式などにより確実にかつ容易に実装することができ、小型・軽量で信頼性が高いなどの利点を有する。
従来から、パワートランジスタ（例えば、パワーＭＯＳＦＥＴ）のような電力用半導体素子は、図１８に示すように、ソース電極５１とドレイン電極５２の２つの主電極が半導体チップ５３の両面に配置されたいわゆる縦型の構造を有している。そして、このような縦型の半導体素子を搭載した半導体装置では、プリント基板などの実装基板５４の配線パターン５５に直接接合されていない側の電極（例えばソース電極５１）を、ボンディングワイヤ５６を介してソース側の配線パターン５５に接続する構造が採られていた。
また、熱の放散性に優れかつ小型・薄型の半導体装置として、半導体チップを覆うように設けられた樹脂層の上に金属製のリードフレームを配置し、このリードフレームを介して半導体チップから引き出された電極端子の先端面と、半導体チップに設けられた電極の表面とが、実装面で平面上に露出するように構成した半導体装置が提案されている。（例えば、特許文献１参照）
さらに、チップサイズの表面実装型デバイスとして、ボンディングワイヤの代わりに、銅合金などの金属製のクリップあるいはキャップを導電性接着剤により半導体チップに接合した構造の半導体装置も提案されている。（例えば、特許文献２参照）、
しかしながら、これらの半導体装置においては、配線の抵抗やインダクタンスが大きいため、回路の効率が低下するばかりでなく、リードフレームやキャップなどの分だけ実装面積が大きくなる。そのため、十分に小型化を実現することができなかった。また、特許文献２に記載された半導体装置では、使用材料のコストがかかるため、価格が高くなるという問題があった。
特開２００３−０８６７３７公報 ＵＳＰ ６，７６７，８２０
本発明は、これらの問題を解決するためになされたもので、薄く小型で電流経路の抵抗および寄生インダクタンスが小さく、信頼性に優れた半導体装置を提供することを目的とする。また、そのように信頼性に優れた半導体装置を製造する方法を提供することを目的とする。
本発明の第１の態様に係る半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板の一方の面に形成された第１の第１導電型層と、前記第１の第１導電型層の表面の所定の領域に形成された第２導電型層と、前記第２導電型層に接続するように形成された第１の主電極と、前記第１導電型半導体基板の他方の面に形成された第２の主電極と、前記第１導電型半導体基板および前記第１の第１導電型層を貫通して形成された貫通孔と、前記貫通孔の側壁面に直接接するように形成され、前記第２の主電極に接続された導電部と、前記第１の主電極と同じ面側に形成され、前記導電部と接続された電極パッド部と、前記第１の第１導電型層の表面の所定の領域に、前記第２導電型層と接しないように形成された第２の第１導電型層を有し、前記貫通孔が、前記第２導電型層との間に前記第２の第１導電型層が介挿される領域に形成されていることを特徴とする
本発明の第２の態様に係る半導体装置の製造方法は、第１導電型半導体基板の素子面に第２導電型層を形成する工程と、前記第１導電型半導体基板の前記素子面に、前記第２導電型層に接続するように第１の主電極を形成する工程と、前記第１導電型半導体基板の前記素子面に、前記第２導電型層と接しないように第１導電型層を形成する工程と、前記第１導電型半導体基板の裏面に第２の主電極を形成する工程と、前記第２の主電極が形成された前記第１導電型半導体基板に、前記素子面側からレーザを照射し、前記第２導電型層との間に前記第１導電型層が介挿される領域に貫通孔を形成する工程と、前記貫通孔の側壁面に直接接するように、前記第２の主電極に接続された導電部を形成する工程と、前記第１導電型半導体基板の前記素子面に、前記導電部と接続された電極パッド部を形成する工程を備えることを特徴とする。
本発明の一態様である半導体装置またはその製造方法によれば、薄く小型で、電流経路の抵抗および寄生インダクタンスが小さく、信頼性に優れた半導体装置を得ることができる。
以下、本発明を実施するための形態について説明する。なお、実施の形態を図面に基づいて説明するが、それらの図面は図解のために供されるものであり、本発明はそれらの図面に限定されるものではない。
図１は、本発明の第１の実施形態に係る半導体装置であるプレーナ型ＭＯＳＦＥＴの構造を模式的に示す断面図である。
この図において、符号１は、第１導電型半導体基板であるＮ型シリコン基板（Ｎ＋基板）を示し、このＮ＋基板１の一方の面にＮドリフト層２が形成されている。このＮドリフト層２の表面の所定の領域に、第２導電型層であるＰ型層３が形成され、さらにＰ型層３の表面の所定の領域に、Ｎソース層４が形成されている。
そして、Ｐ型層３とＮソース層４にそれぞれ接するように、第１の主電極であるソース電極５が形成されている。また、Ｎソース層４の表面からＰ型層３の表面およびＮドリフト層２の表面に亘って、制御用電極であるゲート電極６が形成されている。ゲート電極６は絶縁膜（ゲート酸化膜）７を介してＮソース層４、Ｐ型層３およびＮドリフト層２に対向するように配置されている。
また、Ｎ＋基板１の他方の面（Ｎドリフト層２と反対側の面、以下裏面ともいう。）には、第２の主電極であるドレイン電極８が形成されている。ドレイン電極８の厚さは５μｍ以上であることが好ましく、２０〜３０μｍであることがより好ましい。ドレイン電極８の厚さを５μｍ以上とすることにより、後述するＮ＋層からドレイン電極８を通って導電部（貫通ビア）に至る電流経路の抵抗値を下げることができる。さらに、ドレイン電極８の厚さを２０〜３０μｍとした場合には、貫通孔の形成をレーザ照射により行うとき、ドレイン電極８をレーザのストッパ層として利用することができるという利点がある。
さらに、Ｎドリフト層２の表面にはＮ＋層９が形成されている。このＮ＋層９は、Ｐ型層３と接しないように所定の領域に形成されている。
また、Ｎ＋層９の形成領域に、Ｎ＋基板１およびＮドリフト層２を貫通する貫通孔１０が形成されている。そして、この貫通孔１０内には、導体金属をメッキするなどの方法で導電部１１が形成されている。導電部１１はドレイン電極８と接続され、シリコン基板の表裏面を導通させる貫通ビア１２が形成されている。なお、貫通ビア１２は、貫通孔１０とその内部に形成された導電部１１とを合わせたスルーホール導通部を示している。
貫通孔１０の形成はレーザの照射により行うことができる。レーザとしては、例えば波長３５５ｎｍのＹＡＧレーザを用いることができるが、これに限定されるものではない。また、貫通孔１０の直径は１０〜５０μｍであることが好ましく、２０〜３０μｍであることがより好ましい。貫通孔１０の直径を１０μｍ以上にすることにより、貫通ビア１２の電気抵抗を低くし、ボンディングワイヤなどによる接続に比べて低い抵抗値を実現することができる。貫通孔１０の直径が大きすぎる場合には、シリコン基板にクラックが入りやすいため、好ましくない。
貫通ビア１２の導電部１１の形状は、貫通孔１０の内部全体を埋めるような円柱状でもよいが、内壁面を被覆する管状の形状とすることが好ましい。そして、導電部１１の厚さは、抵抗を低減するために５μｍ程度とすることが好ましい。導電部１１の形状を管状にした場合には、電流の表皮効果により、高周波特性や高速スイッチング時の特性が改善されるうえに、導電部１１を形成するための導電材料の低減や、メッキ形成に要する時間の短縮などの効果を上げることができる。導電部１１の上に、さらに絶縁樹脂のような絶縁体１３を充填することもできる。
なお、導電部１１の形状は、完全な管状ではなく、図２に示すように、貫通孔１０の底部にも導電層が形成された断面Ｕ字形状であってもよい。さらに、貫通孔１０の側壁面に直接導電部１１が接している構造の方が、製造工程が簡便でコストが安いが、用途によっては、貫通孔１０の内壁面に絶縁層を形成し、この絶縁層により半導体部分と貫通孔１０内の導電部１１が電気的に絶縁された構造とすることもできる。このような構造では漏れ電流が生じないので、後述する第２の実施形態に示すように、Ｎ＋層を設ける必要がない。
そして、ソース電極５と同じ面側の貫通ビア１２上に、接続用の電極パッドであるドレインパッド１４が形成されている。貫通ビア１２の導電部１１はドレインパッド１４とコンタクトしており、貫通ビア１２を通じてドレインパッド１４とドレイン電極８が接続されている。十分なパッド面積を得るために、ドレインパッド１４をソース電極５上まで延長することができる。すなわち、ドレインパッド１４を絶縁層を介してソース電極５上にオーバーラップさせて配置してもよい。オーバーラップ領域の大きさは、貫通ビア１２が半導体チップの周辺部に形成されていて、貫通孔の片側のみでオーバーラップする構造の場合は、１００μｍ以上とすることができる。このようにドレインパッド１４をオーバーラップさせて配置することにより、後述する実装基板やバンプ電極との接続における接続面積を大きくすることができ、接続抵抗を低減することができる。
半導体基板両面のドレインパッド１４とドレイン電極８を導通させる貫通ビア１２の形成位置は、必ずしもＮ＋層９の形成領域内でなくてもよく、Ｎ＋層９の少なくとも一部がＰ型層３との間に介在するような領域であればよい。すなわち、Ｎ＋層９は、Ｐ型層３からの空乏層の伸びを抑えるストッパとしての働きをするので、Ｐ型層３と貫通ビア１２との間にＮ＋層９が介在する場合には、空乏層の端部（ｄ）が貫通孔１０の側壁面にまで到達することがない。
レーザ照射により形成された貫通孔１０においては、側壁面のシリコン結晶に欠陥が生じている。そのため、空乏層が貫通孔１０の側壁面に達すると、Ｐ型層３が貫通孔１０内部の導電部１１と導通して、素子がオフの状態でも若干の電流が流れるおそれがある。しかし、貫通ビア１２とＰ型層３との間にＮ＋層９を介在させることにより、Ｎ＋層９が空乏層の広がりを防止し、空乏層が貫通孔１０の側壁面近傍に到達しないようにすることができる。そのため、前記した漏れ電流の発生を防止することができ、誤動作や不要な熱の発生を防止することができる。
第１の実施形態の半導体装置は、以下に示す手順で製造することができる。
まず、図３（ａ）に示すように、Ｎ＋基板１の一方の面にエピタキシャル成長によりＮドリフト層２を形成した後、このＮドリフト層２の表面の所定の領域に、Ｐ型層３およびＮソース層４を順に形成する。また、Ｎドリフト層２の表面の所定の領域に、Ｐ型層３と接しないようにＮ＋層９を形成する。
次いで、Ｎソース層４上からＰ型層３およびＮドリフト層２上に亘って、絶縁膜（ゲート酸化膜）７を有するゲート電極６を形成する。また、Ｐ型層３とＮソース層４にそれぞれ接するようにソース電極５を形成する。さらに、Ｎ＋基板１の裏面にドレイン電極８を形成する。
次に、図３（ｂ）に示すように、Ｎ＋層９の形成領域のような所定の領域に、レーザ照射、例えばＹＡＧレーザ（波長３５５ｎｍ）を照射することにより、Ｎ＋基板１およびＮドリフト層２を貫通する貫通孔１０を形成した後、この貫通孔１０内に、導体金属を無電解メッキ次いで電解メッキするなどの方法で、導電部１１を形成する。さらに必要に応じて、絶縁樹脂のペーストを印刷するなどの方法で、貫通孔１０内の導電部１１の上に絶縁体１３を充填することもできる。貫通孔１０内への絶縁体１３の充填は、絶縁樹脂ペーストをロールコートする方式によっても可能である。
しかる後、図３（ｃ）に示すように、こうして形成された貫通ビア１２の上に、アルミニウムのスパッタリングやメッキなどの方法でドレインパッド１４を形成する。
このような製造方法において、貫通孔１０の形成をレーザ照射により行っているので、マスク露光・現像工程が少ないため、低コストで半導体装置を得ることができる。また、ドレイン電極８をレーザ照射のストッパ層として利用することができる。
このように製造される第１の実施形態の半導体装置は、図４に示すように、ドレインパッド１４およびソース電極５上にそれぞれ接続用のバンプ電極１５を配置し、これらのバンプ電極１５を介して、プリント配線基板のような実装基板１８上の配線パターン１９と接続することができる。なお、図４において、ゲート電極パッドについては図示を省略しているが、ゲート電極パッドは、ソース電極５と同じ面側にあることが好ましい。
また、第１の実施形態の半導体装置は、別の実装形態を採ることもできる。すなわち、図５に示すように、ドレインパッド１４上およびソース電極５上にそれぞれ半田メッキ層（図示を省略。）を形成し、これらの半田メッキ層を実装基板１８の対応する配線パターン１９，２０に当接させて半田付けすることができる。
さらに、これらの実装形態においては、図６に示すように、ドレイン電極８の露出面（下面）に銅などの金属板２１を半田２２により接合することができる。このような構造では、金属板２１の放熱効果により、熱抵抗および過渡熱抵抗が改善される。
このように実装される第１の実施形態の半導体装置では、ドレイン電極８と実装基板１８上の配線パターン１９とが非常に短い距離で接続されるため、電気抵抗が小さい。また、実装基板１８上でソース電極５と接続される配線２０と、ドレイン電極８と接続される配線１９との距離が短くなるため、電流経路の寄生インダクタンスが非常に小さくなる。そして、従来の銅合金などのクリップあるいはキャップを有する半導体装置に比べて、例えば面積比で３０〜４０％の小型化を図り、さらに全体の厚さを０．３ｍｍ程度薄くすることができるなど、小型化および薄型化を図ることができる。さらに、実装が容易であり、コストが安い。
次に、第１の実施形態の半導体装置において、貫通ビア１２の位置について説明する。貫通ビア１２は、通常１個の半導体チップに対して複数個形成され、素子の周辺領域に配置されている。貫通ビア１２の配置位置を示す例を、図７〜図９にそれぞれ示す。
これらの図に示すように、貫通ビア１２は、半導体チップ１６の四隅あるいは４辺の全部ないし一部で、素子形成の終端領域（Ｅ）の外側にそれぞれ配置されている。ここで、素子形成の終端領域（Ｅ）は、素子であるＭＯＳＦＥＴのアクティブエリアから連続的に広がるＰ型層の外側の境界線（ｐ）から、その外側に位置するＮ＋層の内側の境界線（ｎ）までの領域をいうものとする。また図７〜図９において、接続用バンプ電極の配置位置を一点鎖線で示す。
図７〜図９に示すように、貫通ビア１２が配置された半導体装置では、素子形成の終端領域（Ｅ）が、貫通ビア１２の周りの一部をとり囲むように形成されており、貫通ビア１２の近傍で変曲点を有するＳ字状あるいは部分的に凹部を持つ曲線状の平面形状を有している。このように構成することにより、半導体チップ１６におけるデッドスペースを低減して素子のアクティブエリアを最大化することができ、素子の抵抗を下げることができる。また、貫通ビア１２のこのような配置では、貫通孔とその内部の導電部との間に絶縁層を形成する必要がない。
なお、図８は、チップサイズが大型の半導体装置における貫通ビア１２の配置を示し、１個のバンプ電極に対応して複数の貫通ビア１２が設けられている。効果を均一化して電流の局部的集中を防止するために、各貫通ビア１２の大きさ（貫通孔の直径および導電部の厚さ）は同一にすることが好ましい。
ゲート電極が半導体チップの中央にあるセンターゲート構造の半導体装置においては、各電極接続用のバンプ電極が、図１０に示すように配設されている。図において、ゲート接続用バンプ電極の位置をＧ、ドレイン接続用バンプ電極の位置をＤ、ソース接続用バンプ電極の位置をＳでそれぞれ示す。このような構造の半導体装置においては、インダクタンスの低減およびゲート信号の面内均一化という効果を上げることができる。
さらに、図７〜図１０に示すように配置された貫通ビア１２を有する半導体装置においては、空乏層の端部が貫通ビア１２まで到達することがないように、貫通孔からＮ＋層の内側の境界線（ｎ）までの距離を３０μｍ以上にすることが好ましい。特に、貫通孔からＮ＋層の内側境界線（ｎ）までの距離を、シリコン層の厚さと同じだけ採ることにより、貫通孔形成の際に生じるシリコン層の欠陥に起因する影響を完全に排除することができる。
次に、本発明の別の実施形態について説明する。
図１１は、本発明の第２の実施形態に係る半導体装置の構造の一部を模式的に示す断面図である。この実施形態においては、Ｎ＋層が形成されておらず、Ｐ型層３と接しない所定の領域に貫通孔１０が形成されている。そして、この貫通孔１０の側壁面、および貫通孔１０の開口部の周りのＮドリフト層２上に、ポリイミドなどの絶縁樹脂層２３が形成されている。
ここで、絶縁樹脂層２３の形成は、素子面側から絶縁樹脂のペーストなどを印刷し、あるいはロールコート方式により絶縁樹脂を塗布し、貫通孔１０内に絶縁樹脂を充填した後、この絶縁樹脂の充填部にレーザを照射し、小径の貫通孔を同心的に形成する方法により行うことができる。
また、貫通孔１０内の絶縁樹脂層２３の上にメッキなどの方法で導電部１１が形成されている。そして、この導電部１１はドレイン電極８と接続され、貫通ビア１２が形成されている。さらに、導電部１１の上にさらに絶縁樹脂のような絶縁体１３が充填されている。なお、第２の実施形態において、その他の部分は第１の実施形態と同様に構成されるので、図示および説明を省略する。
このように構成される第２の実施形態においては、第１の実施形態では形成されているＮ＋層が設けられていないが、貫通孔１０の側壁面に絶縁樹脂層２３が形成されている。そのため、Ｐ型層３から延びる空乏層の端部（ｄ）が貫通孔１０の側壁面まで到達しても、Ｐ型層３が貫通孔１０内の導電部１１と導通することがない。したがって、漏れ電流の発生がなく、信頼性の高い半導体装置を得ることができる。また、薄く小型で信頼性に優れているうえに、電極と実装基板上の配線パターンとを非常に短い距離で接続することができるので、抵抗を小さくすることができる。また、実装基板上で２つの主電極と接続する配線パターンの間の距離を短くすることができるので、電流経路の寄生インダクタンスを大幅に低減することができる。さらに、実装が容易であり、コストが安い。
図１２は本発明の第３の実施形態であるＭＯＳＦＥＴを示す上面図、図１３は図１２のＡ−Ａ断面図を示す。これらの図において、図１および図７〜図９と同じ部分には同一の符号を付して説明を省略する。
第３の実施形態では、Ｐ型層３が複数の穴が持つ平面形状を有しており、それらの穴内に、Ｎ＋層９がＰ型層３に接しないように形成されている。また、各Ｎ＋層９の中央部に貫通ビア１２が形成され、貫通ビア１２の上にドレインパッド１４が形成されている。そして、十分なパッド面積を得るために、ドレインパッド１４がソース電極５上にオーバーラップして配置され、ＳｉＯ２のような絶縁層１７を介して形成されている。オーバーラップ領域の大きさは、片側で５０μｍ程度、全体で１００μｍ以上とすることができる。オーバーラップ領域の大きさを前記した範囲にすることで、実装基板やバンプ電極との接続における接触面積を大きくすることができ、接続抵抗を低減することができる。
このような構造の半導体装置においては、薄く小型で信頼性に優れているうえに、第１の実施形態に比べて、実装基板上のドレイン配線とソース配線をさらに近接して配置することができるために、配線のインダクタンスがより減少する。また、ドレイン電極８に導通されたドレインパッド１４からソース電極５に至る電流経路がさらに短くなるため、半導体チップ１６上の配線抵抗による電圧降下を小さくすることができる。さらに、実装が容易でコストが安いうえに、実装基板への実装の際の位置あわせが容易になるという利点がある。
図１４は、本発明の第４の実施形態に係る半導体装置であるトレンチゲート型ＭＯＳＦＥＴの構造を示す断面図である。
第４の実施形態の半導体装置が第１の実施形態のプレーナ型のものと異なるのは、ゲート電極６が、シリコン基板の表面ではなく、シリコン基板の表面から内部に形成されたトレンチＴ内に配設されている点であり、その他の部分は第１の実施形態と同様に構成されている。すなわち、Ｐ型層３とＮソース層４の積層構造の表面側からトレンチＴが形成され、このトレンチＴの内壁面を覆うようにゲート酸化膜７が形成され、さらにゲート電極６がトレンチＴ内に埋め込まれている。
このように構成される第４の実施形態の半導体装置では、素子自体の抵抗が小さいため、配線抵抗の低減による効果がより大きくなる。また、薄く小型で信頼性に優れているうえに、実装基板上で２つの主電極と接続する配線パターンの間の距離を短くすることができるので、電流経路の寄生インダクタンスを大幅に低減することができる。さらに、実装が容易であり、コストが安い。
なお、以上の実施形態では、ＭＯＳＦＥＴについて説明したが、本発明の構成は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他の縦型スイッチング素子やＰｉＮ−ダイオード、ショットキーバリアダイオード(ＳＢＤ)などの縦型ダイオードなどにもそのまま適用することができる。
図１５は、本発明の第５の実施形態であるＩＧＢＴの構造を示す断面図である。図において、符号２４はＮバッファ層を示し、２５はＰエミッタ層を示す。また、符号２６は第１の実施形態のドレインパッドに相当するコレクタパッド、２７はソース電極に相当するエミッタ電極、２８はドレイン電極に相当するコレクタ電極をそれぞれ示す。図１５において、図１と同じ部分には同一の符号を付して説明を省略する。
図１６は第６の実施形態であるＰｉＮ−ダイオードの構造を示す断面図であり、図１７は第７の実施形態であるＳＢＤの構造を示す断面図である。図１６において、符号２９は高抵抗層を示す。また図１６および図１７において、符号３０はアノード電極、３１はカソード電極、３２はカソードパッドをそれぞれ示す。これらの図において、図１と同じ部分には同一の符号を付して説明を省略する。
図１５〜図１７に示す半導体装置においても、第１〜第４の実施形態であるＭＯＳＦＥＴと同様の効果を上げることができる。
本発明の第１の実施形態に係るプレーナ型ＭＯＳＦＥＴの構造を示す断面図である。 図１に示す半導体装置の貫通ビアの形状の別の例を示す断面図である。 第１の実施形態の半導体装置の製造方法を説明するための断面図である。 第１の実施形態の半導体装置の実装形態の一例を示す断面図である。 第１の実施形態の半導体装置の別の実装形態を示す断面図である。 第１の実施形態の半導体装置の別の構造を示す断面図である。 図１に示す半導体装置において、貫通ビアの配置の一例を示す平面図である。 図１に示す半導体装置において、貫通ビアの配置の別の例を示す平面図である。 図１に示す半導体装置において、貫通ビアの配置の第３の例を示す平面図である。 第１の実施形態の半導体装置において、電極接続用のバンプ電極の配置を示す平面図である。 本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。 本発明の第３の実施形態のＭＯＳＦＥＴを示す上面図である。 図１２におけるＡ−Ａ断面図である。 本発明の第４の実施形態に係るトレンチゲート型ＭＯＳＦＥＴの構造を示す断面図である。 本発明の第５の実施形態に係るＩＧＢＴの構造を示す断面図である。 本発明の第６の実施形態に係るＰｉＮ−ダイオードの構造を示す断面図である。 本発明の第７の実施形態に係るＳＢＤの構造を示す断面である。 従来の電力用半導体装置の構造の一例を示す断面図である。
符号の説明
１…Ｎ＋基板、２…Ｎドリフト層、３…Ｐ型層、４…Ｎソース層、５…ソース電極、６…ゲート電極、８…ドレイン電極、９…Ｎ＋層、１０…貫通孔１、１１…導電部、１２…貫通ビア、１４…ドレインパッド、１５…バンプ電極、１７…絶縁層、１８…実装基板、１９，２０…配線パターン、２１…金属板、２３…絶縁樹脂層。

Claims (5)

  1. 第１導電型半導体基板と、
    前記第１導電型半導体基板の一方の面に形成された第１の第１導電型層と、
    前記第１の第１導電型層の表面の所定の領域に形成された第２導電型層と、
    前記第２導電型層に接続するように形成された第１の主電極と、
    前記第１導電型半導体基板の他方の面に形成された第２の主電極と、
    前記第１導電型半導体基板および前記第１の第１導電型層を貫通して形成された貫通孔と、
    前記貫通孔の側壁面に直接接するように形成され、前記第２の主電極に接続された導電部と、
    前記第１の主電極と同じ面側に形成され、前記導電部と接続された電極パッド部と、
    前記第１の第１導電型層の表面の所定の領域に、前記第２導電型層と接しないように形成された第２の第１導電型層を有し、
    前記貫通孔が、前記第２導電型層との間に前記第２の第１導電型層が介挿される領域に形成されていることを特徴とする半導体装置。
  2. 前記第２導電型層は複数の穴を持つ平面形状を有し、これらの穴内に前記第２の第１導電型層が前記第２導電型層に接しないように形成されており、かつ前記第２の第１導電型層の中央部に前記貫通孔が形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記導電部と接続された前記電極パッド部は、前記第１の主電極上に絶縁層を介してオーバーラップして配置されていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記貫通孔内の導電部を介して前記第２の主電極に接続された前記電極パッド部と、前記第１の主電極とは、平面形状において隣り合うように交互に配置されていることを特徴とする請求項２記載の半導体装置。
  5. 第１導電型半導体基板の素子面に第２導電型層を形成する工程と、
    前記第１導電型半導体基板の前記素子面に、前記第２導電型層に接続するように第１の主電極を形成する工程と、
    前記第１導電型半導体基板の前記素子面に、前記第２導電型層と接しないように第１導電型層を形成する工程と、
    前記第１導電型半導体基板の裏面に第２の主電極を形成する工程と、
    前記第２の主電極が形成された前記第１導電型半導体基板に、前記素子面側からレーザを照射し、前記第２導電型層との間に前記第１導電型層が介挿される領域に貫通孔を形成する工程と、
    前記貫通孔の側壁面に直接接するように、前記第２の主電極に接続された導電部を形成する工程と、
    前記第１導電型半導体基板の前記素子面に、前記導電部と接続された電極パッド部を形成する工程を備えることを特徴とする半導体装置の製造方法。
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