JP2016171231A - 半導体装置および半導体パッケージ - Google Patents

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赤池　康彦
Yasuhiko Akaike
康彦 赤池
研也 小林
Kiyonari Kobayashi
研也 小林
幸江 西川
Yukie Nishikawa
幸江 西川
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Abstract

【課題】小型化を可能とする半導体装置および半導体パッケージを提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１電極と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、導電部と、を有する。第２半導体領域は、第１半導体領域の上に設けられている。第１電極は、第２半導体領域の上に設けられている。第３半導体領域は、第１電極の上に設けられている。第４半導体領域は、第３半導体領域の上に設けられている。導電部は、第３半導体領域に絶縁部を介して囲まれ、第１電極と電気的に接続されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体パッケージに関する。
ダイオード、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、およびＩＧＢＴ(Insulated Gate Bipolar Transistor)など半導体素子を含む半導体装置は、電力制御をはじめとする各種の用途に広く用いられる。半導体装置は小さいことが望ましい。
特開２００９−７１０５９号公報
本発明が解決しようとする課題は、小型化を可能とする半導体装置および半導体パッケージを提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１電極と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、導電部と、を有する。
第２半導体領域は、第１半導体領域の上に設けられている。
第１電極は、第２半導体領域の上に設けられている。
第３半導体領域は、第１電極の上に設けられている。
第４半導体領域は、第３半導体領域の上に設けられている。
導電部は、第３半導体領域に絶縁部を介して囲まれ、第１電極と電気的に接続されている。
第１実施形態に係る半導体装置の平面図である。 第１実施形態に係る半導体装置の底面図である。 図１のＡ−Ａ´断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程平面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第２実施形態に係る半導体装置の平面図である。 第２実施形態に係る半導体装置の底面図である。 図１０のＡ−Ａ´断面図である。 第３実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の断面図である。 第５実施形態に係る半導体パッケージの平面図である。 図１５のＡ−Ａ´断面図である。 第６実施形態に係る半導体パッケージの平面図である。 図１７のＡ−Ａ´断面図である。 第７実施形態に係る半導体パッケージの平面図である。 図１９のＡ−Ａ´断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層Ｓ１または半導体層Ｓ２の主面に対して平行な方向であって相互に直交する２つの方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１の平面図である。図１では、導電部１２１を破線で表している。
図２は、第１実施形態に係る半導体装置１の底面図である。
図３は、図１のＡ−Ａ´断面図である。
図３に表したように、半導体装置１は、半導体素子部１００と、半導体素子部２００と、これらのあいだに設けられた第１電極１０と、を有する。
半導体素子部１００は、例えば、ダイオードである。半導体素子部１００は、ｎ＋形半導体領域１０１と、ｎ−形（第２導電形）の半導体領域１０２（第３半導体領域）と、ｐ−形（第１導電形）の半導体領域１０３（第４半導体領域）と、ｐ＋形半導体領域１０４と、アノード電極１１１（第４電極）と、導電部１２１と、絶縁部１２２と、第２電極１２３と、絶縁層１３１と、を有する。
半導体素子部２００は、例えば、ダイオードである。半導体素子部２００は、ｎ＋形半導体領域２０１と、ｎ−形半導体領域２０２（第２半導体領域）と、ｐ−形半導体領域２０３（第１半導体領域）と、ｐ＋形半導体領域２０４と、アノード電極２１１（第３電極）と、絶縁層２３１と、を有する。
図１に表すように、半導体装置１の上面には、アノード電極１１１および第２電極１２３が設けられている。アノード電極１１１と第２電極１２３は互いに離間して設けられている。アノード電極１１１は、例えば、第２電極１２３に囲まれている。アノード電極１１１は、複数に分離して設けられていてもよい。同様に、第２電極１２３も複数に分離して設けられていてもよい。
図２に表すように、半導体装置１の下面には、アノード電極２１１が設けられている。アノード電極２１１の面積は、例えば、アノード電極１１１の面積よりも大きい。なお、アノード電極２１１の面積は、アノード電極１１１の面積以下であってもよい。アノード電極２１１は、複数に分離して設けられていてもよい。
図１に表すように、半導体装置１は、複数の導電部１２１を有する。なお、半導体装置１は、導電部１２１を１つのみ有していても良い。第２電極１２３は、例えば、Ｚ方向から見た際に、複数の導電部１２１と重なっている。複数の導電部１２１は、例えば、Ｚ方向から見た際に、アノード電極１１１の周りに設けられている。
図３に表すように、アノード電極１１１は、半導体層Ｓ１の表面Ｓ１ａの側に設けられ、第１電極１０は、半導体層Ｓ１の裏面Ｓ１ｂの側に設けられている。アノード電極２１１は、半導体層Ｓ２の表面Ｓ２ａの側に設けられ、第１電極１０は、半導体層Ｓ２の裏面Ｓ２ｂの側に設けられている。すなわち、第１電極１０は、裏面Ｓ１ｂと裏面Ｓ２ｂとの間に設けられている。
アノード電極２１１は、ｐ＋形半導体領域２０４と電気的に接続されている。ｐ＋形半導体領域２０４の上には、ｐ−形半導体領域２０３が設けられている。ｐ−形半導体領域２０３は、例えば、ｐ＋形半導体領域２０４とＺ方向において重なるとともに、Ｘ−Ｙ面に沿ってｐ＋形半導体領域２０４を囲んでいる。換言すると、ｐ−形半導体領域２０３の下には、ｐ＋形半導体領域２０４が選択的に設けられている。
ｐ−形半導体領域２０３の上には、ｎ−形半導体領域２０２が設けられている。ｎ−形半導体領域２０２は、例えば、ｐ−形半導体領域２０３とＺ方向において重なるとともに、Ｘ−Ｙ面に沿ってｐ−形半導体領域２０３を囲んでいる。他の表現によると、ｎ−形半導体領域２０２の下には、ｐ−形半導体領域２０３が選択的に設けられている。ｐ−形半導体領域２０３は、ｎ−形半導体領域２０２の下の全面に設けられていてもよい。
ｎ−形半導体領域２０２の上には、ｎ＋形半導体領域２０１が設けられている。ｎ＋形半導体領域２０１の上には、第１電極１０が設けられている。ｎ＋形半導体領域２０１は、第１電極１０と電気的に接続されている。
第１電極１０の上には、ｎ＋形半導体領域１０１が設けられている。ｎ＋形半導体領域１０１は、第１電極１０と電気的に接続されている。ｎ＋形半導体領域１０１の上には、ｎ−形半導体領域１０２が設けられている。
ｎ−形半導体領域１０２の上には、ｐ−形半導体領域１０３が選択的に設けられている。ｐ−形半導体領域１０３は、例えば、ｎ−形半導体領域１０２の一部によって、Ｘ−Ｙ面に沿って囲まれている。ｐ−形半導体領域１０３は、ｎ−形半導体領域１０２の上の全面に設けられていてもよい。
ｐ−形半導体領域１０３の上には、ｐ＋形半導体領域１０４が選択的に設けられている。ｐ＋形半導体領域１０４は、例えば、ｎ形半導体領域１０３の一部によって、Ｘ−Ｙ面に沿って囲まれている。ｐ＋形半導体領域１０４は、アノード電極１１１と電気的に接続されている。
導電部１２１は、絶縁部１２２により囲まれている。導電部１２１および絶縁部１２２は、例えば、Ｚ方向にｎ＋形半導体領域１０１、ｎ−形半導体領域１０２、および絶縁層１３１を貫通している。換言すると、導電部１２１は、絶縁部１２２を介して、ｎ＋形半導体領域１０１およびｎ−形半導体領域１０２によって、Ｘ−Ｙ面に沿って囲まれている。導電部１２１は、さらに、ｐ−形半導体領域１０３およびｐ＋形半導体領域１０４によって、Ｘ−Ｙ面に沿って囲まれていてもよい。
導電部１２１は、第１電極１０と電気的に接続されている。導電部１２１は、例えば、第１電極１０と接している。導電部１２１は、ｎ＋形半導体領域１０１を介して、第１電極１０と電気的に接続されていてもよい。ただし、第１電極１０と導電部１２１との電気抵抗を低減するためには、第１電極１０と導電部１２１が、半導体領域を介さずに接続されていることが望ましい。
導電部１２１の上には、第２電極１２３が設けられている。第２電極１２３は、導電部１２１と電気的に接続されている。導電部１２１と第２電極１２３は、一体に設けられたものであってもよい。すなわち、導電部１２１と第２電極１２３との間には境界がなく、シームレスであってもよい。第２電極１２３は、Ｘ方向およびＹ方向において、アノード電極１１１と離間して設けられている。
アノード電極２１１の一部とｐ＋形半導体領域２０４の一部の間およびアノード電極２１１の一部とｐ−形半導体領域２０３の一部の間には、絶縁層２３１が設けられている。同様に、アノード電極１１１の一部とｐ＋形半導体領域１０４の一部の間およびアノード電極１１１の一部とｐ−形半導体領域１０３の一部の間には、絶縁層１３１が設けられている。
第１電極１０は、例えば、図３に表すように、第１層１１と、第２層１２と、第３層１３と、第４層１４と、第５層１５と、を有する。ｎ＋形半導体領域２０１の上には、第２層１２、第４層１４、第１層１１、第５層１５、および第３層１３が、この順で設けられている。第５層１５の上には、ｎ＋形半導体領域１０１が設けられている。
第１層１１は、例えば、金、スズ、およびインジウムの少なくともいずれかを含む。第１層１１は、２つの金属層が接合されたものでありうる。すなわち、第１層１１は、金、スズ、およびインジウムの少なくともいずれか１つを含む２つの層を、他の層を介在させずに接合することで形成されたものでありうる。
第４層１４および第５層１５は、例えば、チタン、白金、タングステン、タンタル、およびバナジウムの少なくともいずれかを含む。第４層１４に含まれる材料と第５層１５に含まれる材料が互いに異なっていてもよい。第４層１４は、例えば、第１層１１と第２層１２との間の密着性を向上させるために設けられる。同様に、第５層１５は、第１層１１と第３層１３との間の密着性を向上させるために設けられうる。
第２層１２は、例えば、バリア機能を有する層であり、第１層１１とｎ＋形半導体領域２０１との間の反応を抑制するために設けられうる。同様に、第３層１３は、バリア機能を有する層であり、第１層１１とｎ＋形半導体領域１０１との間の反応を抑制するために設けられうる。
第２層１２および第３層１３は、例えば、窒化チタンを含む。または、第２層１２および第３層１３は、チタンタングステンを含む。第２層１２に含まれる材料と第３層１３に含まれる材料が互いに異なっていてもよい。
次に、図４〜図９を用いて第１実施形態に係る半導体装置１の製造方法について説明する。
図４〜図７および図９は、第１実施形態に係る半導体装置１の製造工程を表す工程断面図である。図８は、第１実施形態に係る半導体装置１の製造工程を表す工程平面図である。図４〜図７(ａ)および図９は、図８のＡ−Ａ´線に対応する位置における工程断面図である。
図４〜図７および図９において、左図は、半導体素子部１００の製造工程を表し、右図は、半導体素子部２００の製造工程を表している。
まず、ｎ＋形の半導体基板１０１ａおよび半導体基板２０１ａ（以下、それぞれｎ＋形基板１０１ａおよびｎ＋形基板２０１ａという）を用意する。各基板の主成分は、シリコン（Ｓｉ）、ガリウムヒ素、炭化シリコン、または窒化ガリウムなどである。
次に、図４（ａ）に表すように、それぞれの基板の上に、ｎ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｎ−形半導体層１０２ａおよび２０２ａを形成する。ｎ形不純物として、例えば、リンまたはヒ素を用いることができる。
次に、それぞれのｎ−形半導体層の表面の一部にｐ形不純物をイオン注入し、図４（ｂ）に表すように、ｐ−形半導体領域１０３および２０３を形成する。ｐ形不純物として、例えば、ボロンを用いることができる。
次に、各ｎ−形半導体層の上および各ｐ−形半導体領域の上に、絶縁層を形成する。続いて、これらの絶縁層をパターニングすることで、絶縁層１３１ａおよび２３１ａが形成される。また、このとき、ｐ−形半導体領域１０３の一部およびｐ−形半導体領域２０３の一部が露出する。続いて、図５（ａ）に表すように、ｐ−形半導体領域の露出した部分にｐ形不純物をイオン注入することで、ｐ＋形半導体領域１０４および２０４が形成される。
次に、各ｐ＋形半導体領域の上および各絶縁層の上に金属層を形成する。これらの金属層は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。金属層の材料として、例えば、アルミニウム、銅、ニッケル、チタン、またはタングステンなどを用いることができる。
次に、これらの金属層をパターニングすることで、図５（ｂ）に表すように、アノード電極１１１および２１１が形成される。アノード電極１１１の形状および大きさは、アノード電極２１１の形状および大きさと異なっていてもよい。
次に、ｎ＋形基板１０１ａおよび２０１ａが所定の厚さになるまで、ｎ＋形基板１０１ａおよび２０１ａの裏面を研磨する。この工程により、図６（ａ）に表すように、ｎ＋形半導体領域１０１ｂおよび２０１ｂが形成される。
次に、図６（ｂ）に表すように、ｎ＋形半導体領域１０１ｂの裏面に、例えば、導電層１１ａ、１５ａ、および１３ａを形成する。また、ｎ＋形半導体領域２０１ｂの裏面に、例えば、導電層１１ｂ、１４ａ、および１２ａを形成する。
次に、図７（ａ）に表すように、例えば、ｐ−形半導体領域１０３の周りに、複数の開口ＯＰ１を形成する。開口ＯＰ１は、例えば、ｎ＋形半導体領域１０１ｂおよびｎ−形半導体領域１０２ａを貫通している。また、このとき、導電層１５ａの上面の一部が、開口ＯＰ１を通して露出しうる。
次に、開口ＯＰ１の内壁に絶縁層を形成する。その後、図７（ｂ）に表すように、開口ＯＰ１の底部（導電層１５ａの上面）に堆積した絶縁材料を除去することで、開口ＯＰ１の側壁のみを覆う絶縁部１２２を形成する。このときの様子を図８に表す。
次に、図９に表すように、絶縁部１２２の内側、絶縁部１２２の上、および絶縁層１３１ａの一部の上に、導電層を形成する。導電層は、例えば、銅を含み、めっき法を用いて形成される。この工程により、図３に表す導電部１２１および第２電極１２３が形成される。
その後、ｎ＋形半導体領域１０１ｂの裏面に形成された導電層１１ａと、ｎ＋形半導体領域２０１ｂの裏面に形成された導電層１１ｂと、を接合する。続いて、得られた構造体を複数に分断することで、図１〜図３に表す半導体装置１００が得られる。
なお、図４〜図９に表す製造方法の一例では、半導体素子部１００と半導体素子部２００とを、互いに異なる基板上に形成する場合について説明したが、これらの半導体素子部は、同一の基板上に形成されてもよい。この場合、半導体素子部１００および２００が形成された基板が、複数の半導体チップに分断された後に、半導体素子部１００を有する半導体チップと半導体素子部２００を有する半導体チップとを接合することで、半導体装置１００が得られる。
本実施形態に係る半導体装置１は、第１電極１０を介して積層された半導体素子部１００および２００を有する。このような構成を採用することで、半導体装置の小型化することができ、半導体装置を高密度に実装することが可能となる。または、半導体素子部１００と２００を積層することで縮小される面積に応じて、半導体装置１の面積を広げることが可能となる。この結果、半導体装置を流れる電流の密度を小さくし、半導体装置の破壊が生じる可能性を低減することが可能となる。
そして、半導体装置１は、さらに、ｎ＋形半導体領域１０１およびｎ−形半導体領域１０２に囲まれ、第１電極１０と電気的に接続された導電部１２１を有する。半導体装置１が導電部１２１を有することで、第１電極１０と電気的に接続された電極パッドを半導体装置１の上面の上に設けることが可能となる。このため、例えば、銅板などの互いに異なる面の上に半導体素子部１００および２００を設ける場合に比べて、半導体装置１の実装が容易となる。
また、半導体装置１は、２つの半導体素子部を互いに対向させて接合したものであるため、これらの半導体素子部の反りが互いに打ち消しあい、半導体装置１の反りが低減される。特に、半導体素子部１００の機能が、半導体素子部２００の機能と同じである場合、半導体素子部１００の構造に起因して生じる応力と、半導体素子部２００の構造に起因して生じる応力と、の差が小さくなる。このため、半導体素子部１００と２００が同じ機能を有する場合、半導体装置１の反りがより一層低減される。
導電部１２１が複数設けられていることで、第１電極１０と、第１電極１０に接続される端子と、の間の電気抵抗を小さくすることができる。このため、半導体装置１のオン抵抗を低減することが可能となる。
さらに、第１電極１０が、窒化チタンまたはチタンタングステンを含む、第２層１２および第３層１３を有することで、第１層１１に含まれる金属材料と各半導体層に含まれる半導体材料との反応を抑制することが可能となる。
また、第１電極１０が、チタンを含む第４層１４および第５層１５を有することで、第１層１１と第２層１２との間の剥離および第１層１１と第３層１３との間の剥離を抑制することができ、半導体装置１の製造における歩留りを向上させることが可能となる。
（第２実施形態）
図１０は、第２実施形態に係る半導体装置２の平面図である。図１０では、導電部１２１を破線で表している。
図１１は、第２実施形態に係る半導体装置２の底面図である。
図１２は、図１０のＡ−Ａ´断面図である。
半導体装置２は、半導体素子部３００と、半導体素子部４００と、第１電極１０と、を有する。
半導体素子部３００は、例えば、ＭＯＳＦＥＴである。半導体素子部３００は、ｎ＋形ドレイン領域１０１と、ｎ−形半導体領域１０２（第３半導体領域）と、ｐ形ベース領域１０５（第４半導体領域）と、ｎ＋形ソース領域１０６（第５半導体領域）と、ソース電極１１１（第４電極）と、導電部１２１と、絶縁部１２２と、第２電極１２３と、ゲート電極パッド１２５（第５電極）と、絶縁層１３１と、ゲート電極１４１と、ゲート絶縁層１４２と、を有する。
半導体素子部４００は、例えば、ＭＯＳＦＥＴである。半導体素子部４００は、ｎ＋形ドレイン領域２０１と、ｎ−形半導体領域２０２（第２導電形の第２半導体領域）と、ｐ形ベース領域２０５（第１導電形の第１半導体領域）と、ｎ＋形ソース領域２０６と、ソース電極２１１（第３電極）と、ゲート電極パッド２２５と、絶縁層２３１と、ゲート電極２４１と、ゲート絶縁層２４２と、を有する。
図１０に表すように、半導体装置２の上面には、ソース電極１１１、第２電極１２３、ゲート電極パッド１２５、および絶縁層１３１が設けられている。ソース電極１１１、第２電極１２３、およびゲート電極パッド１２５は、互いに離間して設けられている。ゲート電極パッド１２５は、複数のゲート電極１４１と電気的に接続されている。
ソース電極１１１の少なくとも一部は、例えば、Ｘ方向において、第２電極１２３とゲート電極パッド１２５との間に設けられている。
ソース電極１１１は、複数に分離して設けられていてもよい。この場合、例えば、第２電極１２３の少なくとも一部は、ソース電極１１１同士の間に設けられる。
図１１に表すように、半導体装置２の下面には、ソース電極２１１、ゲート電極パッド２２５、および絶縁層２３１が設けられている。ソース電極２１１とゲート電極パッド２２５は、互いに離間して設けられている。ゲート電極パッド２２５は、複数のゲート電極２４１と電気的に接続されている。ソース電極２１１は、複数に分離して設けられていてもよい。同様に、ゲート電極パッド２２５は、複数に分離して設けられていてもよい。
図１２に表すように、ｎ−形半導体領域２０２の下には、ｐ形ベース領域２０５が選択的に設けられている。ｐ形ベース領域２０５は、例えば、Ｘ方向において複数設けられている。ｐ形ベース領域２０５の下には、例えば、ｎ＋形ソース領域２０６が選択的に設けられている。ソース電極２１１は、ｎ＋形ソース領域２０６と電気的に接続されている。
ゲート電極２４１は、ゲート絶縁層２４２を介して、少なくともｐ形ベース領域２０５と対向している。図１２に表す例では、ゲート絶縁層２４２は、ゲート電極２４１と、ｎ−形半導体領域２０２の一部、ｐ形ベース領域２０５、およびｎ＋形ソース領域２０６の少なくとも一部と、の間に設けられている。
第１電極１０は、ｎ−形半導体領域２０２の上に設けられたドレイン領域２０１、およびｎ−形半導体領域１０２の下に設けられたｎ＋形ドレイン領域１０１と電気的に接続されている。第１電極１０は、半導体素子部３００および４００のドレイン電極として機能しうる。
ｎ−形半導体領域１０２の上には、ｐ形ベース領域１０５が選択的に設けられている。ｐ形ベース領域１０５は、例えば、Ｘ方向において複数設けられている。ｐ形ベース領域１０５の上には、例えば、ｎ＋形ソース領域１０６が選択的に設けられている。ソース電極１１１は、ｎ＋形ソース領域１０６と電気的に接続されている。
ゲート電極１４１は、ゲート絶縁層１４２を介して、少なくともｐ形ベース領域１０５と対向している。ゲート絶縁層１４２は、例えば、ゲート電極１４１と、ｎ−形半導体領域１０２の一部、ｐ形ベース領域１０５、およびｎ＋形ソース領域１０６の少なくとも一部と、の間に設けられている。
第１電極１０に、ソース電極１１１および２１１に対して正の電圧が印加された状態で、ゲート電極１４１および２４１に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域１０５のゲート絶縁層１４２近傍の領域およびｐ形ベース領域２０５のゲート絶縁層２４２近傍の領域にチャネル（反転層）が形成される。
本実施形態においても、第１実施形態と同様に、半導体装置の小型化、または半導体装置を流れる電流密度の低減、が可能となる。
なお、本実施形態で説明した半導体素子部３００と、第１実施形態で説明した半導体素子部２００を組み合わせて用いることも可能である。または、本実施形態で説明した半導体素子部４００と、第１実施形態で説明した半導体素子部１００を組み合わせて用いることも可能である。
（第３実施形態）
図１３は、第３実施形態に係る半導体装置３の断面図である。
半導体装置３をＺ方向から見た場合の構造は、例えば、図１０に表す平面図と同様である。半導体装置３を−Ｚ方向から見た場合の構造は、例えば、図２に表す底面図と同様である。
半導体装置３は、半導体素子部５００と、半導体素子部２００と、第１電極１０と、を有する。
半導体素子部５００は、例えば、ＩＧＢＴである。半導体素子部５００は、ｐ＋形コレクタ領域１０８（第６半導体領域）と、ｎ形半導体領域１０７と、ｎ−形半導体領域１０２（第３半導体領域）と、ｐ形ベース領域１０５（第４半導体領域）と、ｎ＋形ソース領域１０６（第５半導体領域）と、ｐ＋形コンタクト領域１０９と、エミッタ電極１１１（第４電極）と、導電部１２１と、絶縁部１２２と、第２電極１２３と、ゲート電極パッド１２５（第５電極）と、絶縁層１３１と、ゲート電極１４１と、ゲート絶縁層１４２と、を有する。
半導体素子部２００は、例えば、ダイオードである。
第１電極１０の上には、ｐ＋形コレクタ領域１０８が設けられている。ｐ＋形コレクタ領域１０８は、第１電極１０と電気的に接続されている。第１電極１０は、半導体素子部５００のコレクタ電極として機能しうるとともに、半導体素子部２００のカソード電極として機能しうる。ｐ＋形コレクタ領域１０８の上には、ｎ形半導体領域１０７が設けられている。ｎ形半導体領域１０７に代えて、ｐ＋形コレクタ領域１０８の上にｎ＋形半導体領域が設けられていてもよい。ｎ形半導体領域１０７の上には、ｎ−形半導体領域１０２が設けられている。
導電部１２１および絶縁部１２２は、例えば、ｎ−形半導体領域１０２、ｎ形半導体領域１０７、およびｐ＋形コレクタ領域１０８に囲まれている。
ｎ−形半導体領域１０２の上には、ｐ形ベース領域１０５が選択的に設けられている。ｐ形ベース領域１０５の上には、ｎ＋形エミッタ領域１０６およびｐ＋形コンタクト領域１０９が選択的に設けられている。ｎ＋形エミッタ領域１０６およびｐ＋形コンタクト領域１０９は、エミッタ電極１１１と電気的に接続されている。
図１３に表す例では、Ｘ方向において隣り合うゲート絶縁層１４２の間に複数のｎ＋形エミッタ領域１０６が設けられ、これらのｎ＋形エミッタ領域１０６の間にｐ＋形コンタクト領域１０９が設けられている。または、Ｘ方向において隣り合うゲート絶縁層１４２の間において、ｎ＋形エミッタ領域１０６とｐ＋形コンタクト領域１０９が、Ｙ方向において交互に設けられていてもよい。
半導体素子部２００と半導体素子部５００は、例えば、逆並列に接続され、半導体素子部２００は、還流ダイオードとして機能しうる。すなわち、半導体素子部５００がオン状態のときは、第１電極１０からエミッタ電極１１１に電流が流れる。半導体素子部５００がオン状態からオフ状態に切り替わり、インダクタンス成分により半導体装置３に電圧が印加された際には、アノード電極２１１から第１電極１０に電流が流れる。
本実施形態によれば、異なる機能を有する半導体素子部２００および５００が積層された構造を有する。このため、２つの半導体素子部を別個に実装する場合に比べて、実装に要する面積を小さくすることができる。
なお、本実施形態で説明した半導体素子部５００と、第２実施形態で説明した半導体素子部４００を組み合わせて用いることも可能である。
（第４実施形態）
図１４は、第４実施形態に係る半導体装置４の断面図である。
半導体装置４をＺ方向から見た場合の構造は、例えば、図１０に表す平面図と同様である。半導体装置４を−Ｚ方向から見た場合の構造は、例えば、図１１に表す底面図と同様である。
半導体装置４は、半導体素子部５００と、半導体素子部６００と、第１電極１０と、を有する。
半導体素子部６００は、例えば、ＩＧＢＴである。半導体素子部６００は、ｎ＋形半導体領域２０１と、ｎ−形半導体領域２０２と、ｐ形ベース領域２０５と、ｎ＋形ソース領域２０６と、エミッタ電極２１１と、ゲート電極パッド２２５と、絶縁層２３１と、ゲート電極２４１と、ゲート絶縁層２４２と、を有する。
第１電極１０の下には、ｐ＋形コレクタ領域２０８が設けられている。ｐ＋形コレクタ領域２０８は、第１電極１０と電気的に接続されている。第１電極１０は、半導体素子部５００および６００のコレクタ電極として機能しうる。ｐ＋形コレクタ領域２０８の下には、ｎ形半導体領域２０７が設けられている。ｎ形半導体領域２０７に代えて、ｐ＋形コレクタ領域２０８の下にｎ＋形半導体領域が設けられていてもよい。ｎ形半導体領域２０７の下には、ｎ−形半導体領域２０２が設けられている。
ｎ−形半導体領域２０２の下には、ｐ形ベース領域２０５が選択的に設けられている。ｐ形ベース領域２０５の下には、ｎ＋形エミッタ領域２０６およびｐ＋形コンタクト領域２０９が選択的に設けられている。ｎ＋形エミッタ領域２０６およびｐ＋形コンタクト領域２０９は、エミッタ電極２１１と電気的に接続されている。
本実施形態においても、第１実施形態と同様に、半導体装置の小型化、または半導体装置を流れる電流密度の低減、が可能となる。
（第５実施形態）
図１５は、第５実施形態に係る半導体パッケージ５の平面図である。図１５では、絶縁部材３０を透過させて半導体パッケージ５の構造を表している。
図１６は、図１５のＡ−Ａ´断面図である。
本実施形態に係る半導体パッケージ５は、半導体装置１をパッケージしたものである。 半導体パッケージ５は、半導体装置１と、第１導電部２１と、第２導電部２３と、絶縁部材３０と、を有する。
図１５に表すように、第１導電部２１と第２導電部２３は、互いに離間して設けられている。第１導電部２１は、第１端子２１ａおよび搭載部２１ｂを有する。第２導電部２３は、第２端子２３ａを有する。半導体装置１は、搭載部２１ｂの上に設けられている。
第１導電部２１は、半導体装置１のアノード電極１１１と、ボンディングワイヤ２２を介して電気的に接続されている。第２導電部２３は、第２電極１２３と、ボンディングワイヤ２４を介して電気的に接続されている。ボンディングワイヤ２２および２４のそれぞれは、例えば、それぞれの導電部とそれぞれの電極との間の電気抵抗を低減するために、複数設けられていてもよい。
第１導電部２１および第２導電部２３の材料として、例えば、銅合金を用いることができる。ボンディングワイヤ２２および２４の材料として、例えば、アルミニウムを用いることができる。絶縁部材３０の材料として、例えば、ポリイミドなどの絶縁性樹脂を用いることができる。
図１６に表わすように、第１導電部２１の搭載部２１ｂは、アノード電極２１１と電気的に接続されている。すなわち、アノード電極１１１および２１１は、ともに第１導電部２１と電気的に接続されている。
半導体装置１、第１導電部２１の一部、ボンディングワイヤ２２、第２導電部２３の一部、およびボンディングワイヤ２４、は、絶縁部材３０により覆われている。第１端子２１ａおよび第２端子２３ａは、外部端子との接続のために絶縁部材３０に覆われておらず、露出している。搭載部２１ｂのうち半導体装置１が載置されていない部分の少なくとも一部は、例えば、半導体パッケージ５の放熱のために露出していてもよい。
本実施形態によれば、半導体装置１を用いて半導体パッケージ５を構成することで、半導体パッケージの小型化が可能となる。
（第６実施形態）
図１７は、第６実施形態に係る半導体パッケージ６の平面図である。図１７では、絶縁部材３０を透過させて半導体パッケージ６の構造を表している。
図１８は、図１７のＡ−Ａ´断面図である。
本実施形態に係る半導体パッケージ６は、半導体装置２をパッケージしたものである。 半導体パッケージ６は、半導体装置２と、第１導電部２１と、第２導電部２３と、第３導電部２５と、絶縁部材３０と、を有する。
図１７に表わすように、第１導電部２１、第２導電部２３、および第３導電部２５は、互いに離間して設けられている。第１導電部２１は、第１端子２１ａおよび搭載部２１ｂを有する。第２導電部２３は、第２端子２３ａを有する。第３導電部２５は、第３端子２５ａおよび搭載部２５ｂを有する。半導体装置１は、搭載部２１ｂの上および搭載部２５ｂの上に設けられている。
第１導電部２１は、ボンディングワイヤ２２を介してアノード電極１１１と電気的に接続されている。第２導電部２３は、ボンディングワイヤ２４を介して第２電極１２３と電気的に接続されている。第３導電部２５は、ボンディングワイヤ２６を介してゲート電極パッド１２５と電気的に接続されている。ボンディングワイヤ２２、２４、および２６は、複数設けられていてもよい。
図１８に表すように、半導体装置２のソース電極２１１は、第１導電部２１と電気的に接続されている。ゲート電極パッド２２５は、第３導電部２５と電気的に接続されている。すなわち、ソース電極１１１および２１１は、ともに第１導電部２１と電気的に接続されている。ゲート電極パッド１２５および２２５は、ともに第３導電部２５と電気的に接続されている。
半導体装置２、それぞれのリードの一部、およびそれぞれのボンディングワイヤは、絶縁部材３０により覆われている。第１端子２１ａ〜第３端子２５ａは、外部端子との接続のために絶縁部材３０に覆われておらず、露出している。
本実施形態においても同様に、半導体装置２を用いて半導体パッケージ６を構成することで、半導体パッケージの小型化が可能となる。
なお、半導体パッケージ６は、半導体装置３をパッケージしたものであってもよい。この場合、半導体装置３のエミッタ電極１１１およびアノード電極２１１は、第１導電部２１と電気的に接続される。また、第２電極１２３は、第２導電部２３と電気的に接続され、ゲート電極パッド１２５は、第３導電部２５と電気的に接続される。
（第７実施形態）
図１９は、第７実施形態に係る半導体パッケージ７の平面図である。図１９では、絶縁部材３０を透過させて半導体パッケージ７の構造を表している。
図２０は、図１９のＡ−Ａ´断面図である。
本実施形態に係る半導体パッケージ７は、半導体装置４をパッケージしたものである。 半導体パッケージ７は、半導体装置１と、第１導電部２１と、第２導電部２３と、第３導電部２５と、電極２７と、絶縁部材３０と、を有する。
図１９に表すように、半導体パッケージ７は、第１導電部２１、第２導電部２３、および第３導電部２５から離間して設けられた電極２７を有する。半導体装置４は、電極２７および搭載部２１ｂの上に設けられている。
電極２７は、ボンディングワイヤ２８を介してエミッタ電極１１１と電気的に接続されている。第２電極１２３は、ボンディングワイヤ２４を介して第２導電部２３と電気的に接続されている。ゲート電極パッド１２５は、ボンディングワイヤ２６を介して第３導電部２５と電気的に接続されている。
図２０に表すように、電極２７は、ゲート電極パッド２２５と電気的に接続されている。すなわち、半導体素子部６００のゲート電極２２５は、半導体素子部５００のエミッタ電極１１１と電気的に接続されている。エミッタ電極２１１は、第１導電部２１と電気的に接続されている。従って、半導体パッケージ７は、半導体素子部５００の出力が半導体素子部６００のゲートに入力される、ダーリントントランジスタを有する。
本実施形態によれば、ダーリントントランジスタを構成する２つの半導体素子部を積層して設けている。このため、ダーリントントランジスタとしての機能を有する半導体パッケージの小型化が可能となる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、上述した各実施形態の説明における不純物濃度は、キャリア濃度に置き換えても良い。各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）を用いて測定することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、３、４…半導体装置 ５、６、７…半導体パッケージ １００、２００、３００、４００、５００、６００…半導体素子部 １０…第１電極 １０１、２０１…ｎ＋半導体領域 １０２、２０２…ｎ−形半導体領域 １０３、２０３…ｐ−形半導体領域 １０４、２０４…ｐ＋半半導体領域 １０５、２０５…ｐ形ベース領域 １０６、２０６…ｎ＋形半導体領域 １０８、２０８…ｐ＋形コレクタ領域 １０９、２０９…ｐ＋形コンタクト領域 １２１…導電部 １２２…絶縁部 １２３…第２電極

Claims (8)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１電極と、
    前記第１電極の上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    前記第３半導体領域に絶縁部を介して囲まれ、前記第１電極と電気的に接続された導電部と、
    を備えた半導体装置。
  2. 前記第１電極は、
    金、スズ、およびインジウムの少なくともいずれかを含む第１層と、
    前記第１層と前記第２半導体領域との間に設けられ、窒化チタンまたはチタンタングステンを含む第２層と、
    前記第１層と前記第３半導体領域との間に設けられ、窒化チタンまたはチタンタングステンを含む第３層と、
    を有する請求項１記載の半導体装置。
  3. 前記導電部の上に設けられ、前記導電部と電気的に接続された第２電極と、
    前記第１半導体領域の下に設けられ、前記第１半導体領域と電気的に接続された第３電極と、
    前記第４半導体領域の上に前記第２電極と離間して設けられ、前記第４半導体領域と電気的に接続された第４電極と、
    をさらに備えた請求項１または２に記載の半導体装置。
  4. 請求項３記載の半導体装置と、
    前記第２電極と電気的に接続された第１端子と、
    前記第３電極および前記第４電極と電気的に接続された第２端子と、
    前記半導体装置を囲む絶縁部材と、
    を備えた半導体パッケージ。
  5. 前記第４半導体領域の上に選択的に設けられた第２導電形の第５半導体領域と、
    ゲート電極と、
    少なくとも前記ゲート電極と前記第４半導体領域との間に設けられたゲート絶縁層と、
    を備えた請求項１または２に記載の半導体装置。
  6. 前記導電部の上に設けられ、前記導電部と電気的に接続された第２電極と、
    前記第１半導体領域の下に設けられ、前記第１半導体領域と電気的に接続された第３電極と、
    前記第４半導体領域の上に前記第２電極と離間して設けられ、前記第４半導体領域と電気的に接続された第４電極と、
    前記第４半導体領域の上に設けられ、前記ゲート電極と電気的に接続され、前記第２電極および前記第４電極と離間して設けられた第５電極と、
    をさらに備えた請求項５記載の半導体装置。
  7. 前記第１電極と前記第３半導体領域との間に設けられた第１導電形の第６半導体領域をさらに備えた請求項６記載の半導体装置。
  8. 請求項６または７に記載の半導体装置と、
    前記第２電極と電気的に接続された第１端子と、
    前記第３電極および前記第４電極と電気的に接続された第２端子と、
    前記第５電極と電気的に接続された第３端子と、
    前記半導体装置を囲む絶縁部材と、
    を備えた半導体パッケージ。
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