KR101078621B1 - 집적회로 디바이스를 패키징하기 위한 방법 및 장치 - Google Patents

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Abstract

집적 회로 다이로서, 제1 및 제2 평면인 표면 및 에지면을 갖는 결정질 기판, 및 상기 평면인 표면위에 형성된 옵트로닉 반도체 회로,를 포함하는 상기 집적 회로 다이; 상기 반도체 회로 및 상기 제1 평면인 표면위에 형성된 적어도 하나의 칩 스케일 패키징층; 및 상기 제2 평면인 표면을 위에 놓인 적어도 하나의 전기 도체;를 포함하고, 상기 적어도 하나의 전기 도체는 상기 제1 평면인 표면 바로 위에 형성된 적어도 하나의 패드에 의해 상기 반도체 회로에 접속되어 있는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스가 개시되어 있다.
Figure 112006000372316-pct00001
일체로 패키징된 옵트로닉 집적 회로 디바이스, 집적 회로 다이, 결정질 기판, 옵트로닉 반도체 회로, 칩 스케일 패키징층, 전기 도체

Description

집적회로 디바이스를 패키징하기 위한 방법 및 장치{METHOD AND APPARATUS FOR PACKAGING INTEGRATED CIRCUIT DEVICES}
본 발명은 집적회로 디바이스 산출 방법 및 장치와 그에 의해 산출된 집적회로 디바이스에 관한 것으로 더욱 상세히는 일체로 패키징된 다이에 관한 것이다.
모든 집적회로 디바이스의 제조에서 필수적인 단계는 "패키징"으로 알려져있고 외부 전기 단자와 실리콘 칩상의 소정 위치간의 전기적 상호연결부 및 집적회로의 핵심인 실리콘 칩의 기계적 환경적 보호를 포함한다.
현재 3개의 주요 기술은 반도체의 패키징을 위해 채용되는데, 이는 와이어 본딩 및 테이프 오토매틱 본딩 (TAB) 및 플립 칩이다.
와이어 본딩은 패키지상의 콘택트 및 칩상의 본드 패드간의 금으로 된 본딩 와이어를 용접하기 위해 열 및 초음파 에너지를 이용한다.
테이프 오토매틱 본딩(TAB)은 본딩 와이어 대신 구리 포일 테이프를 이용한다. 구리 포일 테이프는 각각의 특정한 다이 및 패키지 조합을 위해 구성되고 적합한 구리 트레이스 패턴을 포함한다. 개별 리드는 칩상의 다양한 본드 패드에 그룹으로서 또는 개별적으로 연결된다.
플립 칩은 본딩 패드의 최상부에 형성되어, 집적회로 다이가 "플립핑된" 회 로 사이드 다운되고 기판에 직접 솔더될 수 있게 하는 솔더 볼을 갖는다. 와이어 본드는 필요치 않고 패키지 스페이싱에 있어 상당한 절약이 달성될 수 있다.
상기한 기술은 각각 일정한 한계를 갖는다. 와이어 본딩 및 TAB 본딩은 본드형성을 악화시키기 쉽고 다이가 고온 및 기계적 압력에 영향을 받기 쉽게 한다. 와이어 본드 및 TAB 기술은 패키지 크기의 관점에서 볼 때 문제점이 있고, 집적회로 디바이스가 약 10% 내지 60% 범위에 이르는 다이-패키지 영역 비율을 갖게 만든다.
플립-칩은 패키징을 제공하지 않지만 상호연결만을 제공한다. 상호연결은, 이용가능한 기판을 실리콘의 열 팽창 특성과 유사한 열 팽창 특성을 갖는 재료 또는 실리콘에 한정시키는, 열 팽창 미스매칭 및 솔더 볼에서의 균일성에 관한 문제에 직면한다.
반도체를 위한 옵트로닉 패키지가 공지되어 있다. 이미징에 사용되는 종래의 옵트로닉 패키지는 투명 윈도우가 시일링하여 장착되는 세라믹 하우징을 이용한다. 광 검출을 포함하는 광 방사 및 방사선 검출 및 로우레벨 이미징에 사용되는 옵트로닉 패키지는 클리어 플라스틱 인클로우저를 이용한다.
종래의 반도체 패키징 기술은 1.2:1 또는 그 이하의 다이 패키징 비율을 갖 임의의 패키징 프로세스를 포함하는 칩 스케일 패키징을 정의한다. 또한, 패키징 층은 종래에 인케이싱된 반도체 또는 집적회로에 대한 보호를 제공한다.
본원인의 공개된 PCT 출원 WO 95/19645호에는 방사선 투과 보호층을 갖는 일체로 패키징된 다이를 포함하는 집적회로 디바이스를 산출하기 위한 방법 및 장치가 설명되어 있다.
본 발명은 장치 및 그 제조에 대한 기술은 물론 극히 소형인 옵트로닉 집적 회로 디바이스를 제공하기 위한 것이다.
본 발명의 바람직한 실시예에 따라, 집적 회로 다이; 상기 반도체 회로 및 상기 제1 평면인 표면위에 형성된 적어도 하나의 칩 스케일 패키징층; 및 상기 제 2 평면인 표면 위에 놓이고, 제1 평면인 표면 바로 위에 형성된 적어도 하나의 패드에 의해 상기 회로에 접속된 적어도 하나의 전기 도체;를 포함하는 일체로 패키징된 옵트로닉 집적 회로 디바이스가 제공된다. 상기 집적 회로 다이는 제1 및 제2 평면인 표면 및 에지면을 갖는 결정질 기판, 및 상기 제1 평면인 표면위에 형성된 옵트로닉 반도체 회로를 포함한다.
본 발명의 바람직한 실시예에 따라, 집적 회로 다이; 상기 반도체 회로 및 상기 제1 평면인 표면위에 형성된 적어도 하나의 칩 스케일 패키징층; 및 상기 에지면중 적어도 하나 위에 놓인 적어도 하나의 전기 도체;를 포함하는 일체로 패키징된 옵트로닉 집적 회로 디바이스로서, 상기 집적 회로 다이는 제1 및 제2 평면인 표면 및 에지면을 갖는 결정질 기판, 및 상기 제 1 평면인 표면위에 형성된 옵트로닉 반도체 회로를 포함하고, 상기 적어도 하나의 전기 도체는 제 1 평면인 표면 바로 위에 형성된 적어도 하나의 패드에 의해 상기 회로에 접속되는 일체로 패키징된 옵트로닉 집적회로 디바이스가 제공된다.
본 발명의 바람직한 실시예에 따라, 상기 적어도 하나의 칩 스케일 패키징층은 유리, 석영 및 사파이어중 적어도 하나로 형성된다.
본 발명의 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 또한 상기 제2 평면인 표면 및 상기 에지면 위에 형성되고 상기 적어도 하나의 전기 도체 아래에 놓인 절연층을 더 포함한다. 본 발명의 바람직한 실시예에 따라, 상기 절연층은 기계적으로 합치하는 층을 포함한다.
본 발명의 바람직한 실시예에 따라, 상기 적어도 하나의 전기 도체는 상기 적어도 하나의 패드의 평면에 평행하게 그리고 상기 적어도 하나의 패드의 평면과 전기 맞물림 터치 상태가 되도록 뻗는 상기 전기 도체의 일부를 통하여 상기 적어도 하나의 패드에 접속된다. 대안으로, 상기 적어도 하나의 전기 도체는 상기 적어도 하나의 패드의 에지와 전기 맞물림 터치 상태가 되도록 뻗는 상기 전기 도체의 일부를 통하여 상기 적어도 하나의 패드에 접속된다.
본 발명의 바람직한 실시예에 따라, 상기 적어도 하나의 칩 스케일 패키징층은 본딩층에 의해 상기 제1 평면인 표면에 고착되어 있다. 본 발명의 바람직한 실시예에 따라, 상기 본딩층은 스펙트럼 필터 기능을 갖고 있다.
본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적회로 디바이스는 방사선 투명 보호면의 연관된 적어도 하나의 스펙트럼 필터를 더 포함한다. 상기 방사선 투명 보호면은 최상부 표면(top surface) 및 에지면 중 적어도 하나를 포함하는 것이 바람직하다. 본 발명의 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 컬러 어레이 필터를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 투명 보호면상에 일체로 형성된 적어도 하나의 렌즈를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 칩 스케일 패키징층은 적어도 하나의 렌즈를 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 렌즈는 상기 옵트로닉 반도체 회로에 대하여 정밀하게 고정된 거리에서 유지된다.
본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 그 투명 보호면상에 형성된 광결합 범프를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 투명 보호면상에 일체로 형성된 도파관 및 다른 광 컴포넌트를 더 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 투명 보호면상에 형성된 광격자를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 통합된 편광자를 더 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 상기 집적 회로 다이상의 상이한 엘리먼트 사이에 형성된 트렌치를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 상기 결정질 기판과 상기 적어도 하나의 패키징층 사이에 형성된 적어도 하나의 갭을 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 전기 도체는 상기 적어도 하나의 패드의 평면에 평행하게 그리고 상기 적어도 하나의 패드의 평면과 전기 맞물림 터치 상태가 되도록 뻗는 상기 전기 도체의 일부를 통하여 상기 적어도 하나의 패드에 접속된다. 대안으로, 본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 전기 도체는 상기 적어도 하나의 패드의 에지와 전기 맞물림 터치 상태가 되도록 뻗는 상기 전기 도체의 일부를 통하여 상기 적어도 하나의 패드에 접속된다.
본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 방사선 투명 보호면과 연관된 적어도 하나의 스펙트럼 필터를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 컬러 어레이 필터를 더 포함한다. 본 발명의 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적회로 디바이스는 투명 보호면상에 일체로 형성된 적어도 하나의 렌즈를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 투명 보호면상에 형성된 광결합 범프를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 투명 보호면상에 일체로 형성된 도파관 및 다른 광 컴포넌트를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 투명 보호면상에 형성된 광격자를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스는 통합된 편광자를 더 포함한다.
또한, 본 발명의 또 다른 바람직한 실시예에 따라, 제1 평면인 표면위에 형성된 옵트로닉 반도체 회로 및 제1 및 제2 평면인 표면을 갖고 있는 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계; 상기 반도체 회로 및 상기 제1 평면인 표면위에 적어도 하나의 칩 스케일 패키징층을 형성하는 단계; 상기 집적 회로 다이가 상기 패키징층에 부착되어 있는 동안에 상기 다이의 에지면을 형성하도록, 상기 제2 평면인 표면에 형성된 다이스 라인을 따라 서로 상기 집적 회로 다이를 분리시키는 단계; 상기 제2 평면인 표면위에 놓이고, 상기 제1 평면인 표면 바로 위에 형성된 적어도 하나의 패드에 의해 상기 집적 회로에 접속된 적어도 하나의 전기 도체를 형성하는 단계; 및 연속으로, 복수의 패키징된 옵트로닉 집적 회로 디바이스를 형성하도록 상기 웨이퍼를 다이싱하는 단계;를 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스 제조 방법이 제공된다.
또한, 본 발명의 또 다른 바람직한 실시예에 따라, 제1 평면인 표면위에 형성된 옵트로닉 반도체 회로 및 제1 및 제2 평면인 표면을 갖고 있는 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계; 상기 반도체 회로 및 상기 제1 평면인 표면위에 적어도 하나의 칩 스케일 패키징층을 형성하는 단계; 상기 집적 회로 다이가 상기 패키징층에 부착되어 있는 동안에 상기 다이의 에지면을 형성하도록, 상기 제2 평면인 표면에 형성된 다이스 라인을 따라 서로 상기 집적 회로 다이를 분리시키는 단계; 상기 에지면중 적어도 하나 위에 놓이고, 상기 제1 평면인 표면 바로 위에 형성된 적어도 하나의 패드에 의해 상기 집적 회로에 접속된 적어도 하나의 전기 도체를 형성하는 단계; 및 연속으로, 복수의 패키징된 옵트로닉 집적 회로 디바이스를 형성하도록 상기 웨이퍼를 다이싱하는 단계;를 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스 제조 방법이 제공된다.
본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스 제조 방법은 상기 제2 평면인 표면 및 상기 에지면 위에 그리고 상기 적어도 하나의 전기 도체 아래에 절연층을 형성하는 단계를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 절연층은 기계적으로 합치하는 층을 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 전기 도체를 형성하는 단계는 상기 적어도 하나의 패드의 에지와 전기 맞물림 터치 상태로 되도록 상기 적어도 하나의 전기 도체의 일부를 형성하는 단계를 포함한다. 대안으로, 상기 적어도 하나의 전기 도체를 형성하는 단계는 상기 적어도 하나의 패드의 평면에 평행하고 상기 적어도 하나의 패드의 평면과 전기 맞물림 터치 상태로 되도록 상기 적어도 하나의 전기 도체의 일부를 형성하는 단계를 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 칩 스케일 패키징층을 형성하는 단계는 본딩층을 사용하여 상기 적어도 하나의 칩 스케일 패키징층을 상기 제1 평면인 표면에 고착시키는 단계를 포함한다. 상기 본딩층은 스펙트럼 필터 기능을 갖는 것이 바람직하다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 투명 보호면에 적어도 하나의 스펙트럼 필터를 형성하는 단계를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층상에 컬러 어레이 필터를 형성하는 단계를 더 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 투명 보호면상에 적어도 하나의 렌즈를 일체로 형성하는 단계를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 렌즈를 형성하는 단계는 상기 옵트로닉 반도체 회로에 대하여 정밀하게 고정된 거리에서 상기 적어도 하나의 렌즈를 유지시키는 단계를 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 투명 보호면상에 광결합 범프를 형성하는 단계를 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 투명 보호면상에 도파관 및 다른 광 컴포넌트를 형성하는 단계를 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 보호면상에 광격자를 형성하는 단계를 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 칩 스케일 패키징층을 형성하는 단계는 위에 편광자를 일체로 형성하는 단계를 더 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 상기 일체로 패키징된 옵트로닉 집적 회로 디바이스 제조 방법은 상기 칩 스케일 패키징층을 형성하는 단계 전에 상기 반도체 회로 및 상기 제1 평면인 표면위에 스페이서 엘리먼트를 삽입시키는 단계를 더 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 상기 일체로 패키징된 옵트로닉 집적 회로 디바이스 제조 방법은 상기 제2 평면인 표면 및 상기 에지면 위에 그리고 상기 적어도 하나의 전기 도체 아래에 절연층을 형성하는 단계를 더 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 절연층은 기계적으로 합치하는 층을 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 전기 도체를 형성하는 단계는 상기 적어도 하나의 패드의 평면에 평행하고 상기 적어도 하나의 패드의 평면과 전기 맞물림 터치 상태로 되도록 상기 적어도 하나의 전기 도체의 일부를 뻗게 하는 단계를 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 전기 도체를 형성하는 단계는 상기 적어도 하나의 패드의 에지와 전기 맞물림 터치 상태가 되도록 상기 적어도 하나의 전기 도체의 일부를 뻗게 하는 단계를 포함한다.
본 발명의 또 다른 바람직한 실시예에 따라, 상기 적어도 하나의 칩 스케일 패키징층을 형성하는 단계는 본딩층을 사용하여 상기 적어도 하나의 칩 스케일 패키징층을 상기 제1 평면인 표면에 고착시키는 단계를 포함한다. 본 발명의 또 다른 바람직한 실시예에 따라, 상기 본딩층은 스펙트럼 필터 기능을 갖고 있다.
본 발명의 또 다른 바람직한 실시예에 따라, 일체로 패키징된 옵트로닉 집적 회로 디바이스 제조 방법은 상기 집적 회로 다이상의 상이한 엘리먼트 사이에 트렌치를 형성하는 단계를 더 포함한다.
본 발명은 다음의 상세한 도면으로부터 보다 자세히 이해할 수 있을 것이다.
도 1a 및 도 1b는 각각, 본 발명의 바람직한 일실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순화된 도면 및 도 1a의 라인 IB-IB를 따라 취해진 단순 단면도,
도 1c 도 1d는 각각, 본 발명의 바람직한 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순화된 도면 및 도 1c의 라인 ID-ID를 따라 취해진 단면도,
도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 복수의 집적 회로 다이를 포함하는 웨이퍼에 투명 보호 커버판을 부착하는 단순화된 도면,
도 3a-j는 본 발명의 바람직한 일실시예에 따른 일체로 패키징된 옵트로닉 집적 회로 디바이스의 제조의 다양한 스테이지를 도시하는 단면도,
도 4는 도 3j의 웨이퍼로부터 생성된 일체로 패키징된 옵트로닉 집적 회로 디바이스의 부분 절단 상세도,
도 5 및 도 6은 본 발명의 방법을 실행하는 장치의 단순 블록도,
도 7a-c는 본 발명의 바람직한 다른 실시예에 따라 구성되고 작동되고 스펙트럼 필터 및/또는 반사 방지 코팅을 포함하는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 3개의 대안의 실시예의 단순 도면,
도 8 및 도 9는 투명 보호 표면위에 집약 형성된 도파관 및 다른 광 컴포넌트를 갖는 본 발명의 다른 바람직한 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 2개의 대안의 실시예의 단순 도면,
도 10a는 광격자가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 10b는 적어도 하나의 렌즈가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 10c는 렌즈가 액티브 표면으로부터 고정된 거리에서 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 10d는 적어도 하나의 렌즈가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 11a 및 도 11b는 각각, 본 발명의 바람직한 일실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순화된 도면 및 도 11a의 라인 XIB-XIB를 따라 취해진 단순 단면도,
도 11c 도 11d는 각각, 본 발명의 바람직한 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순화된 도면 및 도 11c의 라인 XID-XID를 따라 취해진 단면도,
도 12a 및 도 12b는 본 발명의 바람직한 실시예에 따른 복수의 집적 회로 다이를 포함하는 웨이퍼에 투명 보호 커버판을 부착하는 단순화된 도면,
도 13a-j는 본 발명의 바람직한 일실시예에 따른 일체로 패키징된 옵트로닉 집적 회로 디바이스의 제조의 다양한 스테이지를 도시하는 단면도,
도 14는 도 13j의 웨이퍼로부터 생성된 일체로 패키징된 옵트로닉 집적 회로 디바이스의 부분 절단 상세도,
도 15 및 도 16은 본 발명의 방법을 실행하는 장치의 단순 블록도,
도 17a-c는 본 발명의 바람직한 다른 실시예에 따라 구성되고 작동되고 스펙트럼 필터 및/또는 반사 방지 코팅을 포함하는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 3개의 대안의 실시예의 단순 도면,
도 18 및 도 19는 투명 보호 표면위에 집약 형성된 도파관 및 다른 광 컴포넌트를 갖는 본 발명의 다른 바람직한 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 2개의 대안의 실시예의 단순 도면,
도 20a는 광격자가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 20b는 적어도 하나의 렌즈가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 20c는 렌즈가 액티브 표면으로부터 고정된 거리에서 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 20d는 적어도 하나의 렌즈가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 21a 및 도 21b는 각각, 본 발명의 바람직한 일실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순화된 도면 및 도 1a의 라인 XXIB-XXIB를 따라 취해진 단순 단면도,
도 21c 및 도 21d는 각각, 본 발명의 바람직한 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순화된 도면 및 도 21c의 라인 XXID-XXID를 따라 취해진 단면도,
도 22a 및 도 22b는 본 발명의 바람직한 실시예에 따른 복수의 집적 회로 다이를 포함하는 웨이퍼에 투명 보호 절연 커버판을 부착하는 단순화된 도면,
도 23a-l은 본 발명의 바람직한 일실시예에 따른 일체로 패키징된 옵트로닉 집적 회로 디바이스의 제조의 다양한 스테이지를 도시하는 단면도,
도 24는 도 23l의 웨이퍼로부터 생성된 일체로 패키징된 옵트로닉 집적 회로 디바이스의 부분 절단 상세도,
도 25 및 도 26은 본 발명의 방법을 실행하는 장치의 단순 블록도,
도 27a-c는 본 발명의 바람직한 다른 실시예에 따라 구성되고 작동되고 스펙트럼 필터 및/또는 반사 방지 코팅을 포함하는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 3개의 대안의 실시예의 단순 도면,
도 28 및 도 29는 투명 보호 표면위에 집약 형성된 도파관 및 다른 광 컴포넌트를 갖는 본 발명의 다른 바람직한 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 2개의 대안의 실시예의 단순 도면,
도 30a는 광격자가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 30b는 적어도 하나의 렌즈가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 30c는 렌즈가 액티브 표면으로부터 고정된 거리에서 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 30d는 적어도 하나의 렌즈가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 31a 및 도 31b는 각각, 본 발명의 바람직한 일실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순화된 도면 및 도 31a의 라인 XXXIB-XXXIB를 따라 취해진 단순 단면도,
도 31c 및 도 31d는 각각, 본 발명의 바람직한 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순화된 도면 및 도 31c의 라인 XXXID-XXXID를 따라 취해진 단면도,
도 32a 및 도 32b는 본 발명의 바람직한 실시예에 따른 복수의 집적 회로 다이를 포함하는 웨이퍼에 투명 보호 절연 커버판을 부착하는 단순화된 도면,
도 33a-l은 본 발명의 바람직한 일실시예에 따른 일체로 패키징된 옵트로닉 집적 회로 디바이스의 제조의 다양한 스테이지를 도시하는 단면도,
도 34는 도 33l의 웨이퍼로부터 생성된 일체로 패키징된 옵트로닉 집적 회로 디바이스의 부분 절단 상세도,
도 35 및 도 36은 본 발명의 방법을 실행하는 장치의 단순 블록도,
도 37a-c는 본 발명의 바람직한 다른 실시예에 따라 구성되고 작동되고 스펙트럼 필터 및/또는 반사 방지 코팅을 포함하는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 3개의 대안의 실시예의 단순 도면,
도 38 및 도 39는 투명 보호 표면위에 집약 형성된 도파관 및 다른 광 컴포넌트를 갖는 본 발명의 다른 바람직한 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 2개의 대안의 실시예의 단순 도면,
도 40a는 광격자가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 40b는 적어도 하나의 렌즈가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 40c는 렌즈가 액티브 표면으로부터 고정된 거리에서 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면,
도 40d는 적어도 하나의 렌즈가 일체로 패키징된 옵트로닉 집적 회로 디바이스와 함께 집적된 본 발명의 바람직한 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 일실시예의 단순 도면, 및
도 41a 및 도 41b는 트렌치가 집적 회로디바이스상의 상이한 엘리먼트 사이에 형성된, 본 발명의 또 다른 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순 도면.
이제 본 발명의 바람직한 일실시예에 따른, 집적 회로 디바이스, 바람직하게는 옵트로닉 집적 회로 디바이스 및 그 제조를 설명하는 도 1a-3j에 대해 설명한다. 도 1a 및 도 1b에 도시된 바와 같이, 집적 회로 장치는 에지면(14)을 따라 도금된 복수의 전기 도체(12)를 갖는, 상대적으로 얇고 소형이고, 환경적으로 보호되고 기계적으로 강화된, 집적 회로 패키지(10), 바람직하게는, 옵트로닉 집적 회로 패키지를 포함한다.
도체(12)가 패드(16)에 전기 접속되고, 바람직하게는 유리층과 같은, 삽입되는 패키징층 없이, 다이(20)위에 놓인 절연층(18,19) 위에 직접 형성되는 것이 본 발명의 독특한 특징이다. 절연층(18,19)은 각각 유전층 및/또는 패시베이션층과 같은 하나 이상의 층을 포함하고 재료 및/또는 두께에서 서로 상이하거나 대안으로 동일할 수 있다. 또 다른 대안으로서, 절연층(18,19)은 제거될 수 있다. 도 1a-10c의 실시예는 모두 도 1b에서 명확하게 도시된 바와 같이 패드(16)의 평면부상의 전기 도전성 콘택트에 도체(12)의 평면부가 놓인다는 추가 특징을 가지고 있다. 상기 패드(16)의 두께가, 접속이 패드의 단면 에어리어에만 형성되는 실시예에서 보다 덜 중요하다는 것이 이러한 구조의 독특한 특징이다.
본 발명의 일바람직한 실시예에 따라, 도체(12)는 에지면(14) 위에서 패키지(10)의 평면(22)으로 뻗는다. 이러한 접촉 배열로 인해 패키지(10)가 회로 보드상에 플랫 면을 장착할 수 있다. 집적 회로 패키지(10)가 다음의 엘리먼트(도시되지 않음): 일체로 형성된 다이크로익 필터, 컬러 필터, 반사방지 코팅, 편광자, 광격자, 집적 도파관 및 광결합 범프중 하나 이상을 옵트로닉 실시예에서 포함할 수 있다는 것이 주목된다. 논-옵트로닉 실시예에서, 상기 엘리먼트는 통상적으로 존재하지 않는다. 도 1a 및 도 1b에서 볼 수 있는 바와 같이, 또한 옵트로닉 집적 회로 패키지(10)는 솔더 마스크(24)에 형성된 애퍼처에서, 전기 도체(12)상에 형성된 솔더 볼(23)과 같은 콘택트 범프를 포함할 수 있지만, 솔더 볼(23)이 필요한 것은 아니다.
또 다른 대안으로서, 도 1c, 도 1d에 도시된 바와 같이, 도체(12)는 에지면(14)을 벗어나서 평면(22)위로 뻗지 않거나 평면(22) 위로 제한된 정도까지만 뻗어서, 주변 콘택트를 한정한다. 이러한 경우에, 솔더 마스크(24)는 보통 평면(22) 위로 뻗지 않거나 완전히 제거될 수 있다.
또 다른 대안으로서, 솔더 볼(23)은 ACF 인게이지먼트에 적합한 콘택트로 대체되거나 볼 그리드 어레이(BGA) 콘택트를 포함할 수 있다.
절연층(18,19)은 도체(12), 솔더 볼(23) 및 다이(20)의 열팽창 계수의 차이를 보상하기 위해 적용된 기계적으로 합치하는 층으로서 작동할 수 있다.
도 1a, 도1b에 도시된, 바람직한 옵트로닉 집적 회로 패키지(10)는 또한 에폭시층, 바람직하게는, 아래에 설명되는 바와 같이, 다이(20)에 커버판(26)을 부착 하는데 사용되는 방사선 투명 에폭시층과 같은 본딩층(28) 및 방사선 투명 보호 커버판(26)을 포함하는 것이 바람직하다.
아래에 설명된 방법은 보통, 칩의 크기보다 면적이 최대 20% 더 큰 칩 스케일 패키지로서 한정된 범위내에 있는 옵트로닉 집적 회로 패키지(10)를 제공한다는 것을 이해할 수 있다. 또한 여기에 설명된 방법은 패키징 프로세스가 웨이퍼-와이즈 패키지를 별도로 패키징된 다이에 다이싱하는 레벨에 이르는 웨이퍼 레벨에서 실행되는 옵트로닉 집적 회로 패키지(10)를 제공한다는 것을 이해할 수 있다.
도 2a, 도2b는 본 발명에 따른 복수의 집적 회로 다이를 포함하는 웨이퍼에 투명 보호 커버판을 부착하는 단계를 설명하는 단순 도면이다. 도 2a, 도2b에 도시된 바와 같이, 실리콘 웨이퍼(30)는 종래 기술에 의해 액티브 표면이 위에 형성된, 복수의 다듬질된 다이(20)를 포함하고, 액티브면에서 커버판(26)에 본딩되고, 그래서, 본딩된 웨이퍼(31)를 형성한다.
도 3a에 도시된 바와 같은, 본 발명의 바람직한 실시예에 따라, 웨이퍼(30)는 종래 기술에 의해 액티브면이 위에 형성된, 복수의 다듬질된 다이(20)를 포함하고, 본딩층(28)을 통해 액티브면에서 커버판(26)에 본딩된다. 이 커버판(26)은 보통 유리, 석영, 사파이어 또는 임의의 다른 적합한 방사선 투명 기판을 포함한다. 도 3a에 도시된 바와 같이, 전기패드(16)는 실리콘 웨이퍼(30)의 액티브 면상에 형성된다.
커버판(26)은 스펙트럼 필터로 동작하도록 컬러링되거나 틴팅될 수 있다. 대안으로, 다이크로익 또는 컬러링된 스펙트럼 필터는 커버판(26)의 적어도 하나의 표면위에 형성될 수 있다.
바람직하게는, 커버판(26) 및 본딩층(28)이 옵트로닉 애플리케이션에 유용한 스펙트럼 영역에서 방사에 투명한 것이 본 발명의 독특한 특징이다. 대안으로, 본딩층(28)은 또한 이러한 목적을 위해 스펙트럼 필터로서 기능할 수 있고 적합한 다이를 포함할 수 있다.
실리콘 웨이퍼(30)의 종래 제조에서의 특정 단계는, 웨이퍼가 본 발명에 따라 사용될 때 제거될 수 있다는 것을 이해할 수 있다. 이러한 단계는 패드상의 개구를 통한 제공, 웨이퍼 백 그라인딩 및 웨이퍼 백 메탈 코팅 단계를 포함한다.
실리콘 웨이퍼(30)는 안의 임의의 적합한 로케이션에서 종래 리소그래피 기술에 의해 일체형 컬러 필터 어레이로 형성될 수 있다. 도 3a의 본딩 단계 전에, 필터는 커버판(26)상에 종래 기술에 의해 형성되고 구성될 수 있어서, 커버판(26)과 본딩층(28) 사이에 필터 플레인이 놓이게 된다.
상술된 본딩 단계에 이어, 실리콘 웨이퍼(30)는 도 3b에 도시된 바와 같이, 보통 400 내지 1000 미크론의 범위의 본래의 두께(L1)로부터 보통 10-250미크론의 감소된 두께(L2)로 그라우딩 다운되는 것이 바람직하다. 웨이퍼 두께에서의 이러한 감소는 커버판(26)의 상기 웨이퍼로의 본딩에 의해 제공된 추가 기계력에 의해 가능하다. 또 대안으로서, 실리콘 웨이퍼(30)는 거의 완전히 제거될 수 있다. 이것은 실리콘 온 이솔레이터(SOI) 제조 기술을 사용할 때 유용하다.
선택사항인 웨이퍼의 두께의 감소에 이어, 웨이퍼는 개별적인 다이(20)를 분리하는 사전결정된 다이스 라인을 따라 웨이퍼의 후면을 따라, 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(32)은 따라서 생성되고, 이것은 보통 10-250 미크론인 실리콘 기판의 두께를 완전히 통과하여 뻗는다. 이러한 에칭된 웨이퍼는 도 3c에 도시되어 있다.
상술된 에칭은 보통 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 에칭은 2.5%의 플루오르화수소산, 50%의 질산, 10%의 초산 및 37.5%의 물의 조합과 같은 종래의 실리콘 에칭액에서 발생하여, 도 3c에 도시된 바와 같이, 패드(16)를 노출하기 위해 임의의 필드 산화층을 통하여 실리콘을 에칭 다운한다. 또 다른 대안으로서, 에칭액은 KOH 또는 임의의 다른 적합한 재료를 포함할 수 있다.
실리콘 에칭의 결과로 각각 약 10-250미크론 두께의 실리콘을 포함하는 복수의 별개의 다이(20)를 생성한다.
도 3d에서 볼 수 있는 바와 같이, 에칭된 채널(32)은 에폭시, 실리콘 산화물, 실리콘 디옥사이드, 솔더 마스크와 같은 유전 재료 또는 실리콘 질화물, 실리콘 옥시나이트라이드, 폴리이미드, BCB™, 파릴렌, 폴리나프탈렌, 플루오르화 탄소, 또는 아크릴레이트와 같은 유전 재료로 코팅되는 것이 바람직하다. 최종 절연층(18,19)은 스핀 코팅에 의해 형성되는 것이 바람직하거나, 스프레이 코팅, 커튼 코팅, 액상 증착, 물리 증착, 화학 증착, 저압 화학 증착, 플라즈마 강화 화학 증착, 고속 열 화학 증착 또는 대기압 화학 증착과 같은 임의의 적합한 방법에 의해 형성될 수 있다.
절연층(18,19)의 형성에 이어, 도 3e에서 볼 수 있는 바와 같이, 개구(36)는 임의의 적합한 방법에 의해, 인접 다이(20)의 각 쌍 사이에 절연층(19)에 형성된다. 개구(36)는 절연층(19)를 통하여 뻗어, 패드(16)를 노출시킨다.
도 3f에 도시된 바와 같이, 도전층(38)은 개구(36)를 통해 복수의 별도의 다이(20) 위에 형성되어, 패드(16)의 노출부 및 절연층(18,19)을 형성하는 유전 재료를 덮는다. 도전층(38)은 알루미늄으로 형성되는 것이 바람직하거나, 알루미늄, 동, 티타늄, 티타늄 텅스텐, 또는 크롬과 같은, 임의의 적합한 도전재 또는 도전재의 조합으로 형성될 수 있다.
도 3g는 다이(20)상의 하나 이상의 패드(16)의 에지와 전기적으로 접촉하고 적합하게 플레이팅된 복수의 도체(12)를 형성하기 위해, 보통, 종래의 포토리소그래픽 기술에 의한 도전층(38)의 패터닝을 도시하고 있다.
도 3h는 보호재, 바라직하게는 솔더 마스크(24) 또는 파릴렌, BCB™, 또는 폴리아미드와 같은 다른 보호재의 층으로 코팅되는 웨이퍼를 도시하고 있는데, 이것은 도체(12)와 전기적으로 접촉하도록 솔더 볼(23)이 형성되는 도체(12)와 통신하는 내부의 애퍼처를 형성하도록 패터닝된다(도 3i).
그다음, 본 발명의 바람직한 실시예에 따라, 웨이퍼는 도 3j에 도시된 바와 같이, 라인(40)을 따라 다이싱되어, 각각 도 1a,1b의 집적 회로 패키지(10)와 유사한 개별적인 집적 회로 패키지를 제공한다.
이제, 도 3j의 웨이퍼로부터 생성된 일체로 패키징된 옵트로닉 집적 회로 디바이스의 부분 절단 상세도인 도 4를 설명한다. 도 4에서 볼 수 있는 바와 같이, 집적 회로 패키지는 본딩층(28)에 의해 다이(20)에 조인된 커버판(26)을 포함한다. 패드(16)의 표면은 상술된 바와 같이, 유전 절연층(18,19) 바로 위에 형성된 도체(12)와 전기적으로 접촉상태에 있다. 절연층(18,19)이 복수의 층을 각각 포함할 수 있다는 것을 이해할 수 있다.
이제, 본 발명의 바람직한 실시예에 따른 집적 회로 디바이스를 제조하기 위한 장치를 함께 설명하는 도 5 및 도 6에 대해 설명한다. 종래의 웨이퍼 제조 설비(180)는 웨이퍼(30)를 제공한다. 각각의 개별적인 웨이퍼(30)는 본딩재를 고르게 분포시키기 위해, 바람직하게는, 웨이퍼(30), 커버판(26) 및 본딩층(28)의 회전을 위한 설비를 갖는, 본딩 장치(182)에 의해 본딩층(28)을 사용하여, 커버판(26)을 형성하도록, 유리층과 같은, 보호층에, 액티브면을 형성하는 사이드상에서 본딩된다.
본딩된 웨이퍼(31; 도 2b, 도 3a)는 일본의 디스코 주식회사로부터 상업적으로 입수가능한 모델 BFG 841과 같은, 그라인딩 장치(184)에 의한 방법등에 의해 웨이퍼의 논-액티브 표면측에서 시닝된다. 본딩된 웨이퍼(31; 도 3b)는 그다음, 브랜드 AZ 4562의 Hoechst로부터 상업적으로 입수가능한 종래의 스핀 코팅된 포토레지스트를 사용하는 방법등, 바람직하게는, 포토리소그래피에 의해 웨이퍼의 논-액티브 표면측에 에칭된다.
이 포토레지스트는 리소그래피 마스크(186)를 통하여, Suss MicrTech AG, model MA200과 같은, 적합한 UV 노출 시스템(185)에 의해 노출되는 마스크인 것이 바람직하다.
그다음, 이 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹된 후에, 본딩된 웨이퍼는 보통 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 실리콘 에칭된다. 이러한 목적을 위해 상업적으로 입수가능한 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(188)을 포함한다.
대안으로, 에칭은 온도 제어되는 배쓰(도시되지 않음)내에 위치된 실리콘 에칭액을 사용하여 달성된다. 이러한 목적을 위해 상업적으로 유용한 장비는 모두 미국의 Wafab Inc.에 의해 제조되는 Chemkleen 배쓰 및 WHRV 서클레이터를 포함한다. 적합한 습식 에칭 종래 실리콘 에칭액은 영국의 Micro-Image Technology Ltd.로부터 상업적으로 입수가능한 Isoform Silicon etch이다.
웨이퍼는 종래에는 에칭 및 포토레지스트 스트립핑이 행해진 후에 린스되었다. 최종 에칭된 웨이퍼는 도 3c에 도시되어 있다.
웨이퍼(30)내의 에칭된 채널(32)은 에폭시, 실리콘 산화물, 실리콘 디옥사이드, 솔더 마스크와 같은 유전 재료 또는 실리콘 질화물, 실리콘 산화질화물, 폴리이미드, BCB™, 파릴렌, 폴리나프탈렌, 플루오르화 탄소, 또는 아크릴레이트와 같은 유전 재료로 코팅되는 것이 바람직하다. 최종 절연층(18,19)은 단계(190)에서 처럼 스핀 코팅에 의해 형성되는 것이 바람직하거나, 스프레이 코팅, 커튼 코팅, 액상 증착, 물리 증착, 화학 증착, 저압 화학 증착, 플라즈마 강화 화학 증착, 고속 열 화학 증착 또는 대기압 화학 증착과 같은 임의의 적합한 방법에 의해 형성될 수 있다. 최종 코팅된 본딩된 웨이퍼는 도 3d에 도시되어 있다.
절연층(18,19)의 형성에 이어, 도 3e에서 볼 수 있는 바와 같이, 개구(36)는 임의의 적합한 방법에 의해, 인접 다이(20)의 각 쌍 사이에 절연층(19)에 형성된다. 개구(36)는 절연층(19)를 통하여 뻗어, 패드(16)를 노출시킨다. 종래 포토리소그래픽 기술에 의한 개구의 형성은 단계 192에 도시되어 있고, 보통 마스크(194)를 채용한다. 종래 현상(도시되지 않음)에 이어, 웨이퍼는 여기에 개시 언급되어 통합된 미국 특허 2,507,956호, 2,851,385호 및 2,796,370중 임의의 특허에 기술된 바와 같이, 크로메이팅액(198)을 포함하는 배쓰(196)에서 반부식 처리를 선택적으로 행한다.
Liechtenstein의 Blazers AG에 의해 제조된 스퍼터링 머신과 같은 진공 증착 기술에 작동하는 도전층 디포지션 장치(200)가 웨이퍼(30)의 각 다이(20)의 하나 이상의 표면위에 도전층(38; 도 3f)을 형성하기 위해 채용된다.
도 3g에 도시된 바와 같이, 도체(12)의 구성은, 바람직하게는, 상표명 Primecoat의, DuPont으로부터 또는 상표면 Eagle의, Shipley로부터 상업적으로 입수가능한 종래의 전자 증착된 포토레지스트를 사용함으로써 실행된다. 포토레지스트는 DuPont 또는 Shipley로부터 입수가능한 포토레지스트 배쓰 어셈블리(202)내에서 웨이퍼에 적용된다.
포토레지스트는 적합한 에칭 패턴을 형성하기 위해 마스크(205)를 사용하여, UV 노출 시스템(204)에 의해 광 구성되는 것이 바람직하다. 그다음, 포토레지스트는 현상 배쓰(206)내에서 현상된 후에, 에칭 배쓰(210)내에 위치된 금속 에칭액(208)내에서 에칭되고, 그래서, 도 1a, 도1b에 도시된 바와 같은 도체 구성을 제공 한다.
그다음, 도 3g에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 입수가능한 비전해도금(electroless plating) 장치(212)에 의해 도금되는 것이 바람직하다.
도전성 스트립의 도금에 이어, 웨이퍼는 솔더 볼(23)의 로케이션(도 3h)을 정의하기 위해 부재 번호(214)에 표시된 바와 같이 솔더 마스크로 코팅되고, 그다음, 솔더 볼(23)은 부재 번호(215; 도 3i)에 표시된 바와 같이, 종래의 방식으로 형성된다. 대안으로, 볼(23)은 필요하지 않을 수 있다.
그다음, 웨이퍼는 다이싱 블레이드(216; 도 3j)에 의해 개별적인 사전 패키징된 집적 회로 디바이스로 다이싱된다. 다이싱 블레이드(216)는 두께 2-12 미크론의 다이아몬드 레지노이드 블레이드인 것이 바람직하다. 최종 다이는 도 1a, 도1b에 대략 도시된 바와 같이 나타나 있다.
이제, 패키징 층을 간섭하지 않고 하나 이상의 절연층(313) 바로 위에 도금된 복수의 전기 도체(312)를 갖는, 상대적으로 얇고 소형이고, 환경적으로 보호되고 기계적으로 강화된 옵트로닉 집적 회로 패키지(310)를 포함하는 본 발명의 바람직한 실시예에 따라 구성되고 작동되는 옵트로닉 집적 회로 디바이스의 3개의 대안의 바람직한 실시예를 도시하는 도 7a -7c에 대해 설명한다. 솔더 마스크(314)는 도시된 바와 같이 도체(312) 및 절연층(313)상에 형성되는 것이 바람직하다.
도 7a는 방사선 투명 보호층(317)의 적어도 하나의 아웃터 페이싱 표면(316)의 적어도 일부에 형성된 RGB 또는 마스킹 필터(315)와 같은, 다이크로익 필터 및/또는 편광자 및/또는 반사방지 코팅 및/또는 IR 코팅 및/또는 컬러 필터를 도시한다. 아웃터 페이싱 표면(316)은 선택적으로 방사선 투명 보호층(317)의 에지 표면 또는 최상부 표면(top surface)을 포함할 수 있다. 도 7b는 방사선 투명 보호층(317)의 이너 페이싱 표면(319)의 적어도 일부상에 형성된, 코팅(315)과 동일할 수 있는, 코팅(318)을 도시한다. 도 7c는 방사선 투명 보호층(317)의 각각의 표면(316,319)의 각각의 적어도 일부상에 코팅(315,318) 모두를 도시한다. 도 7a-7c에 도시된 이 모든 3개의 실시예에서, 옵트로닉 컴포넌트는 보통 10-250 미크론의 종래 두께의 실리콘 기판(322)의 표면(320)상에 형성된다. 표면(320)은 투명 보호층(317)과 대면한다. 방사선 투명 에폭시층(328)은 상술된 바와 같이, 실리콘 기판(322)에 보호층(317)을 부착하는데 사용된다.
이제 도 8에 대해 설명한다. 도 8의 실시예는 코팅을 제외하곤 도 7a의 것과 동일할 수 있고 방사선 투명 보호층(392)상에 형성된 광 결합 범프(390)을 갖는다는 점에서 더 구별된다. 도파관(394)은 범프(390)를 통해 방사선 투명 보호층(392)에 광결합된 것으로 도시되어 있다. 범프(390)는 다소 합치하는 투명 유기 재료로 형성되어 그위의 기계압이 경미한 변형을 생성하고 이로써 형성된 인터페이스를 감쇠 광파(evanescent light wave)가 통과할 수 있도록 하는 것이 바람직하다.
이제 도 9에 대해 설명한다. 도 9의 실시예는 코팅을 제외하고는 도 7a의 r것과 동일할 수 있고, 종래 집적 광 기술등에서와 같이, 방사선 투명 보호층(402)상에 형성된 도파관(400) 및 가능한 다른 광 엘리먼트(도시되지 않음)를 갖는다는 점에서 구별된다. 이러한 배열로 인해 방사선 투명 보호층(402)를 통하여 실리콘 기판(404)상에 형성된 옵트로닉 컴포넌트와 도파관(400) 사이의 광통신이 가능하다.
이제 도 10a에 대해 설명한다. 도 10a의 실시예는 코팅을 제외하고는 도 7a의 것과 동일할 수 있고, 아웃터 페이싱 표면(444)상에 광 격자(442)가 형성된 방사선 투명 보호층(440)을 갖는다는 점에서 구별된다.
이제 도 10b에 대해 설명한다. 도 10b의 실시예는 코팅을 제외하고는 도 7a의 것과 동일할 수 있고, 방사선 투명 보호층(464)의 아웃터 페이싱 표면(462)상에 부착된 마이크로렌즈의 적어도 하나의 렌즈 및 바람직하게는 어레이(460)가 형성된 기판을 갖는다는 점에서 구별된다. 적어도 하나의 렌즈가 이 방사선 투명 보호층이 기판에 고착되기 전에 또는 프로세스의 임의의 연속 포인트에서 방사선 투명 보호층(464)에 부착될 수 있다는 것을 이해할 수 있다.
이제 도 10c에 대해 설명한다. 도 10c의 실시예는 코팅을 제외하고는 도 7a의 것과 동일할 수 있고, 실리콘 기판(474)의 액티브 표면(472)에 대하여 정밀하게 고정된 거리(X)에서 유지되는 적어도 하나의 렌즈(470)가 형성된 기판을 갖고 있다는 점에서 구별된다. 이 정밀하게 고정된 거리는 바람직하게는, 방사선 투명 보호층(480)의 아웃터 페이싱 표면(478)과 렌즈(470) 사이에 고정된 중간 광투과층(476)의 정밀 기계가공에 의해 1-10 미크론의 정확도로 결정될 수 있다. 대안으로, 중간층(476)은 제거될 수 있다. 또 다른 대안으로서, 렌즈(470)와 액티브 표면(472)사이의 거리는 정밀하게 고정될 필요가 없다.
이제 도 10d에 대해 설명한다. 도 10d의 실시예는 코팅을 제외하고는 도 7a의 것과 동일할 수 있고, 적어도 하나의 렌즈를 포함할 수 있는 아웃터 레이잉 표면(492)을 포함하는 방사선 투명 보호층(490)을 갖는다는 점에서 구별된다.
이제 본 발명의 바람직한 일실시예에 따른, 집적 회로 디바이스, 바람직하게는 옵트로닉 집적 회로 디바이스 및 그 제조를 설명하는 도 11a-13j에 대해 설명한다. 도 11a 및 도 11b에 도시된 바와 같이, 집적 회로 디바이스는 에지면(514)을 따라 도금된 복수의 전기 도체(512)를 갖는, 상대적으로 얇고 소형이고, 환경적으로 보호되고 기계적으로 강화된, 집적 회로 패키지(510), 바람직하게는, 옵트로닉 집적 회로 패키지를 포함한다.
도체(512)가 패드(516)에 전기 접속되고, 바람직하게는 유리층과 같은, 삽입되는 패키징층 없이, 다이(520)위에 놓인 절연층(518,519) 위에 직접 형성되는 것이 본 발명의 독특한 특징이다. 절연층(518,519)은 각각 유전층 및/또는 패시베이션층과 같은 하나 이상의 층을 포함하고 재료 및/또는 두께에서 서로 상이하거나 대안으로 동일할 수 있다. 또 다른 대안으로서, 절연층(518,519)은 제거될 수 있다. 도 11a-20c의 실시예는 모두 도 11b에서 명확하게 도시된 바와 같이 패드(516)의 평면부상의 전기 도체 콘택트에 도체(512)의 평면부가 놓인다는 추가 특징을 가지고 있다. 상기 패드(516)의 두께가, 접속이 패드의 단면 에어리어에만 형성되는 실시예에서 보다 덜 중요하다는 것이 이러한 구조의 독특한 특징이다.
본 발명의 일바람직한 실시예에 따라, 도체(512)는 에지면(514) 위에서 패키지(510)의 평면(522)으로 뻗는다. 이러한 접촉 배열로 인해 패키지(510)가 회로 보드상에 플랫 면 장착할 수 있다. 집적 회로 패키지(510)가 다음의 엘리먼트(도시되지 않음): 일체로 형성된 다이크로익 필터, 컬러 필터, 반사방지 코팅, 편광자, 광격자, 집적 도파관 및 광결합 범프중 하나 이상을 옵트로닉 실시예에서 포함할 수 있다는 것이 주목된다. 논-옵트로닉 실시예에서, 상기 엘리먼트는 통상적으로 존재하지 않는다. 도 11a 및 도 11b에서 볼 수 있는 바와 같이, 또한 옵트로닉 집적 회로 패키지(510)는 솔더 마스크(524)에 형성된 애퍼처에서, 전기 도체(512)상에 형성된 솔더 볼(523)과 같은 콘택트 범프를 포함할 수 있지만, 솔더 볼(523)이 필요한 것은 아니다.
또 다른 대안으로서, 도 11a 및 도 11d에 도시된 바와 같이, 도체(512)는 에지면(514)을 벗어나서 평면(522) 위로 뻗거나 평면(522) 위로 제한된 정도까지만 뻗고, 그래서, 주변 콘택트를 한정한다. 이러한 경우에, 솔더 마스크(524)는 보통 평면(522) 위로 뻗지 않거나 완전히 제거될 수 있다.
또 다른 대안으로서, 솔더 볼(523)은 ACF 인게이지먼트에 적합한 콘택트로 대체되거나 볼 그리드 어레이(BGA) 콘택트를 포함할 수 있다.
절연층(518,519)은 도체(512), 솔더 볼(523) 및 다이(520)의 열팽창 계수의 차이를 보상하기 위해 적용된 기계적으로 합치하는 층으로서 작동할 수 있다.
도 11a 및 도 11b에 도시된 바람직한 옵트로닉 집적 회로 패키지(510)는 또한 방사선 투명 보호 커버판(526)을 포함하는 것이 바람직하다.
도 11a 및 도 11b에 도시된 옵트로닉 집적 회로 패키지(510)는 다이(510)와 방사선 투명 보호 커버판(526) 사이에 형성된 적어도 하나의 캐비티(527)를 포함한다. 캐비티(527)는 아래에 설명되는 바와 같이, 다이(520)를 커버판(526)에 부착할 때 다이(520)와 커버판(526) 사이에 적어도 하나의 스페이서(529)를 에폭시층과 같은 적어도 하나의 본딩층(528)과 함께 장착함으로써 형성된다. 대안으로, 캐비티(527)은 아래에 설명되는 바와 같이, 커버판(526)에 다이(520)를 부착할 때, 다이(520)와 커버판(526)사이에 적어도 하나의 스페이서(529)를 삽입함으로서 형성될 수 있다. 임의의 적합한 두께의 스페이서 엘리먼트(529)가 그라인딩 또는 임의의 다른 적합한 방법에 의해 제공될 수 있어 캐비티(527)가 커버판(526)과 다이(520) 사이에 특정한 고정된 거리를 생성하도록 형성될 수 있다는 것을 이해할 수 있다.
아래에 설명된 방법은 보통, 칩의 크기보다 면적이 최대 20% 더 큰 칩 스케일 패키지로서 한정된 범위내에 있는 옵트로닉 집적 회로 패키지(510)를 제공한다는 것을 이해할 수 있다. 또한 여기에 설명된 방법은 패키징 프로세스가 웨이퍼-와이즈 패키지를 별도로 패키징된 다이에 다이싱하는 레벨에 이르는 웨이퍼 레벨에서 실행되는 옵트로닉 집적 회로 패키지(510)를 제공한다는 것을 이해할 수 있다.
도 12a 및 도 12b는 본 발명에 따른 복수의 집적 회로 다이를 포함하는 웨이퍼에 투명 보호 커버판을 부착하는 단계를 설명하는 단순 도면이다. 도 12a 및 도 12b에 도시된 바와 같이, 실리콘 웨이퍼(530)는 종래 기술에 의해 액티브 표면이 위에 형성된, 복수의 다듬질된 다이(520)를 포함하고, 액티브면에서 커버판(526)에 본딩되고, 그래서, 본딩된 웨이퍼(531)를 형성한다.
도 13a에 도시된 같은, 본 발명의 바람직한 실시예에 따라, 웨이퍼(530)는 종래 기술에 의해 액티브면이 위에 형성된, 복수의 다듬질된 다이(520)를 포함하고, 액티브면에서 커버판(526)에 본딩되어 본딩된 웨이퍼(531)를 형성한다. 캐비티(527)는 애폭시 층과 같은 적어도 하나의 본딩층(528)에 의해 스페이서(529)를 웨이퍼(530)와 커버판(526) 사이에 장착시킴으로써 웨이퍼(530)와 커버판(526) 사이에 형성된다.
커버판(526)은 일반적으로 유리, 석영, 사파이어 또는 임의의 다른 적합한 방사선 투명 기판을 포함한다. 도 13a에 도시된 바와 같이, 전기 패드(516)가 실리콘 웨이퍼(530)의 액티브면상에 형성되어 있다.
커버판(526)은 스펙트럼 필터로 동작하도록 컬러링되거나 틴팅될 수 있다. 대안으로, 다이크로익 또는 컬러링된 스펙트럼 필터는 커버판(526)의 적어도 하나의 표면위에 형성될 수 있다.
커버판(526) 및 본딩층(528)이 옵트로닉 애플리케이션에 유용한 스펙트럼 영역에서 방사에 투명한 것이 바람직한 것이 본 발명의 독특한 특징이다. 대안으로, 본딩층(528)은 또한 이러한 목적을 위해 스펙트럼 필터로서 기능할 수 있고 적합한 다이를 포함할 수 있다.
실리콘 웨이퍼(530)의 종래 제조에서의 특정 단계는, 웨이퍼가 본발명에 따라 사용될 때 제거될 수 있다는 것을 이해할 수 있다. 이러한 단계는 패드상의 개구를 통한 제공, 웨이퍼 백 그라인딩 및 웨이퍼 백 메탈 코팅 단계를 포함한다.
실리콘 웨이퍼(530)는 안의 임의의 적합한 로케이션에서 종래 리소그래피 기술에 의해 일체형 컬러 필터 어레이로 형성될 수 있다. 도 13a의 본딩 단계 전에, 필터는 커버판(526)상에 종래 기술에 의해 형성되고 구성될 수 있어서, 커버판(526)과 적어도 하나의 캐비티(527) 사이에 필터 플레인이 놓이게 된다.
상술된 본딩 단계에 이어, 실리콘 웨이퍼(530)는 도 13b에 도시된 바와 같이, 보통 400 내지 1000 미크론의 범위의 본래의 두께(L1)로부터 보통 10-250미크론의 감소된 두께(L2)로 그라우딩 다운되는 것이 바람직하다. 웨이퍼 두께에서의 이러한 감소는 커버판(526)의 상기 웨이퍼로의 본딩에 의해 제공된 추가 기계력에 의해 가능하다.
선택사항인 웨이퍼의 두께의 감소에 이어, 웨이퍼는 개별적인 다이(520)를 분리하는 사전결정된 다이스 라인을 따라 웨이퍼의 후면을 따라, 포토리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(532)은 따라서 생성되고, 이것은 보통 10-250 미크로인 실리콘 기판의 두께를 완전히 통과하여 뻗는다. 이러한 에칭된 웨이퍼는 도 13c에 도시되어 있다.
상술된 에칭은 보통 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 에칭은 2.5%의 플루오르화수소산, 50%의 질산, 10%의 초산 및 37.5%의 물의 조합과 같은 종래의 실리콘 에칭액에서 발생하여, 도 13c에 도시된 바와 같이, 패드(516)를 노출하기 위해 임의의 필드 산화층을 통하여 실리콘을 에칭 다운한다. 실리콘 에칭의 결과로 각각 약 10-250 미크론의 두께의 실리콘을 포함하는 복수의 별개의 다이(520)를 얻을 수 있다.
도 13d에서 볼 수 있는 바와 같이, 에칭된 채널(532)은 에폭시, 실리콘 산화 물, 실리콘 디옥사이드, 솔더 마스크와 같은 유전 재료 또는 실리콘 질화물, 실리콘 옥시나이트라이드, 폴리이미드, BCB™, 파릴렌, 폴리나프탈렌, 플루오르화 탄소, 또는 아크릴레이트와 같은 유전 재료로 코팅되는 것이 바람직하다. 최종 절연층(518,519)은 스핀 코팅에 의해 형성되는 것이 바람직하거나, 스프레이 코팅, 커튼 코팅, 액상 증착, 물리 증착, 화학 증착, 저압 화학 증착, 플라즈마 강화 화학 증착, 고속 열 화학 증착 또는 대기압 화학 증착과 같은 임의의 적합한 방법에 의해 형성될 수 있다.
절연층(518,519)의 형성에 이어, 도 13e에서 볼 수 있는 바와 같이, 개구(536)는 임의의 적합한 방법에 의해, 인접 다이(520)의 각 쌍 사이의 절연층(519)에 형성된다. 개구(536)는 절연층(519)을 통하여 뻗어, 패드(516)를 노출시킨다.
도 13f에 도시된 바와 같이, 도전층(538)은 개구(536)를 통해 복수의 별도의 다이(520) 위에 형성되어, 패드(516)의 노출부 및 절연층(518, 519)을 형성하는 유전 재료를 덮는다. 도전층(538)은 바람직하게는 알루미늄으로 형성되거나, 알루미늄, 동, 티타늄, 티타늄 텅스텐, 또는 크롬과 같은, 임의의 적합한 도전재 또는 도전재의 조합으로 형성될 수 있다.
도 13g는 다이(520)상의 하나 이상의 패드(516)의 에지와 전기적으로 접촉하고 적합하게 도금된 복수의 도체(512)를 형성하기 위해, 보통, 종래의 포토리소그래픽 기술에 의한 도전층(538)의 패터닝을 도시하고 있다.
도 13h는 보호재, 바람직하게는 솔더 마스크(524) 또는 파릴렌, BCB™, 또는 폴리아미드와 같은 다른 보호재의 층으로 코팅되는 웨이퍼를 도시하고 있는데, 이것은 도체(512)와 전기적으로 접촉하도록 솔더 볼(523)이 형성되는 도체(512)와 통신하는 내부의 애퍼처를 형성하도록 패터닝된다(도 13i).
그다음, 본 발명의 바람직한 실시예에 따라, 웨이퍼는 도 13j에 도시된 바와 같이, 라인(540)을 따라 다이싱되어, 각각 도 11a 및 11b의 집적 회로 패키지(510)와 유사한 개별적인 집적 회로 패키지를 제공한다.
이제, 도 13j의 웨이퍼로부터 생성된 일체로 패키징된 옵트로닉 집적 회로 디바이스의 부분 절단 상세도인 도 14를 설명한다. 도 14에서 볼 수 있는 바와 같이, 집적 회로 패키지는 스페이서(529)와 본딩층(528)에 의해 다이(520)에 조인된 커버판(526)을 포함한다. 패드(516)의 표면은 상술된 바와 같이, 유전 절연층(518,519) 바로 위에 형성된 도체(512)와 전기적으로 접촉상태에 있다. 절연층(518,519)이 복수의 층을 각각 포함할 수 있다는 것을 이해할 수 있다.
이제, 본 발명의 바람직한 실시예에 따른 집적 회로 디바이스를 제조하기 위한 장치를 함께 설명하는 도 15 및 도 16에 대해 설명한다. 종래의 웨이퍼 제조 설비(680)는 웨이퍼(530)를 제공한다. 각각의 개별적인 웨이퍼(530)는 본딩재를 고르게 분포시키기 위해, 바람직하게는, 웨이퍼(530), 커버판(526), 스페이서(529) 및 본딩층(528)의 회전을 위한 설비를 갖는, 본딩 장치(682)에 의해 본딩층(528)을 사용하는 스페이서(529)를 통해 커버판(526)을 형성하는, 유리층과 같은, 보호층에, 액티브면을 형성하는 사이드상에서 본딩된다.
본딩된 웨이퍼(531; 도 12b, 도 13a)는 일본의 디스코 주식회사로부터 상업 적으로 입수가능한 모델 BFG 841과 같은, 그라인딩 장치(684)에 의한 방법등에 의해 웨이퍼의 논-액티브 표면측에서 시닝된다. 본딩된 웨이퍼(531; 도 13b)는 그다음, 브랜드 AZ 4562의 Hoechst로부터 상업적으로 입수가능한 종래의 스핀 코팅된 포토레지스트를 사용하는 방법등, 바람직하게는, 포토리소그래피에 의해 웨이퍼의 논-액티브 표면측에 에칭된다.
이 포토레지스트는 리소그래피 마스크(686)를 통하여, Suss MicrTech AG, model MA200과 같은, 적합한 UV 노출 시스템(685)에 의해 노출되는 마스크인 것이 바람직하다.
그다음, 이 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹된 후에, 본딩된 웨이퍼는 보통 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 실리콘 에칭된다. 이러한 목적을 위해 상업적으로 입수가능한 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(688)을 포함한다.
대안으로, 에칭은 온도 제어되는 배쓰(도시되지 않음)내에 위치된 실리콘 에칭액을 사용하여 달성된다. 이러한 목적을 위해 상업적으로 유용한 장비는 모두 미국의 Wafab Inc.에 의해 제조되는 Chemkleen 배쓰 및 WHRV 서클레이터를 포함한다. 적합한 습식 에칭 종래 실리콘 에칭액은 영국의 Micro-Image Technology Ltd.로부터 상업적으로 입수가능한 Isoform Silicon etch이다.
본딩된 웨이퍼는 종래에는 에칭 및 포토레지스트 스트립핑이 행해진 후에 린스되었다. 최종 에칭된 웨이퍼는 도 13c에 도시되어 있다.
웨이퍼(530)내의 에칭된 채널(532)은 에폭시, 실리콘 산화물, 솔더 마스크와 같은 유전 재료 또는 실리콘 질화물, 실리콘 산화질화물, 폴리이미드, BCB™, 파릴렌, 폴리나프탈렌, 플루오르화 탄소, 또는 아크릴레이트와 같은 기타 유전 재료로 코팅되는 것이 바람직하다. 최종 절연층(518,519)은 바람직하게는 스핀 코팅에 의해 형성되나, 스프레이 코팅, 커튼 코팅, 액상 증착, 물리 증착, 화학 증착, 저압 화학 증착, 플라즈마 강화 화학 증착, 고속 열 화학 증착 또는 대기압 화학 증착과 같은 임의의 적합한 방법에 의해 형성될 수 있다. 최종 코팅된 본딩된 웨이퍼는 도 13d에 도시되어 있다.
절연층(518,519)의 형성에 이어, 도 13e에서 볼 수 있는 바와 같이, 개구(536)는 임의의 적합한 방법에 의해, 인접 다이(520)의 각 쌍 사이의 절연층(519)에 형성된다. 개구(536)는 절연층(519)을 통하여 뻗어, 패드(516)를 노출시킨다. 종래 포토리소그래픽 기술에 의한 개구의 형성은 단계(692)에 도시되어 있고, 보통 마스크(694)를 채용한다. 종래 디벨로핑(도시되지 않음)에 이어, 본딩된 웨이퍼는 여기에 개시 언급되어 통합된 미국 특허 2,507,956호, 2,851,385호 및 2,796,370중 임의의 특허에 기술된 바와 같이, 크로메이팅액(698)을 포함하는 배쓰(696)에서 반부식 처리를 선택적으로 행한다.
Liechtenstein의 Blazers AG에 의해 제조된 스퍼터링 머신과 같은 진공 증착 기술에 작동하는 도전층 디포지션 장치(700)가 웨이퍼(530)의 각 다이(520)의 하나 이상의 표면위에 도전층(538; 도 13f)을 형성하기 위해 채용된다.
도 13g에 도시된 바와 같이, 도체(512)의 구성은 바람직하게는, 상표명 Primecoat의, DuPont으로부터 또는 상표명 Eagle의, Shipley로부터 상업적으로 입수가능한 종래의 전자 증착된 포토레지스트를 사용함으로써 실행된다. 포토레지스트는 DuPont 또는 Shipley로부터 입수가능한 포토레지스트 배쓰 어셈블리(702)내에서 웨이퍼에 적용된다.
포토레지스트는 적합한 에칭 패턴을 형성하기 위해 마스크(705)를 사용하여, UV 노출 시스템(704)에 의해 광 구성되는 것이 바람직하다. 그다음, 포토레지스트는 현상 배쓰(706)내에서 현상된 후에, 에칭 배쓰(710)내에 위치된 금속 에칭액(708)내에서 에칭되고, 그래서, 도 11a, 도 11b에 도시된 바와 같은 도체 구성을 제공한다.
그다음, 도 13g에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 입수가능한 비전해 도금 장치(712)에 의해 도금되는 것이 바람직하다.
도전성 스트립의 도금에 이어, 본딩된 웨이퍼는 솔더 볼(523)의 로케이션(도 13h)을 정의하기 위해 부재 번호(714)에 표시된 바와 같이 솔더 마스크로써 코팅되고, 그다음, 솔더 볼(523)은 부재 번호(715; 도 13i)에 표시된 바와 같이, 종래의 방식으로 형성된다. 대안으로, 볼(523)은 필요하지 않을 수 있다.
그다음, 본딩된 웨이퍼는 다이싱 블레이드(716; 도 13j)에 의해 개별적인 사전 패키징된 집적 회로 디바이스로 다이싱된다. 다이싱 블레이드(716)는 두께 2-12 미크론의 다이아몬드 레지노이드 블레이드인 것이 바람직하다. 최종 다이는 도 11a, 도 11b에 대략 도시된 바와 같이 나타나 있다.
이제, 패키징 층을 간섭하지 않고 하나 이상의 절연층(813) 바로 위에 도금된 복수의 전기 도체(812)를 갖는, 상대적으로 얇고 소형이고, 환경적으로 보호되고 기계적으로 강화된 옵트로닉 집적 회로 패키지(810)를 포함하는 본 발명의 바람직한 실시예에 따라 구성되고 작동되는 옵트로닉 집적 회로 디바이스의 3개의 대안의 바람직한 실시예를 도시하는 도 17a -7c에 대해 설명한다. 솔더 마스크(814)는 도시된 바와 같이 도체(812) 및 절연층(813)상에 형성되는 것이 바람직하다.
도 17a는 방사선 투명 보호층(817)의 적어도 하나의 아웃터 페이싱 표면(816)의 적어도 일부에 형성된 RGB 또는 마스킹 필터(815)와 같은, 다이크로익 필터 및/또는 편광자 및/또는 반사방지 코팅 및/또는 IR 코팅 및/또는 컬러 필터를 도시한다. 아웃터 페이싱 표면(816)은 선택적으로 방사선 투명 보호층(817)의 에지 표면 또는 최상부 표면(top surface)을 포함할 수 있다. 도 17b는 방사선 투명 보호층(817)의 이너 페이싱 표면(819)의 적어도 일부상에 형성된, 코팅(815)과 동일할 수 있는, 코팅(818)을 도시한다. 도 17c는 방사선 투명 보호층(817)의 각각의 표면(816,819)의 각각의 적어도 일부상에 코팅(815,818) 모두를 도시한다. 도 17a-17c에 도시된 이 모든 3개의 실시예에서, 옵트로닉 컴포넌트는 보통 10-250 미크론의 종래 두께의 실리콘 기판(822)의 표면(820)상에 형성된다. 표면(820)은 투명 보호층(817)과 대면한다. 에폭시층(828)과 같은 본딩 층(828)은 상술된 바와 같이, 실리콘 기판(822)에 보호층(817)을 부착하는데 사용된다.
도 17a, 도 17b, 도 17c에 도시된 옵트로닉 집적 회로 패키지(810)는 또한, 실리콘 기판(822)과 방사선 투명 보호층(817) 사이에 형성된 적어도 하나의 캐비티(827)를 포함한다. 캐비티(827)는 아래에 설명된 바와 같이, 실리콘 기판(822)을 방사선 투명 보호층(817)에 부착할 때, 실리콘 기판(822)과 방사선 투명 보호층(817) 사이에 적어도 하나의 스페이서(829)를 에폭시층과 같은 적어도 하나의 본딩층(828)과 함께 장착함으로써 형성된다. 대안으로, 캐비티(827)는 아래에 기술된 바와 같이, 실리콘 기판(822)을 방사선 투명 보호층(817)에 부착할 때, 실리콘 기판(822)과 방사선 투명 보호층(817) 사이에 적어도 하나의 스페이서(829)를 삽입함으로써 형성될 수 있다. 임의의 적합한 두께의 스페이서 엘리먼트(829)가 그라인딩 또는 임의의 다른 적합한 방법에 의해 제공되어서, 캐비티(827)가 방사선 투명 보호층(817)과 실리콘 기판(822) 사이에 특정 고정된 거리를 생성하도록 형성될 수 있다는 것을 이해할 수 있다.
이제 도 18에 대해 설명한다. 도 18의 실시예는 코팅을 제외하곤 도 17a의 것과 동일할 수 있고 방사선 투명 보호층(892)상에 형성된 광 결합 범프(890)을 갖는다는 점에서 더 구별된다. 도파관(894)은 범프(890)를 통해 방사선 투명 보호층(892)에 광결합된 것으로 도시되어 있다. 범프(890)는 다소 합치하는 투명 유기 재료로 형성되어 그위의 기계압이 경미한 변형을 생성하고 이로써 형성된 인터페이스를 감쇠 광파가 통과할 수 있도록 하는 것이 바람직하다.
이제 도 19에 대해 설명한다. 도 19의 실시예는 코팅을 제외하고는 도 17a의 것과 동일할 수 있고, 종래 집적 광 기술 등에 의한 것과 같이, 방사선 투명 보호층(902)상에 형성된 도파관(900) 및 가능한 다른 광 엘리먼트(도시되지 않음)를 갖는다는 점에서 구별된다. 이러한 배열로 인해 방사선 투명 보호층(902)을 통하여 실리콘 기판(904)상에 형성된 옵트로닉 컴포넌트와 도파관(900) 사이의 광통신이 가능하다.
이제 도 20a에 대해 설명한다. 도 20a의 실시예는 코팅을 제외하고는 도 17a의 것과 동일할 수 있고, 아웃터 페이싱 표면(944)상에 광 격자(942)가 형성된 방사선 투명 보호층(940)을 갖는다는 점에서 구별된다.
이제 도 20b에 대해 설명한다. 도 20b의 실시예는 코팅을 제외하고는 도 17a의 것과 동일할 수 있고, 방사선 투명 보호층(964)의 아웃터 페이싱 표면(962)상에 부착된 마이크로렌즈의 적어도 하나의 렌즈 및 바람직하게는 어레이(960)가 형성된 기판을 갖는다는 점에서 구별된다. 적어도 하나의 렌즈가 이 방사선 투명 보호층이 기판에 고착되기 전에 또는 프로세스의 임의의 연속 포인트에서 방사선 투명 보호층(964)에 부착될 수 있다는 것을 이해할 수 있다. 또 다른 대안으로서, 방사선 투명 보호층(964)의 아웃터 표면(962)은 적어도 하나의 렌즈를 포함할 수 있다.
이제 도 20c에 대해 설명한다. 도 20c의 실시예는 코팅을 제외하고는 도 17a의 것과 동일할 수 있고, 실리콘 기판(974)의 액티브 표면(972)에 대하여, 바람직하게는 옵트로닉 반도체 회로에 대하여 정밀하게 고정된 거리(X)에서 유지되는 적어도 하나의 렌즈(970)가 형성된 기판을 갖고 있다는 점에서 구별된다. 이 정밀하게 고정된 거리는 바람직하게는, 방사선 투명 보호층(980)의 아웃터 페이싱 표면(978)과 렌즈(970) 사이에 고정된 중간 광투과층(976) 및/또는 스페이서(529)의 정밀 기계가공에 의해 1-10 미크론의 정확도로 결정될 수 있다. 대안으로, 중간층(976)은 제거될 수 있다. 또 다른 대안으로서, 렌즈(970)와 액티브 표면(972)사이의 거리는 정밀하게 고정될 필요가 없다.
이제 도 20d에 대해 설명한다. 도 20d의 실시예는 코팅을 제외하고는 도 17a의 것과 동일할 수 있고, 적어도 하나의 렌즈를 포함할 수 있는 아웃터 레이잉 표면(992)을 포함하는 방사선 투명 보호층(990)을 갖는다는 점에서 구별된다.
이제 본 발명의 바람직한 일실시예에 따른, 집적 회로 디바이스, 바람직하게는 옵트로닉 집적 회로 디바이스 및 그 제조를 설명하는 도 21a-23j에 대해 설명한다. 도 21a 및 도 21b에 도시된 바와 같이, 집적 회로 디바이스는 에지면(1014)을 따라 도금된 복수의 전기 도체(1012)를 갖는, 상대적으로 얇고 소형이고, 환경적으로 보호되고 기계적으로 강화된, 집적 회로 패키지(1010), 바람직하게는, 옵트로닉 집적 회로 패키지를 포함한다.
도체(1012)가 에지에서 패드(1016)에 전기 접속되고, 바람직하게는 유리층과 같은, 삽입되는 패키징층 없이, 다이(1020)위에 놓인 절연층(1018,1019) 위에 직접 형성되는 것이 본 발명의 독특한 특징이다. 절연층(1018,1019)은 각각 유전층 및/또는 패시베이션층과 같은 하나 이상의 층을 포함하고 재료 및/또는 두께에서 서로 상이하거나 대안으로 동일할 수 있다. 또 다른 대안으로서, 절연층(1018,1019)은 제거될 수 있다. 도 21a-30c의 실시예는 모두 도 21b에서 명확하게 도시된 바와 같이 도체(1012)의 일부가 패드(1016)의 에지와 전기 도전성 접촉을 한다는 추가 특징을 가지고 있다.
본 발명의 일바람직한 실시예에 따라, 도체(1012)는 에지면(1014) 위에서 패키지(1010)의 평면(1022)으로 뻗는다. 이러한 접촉 배열로 인해 패키지(1010)가 회로 보드상에 플랫 면 장착할 수 있다. 집적 회로 패키지(1010)가 다음의 엘리먼트(도시되지 않음): 일체로 형성된 다이크로익 필터, 컬러 필터, 반사방지 코팅, 편광자, 광격자, 집적 도파관 및 광결합 범프중 하나 이상을 옵트로닉 실시예에서 포함할 수 있다는 것이 주목된다. 논-옵트로닉 실시예에서, 상기 엘리먼트는 통상적으로 존재하지 않는다. 도 21a 및 도 21b에서 볼 수 있는 바와 같이, 또한 옵트로닉 집적 회로 패키지(1010)는 솔더 마스크(1024)에 형성된 애퍼처에서, 전기 도체(1012)상에 형성된 솔더 볼(1023)과 같은 콘택트 범프를 포함할 수 있지만, 솔더 볼(1023)이 필요한 것은 아니다.
또 다른 대안으로서, 도 21c, 도 21d에 도시된 바와 같이, 도체(1012)는 에지면(1014)을 벗어나서 평면(1022) 위로 뻗지 않거나 평면(1022) 위로 제한된 정도까지만 뻗어서, 주변 콘택트를 한정한다. 이러한 경우에, 솔더 마스크(1024)는 보통 평면(1022) 위로 뻗지 않거나 완전히 제거될 수 있다.
또 다른 대안으로서, 솔더 볼(1023)은 ACF 인게이지먼트에 적합한 콘택트로 대체되거나 볼 그리드 어레이(BGA) 콘택트를 포함할 수 있다.
절연층(1018,1019)은 도체(1012), 솔더 볼(1023) 및 다이(1020)의 열팽창 계수의 차이를 보상하기 위해 적용된 기계적으로 합치하는 층으로서 작동할 수 있다.
도 21a, 도21b에 도시된, 집적 회로 패키지(1010), 바람직하게는 옵트로닉 집적 회로 패키지는 또한 에폭시층, 바람직하게는, 아래에 설명되는 바와 같이, 다이(1020)에 커버판(1026)을 부착하는데 사용되는 방사선 투명 에폭시층과 같은 본 딩층(1028) 및 방사선 투명 보호 커버판(1026)을 포함하는 것이 바람직하다.
아래에 설명된 방법은 보통, 칩의 크기보다 면적이 최대 20% 더 큰 칩 스케일 패키지로서 한정된 범위내에 있는 옵트로닉 집적 회로 패키지(1010)를 제공한다는 것을 이해할 수 있다. 또한 여기에 설명된 방법은 패키징 프로세스가 웨이퍼-와이즈 패키지를 별도로 패키징된 다이에 다이싱하는 레벨에 이르는 웨이퍼 레벨에서 실행되는 옵트로닉 집적 회로 패키지(1010)를 제공한다는 것을 이해할 수 있다.
도 22a, 도22b는 본 발명에 따른 복수의 집적 회로 다이를 포함하는 웨이퍼에 투명 보호 절연 커버판을 부착하는 단계를 설명하는 단순 도면이다. 도 22a 및 도 22b에 도시된 바와 같이, 실리콘 웨이퍼(1030)는 종래 기술에 의해 액티브 표면이 위에 형성된, 복수의 다듬질된 다이(1020)를 포함하고, 액티브면에서 커버판(1026)에 본딩되고, 그래서, 본딩된 웨이퍼(1031)를 형성한다.
본 발명의 바람직한 실시예에 따라, 도 23a에 도시된 바와 같이, 웨이퍼(1030)는 종래 기술에 의해 위에 형성된 액티브면을 갖는 복수의 다듬질된 다이(1020)를 포함하고, 본딩층(1028)을 통하여 커버판(1026)에 액티브면에서 본딩된다. 절연 커버판(1026)은 보통 유리, 석영, 사파이어 또는 임의의 다른 적합한 방사선 투명 절연성 기판을 포함한다. 도 23a에서 볼 수 있는 바와 같이, 전기 패드(1016)는 실리콘 웨이퍼(1030)의 액티브 표면 위에 형성된다.
커버판(1026)은 스펙트럼 필터로 동작하도록 컬러링되거나 틴팅될 수 있다. 대안으로, 다이크로익 또는 컬러링된 스펙트럼 필터는 커버판(1026)의 적어도 하나의 표면위에 형성될 수 있다.
바람직하게는 커버판(1026) 및 본딩층(1028)이 옵트로닉 애플리케이션에 유용한 스펙트럼 영역에서 방사에 투명한 것이 본 발명의 독특한 특징이다. 대안으로, 본딩층(1028)은 또한 이러한 목적을 위해 스펙트럼 필터로서 기능할 수 있고 적합한 다이를 포함할 수 있다.
실리콘 웨이퍼(1030)의 종래 제조에서의 특정 단계는, 웨이퍼가 본발명에 따라 사용될 때 제거될 수 있다는 것을 이해할 수 있다. 이러한 단계는 패드상의 개구를 통한 제공, 웨이퍼 백 그라인딩 및 웨이퍼 백 메탈 코팅 단계를 포함한다.
실리콘 웨이퍼(1030)는 안의 임의의 적합한 로케이션에서 종래 리소그래피 기술에 의해 일체형 컬러 필터 어레이로 형성될 수 있다. 도 23a의 본딩 단계 전에, 필터는 커버판(1026)상에 종래 기술에 의해 형성되고 구성될 수 있어서, 커버판(1026)과 본딩층(1028) 사이에 필터 플레인이 놓이게 된다.
상술된 본딩 단계에 이어, 실리콘 웨이퍼(1030)는 도 23b에 도시된 바와 같이, 보통 400 내지 1000 미크론의 범위의 본래의 두께(L1)로부터 보통 10-250미크론의 감소된 두께(L2)로 그라우딩 다운되는 것이 바람직하다. 웨이퍼 두께에서의 이러한 감소는 절연 커버판(1026)의 상기 웨이퍼로의 본딩에 의해 제공된 추가 기계력에 의해 가능하다. 또 대안으로서, 실리콘 웨이퍼(1030)는 거의 완전히 제거될 수 있다. 이것은 실리콘 온 이솔레이터(SOI) 제조 기술을 사용할 때 유용하다.
선택사항인 웨이퍼의 두께의 감소에 이어, 웨이퍼는 개별적인 다이(1020)를 분리하는 사전결정된 다이스 라인을 따라 웨이퍼의 후면을 따라, 리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(1032)은 따라서 생성되고, 이것은 보통 10-250 미크론인 실리콘 기판의 두께를 완전히 통과하여 뻗는다. 이러한 에칭된 웨이퍼는 도 23c에 도시되어 있다.
상술된 에칭은 보통 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 에칭은 2.5%의 플루오르화수소산, 50%의 질산, 10%의 초산 및 37.5%의 물의 조합과 같은 종래의 실리콘 에칭액에서 발생하여, 도 23c에 도시된 바와 같이, 패드(1016)를 노출하기 위해 임의의 필드 산화층을 통하여 실리콘을 에칭 다운한다. 실리콘 에칭의 결과로 각각 약 10-250 미크론 두께의 실리콘을 포함하는 복수의 별개의 다이(1020)를 얻는다.
도 23d에서 볼 수 있는 바와 같이, 에칭된 채널(1032)은 에폭시, 솔더 마스크와 같은, 절연 층(1019)을 형성하는 절연재 또는 폴리이미드, BCB™, 폴리우레탄, 폴리나프탈렌, 플루오르화 탄소 또는 아크릴레이트와같은 임의의 다른 적합한 유전 재료로써 충전되는 것이 바람직하다. 절연층(1019)의 형성에 이어, 도 23e에서 볼 수 있는 바와 같이, 본딩된 웨이퍼(1031)의 표면이 플랫 표면을 형성하기 위해 그라운딩된다. 그다음, 절연층(1018)이 도 23f에 볼 수 있는 바와 같이 그 위에 형성된다.
그다음, 본딩된 웨이퍼(1031)가 임의의 적합한 방법에 의해, 각 쌍의 인접한 다이(1020) 사이에서 노치(1036)를 형성하기 위해 충전된 채널(1032)에서 노칭된다. 노치(1036)는 패드(1016)를 통하여 절연층(1018,1019)을 통과하여 뻗어, 도 23g에서 볼 수 있는 바와 같이, 패드(1016)의 에지를 노출시키고 본딩층(1028)에 뻗는다. 노치(1036)는 보호층(1026)내로 부분적으로 뻗을 수 있다.
도 23h에 도시된 바와 같이, 도전층(1038)은 개구(1036)를 통해 복수의 별도의 다이(1020) 위에 형성되어, 패드(1016)의 노출부 및 절연층(1018,1019)을 형성하는 유전 재료를 덮는다. 도전층(1038)은 바람직하게는 알루미늄으로 형성되는 나, 알루미늄, 동, 티타늄, 티타늄 텅스텐, 또는 크롬과 같은, 임의의 적합한 도전재 또는 도전재의 조합으로 형성될 수 있다.
도 23i는 다이(1020)상의 하나 이상의 패드(1016)의 에지와 전기적으로 접촉하고 적합하게 도금된 복수의 도체(1012)를 형성하기 위해, 보통, 종래의 포토리소그래픽 기술에 의한 도전층(1038)의 패터닝을 도시하고 있다.
도 23j는 보호재, 바람직하게는 솔더 마스크(1024) 또는 파릴렌, BCB™, 또는 폴리아미드와 같은 다른 보호재의 층으로 코팅되는 본딩된 웨이퍼를 도시하고 있는데, 이것은 도체(1012)와 전기적으로 접촉하도록 솔더 볼(1023)이 형성되는 도체(1012)와 통신하는 내부의 애퍼처를 형성하도록 패터닝된다(도 23k).
그다음, 본 발명의 바람직한 실시예에 따라, 본딩된 웨이퍼는 도 23l에 도시된 바와 같이, 라인(1040)을 따라 다이싱되어, 각각 도 21a 및 도 21b의 집적 회로 패키지(1010)와 유사한 개별적인 집적 회로 패키지를 제공한다.
이제, 도 23l의 본딩된 웨이퍼로부터 생성된 일체로 패키징된 옵트로닉 집적 회로 디바이스의 부분 절단 상세도인 도 24를 설명한다. 도 24에서 볼 수 있는 바와 같이, 집적 회로 패키지는 본딩층(1028)에 의해 다이(1020)에 조인된 커버판(1026)을 포함한다. 패드(1016)의 에지는 상술된 바와 같이, 유전 절연층(1018,1019) 바로 위에 형성된 도체(1012)와 전기적으로 접촉상태에 있다. 절연층(1018,1019)이 복수의 층을 각각 포함할 수 있다는 것을 이해할 수 있다.
이제, 본 발명의 바람직한 실시예에 따른 집적 회로 디바이스를 제조하기 위한 장치를 함께 설명하는 도 25 및 도 26에 대해 설명한다. 종래의 웨이퍼 제조 설비(1180)는 웨이퍼(1030)를 제공한다. 각각의 개별적인 웨이퍼(1030)는 본딩재를 고르게 분포시키기 위해, 바람직하게는, 웨이퍼(1030), 커버판(1026) 및 본딩층(1028)의 회전을 위한 설비를 갖는, 본딩 장치(1182)에 의해 본딩층(1028)을 사용하여, 커버판(1026)을 형성하는, 유리층과 같은, 보호층에, 액티브면을 형성하는 사이드상에서 본딩된다.
본딩된 웨이퍼(1031; 도 22b, 도 23a)는 일본의 디스코 주식회사로부터 상업적으로 입수가능한 모델 BFG 841과 같은, 그라인딩 장치(1184)에 의한 방법등에 의해 웨이퍼의 논-액티브 표면측에서 시닝된다. 본딩된 웨이퍼(1031; 도 23b)는 그다음, 브랜드 AZ 4562의 Hoechst로부터 상업적으로 입수가능한 종래의 스핀 코팅된 포토레지스트를 사용하는 방법등, 바람직하게는, 포토리소그래피에 의해 웨이퍼의 논-액티브 표면측에 에칭된다.
이 포토레지스트는 리소그래피 마스크(1186)를 통하여, Suss MicrTech AG, model MA200과 같은, 적합한 UV 노출 시스템(1185)에 의해 노출되는 마스크인 것이 바람직하다.
그다음, 이 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹된 후에, 본딩된 웨이퍼는 보통 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 실리콘 에칭된다. 이러한 목적을 위해 상업적으로 입수가능한 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(1188)을 포함한다.
대안으로, 에칭은 온도 제어되는 배쓰(도시되지 않음)내에 위치된 실리콘 에칭액을 사용하여 달성된다. 이러한 목적을 위해 상업적으로 유용한 장비는 모두 미국의 Wafab Inc.에 의해 제조되는 Chemkleen 배쓰 및 WHRV 서클레이터를 포함한다. 적합한 습식 에칭 종래 실리콘 에칭액은 영국의 Micro-Image Technology Ltd.로부터 상업적으로 입수가능한 Isoform Silicon etch이다.
웨이퍼(1030)내의 에칭된 채널(1032)은 에폭시, 솔더 마스크와 같은 절연 재료(1189; 도 23d) 또는 폴리이미드, BCB™, 폴리우레탄, 폴리나프탈렌, 플루오르화 탄소, 또는 아크릴레이트와 같은 기타 유전 재료로 충전되는 것이 바람직하다. 채널(1032)은 충전된 채널(1191)을 얻기 위해 분사기(1190)를 이용하여 충전된다. 대안으로, 스핀 코팅, 스프레이 코팅 또는 커튼 코팅과 같은 임의의 다른 적합한 충전 방법이 사용될 수 있다. 이어서, 단계(1192)에서 볼 수 있는 바와 같이, 본딩된 웨이퍼(1031)는 일본의 디스코 주식회사로부터 상업적으로 유용한 모델 BFG 841과 같은, 그라인딩 장치(1184)등에 의해 플랫 표면을 형성하도록 한번더 그라인딩된다(도 23e).
단계(1194)에서 볼 수 있는 바와 같이, 일본의 디스코 주식회사로부터 상업적으로 유용한 모델 641 또는 341과 같은 노칭 장치(1195)는 본딩된 웨이퍼 샌드위치를 부분적으로 절단한다(도 23g).
노칭에 이어, 노칭된 웨이퍼는 여기에 개시 언급되어 통합된 미국 특허 2,507,956호, 2,851,385호 및 2,796,370중 임의의 특허에 기술된 바와 같이, 크로메이팅액(1198)을 포함하는 배쓰(1196)에서 반부식 처리를 선택적으로 행한다.
Liechtenstein의 Blazers AG에 의해 제조된 스퍼터링 머신과 같은 진공 증착 기술에 의해 작동하는 도전층 디포지션 장치(1200)가 웨이퍼(1030)의 각 다이(1020)의 하나 이상의 표면위에 도전층(1038; 도 23f)을 형성하기 위해 채용된다.
도 23i에 도시된 바와 같이, 도체(1012)의 구성은 바람직하게는, 상표명 Primecoat의, DuPont으로부터 또는 상표명 Eagle의, Shipley로부터 상업적으로 입수가능한 종래의 전자 증착된 포토레지스트를 사용함으로써 실행된다. 포토레지스트는 DuPont 또는 Shipley로부터 입수가능한 포토레지스트 배쓰 어셈블리(1202)내에서 본딩된 웨이퍼에 적용된다.
포토레지스트는 적합한 에칭 패턴을 형성하기 위해 마스크(1205)를 사용하여, UV 노출 시스템(1204)에 의해 광 구성되는 것이 바람직하다. 그다음, 포토레지스트는 현상 배쓰(1206)내에서 현상된 후에, 에칭 배쓰(1210)내에 위치된 금속 에칭액(1208)내에서 에칭되고, 그래서, 도 21a, 도1b에 도시된 바와 같은 도체 구성을 제공한다.
그다음, 도 23i에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 입수가능한 비전해도금 장치(1212)에 의해 도금되는 것이 바람직하다.
도전성 스트립의 도금에 이어, 본딩된 웨이퍼는 솔더 볼(1023)의 로케이션(도 23j)을 정의하기 위해 부재 번호(1214)에 표시된 바와 같이 솔더 마스크로 코팅되고, 그다음, 솔더 볼(1023)은 부재 번호(1215; 도 23k)에 표시된 바와 같이, 종래의 방식으로 형성된다. 대안으로, 볼(1023)은 필요하지 않을 수 있다.
그다음, 본딩된 웨이퍼는 다이싱 블레이드(1216; 도 23l)에 의해 개별적인 사전 패키징된 집적 회로 디바이스로 다이싱된다. 다이싱 블레이드(1216)는 두께 2-12 미크론의 다이아몬드 레지노이드 블레이드인 것이 바람직하다. 최종 다이는 도 21a 및 도 21b에 대략 도시된 바와 같이 나타나 있다.
이제, 패키징 층을 간섭하지 않고 하나 이상의 절연층(1313) 바로 위에 도금된 복수의 전기 도체(1312)를 갖는, 상대적으로 얇고 소형이고, 환경적으로 보호되고 기계적으로 강화된 옵트로닉 집적 회로 패키지(1310)를 포함하는 본 발명의 바람직한 실시예에 따라 구성되고 작동되는 옵트로닉 집적 회로 디바이스의 3개의 대안의 바람직한 실시예를 도시하는 도 27a -27c에 대해 설명한다. 솔더 마스크(1314)는 도시된 바와 같이 도체(1312) 및 절연층(1313)상에 형성되는 것이 바람직하다.
도 27a는 방사선 투명 보호층(1317)의 적어도 하나의 아웃터 페이싱 표면(1316)의 적어도 일부에 형성된 RGB 또는 마스킹 필터(1315)와 같은, 다이크로익 필터 및/또는 편광자 및/또는 반사방지 코팅 및/또는 IR 코팅 및/또는 컬러 필터를 도시한다. 아웃터 페이싱 표면(1316)은 선택적으로 방사선 투명 보호층(1317)의 에지 표면 또는 최상부 표면(top surface)을 포함할 수 있다. 도 27b는 방사선 투명 보호층(1317)의 이너 페이싱 표면(1319)의 적어도 일부상에 형성된, 코팅(1315)과 동일할 수 있는, 코팅(1318)을 도시한다. 도 27c는 방사선 투명 보호층(1317)의 각각의 표면(1316, 319)의 각각의 적어도 일부상에 코팅(1315,318) 모두를 도시한다. 도 27a-27c에 도시된 이 모든 3개의 실시예에서, 옵트로닉 컴포넌트는 보통 10-250 미크론의 종래 두께의 실리콘 기판(1322)의 표면(1320)상에 형성된다. 표면(1320)은 투명 보호층(1317)과 대면한다. 방사선 투명 본딩층(1328)은 상술된 바와 같이, 실리콘 기판(1322)에 보호층(1317)을 부착하는데 사용된다.
이제 도 28에 대해 설명한다. 도 28의 실시예는 코팅을 제외하고는 도 27a의 것과 동일할 수 있고 방사선 투명 보호층(1392)상에 형성된 광 결합 범프(1390)를 갖는다는 점에서 더 구별된다. 도파관(1394)은 범프(1390)를 통해 방사선 투명 보호층(1392)에 광결합된 것으로 도시되어 있다. 범프(1390)는 다소 합치하는 투명 유기 재료로 형성되어 그위의 기계압이 경미한 변형을 생성하고 이로써 형성된 인터페이스를 감쇠 광파가 통과할 수 있도록 하는 것이 바람직하다.
이제 도 29에 대해 설명한다. 도 29의 실시예는 코팅을 제외하고는 도 27a의 것과 동일할 수 있고, 종래 집적 광 기술등에서와 같이, 방사선 투명 보호층(1402)상에 형성된 도파관(1400) 및 가능한 다른 광 엘리먼트(도시되지 않음)를 갖는다는 점에서 구별된다. 이러한 배열로 인해 방사선 투명 보호층(1402)를 통하여 실리콘 기판(1404)상에 형성된 옵트로닉 컴포넌트와 도파관(1400) 사이의 광통신이 가능하다.
이제 도 30a에 대해 설명한다. 도 30a의 실시예는 코팅을 제외하고는 도 27a의 것과 동일할 수 있고, 아웃터 페이싱 표면(1444)상에 광 격자(1442)가 형성된 방사선 투명 보호층(1440)을 갖는다는 점에서 구별된다.
이제 도 30b에 대해 설명한다. 도 30b의 실시예는 코팅을 제외하고는 도 27a의 것과 동일할 수 있고, 방사선 투명 보호층(1464)의 아웃터 페이싱 표면(1462)상에 부착된 마이크로렌즈의 적어도 하나의 렌즈 및 바람직하게는 어레이(1460)가 형성된 기판을 갖는다는 점에서 구별된다. 적어도 하나의 렌즈가 이 방사선 투명 보호층이 기판에 고착되기 전에 또는 프로세스의 임의의 연속 포인트에서 방사선 투명 보호층(1464)에 부착될 수 있다는 것을 이해할 수 있다.
이제 도 30c에 대해 설명한다. 도 30c의 실시예는 코팅을 제외하고는 도 27a의 것과 동일할 수 있고, 실리콘 기판(1474)의 액티브 표면(1472)에 대하여 정밀하게 고정된 거리(X)에서 유지되는 적어도 하나의 렌즈(1470)가 형성된 기판을 갖고 있다는 점에서 구별된다. 이 정밀하게 고정된 거리는 바람직하게는, 방사선 투명 보호층(1480)의 아웃터 페이싱 표면(1478)과 렌즈(1470) 사이에 고정된 중간 광투과층(1476)의 정밀 기계가공에 의해 1-10 미크론의 정확도로 결정될 수 있다. 대안으로, 중간층(1476)은 제거될 수 있다. 또 다른 대안으로서, 렌즈(1470)와 액티브 표면(1472)사이의 거리는 정밀하게 고정될 필요가 없다.
이제 도 30d에 대해 설명한다. 도 30d의 실시예는 코팅을 제외하고는 도 27a의 것과 동일할 수 있고, 적어도 하나의 렌즈를 포함할 수 있는 아웃터 레이잉 표면(1492)을 포함하는 방사선 투명 보호층(1490)을 갖는다는 점에서 구별된다.
이제 본 발명의 바람직한 일실시예에 따른, 집적 회로 디바이스, 바람직하게는 옵트로닉 집적 회로 디바이스 및 그 제조를 설명하는 도 31a-33j에 대해 설명한다. 도 31a 및 도 31b에 도시된 바와 같이, 집적 회로 디바이스는 에지면(1514)을 따라 도금된 복수의 전기 도체(1512)를 갖는, 상대적으로 얇고 소형이고, 환경적으로 보호되고 기계적으로 강화된, 집적 회로 패키지(1510), 바람직하게는, 옵트로닉 집적 회로 패키지를 포함한다.
도체(1512)가 에지에서 패드(1516)에 전기 접속되고, 유리층과 같은, 삽입되는 패키징층 없이, 다이(1520)위에 놓인 절연층(1518,1519) 위에 직접 형성되는 것이 본 발명의 독특한 특징이다. 절연층(1518,1519)은 각각 하나 이상의 층을 포함하고 재료 및/또는 두께에서 서로 상이하거나 대안으로 동일할 수 있다. 또 다른 대안으로서, 절연층(1518,1519)은 제거될 수 있다. 도 31a-40c의 실시예는 모두 도 31b에서 명확하게 도시된 바와 같이 도체(1512)의 일부가 패드(1516)의 에지와전기 도전성 접촉을 한다는 추가 특징을 가지고 있다.
본 발명의 일바람직한 실시예에 따라, 도체(1512)는 에지면(1514) 위에서 패키지(1510)의 평면(1522)으로 뻗는다. 이러한 접촉 배열로 인해 패키지(1510)가 회로 보드상에 플랫 면 장착할 수 있다. 집적 회로 패키지(1510)가 다음의 엘리먼트(도시되지 않음): 일체로 형성된 다이크로익 필터, 컬러 필터, 반사방지 코팅, 편광자, 광격자, 집적 도파관 및 광결합 범프중 하나 이상을 옵트로닉 실시예에서 포함할 수 있다는 것이 주목된다. 논-옵트로닉 실시예에서, 상기 엘리먼트는 통상적으로 존재하지 않는다. 도 31a 및 도 31b에서 볼 수 있는 바와 같이, 또한 옵트로닉 집적 회로 패키지(1510)는 솔더 마스크(1524)에 형성된 애퍼처에서, 전기 도체(1512)상에 형성된 솔더 볼(1523)과 같은 콘택트 범프를 포함할 수 있지만, 솔더 볼(1523)이 필요한 것은 아니다.
또 다른 대안으로서, 도 31a, 도 31d에 도시된 바와 같이, 도체(1512)는 에지면(1514)을 벗어나서 평면(1522)위로 뻗지 않거나 평면(1522) 위로 제한된 정도까지만 뻗어서, 주변 콘택트를 형성한다. 이러한 경우에, 솔더 마스크(1524)는 보통 평면(1522) 위로 뻗지 않거나 완전히 제거될 수 있다.
또 다른 대안으로서, 솔더 볼(1523)은 ACF 인게이지먼트에 적합한 콘택트로 대체되거나 볼 그리드 어레이(BGA) 콘택트를 포함할 수 있다.
절연층(1518,1519)은 도체(1512), 솔더 볼(1523) 및 다이(1520)의 열팽창 계수의 차이를 보상하기 위해 적용된 기계적으로 합치하는 층으로서 작동할 수 있다.
도 31a 및 도 31b에 도시된 바람직한 옵트로닉 집적 회로 패키지(1510)는 또한 방사선 투명 보호 절연 커버판(1526)을 포함하는 것이 바람직하다.
도 31a 및 도 31b에 도시된 옵트로닉 집적 회로 패키지(1510)는 다이(1520)와 방사선 투명 보호 절연 커버판(1526) 사이에 형성된 적어도 하나의 캐비티(1527)를 포함한다. 캐비티(1527)는 아래에 설명되는 바와 같이, 다이(1520)를 커버판(1526)에 부착할 때 다이(1520)와 커버판(1526) 사이에 적어도 하나의 스페이서(1529)를 에폭시층과 같은 적어도 하나의 본딩층(1528)과 함께 장착함으로써 형성된다. 대안으로, 캐비티(1527)는 아래에 설명되는 바와 같이, 커버판(1526)에 다이(1520)를 부착할 때, 다이(1520)와 커버판(1526)사이에 적어도 하나의 부착가능한 스페이서 엘리먼트(1529)를 삽입함으로서 형성될 수 있다. 임의의 적합한 두께의 스페이서 엘리먼트(1529)가 그라인딩 또는 임의의 다른 적합한 방법에 의해 제공될 수 있어 캐비티(1527)가 커버판(1526)과 다이(1520) 사이에 특정 고정된 거리를 생성하도록 형성될 수 있다는 것을 이해할 수 있다.
아래에 설명된 방법은 보통, 칩의 크기보다 면적이 최대 20% 더 큰 칩 스케일 패키지로서 한정된 범위내에 있는 옵트로닉 집적 회로 패키지(1510)를 제공한다는 것을 이해할 수 있다. 또한 여기에 설명된 방법은 패키징 프로세스가 웨이퍼-와이즈 패키지를 별도로 패키징된 다이에 다이싱하는 레벨에 이르는 웨이퍼 레벨에서 실행되는 옵트로닉 집적 회로 패키지(1510)를 제공한다는 것을 이해할 수 있다.
도 32a, 도 32b는 본 발명에 따른 복수의 집적 회로 다이를 포함하는 웨이퍼에 투명 보호 절연 커버판을 부착하는 단계를 설명하는 단순 도면이다. 도 32a, 도 32b에 도시된 바와 같이, 실리콘 웨이퍼(1530)는 종래 기술에 의해 액티브 표면이 위에 형성된, 복수의 다듬질된 다이(1520)를 포함하고, 액티브면에서 커버판(1526)에 본딩되고, 그래서, 본딩된 웨이퍼(1531)를 형성한다. 도 33a에 도시된 같은, 본 발명의 바람직한 실시예에 따라, 웨이퍼(1530)는 종래 기술에 의해 액티브면이 위에 형성된, 복수의 다듬질된 다이(1520)를 포함하고, 에폭시층과 같은 본딩층(1528)을 통해 액티브면에서 커버판(1526)에 본딩된다. 캐비티(1527)는 웨이퍼(1530)과 커버판(1526) 사이에, 에폭시층과 같은 적어도 하나의 본딩층(1528)에 의해, 스페이서(1529)을 장착함으로써 웨이퍼(1530)와 커버판(1526) 사이에 형성된다.
이 절연 커버판(1526)은 보통 유리, 석영, 사파이어 또는 임의의 다른 적합한 방사선 투명 절연 기판을 포함한다. 도 33a에 도시된 바와 같이, 전기패드(1516)는 실리콘 웨이퍼(1530)의 액티브 면상에 형성된다.
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커버판(1526)은 스펙트럼 필터로 동작하도록 컬러링되거나 틴팅될 수 있다. 대안으로, 다이크로익 또는 컬러링된 스펙트럼 필터는 커버판(1526)의 적어도 하나의 표면위에 형성될 수 있다.
바람직하게는, 커버판(1526) 및 에폭시층과 같은 본딩층(1528)이 옵트로닉 애플리케이션에 유용한 스펙트럼 영역에서 방사에 투명한 것이 본 발명의 독특한 특징이다.
실리콘 웨이퍼(1530)의 종래 제조에서의 특정 단계는, 웨이퍼가 본발명에 따라 사용될 때 제거될 수 있다는 것을 이해할 수 있다. 이러한 단계는 패드상의 개구를 통한 제공, 웨이퍼 백 그라인딩 및 웨이퍼 백 메탈 코팅 단계를 포함한다.
실리콘 웨이퍼(1530)는 안의 임의의 적합한 로케이션에서 종래 리소그래피 기술에 의해 일체형 컬러 필터 어레이로 형성될 수 있다. 도 33a의 본딩 단계 전에, 필터는 커버판(1526)상에 종래 기술에 의해 형성되고 구성될 수 있어서, 커버판(1526)과 적어도 하나의 캐비티(1527) 사이에 필터 플레인이 놓이게 된다.
상술된 본딩 단계에 이어, 실리콘 웨이퍼(1530)는 도 33b에 도시된 바와 같이, 보통 400 내지 1000 미크론의 범위의 본래의 두께(L1)로부터 보통 10-250미크론의 감소된 두께(L2)로 그라우딩 다운되는 것이 바람직하다. 웨이퍼 두께에서의 이러한 감소는 절연 커버판(1526)의 상기 웨이퍼로의 본딩에 의해 제공된 추가 기계력에 의해 가능하다.
선택사항인 웨이퍼의 두께의 감소에 이어, 웨이퍼는 개별적인 다이(1520)를 분리하는 사전결정된 다이스 라인을 따라 웨이퍼의 후면을 따라, 리소그래피 프로세스를 사용하여 에칭된다. 에칭된 채널(1532)이 따라서 생성되고, 이것은 보통 10-250 미크론인 실리콘 기판의 두께를 완전히 통과하여 뻗는다. 이러한 에칭된 웨이퍼는 도 33c에 도시되어 있다.
상술된 에칭은 보통 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 달성된다. 대안으로, 에칭은 2.5%의 플루오르화수소산, 50%의 질산, 10%의 초산 및 37.5%의 물의 조합과 같은 종래의 실리콘 에칭액에서 발생하여, 도 33c에 도시된 바와 같이, 패드(1516)를 노출하기 위해 임의의 필드 산화층을 통하여 실리콘을 에칭 다운한다. 실리콘 에칭의 결과로 각각 약 10-250 미크론의 두께의 실리콘을 포함하는 복수의 별개의 다이(1520)를 얻을 수 있다.
도 33d에서 볼 수 있는 바와 같이, 에칭된 채널(1532)은 에폭시, 솔더 마스크와 같은 절연층을 형성하는 절연 재료 또는 폴리이미드, BCB™, 폴리우레탄, 폴리나프탈렌, 플루오르화 탄소, 또는 아크릴레이트와 같은 기타 적합한 유전 재료로 채워지는 것이 바람직하다. 절연층(1519)의 형성에 이어, 도 33e에서 볼 수 있는 바와 같이, 본딩된 웨이퍼(1531)의 표면은 플랫 표면을 형성하도록 그라운딩된다. 그다음, 절연(1518)이 그위에 도 33f에 도시된 바와 같이 형성된다.
그다음, 본딩된 웨이퍼(1031)는 임의의 적합한 방법에 의해, 각각의 쌍의 인접한 다이(1520) 사이에 노치(1536)를 형성하도록 충전된 채널(1532)에서 노칭된다. 노치(1536)는 절연층(1518,1519)를 통하고 패드(1516)를 통하여 뻗어, 도 33g에서 볼 수 있는 바와 같이, 패드(1516)의 에지를 노출시키고 본딩층(1528)에 뻗는다. 노치(1536)는 보호층(1526)내로 부분적으로 뻗을 수 있다.
도 33h에 도시된 바와 같이, 도전층(1538)은 개구(1536)를 통해 복수의 별도의 다이(1520) 위에 형성되어, 패드(1516)의 노출부 및 절연층(1518,1519)을 형성하는 유전 재료를 덮는다. 도전층(1538)은 알루미늄으로 형성되는 것이 바람직하거나, 알루미늄, 동, 티타늄, 티타늄 텅스텐, 또는 크롬과 같은, 임의의 적합한 도전재 또는 도전재의 조합으로 형성될 수 있다.
도 33i는 다이(1520)상의 하나 이상의 패드(1516)의 에지와 전기적으로 접촉하고 적합하게 도금된 복수의 도체(1512)를 형성하기 위해, 보통, 종래의 포토리소그래픽 기술에 의한 도전층(1538)의 패터닝을 도시하고 있다.
도 33j는 보호재, 바람직하게는 솔더 마스크(1524) 또는 파릴렌, BCB™, 또는 폴리아미드와 같은 다른 보호재의 층으로 코팅되는 본딩된 웨이퍼를 도시하고 있는데, 이것은 도 33k에 도시된 바와 같이, 도체(1512)와 전기적으로 접촉하도록 솔더 볼(1523)이 형성되는 도체(1512)와 통신하는 내부의 애퍼처를 형성하도록 패터닝된다.
그다음, 본 발명의 바람직한 실시예에 따라, 본딩된 웨이퍼는 도 33l에 도시된 바와 같이, 라인(1540)을 따라 다이싱되어, 각각 도 31a, 31b의 집적 회로 패키지(1510)와 유사한 개별적인 집적 회로 패키지를 제공한다.
이제, 도 33l의 본딩된 웨이퍼로부터 생성된 일체로 패키징된 옵트로닉 집적 회로 디바이스의 부분 절단 상세도인 도 34를 설명한다. 도 34에서 볼 수 있는 바와 같이, 집적 회로 패키지는 스페이서(1529)와 본딩층(1528)에 의해 다이(1520)에 결합된 절연 커버판(1526)을 포함한다. 패드(1516)의 에지는 상술된 바와 같이, 유전 절연층(1518,1519) 바로 위에 형성된 도체(1512)와 전기적으로 접촉상태에 있다. 절연층(1518,1519)이 복수의 층을 각각 포함할 수 있다는 것을 이해할 수 있다.
이제, 본 발명의 바람직한 실시예에 따른 집적 회로 디바이스를 제조하기 위한 장치를 함께 설명하는 도 35 및 도 36에 대해 설명한다. 종래의 웨이퍼 제조 설비(1680)는 웨이퍼(1530)를 제공한다. 각각의 개별적인 웨이퍼(1530)는 정렬되고, 본딩재를 고르게 분포시키기 위해, 바람직하게는, 웨이퍼(1530), 커버판(1526) 및 본딩층(1528)의 회전을 위한 설비를 갖는, 본딩 장치(1682)에 의해 본딩층(1528)을 사용하여, 커버판(1526)을 형성하도록, 유리층과 같은, 보호층에, 액티브면을 형성하는 사이드상에서 본딩된다.
본딩된 웨이퍼(도 32b, 도 33a)는 일본의 디스코 주식회사로부터 상업적으로 입수가능한 모델 BFG 841과 같은, 그라인딩 장치(1684)에 의한 방법등에 의해 웨이퍼의 논-액티브 표면측에서 시닝된다. 본딩된 웨이퍼(도 33b)는 그다음, 브랜드 AZ 4562의 Hoechst로부터 상업적으로 입수가능한 종래의 스핀 코팅된 포토레지스트 를 사용하는 방법등, 바람직하게는, 포토리소그래피에 의해 웨이퍼의 논-액티브 표면측에 에칭된다.
이 포토레지스트는 리소그래피 마스크(1686)를 통하여, Suss MicrTech AG, model MA200과 같은, 적합한 UV 노출 시스템(1685)에 의해 노출되는 마스크인 것이 바람직하다.
그다음, 이 포토레지스트는 현상 배쓰(도시되지 않음)에서 현상되고, 베이킹된 후에, 본딩된 웨이퍼는 보통 SF6, C4F8 또는 다른 적합한 드라이 에칭 가스를 사용하는 드라이 에칭 프로세스에 의해 실리콘 에칭된다. 이러한 목적을 위해 상업적으로 입수가능한 장비는 영국의 Surface Technology Systems에 의해 제조된 드라이 에칭 머신(1688)을 포함한다.
대안으로, 에칭은 온도 제어되는 배쓰(도시되지 않음)내에 위치된 실리콘 에칭액을 사용하여 달성된다. 이러한 목적을 위해 상업적으로 유용한 장비는 모두 미국의 Wafab Inc.에 의해 제조되는 Chemkleen 배쓰 및 WHRV 서클레이터를 포함한다. 적합한 습식 에칭 종래 실리콘 에칭액은 영국의 Micro-Image Technology Ltd.로부터 상업적으로 입수가능한 Isoform Silicon etch이다. 웨이퍼(1530)내의 에칭된 채널(1532)은 에폭시, 솔더 마스크와 같은 절연 재료(1689; 도 33d) 또는 폴리이미드, BCB™, 폴리우레탄, 폴리나프탈렌, 플루오르화 탄소, 또는 아크릴레이트와 같은 임의의 다른 적합한 유전 재료로 충전되는 것이 바람직하다. 채널(1532)은 충전된 채널(1691)을 얻기 위해 디스펜서(1690)을 사용하여 충전된다. 대안으로, 스핀 코팅, 스프레이 코팅 또는 커튼 코팅과 같은 임의의 다른 적합한 충전 방법이 사용될 수 있다. 이어서, 단계(1692)에 도시된 바와 같이, 본딩된 웨이퍼(1531)는 일본의 디스코 주식회사로부터 상업적으로 유용한 모델 BFG 841와 같은, 그라인딩 장치(1684)등에 의해 플랫 표면을 형성하도록 한번더 그라인딩된다(도 33e).
단계(1694)에서 볼 수 있는 바와 같이, 일본의 디스코 주식회사로부터 상업적으로 유용한 모델 641 또는 341과 같은 노칭 장치(1695)는 본딩된 웨이퍼 샌드위치를 부분적으로 절단한다(도 33g).
노칭에 이어, 노칭된 웨이퍼는 여기에 개시 언급되어 통합된 미국 특허 2,507,956호, 2,851,385호 및 2,796,370중 임의의 특허에 기술된 바와 같이, 크로메이팅액(1698)을 포함하는 배쓰(1696)에서 반부식 처리를 선택적으로 행한다.
Liechtenstein의 Blazers AG에 의해 제조된 스퍼터링 머신과 같은 진공 증착 기술에 의해 작동하는 도전층 증착 장치(1700)가 웨이퍼(1530)의 각 다이(1520)의 하나 이상의 표면위에 도전층(1538; 도 33f)을 형성하기 위해 채용된다.
도 33i에 도시된 바와 같이, 도체(1512)의 구성은 바람직하게는, 상표명 Primecoat의, DuPont으로부터 또는 상표명 Eagle의, Shipley로부터 상업적으로 입수가능한 종래의 전자 데포지팅된 포토레지스트를 사용함으로써 실행된다. 포토레지스트는 DuPont 또는 Shipley로부터 입수가능한 포토레지스트 배쓰 어셈블리(1702)내에서 본딩된 웨이퍼에 적용된다.
포토레지스트는 적합한 에칭 패턴을 형성하기 위해 마스크(1705)를 사용하여, UV 노출 시스템(1704)에 의해 광 구성되는 것이 바람직하다. 그다음, 포토레 지스트는 현상 배쓰(1706)내에서 현상된 후에, 에칭 배쓰(1710)내에 위치된 금속 에칭액(1708)내에서 에칭되고, 그래서, 도 31a, 도 31b에 도시된 바와 같은 도체 구성을 제공한다.
그다음, 도 33i에 도시된 노출된 도전성 스트립은 일본의 Okuno로부터 상업적으로 입수가능한 비전해도금 장치(1712)에 의해 도금되는 것이 바람직하다.
도전성 스트립의 도금에 이어, 본딩된 웨이퍼는 솔더 볼(1523)의 로케이션(도 33j)을 정의하기 위해 부재 번호(1714)에 표시된 바와 같이 솔더 마스크로써 코팅되고, 그다음, 솔더 볼(1523)은 부재 번호(1715; 도 33k)에 표시된 바와 같이, 종래의 방식으로 형성된다. 대안으로, 볼(1523)은 필요하지 않을 수 있다.
그다음, 본딩된 웨이퍼는 다이싱 블레이드(1716; 도 33l)에 의해 개별적인 사전 패키징된 집적 회로 디바이스로 다이싱된다. 다이싱 블레이드(1716)는 두께 2-12 미크론의 다이아몬드 레지노이드 블레이드인 것이 바람직하다. 최종 다이는 도 31a, 도 31b에 대략 도시된 바와 같이 나타나 있다. 이제, 패키징 층을 간섭하지 않고 하나 이상의 절연층(1813) 바로 위에 도금된 복수의 전기 도체(1812)를 갖는, 상대적으로 얇고 소형이고, 환경적으로 보호되고 기계적으로 강화된 옵트로닉 집적 회로 패키지(1810)를 포함하는 본 발명의 바람직한 실시예에 따라 구성되고 작동되는 옵트로닉 집적 회로 디바이스의 3개의 대안의 바람직한 실시예를 도시하는 도 37a-37c에 대해 설명한다. 솔더 마스크(1814)는 도시된 바와 같이 도체(1812) 및 절연층(1813)상에 형성되는 것이 바람직하다. 도 37a는 방사선 투명 보호층(1817)의 적어도 하나의 아웃터 페이싱 표면(1816)의 적어도 일부에 형성된 RGB 또는 마스킹 필터(1815)와 같은, 다이크로익 필터 및/또는 편광자 및/또는 반사방지 코팅 및/또는 IR 코팅 및/또는 컬러 필터를 도시한다. 아웃터 페이싱 표면(1816)은 선택적으로 방사선 투명 보호층(1817)의 에지 표면 또는 최상부 표면(top surface)을 포함할 수 있다. 도 37b는 방사선 투명 보호층(1817)의 이너 페이싱 표면(1819)의 적어도 일부상에 형성된, 코팅(1815)과 동일할 수 있는, 코팅(1818)을 도시한다. 도 37c는 방사선 투명 보호층(1817)의 각각의 표면(1816, 1819)의 각각의 적어도 일부상의 코팅(1815, 1818) 모두를 도시한다. 도 37a-37c에 도시된 이 모든 3개의 실시예에서, 옵트로닉 컴포넌트는 보통 10-250 미크론의 종래 두께의 실리콘 기판(1822)의 표면(1820)상에 형성된다. 표면(1820)은 투명 보호층(1817)과 대면한다. 에폭시층(1828)과 같은 방사선 투명 본딩층(1828)은 상술된 바와 같이, 실리콘 기판(1822)에 보호층(1817)을 부착하는데 사용된다.
도 37a, 도 37b, 도 37c에 도시된 옵트로닉 집적 회로 패키지(1810)는 또한, 실리콘 기판(1822)과 방사선 투명 보호층(1827) 사이에 형성된 적어도 하나의 캐비티(1827)를 포함한다. 캐비티(1827)는 아래에 설명된 바와 같이, 실리콘 기판(1822)을 방사선 투명 보호층(1817)에 부착할 때, 실리콘 기판(1822)과 방사선 투명 보호층(1817) 사이에 적어도 하나의 스페이서(1829)를 에폭시층과 같은 적어도 하나의 본딩층(1828)과 함께 장착함으로써 형성된다. 대안으로, 캐비티(1827)는 아래에 기술된 바와 같이, 실리콘 기판(1822)을 방사선 투명 보호층(1817)에 부착할 때, 실리콘 기판(1822)과 방사선 투명 보호층(1817) 사이에 적어도 하나의 스페 이서(1829)를 삽입함으로써 형성될 수 있다. 임의의 적합한 두께의 스페이서 엘리먼트(1829)가 그라인딩 또는 임의의 다른 적합한 방법에 의해 제공되어서, 캐비티(1827)가 방사선 투명 보호층(1817)과 실리콘 기판(1822) 사이에 특정 고정된 거리를 생성하도록 형성될 수 있다는 것을 이해할 수 있다.
이제 도 38에 대해 설명한다. 도 38의 실시예는 코팅을 제외하곤 도 37a의 것과 동일할 수 있고 방사선 투명 보호층(1892)상에 형성된 광 결합 범프(1890)를 갖는다는 점에서 더 구별된다. 도파관(1894)은 범프(1890)를 통해 방사선 투명 보호층(1892)에 광결합된 것으로 도시되어 있다. 범프(1890)는 다소 합치하는 투명 유기 재료로 형성되어 그위의 기계압이 경미한 변형을 생성하고 이로써 형성된 인터페이스를 감쇠 광파가 통과할 수 있도록 하는 것이 바람직하다.
이제 도 39에 대해 설명한다. 도 39의 실시예는 코팅을 제외하고는 도 37a의 것과 동일할 수 있고, 종래 집적 광 기술등에서와 같이, 방사선 투명 보호층(1902)상에 형성된 도파관(1900) 및 가능한 다른 광 엘리먼트(도시되지 않음)를 갖는다는 점에서 구별된다. 이러한 배열로 인해 방사선 투명 보호층(1902)을 통하여 실리콘 기판(1904)상에 형성된 옵트로닉 컴포넌트와 도파관(1900) 사이의 광통신이 가능하다.
이제 도 40a에 대해 설명한다. 도 40a의 실시예는 코팅을 제외하고는 도 37a의 것과 동일할 수 있고, 아웃터 페이싱 표면(1944)상에 광 격자(1942)가 형성된 방사선 투명 보호층(1940)을 갖는다는 점에서 구별된다.
이제 도 40b에 대해 설명한다. 도 40b의 실시예는 코팅을 제외하고는 도 37a의 것과 동일할 수 있고, 방사선 투명 보호층(1964)의 아웃터 페이싱 표면(1962)상에 부착된 마이크로렌즈의 적어도 하나의 렌즈 및 바람직하게는 어레이(1960)가 형성된 기판을 갖는다는 점에서 구별된다. 적어도 하나의 렌즈가 이 방사선 투명 보호층이 기판에 고착되기 전에 또는 프로세스의 임의의 연속 포인트에서 방사선 투명 보호층(1964)에 부착될 수 있다는 것을 이해할 수 있다. 또 다른 대안으로서, 방사선 투명 보호층(1964)의 아웃터 표면(1962)은 적어도 하나의 렌즈를 포함할 수 있다.
이제 도 40c에 대해 설명한다. 도 40c의 실시예는 코팅을 제외하고는 도 37a의 것과 동일할 수 있고, 실리콘 기판(1974)의 액티브 표면(1972)에 대하여 바람직하게는 옵트로닉 반도체 회로에 대해 정밀하게 고정된 거리(X)에서 유지되는 적어도 하나의 렌즈(1970)가 형성된 기판을 갖고 있다는 점에서 구별된다. 이 정밀하게 고정된 거리는 바람직하게는, 방사선 투명 보호층(1980)의 아웃터 페이싱 표면(1978)과 렌즈(1970) 사이에 고정된 중간 광투과층(1976)과 스페이서(1529)의 정밀 기계가공에 의해 1-10 미크론의 정확도로 결정될 수 있다. 대안으로, 중간층(1976)은 제거될 수 있다. 또 다른 대안으로서, 렌즈(1970)와 액티브 표면(1972)사이의 거리는 정밀하게 고정될 필요가 없다.
이제 도 40d에 대해 설명한다. 도 40d의 실시예는 코팅을 제외하고는 도 37a의 것과 동일할 수 있고, 적어도 하나의 렌즈를 포함할 수 있는 아웃터 레이잉 표면(1992)을 포함하는 방사선 투명 보호층(1990)을 갖는다는 점에서 구별된다.
이제, 집적 회로 다이상의 상이한 엘리먼트 사이에 트렌치(2040 또는 2140; 각각 도 41a 및 도 41b)가 생성된, 본 발명의 또 다른 바람직한 실시예에 따라 구성되고 작동되는 일체로 패키징된 옵트로닉 집적 회로 디바이스의 단순 도면인 도 41a 및 도 41b에 대해 설명한다.
실리콘 기판상의 상이한 엘리먼트 사이의 크로스토크를 감소시키기 위해, 이러한 엘리먼트 사이에 물리적인 간격(separation)을 만들 필요가 있다. 이러한 간격은 이러한 엘리먼트 사이의 트렌치를 생성하도록 실리콘을 완전히 제거함으로써 이루어질 수 있다. 이러한 트렌치는 에폭시(2042 또는 2142; 각각 도 41a 및 도 41b)와 같은 임의의 적합한 재료에 의해 충전될 수 있다. 이러한 간격의 일예는 집적 회로의 아날로그(라디오)와 디지털(마이크로프로세서) 파트 사이의 간격이다.
당업자는 본 발명이 여기에 특별히 도시되고 설명된 것에 제한되지 않는 것을 이해할 것이다. 오히려 본 발명의 범위는 당업자가 상기 상세한 설명을 읽을 때에 알 수 있는 바와 같이 여기에 기술된 다양한 특징의 수정 및 변경은 물론 그 조합 및 부조합 모두를 포함한다.

Claims (55)

  1. 일체로 패키징된 옵트로닉 집적 회로 디바이스에 있어서,
    집적 회로 다이로서,
    제1 및 제2 평면인 표면 및 에지면을 갖는 결정질 기판, 및
    상기 제 1 평면인 표면위에 형성된 옵트로닉 반도체 회로,를 구비하는 집적 회로 다이;
    상기 반도체 회로 및 상기 제1 평면인 표면위에 형성된 적어도 하나의 칩 스케일 패키징층; 및
    상기 제2 평면인 표면 위에 놓인 적어도 하나의 전기 도체;를 포함하고, 상기 적어도 하나의 전기 도체는 상기 제1 평면인 표면 바로 위에 형성된 적어도 하나의 패드에 의해 상기 반도체 회로에 접속되어 있는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  2. 일체로 패키징된 옵트로닉 집적 회로 디바이스에 있어서,
    집적 회로 다이로서,
    제1 및 제2 평면인 표면 및 에지면을 갖는 결정질 기판, 및
    상기 제 1 평면인 표면위에 형성된 옵트로닉 반도체 회로,를 구비하는 집적 회로 다이;
    상기 반도체 회로 및 상기 제1 평면인 표면위에 형성된 적어도 하나의 칩 스케일 패키징층; 및
    상기 에지면중 적어도 하나 위에 놓인 적어도 하나의 전기 도체;를 포함하고, 상기 적어도 하나의 전기 도체는 상기 제1 평면인 표면 바로 위에 형성된 적어도 하나의 패드에 의해 상기 반도체 회로에 접속되어 있는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 칩 스케일 패키징층은 유리, 석영 및 사파이어중 적어도 하나로 형성되는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  4. 제1항 또는 제2항에 있어서, 상기 제2 평면인 표면 및 상기 에지면 위에 형성되고 상기 적어도 하나의 전기 도체 아래에 놓인 절연층을 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  5. 제4항에 있어서, 상기 절연층은 기계적으로 합치하는 층을 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  6. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 전기 도체는 상기 적어도 하나의 패드의 평면에 평행하게 그리고 상기 적어도 하나의 패드의 평면과 전기 맞물림 터치 상태가 되도록 뻗는 상기 전기 도체의 일부를 통하여 상기 적어도 하나의 패드에 접속된 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  7. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 전기 도체는 상기 적어도 하나의 패드의 에지와 전기 맞물림 터치 상태가 되도록 뻗는 상기 전기 도체의 일부를 통하여 상기 적어도 하나의 패드에 접속된 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  8. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 칩 스케일 패키징층은 본딩층에 의해 상기 제1 평면인 표면에 고착되어 있는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  9. 제8항에 있어서, 상기 본딩층은 스펙트럼 필터 기능을 갖고 있는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  10. 제1항 또는 제2항에 있어서, 방사선 투명 보호면의 적어도 일부와 연관된 적어도 하나의 스펙트럼 필터를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  11. 제10항에 있어서, 상기 방사선 투명 보호면은 최상부 표면(top surface) 및 에지면중 적어도 하나를 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  12. 제1항 또는 제2항에 있어서, 컬러 어레이 필터를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  13. 제1항 또는 제2항에 있어서, 방사선 투명 보호면상에 일체로 형성된 적어도 하나의 렌즈를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  14. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 칩 스케일 패키징층은 적어도 하나의 렌즈를 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  15. 제13항 또는 제14항에 있어서, 상기 적어도 하나의 렌즈는 상기 옵트로닉 반도체 회로에 대하여 고정된 거리에서 유지되는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  16. 제1항 또는 제2항에 있어서, 방사선 투명 보호면상에 형성된 광결합 범프를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  17. 제1항 또는 제2항에 있어서, 방사선 투명 보호면상에 형성된 도파관 및 다른 광 컴포넌트를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  18. 제1항 또는 제2항에 있어서, 방사선 투명 보호면상에 형성된 광격자를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  19. 제1항 또는 제2항에 있어서, 통합된 편광자를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  20. 제1항 또는 제2항에 있어서, 상기 집적 회로 다이상의 상이한 엘리먼트 사이에 형성된 트렌치를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  21. 제1항 또는 제2항에 있어서, 상기 결정질 기판 및 상기 적어도 하나의 패키징층은 그 사이에 적어도 하나의 갭을 형성하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  22. 제21항에 있어서, 상기 적어도 하나의 전기 도체는 상기 적어도 하나의 패드의 평면에 평행하게 그리고 상기 적어도 하나의 패드의 평면과 전기 맞물림 터치 상태가 되도록 뻗는 상기 전기 도체의 일부를 통하여 상기 적어도 하나의 패드에 접속된 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  23. 제21항에 있어서, 상기 적어도 하나의 전기 도체는 상기 적어도 하나의 패드의 에지와 전기 맞물림 터치 상태가 되도록 뻗는 상기 전기 도체의 일부를 통하여 상기 적어도 하나의 패드에 접속된 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  24. 제21항에 있어서, 방사선 투명 보호면과 연관된 적어도 하나의 스펙트럼 필터를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  25. 제21항에 있어서, 컬러 어레이 필터를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  26. 제21항에 있어서, 방사선 투명 보호면상에 일체로 형성된 적어도 하나의 렌즈를 더 갖는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  27. 제21항에 있어서, 방사선 투명 보호면상에 형성된 광결합 범프를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  28. 제21항에 있어서, 방사선 투명 보호면상에 일체로 형성된 도파관 및 다른 광 컴포넌트를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  29. 제21항에 있어서, 방사선 투명 보호면상에 형성된 광격자를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  30. 제21항에 있어서, 통합된 편광자를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  31. 제21항에 있어서, 상기 집적 회로 다이상의 상이한 엘리먼트 사이에 형성된 트렌치를 더 포함하는 것을 특징으로 하는 일체로 패키징된 옵트로닉 집적 회로 디바이스.
  32. 일체로 패키징된 옵트로닉 집적 회로 디바이스 제조 방법에 있어서,
    제1 평면인 표면위에 형성된 옵트로닉 반도체 회로 및 제1 및 제2 평면인 표면을 갖고 있는 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계;
    상기 반도체 회로 및 상기 제1 평면인 표면위에 적어도 하나의 칩 스케일 패키징층을 형성하는 단계;
    상기 집적 회로 다이가 상기 패키징층에 부착되어 있으면서 상기 다이의 에지면을 형성하도록, 상기 제2 평면인 표면에 형성된 다이스 라인을 따라 서로 상기 집적 회로 다이를 분리시키는 단계;
    상기 제2 평면인 표면위에 놓이고, 상기 제1 평면인 표면 바로 위에 형성된 적어도 하나의 패드에 의해 상기 집적 회로에 접속된 적어도 하나의 전기 도체를 형성하는 단계; 및
    후속하여, 복수의 패키징된 옵트로닉 집적 회로 디바이스를 형성하도록 상기 웨이퍼를 다이싱하는 단계;를 포함하는 것을 특징으로 하는 방법.
  33. 일체로 패키징된 옵트로닉 집적 회로 디바이스 제조 방법에 있어서,
    제1 평면인 표면위에 형성된 옵트로닉 반도체 회로 및 제1 및 제2 평면인 표면을 갖고 있는 웨이퍼상에 형성된 복수의 집적 회로 다이를 제공하는 단계;
    상기 반도체 회로 및 상기 제1 평면인 표면위에 적어도 하나의 칩 스케일 패키징층을 형성하는 단계;
    상기 집적 회로 다이가 상기 패키징층에 부착되어 있으면서 상기 다이의 에지면을 형성하도록, 상기 제2 평면인 표면에 형성된 다이스 라인을 따라 서로 상기 집적 회로 다이를 분리시키는 단계;
    상기 에지면중 적어도 하나 위에 놓이고, 상기 제1 평면인 표면 바로 위에 형성된 적어도 하나의 패드에 의해 상기 집적 회로에 접속된 적어도 하나의 전기 도체를 형성하는 단계; 및
    후속하여, 복수의 패키징된 옵트로닉 집적 회로 디바이스를 형성하도록 상기 웨이퍼를 다이싱하는 단계;를 포함하는 것을 특징으로 하는 방법.
  34. 제32항 또는 제33항에 있어서, 상기 적어도 하나의 칩 스케일 패키징층은 유리, 석영 및 사파이어중 적어도 하나로 형성되는 것을 특징으로 하는 방법.
  35. 제32항 또는 제33항에 있어서, 상기 제2 평면인 표면 및 상기 에지면 위에 그리고 상기 적어도 하나의 전기 도체 아래에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  36. 제35항에 있어서, 상기 절연층은 기계적으로 합치하는 층을 포함하는 것을 특징으로 하는 방법.
  37. 제32항 또는 제33항에 있어서, 상기 적어도 하나의 전기 도체를 형성하는 단계는 상기 적어도 하나의 패드의 평면에 평행하고 상기 적어도 하나의 패드의 평면과 전기 맞물림 터치 상태가 되도록 상기 적어도 하나의 전기 도체의 일부를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  38. 제32항 또는 제33항에 있어서, 상기 적어도 하나의 전기 도체를 형성하는 단계는 상기 적어도 하나의 패드의 에지와 전기 맞물림 터치 상태가 되도록 상기 적어도 하나의 전기 도체의 일부를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  39. 제32항 또는 제33항에 있어서, 상기 적어도 하나의 칩 스케일 패키징층을 형성하는 단계는 본딩층을 사용하여 상기 적어도 하나의 칩 스케일 패키징층을 상기 제1 평면인 표면에 고착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  40. 제39항에 있어서, 상기 본딩층은 스펙트럼 필터 기능을 갖는 것을 특징으로 하는 방법.
  41. 제32항 또는 제33항에 있어서, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 투명 보호면의 적어도 일부상에 적어도 하나의 스펙트럼 필터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  42. 제41항에 있어서, 상기 방사선 투명 보호면은 최상부 표면(top surface) 및 에지면중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  43. 제32항 또는 제33항에 있어서, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층 상에 컬러 어레이 필터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  44. 제32항 또는 제33항에 있어서, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 투명 보호면상에 적어도 하나의 렌즈를 일체로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  45. 제32항 또는 제33항에 있어서, 상기 적어도 하나의 칩 스케일 패키징층을 형성하는 단계는 적어도 하나의 렌즈를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  46. 제32항에 또는 제33항에 있어서, 상기 칩 스케일 패키징층의 방사선 투명 보호면상에 적어도 하나의 렌즈를 일체로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  47. 제44항에 있어서, 상기 적어도 하나의 렌즈를 형성하는 단계는 상기 옵트로닉 반도체 회로에 대하여 고정된 거리에서 상기 적어도 하나의 렌즈를 유지시키는 단계를 포함하는 것을 특징으로 하는 방법.
  48. 제32항 또는 제33항에 있어서, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 투명 보호면상에 광결합 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  49. 제32항 또는 제33항에 있어서, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 투명 보호면상에 도파관 및 다른 광 컴포넌트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  50. 제32항 또는 제33항에 있어서, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층의 방사선 투명 보호면상에 광격자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  51. 제32항 또는 제33항에 있어서, 상기 칩 스케일 패키징층을 형성하는 단계는 상기 칩 스케일 패키징층 위에 편광자를 일체로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  52. 제32항 또는 제33항에 있어서, 상기 집적 회로 다이상의 상이한 엘리먼트 사이에 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  53. 제32항 또는 제33항에 있어서, 상기 칩 스케일 패키징층을 형성하는 단계 전에 상기 반도체 회로 및 상기 제1 평면인 표면위에 스페이서 엘리먼트를 삽입시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  54. 제45항에 있어서, 상기 적어도 하나의 렌즈를 형성하는 단계는 상기 옵트로닉 반도체 회로에 대하여 고정된 거리에서 상기 적어도 하나의 렌즈를 유지시키는 단계를 포함하는 것을 특징으로 하는 방법.
  55. 제46항에 있어서, 상기 적어도 하나의 렌즈를 형성하는 단계는 상기 옵트로닉 반도체 회로에 대하여 고정된 거리에서 상기 적어도 하나의 렌즈를 유지시키는 단계를 포함하는 것을 특징으로 하는 방법.
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