CN101861646B - 利用再生晶圆的堆叠封装 - Google Patents

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Abstract

提供了一种堆叠微电子单元(80)，其具有顶表面(34)和远离所述顶表面的底表面，以及多个垂直堆叠的微电子元件(12，12A)，包括至少一个微电子元件(12A)，其具有与顶表面相邻的正面(14A)和朝向底表面取向的背面(16A)。微电子元件(12，12A)的每个都具有从正面的触点(22，22A)延伸到微电子元件的边缘之外的迹线(24，24A)。电介质层(116)接触所述微电子元件的边缘并位于所述至少一个微电子元件的背面下方。引线连接到沿电介质层(116)伸的迹线(24，24A)。暴露于顶表面的单元触点(74)连接到引线(66)。

Description

利用再生晶圆的堆叠封装
对相关申请的交叉引用
本申请要求享有2007年8月3日提交的美国临时申请No.60/963,209的权益，在此通过引用将其公开并入本文。
背景技术
本申请的主题涉及由堆叠的微电子元件构成的微电子封装、或组件以及例如通过同时向设置成阵列的多个微电子元件施加处理而制造它们的方法。
微电子元件，例如半导体芯片，是前表面上设置触点的平板体，触点连接到元件自身的内部电气线路。通常带衬底封装微电子元件以形成具有电连接到元件触点的端子的微电子封装或组件。然后可以将封装或组件连接到测试装置以判断被封装器件是否符合期望的性能标准。一旦进行了测试，可以将封装连接到更大的电路，例如，电子产品，比如计算机或手机中的电路。
微电子封装或组件还包括晶圆级封装，可以同时向多个微电子元件，例如半导体管芯施加晶圆级处理，同时管芯仍然以晶圆或晶圆部分的形式连接在一起，从而形成晶圆级封装。在对晶圆进行若干工艺步骤以在其上形成封装结构之后，然后解理晶圆和封装结构以释放出个体管芯。晶圆级处理可以实现节省成本的优点。此外，封装覆盖区可以与管芯尺寸相同，从而非常高效地利用了管芯最终要连接的印刷电路板(PCB)上的区域。由于这些特征的原因，通过这种方式封装的管芯通常被称为晶圆级芯片尺度封装(WLCSP)。
为了节省空间，一些常规设计在封装或组件之内堆叠多个微电子芯片或元件。这使得封装能够在衬底上占据小于加在一起的堆叠中芯片总表面积的表面积。这种技术中的开发工作集中在生产可靠或薄或可测试的、或制造上经济节约或具有这种特征的组合的晶圆级组件上。
发明内容
根据本发明的一方面，提供了一种制造堆叠微电子组件的方法。根据这种方法，形成第一子组件，其包括多个间隔开的第一微电子元件，第一微电子元件具有正面和暴露于正面的触点，以及远离正面的背面和延伸于正面背面之间的边缘。可以将第一微电子元件结合到载体层。多条迹线可以从触点延伸到第一微电子元件的边缘之外。然后可以将多个间隔的第二微电子元件附着到第一子组件，第二微电子元件具有正面和暴露于正面的触点，以及远离正面的背面和延伸于正面背面之间的边缘。第二微电子元件的背面可以位于第一微电子元件的相应元件的正面上方并与之相邻。然后可以形成多条迹线，迹线从第二微电子元件的触点延伸到第二微电子元件的边缘之外。可以在延伸于第一微电子元件中的相邻元件的相对边缘之间和第二微电子元件中的相邻元件的相对边缘之间的至少一个开口中形成引线。引线可以连接到第一和第二微电子元件的迹线。
根据本发明的一方面，所述第一和第二微电子元件的每个可以在所述正面和所述背面之间具有小于大约50微米的厚度。在一个实施例中，所述微电子元件中的至少一个包括闪速存储器。
根据本发明的一方面，可以在所述第一和第二微电子元件中的相邻元件的边缘之间将所述堆叠微电子组件切割成多个堆叠微电子单元，每个单元包括至少一个第一微电子元件和至少一个第二微电子元件。
根据本发明的一个方面，至少一个开口可以包括在第一和第二微电子元件中的相邻元件的相对边缘之间延伸的通道。
根据本发明的一个方面，至少一个开口可以包括与第一和第二微电子元件的边缘对齐的多个间隔开的开口。引线可以在间隔开的开口的相应各个之内延伸，每条引线与单条迹线导电连接。
根据本发明的一方面，提供了一种制造堆叠微电子组件的方法。根据这种方法，可以提供第一和第二子组件，每个子组件具有前表面和远离前表面的后表面。每个子组件可以包括多个间隔开的微电子元件，微电子元件具有正面和与前表面相邻的触点、与后表面相邻的背面以及在正面和后面之间延伸的边缘。可以在所述第一子组件的前表面上形成多条迹线，所述迹线从所述第一子组件的触点延伸到所述第一子组件的微电子元件的边缘之外。可以结合所述第一和第二子组件，使得所述第二子组件的后表面面对所述第一子组件的前表面。可以在所述第二子组件的前表面上形成多条迹线。迹线可以从第二子组件的触点延伸到第二子组件的微电子元件的边缘之外。可以在延伸于第一和第二子组件的相邻微电子元件的边缘之间的至少一个开口中形成引线。引线可以连接到第一和第二子组件的微电子元件的迹线。
根据本发明的一方面，所述第一和第二子组件的微电子元件的每个在所述正面和所述背面之间具有小于大约50微米的厚度。
根据本发明的一方面，所述微电子元件中的至少一个包括闪速存储器。
根据本发明的一方面，可以在相邻微电子元件的边缘之间将所述堆叠微电子组件切割成多个堆叠微电子单元，每个单元包括来自第一和第二子组件的微电子元件和连接到微电子元件的迹线的引线。
根据本发明的一方面，至少一个开口可以包括在相邻微电子元件的相对边缘之间延伸的通道。
根据本发明的一方面，所述至少一个开口包括与所述微电子元件的边缘对齐的多个间隔开的开口。每个堆叠微电子单元的引线可以在间隔开的开口的相应各个之内延伸，每条引线与单条迹线导电连接。
根据本发明的一方面，所述第二子组件的给定微电子元件的正面可以有至少一个尺度与所述给定微电子元件的正面覆盖的第一子组件的微电子元件的正面的对应尺度不同。
根据本发明的一方面，所述第一子组件的给定微电子元件的正面可以有至少一个尺度与所述第一子组件的另一微电子元件的正面的对应尺度不同。
根据本发明的一方面，所述堆叠组件内的给定微电子元件的正面与所述给定微电子元件在所述堆叠组件内覆盖的另一微电子元件的正面可以具有至少基本相同的尺度。
根据本发明的一方面，每个子组件还可以包括与前表面相邻的对齐特征部件。对齐特征部件和迹线可以是暴露于前表面的同一金属层的元件。
根据本发明的一方面，可以将第二子组件结合到第一子组件，使得第二子组件的微电子元件的边缘沿相对于与其垂直对齐的第一子组件的微电子元件的边缘的横向发生偏移。至少一个开口可以具有倾斜壁，暴露与垂直堆叠的微电子元件的横向偏移边缘相邻的迹线。
根据本发明的这一方面，横向可以是第一横向，每个微电子元件的边缘可以包括第一边缘和与第一边缘相交的第二边缘。根据这一方面，可以将第二子组件结合到第一子组件，使得第二子组件的微电子元件的第二边缘进一步沿第二相对于与其垂直对齐的第一子组件的微电子元件的第二边缘的横向发生偏移。第二横向可以与第一横向相交。可以形成具有倾斜壁的第二开口，暴露与第二边缘相邻的第二迹线。可以形成连接到第二迹线的引线。
根据本发明的一方面，可以提供一种堆叠微电子单元，其具有顶表面和远离顶表面的底表面，以及多个垂直堆叠的微电子元件。至少一个微电子元件可以具有与顶表面相邻的正面和朝向底表面取向的背面。微电子元件的每个可以具有从正面的触点延伸到微电子元件的边缘之外的迹线。电介质层可以接触微电子元件的边缘，并可以位于至少一个微电子元件的背面下方。引线可以连接到沿电介质层延伸的迹线。暴露于顶表面的单元触点可以连接到引线。
根据本发明的这一方面，至少一些底部单元触点可以暴露于所述顶表面，所述底部单元触点连接到所述微电子元件的至少一个的触点。
根据本发明的一方面，可以提供一种堆叠微电子单元，其包括第一微电子元件，第一微电子元件具有由第一边缘和远离第一边缘的第二边缘划界的正面。第二微电子元件可以具有由第一边缘和远离所述第一边缘的第二边缘划界的正面，所述第二微电子元件的第一边缘可以位于所述第一微电子元件的正面上方，使得所述第一微电子元件的第一边缘延伸到所述第二微电子元件的第一边缘之外。电介质层可以位于第一和第二微电子元件的第一边缘上方。电介质层可以界定堆叠单元的边缘。引线可以连接到第一和第二微电子元件的正面的迹线。引线可以沿着堆叠单元的边缘延伸。
根据本发明的一方面，第一和第二微电子元件可以包括沿着与第一边缘相交的方向取向的第三边缘。第二微电子元件的第三边缘可以位于第一微电子元件的正面上方，第一微电子元件的第三边缘可以延伸到第二微电子元件的第三边缘之外。电介质层可以界定覆盖微电子元件的第三边缘的堆叠单元的第二边缘。堆叠单元还可以包括沿着堆叠单元的第二边缘延伸的第二引线。
根据本发明的一方面，可以提供一种堆叠微电子单元，其包括第一微电子元件，第一微电子元件具有由第一边缘和远离第一边缘的第二边缘划界的正面。第二微电子元件可以具有由第一边缘和远离第一边缘的第二边缘界定的正面。第二微电子元件的正面可以位于第一微电子元件的正面上方。第一和第二微电子元件的正面可以在沿正面在纵向上的长度或沿正面在与纵向相交的横向上的宽度的至少一个方面中不同。电介质层可以位于第一和第二微电子元件的第一边缘上方。电介质层可以界定堆叠单元的边缘。引线可以连接到微电子元件的正面的迹线，所述引线可以沿着所述堆叠单元的边缘延伸。
附图说明
图1A是示出了边缘处包括多个附着在一起的微电子元件的晶圆或晶圆部分的平面图。
图1B是通过图1A的线1B-1B的对应截面图。
图2A是在根据本发明实施例的制造方法中的初始阶段中晶圆或晶圆部分的截面图。
图2B是在根据本发明实施例的制造方法中继图2A所示阶段之后阶段中晶圆或晶圆部分的截面图。
图2C是示出了继图2B所示阶段之后，根据本发明实施例的制造方法中的阶段的截面图。
图3是示出了继图2C所示阶段之后，根据本发明实施例的制造方法中的阶段的截面图。
图4A是示出了继图3所示阶段之后，根据本发明实施例的制造方法中的阶段的片段平面图。
图4B是通过图4A的线4B-4B的对应截面图。
图4C是通过图4A的线4C-4C的对应截面图。
图5是示出了继图4A-C所示阶段之后，根据本发明实施例的制造方法中的阶段的截面图。
图6A是示出了继图5所示阶段之后，根据本发明实施例的制造方法中的阶段的截面图。
图6B是对应于图6A的晶圆或晶圆部分的片段平面图。
图7是示出了根据本发明实施例的堆叠微电子单元的截面图。
图8是示出了根据图7所示的本发明实施例的变体的堆叠微电子单元的截面图。
图9A是示出了根据图7所示的本发明实施例的变体的制造方法中的阶段的截面图。
图9B是对应于图9A的截面图的片段部分平面图。
图10是示出了根据图7所示的本发明实施例的变体的堆叠微电子单元的截面图。
图11是示出了根据本发明实施例附着到外部元件的堆叠微电子单元的截面图。
图12是示出了根据图7所示的本发明实施例的变体的堆叠微电子单元的片段部分平面图。
图13是示出了根据图2A-7所示的本发明实施例的变体的制造方法中的阶段的截面图。
图14是示出了继图13所示阶段之后，根据本发明实施例的制造方法中的阶段的截面图。
图15是示出了根据图13-14所示的本发明实施例的变体的制造方法中的微电子元件的平面图。
图16是根据本发明实施例的制造方法中的微电子元件的平面图。
图17到26是示出了根据本发明实施例的制造方法中相继阶段的截面图。
具体实施方式
图1A-B示出了微电子元件，例如可以设置于半导体晶圆上的微电子元件阵列或阵列的一部分。图1A是晶圆10或晶圆部分的顶部平面图，包括多个微电子元件12、12’(十二撇)和12”(十二两撇)，每个微电子元件被示为矩形。如图1A所示，每个微电子元件并排设置并彼此相邻。晶圆的形状可以是圆形晶圆。在下文中，为了容易参考，将晶圆10或晶圆部分称为“晶圆”。晶圆10可以包括沿X轴和Y轴排列的多行微电子元件12。晶圆10可以包括任意数量的微电子元件，包括合乎需要的尽可能少或尽可能多。利用半导体制造技术彼此集成地形成微电子元件。晶圆的微电子元件的每个都是通常相同类型的。微电子元件可以具有存储功能、逻辑或处理器功能、或逻辑和处理器功能的组合，以及其他可能类型等。在特定范例中，微电子元件的每个都包括闪速存储器。例如，每个微电子元件可以是专用的闪速存储器芯片。
图1A中的晶圆10具有顶边缘15、右边缘13、左边缘11和底边缘17。图1B是沿线1B(图1A)截取的晶圆10的截面图，示出了晶圆10的左边缘11和右边缘13。图1C还示出了晶圆10的每个微电子元件具有正面14和相对的背面16。注意在图1C中，晶圆10的正面14被反转，使其在图中面向下方。
在图1A中，在晶圆10的中间行中逐一调出三个微电子元件12、12”和12’。参考图1A的微电子元件12，每个微电子元件具有第一边缘18、第二边缘20、第三边缘19和第四边缘21。在微电子元件12仍然是晶圆10阵列的一部分时，一个微电子元件12的第一边缘18毗邻(或附着到)第二相邻微电子元件12的第二边缘20。类似地，一个微电子元件12的第三边缘19(图1A)附着到相邻微电子元件的第四边缘21。于是，如图1A所示，由全部四个边缘上的相邻微电子元件为设置于晶圆部分10的中间行中的微电子元件12”划定边界。如图1B所示，第一边缘18、第二边缘20、第三边缘19和第四边缘21的每个都从微电子元件12的正面14延伸到背面16。
相邻微电子元件彼此接触的晶圆部分10形成锯道或条23和25，可以在此切割晶圆而不会损伤各个微电子元件。例如，如图1B所示，微电子元件12’的第二边缘20’毗邻微电子元件12”的第一边缘18’并形成锯道23。类似地，在整个晶圆10中，锯道23位于微电子元件12彼此邻接的位置。
参考图1B的微电子元件12”，每个微电子元件包括在微电子元件12的相应正面14暴露的多个触点22、22’或22”。触点22例如可以是一开始在晶圆制造工具中形成的微电子元件的结合焊盘或连接盘。未切割晶圆10的每个微电子元件具有器件区域26(虚线27之内的区域(图1A)和实线27之内的区域(图1B))，其中设置有源半导体器件，通常还设置无源器件。每个微电子元件还包括设置于器件区域26边缘之外的非器件区域，那里不设置任何有源半导体器件或无源器件。注意，器件区域26的边界区域被示为图1B中实线27之间的区域。
在一种堆叠组件制造实施例中，通过同时处理全部多个微电子元件制造包括多个堆叠的微电子元件的组件。此外，与处理包含这种微电子元件的原始晶圆类似，可以对设置成阵列形式的微电子元件同时进行处理。
图2A-7示出了根据第一制造实施例形成堆叠微电子元件的封装或组件的方法中的阶段。图2A是示出了晶圆10或晶圆部分的截面图，这种晶圆包括在锯道处附着在一起的多个微电子元件12，其中在图2A中示出了锯道23。典型地，晶圆10或晶圆部分包括芯片的m×n阵列(m，n均大于一)，如上文参考图1A-B所述。将晶圆正面14和远离正面的背面16之间的晶圆10的厚度37(图2B)从原始厚度35(图2A)进行减小，例如，通过对背面16进行抛光、精磨或研磨工艺。
参考图2B-C，在减小晶圆厚度之后，然后通过切割，例如沿着解理道(dicing lane)23和25(图1A)锯开或刻画晶圆10将晶圆分成个体微电子元件12。
从这个阶段(图2B)期间获得的各个微电子元件中，将选定的微电子元件12，即已知良好的管芯通过其正面附着到粘合剂载体160(图3)或具有粘合剂接口的其他载体(未示出)。图2C表示确定已知良好的管芯12a和拒绝的管芯12b，在进一步处理时去除拒绝的管芯。
然后将各个微电子元件中的选定者以阵列形式附着到载体层160(图3)以进一步处理。所选微电子元件的阵列形成“再生晶圆”(reconstitutedwafer)，然后可以根据晶圆级处理技术处理“再生晶圆”。例如，可以使用拾取放置工具将每个微电子元件12放置在载体160上的适当位置，以形成一层微电子元件，该层微电子元件构成如图3中的截面图所示的第一再生晶圆130。从中可以看出，再生晶圆110包括从图2B的解理(锯割)阶段获得的微电子元件12选择的各微电子元件12。将各微电子元件12称为已知良好管芯并附着到载体160，每个管芯的背面朝向载体160。
处理再生晶圆而不是原始晶圆10的优点在于，可以逐个选择构成每个再生晶圆的微电子元件。在已知或怀疑原始晶圆的一些微电子元件质量勉强合格或不合格时，不需要处理它们使其进入再生晶圆。相反，可以将那些微电子元件不计入再生晶圆，从而再生晶圆包含较好质量的微电子元件。选择加入再生晶圆的微电子元件可以基于各种质量基准或预期的质量。可以基于例如视觉、机械或电气检查选择微电子元件。或者，或除此之外，可以基于微电子元件在原始晶圆10之内的位置，例如在微电子元件在晶圆上的位置与微电子元件的质量相互关联时，选择各个微电子元件。在特定实施例中，实际上可以在将每个微电子元件放到再生晶圆上的位置之前对微电子元件进行电气测试。无论是基于视觉、机械还是电气基准或其他基准选择微电子元件，都可以将选择包括在再生晶圆中的微电子元件称为“已知良好的”微电子元件或“已知良好的管芯”。
如图3所示将微电子元件附着到载体160，使得相邻微电子元件12的相对边缘118间隔间距110。可以根据制造过程的要求选择相邻微电子元件之间的间距。因此，根据管芯和要制造的封装的具体类型，可以利用几个微米、几十微米甚至一百微米或更大的间距。
在将微电子元件12附着到载体160之后，形成填充层116(图4A)，填充相邻微电子元件12之间的再生晶圆130的空间114。填充层还可以覆盖微电子元件12的正面14或正面部分，如图4B-C所示。填充层可以包括各种材料。填充层可以包括用于在微电子元件之间提供隔离的电介质材料和可以连接到其上的导体，如下文所述。例如，填充层可以包括一种或多种无机电介质材料，例如氧化物或氮化物，例如包括二氧化硅、氮化硅或硅的其他电介质化合物，例如SiCOH等。或者，填充层可以包括有机电介质，其中包括各种聚合物，例如环氧树脂、聚酰亚胺、热塑塑料、热固塑料等，或者填充层可以包括无机和有机电介质材料的组合。可以通过旋涂、辊涂、丝网印刷或蜡印工艺等施加填充层116。在填充层116覆盖微电子元件12的正面14时，如果需要，可以通过平坦化工艺减小其厚度或减小填充层116的不均匀度(不平坦度)。为此，可以使用化学或研磨工艺或组合了化学和研磨作用的工艺，例如化学机械抛光。
之后，形成迹线24(图4A-C)，迹线24从每个触点22向外延伸到微电子元件相对边缘118中至少一些之外，并还可以延伸到各微电子元件12的相对边缘119之外。如果填充层116覆盖正面14，在形成迹线24之前至少应当暴露微电子元件上触点22的顶面。相邻微电子元件12的迹线24可以在相邻微电子元件的边缘118、119之间的位置处交汇。这种迹线24实际上可以形成在相邻微电子元件12的相邻触点22之间延伸的单条迹线。然而，不需要迹线实际彼此接触。
接下来，如图5所示，将额外的微电子元件12A附着到初始微电子元件12上，它们之间为粘结层162。以与上述类似的方式，可以减小额外微电子元件12A的厚度，并可以在将它们附着到第一再生晶圆130之前选择它们以获得好质量。粘结层162可以包括管芯附着粘合剂。任选地，可以针对顺从性、导热性、对水份或其他污染物的不浸透性或这种性质的组合选择粘结层。粘结层162可以是可流动粘合剂或粘滞(部分固化的)粘合剂，在例如用拾取放置工具将微电子元件12A附着到粘结层之后，施加粘合剂以覆盖微电子元件的正面14。或者，可以将粘结层162作为液体沉积到可剥离衬背上或作为部分固化的粘结层162附着到可剥离衬背上，之后将微电子元件12A附着到粘结层。在除去可剥离衬背之后，可以将粘结层162与再生晶圆130的微电子元件12和填充层116对齐并结合。如图5所示，第二级微电子元件12A可以具有与第一级微电子元件12的宽度26相同的宽度26A。接下来，如图6A所示，将填充层116A施加到相邻微电子元件12A的相对边缘之间的填充空间中以形成第二再生晶圆130A。填充层116A可以覆盖微电子元件12A的正面14A的部分，暴露出其触点22A。现在形成延伸迹线24A，迹线接触微电子元件12A的第二层的正面14A上暴露的触点22A。接下来，可以形成电介质封装层71以覆盖迹线24A，从而形成覆盖包括再生晶圆130、130A的堆叠组件30的迹线24A的电介质绝缘层。
接下来，将多个通道46切割成堆叠的组件。可以利用图中未示出的机械切割设备形成通道46。可以在美国专利No.6,646,289和6,972,480中找到这种机械切割设备的范例，在此通过引用将其公开并入本文。或者，可以使用激光切割技术形成通道。
如图6B所示，可以通过与堆叠组件30的解理道32、32’对齐的机械切割或激光形成间隙来形成通道46、46’。通道46在相邻微电子元件12A之间沿上下布局方向(尽管不要求或希望这种方向与正北和正南罗盘方向匹配，但可以将这种方向称为南-北方向)延伸。通道46沿着堆叠组件的南-北解理道32的方向延伸。此外，通道46’在相邻微电子元件12A之间沿左右布局方向(尽管不要求或希望这种方向与正东正西的罗盘方向匹配，但可以将这种方向称为东-西方向)延伸。通道46’沿着堆叠组件的东西解理道32’的方向延伸。
如图6B所示，每个通道46、46’无需连续沿着堆叠组件的相应解理道32、32’延伸。相反，可以沿着与解理道对齐的方向由间隙47断开通道。间隙是未将通道切割成堆叠组件的区域。在间隙之内，填充层填充相邻微电子元件的相对边缘之间的空间。在图6B所示的范例中，间隙可以在微电子元件的角部49附近出现。通过这种方式沿着解理道的长度形成具有间隙的通道可以为堆叠组件30在后续处理期间提供更大的机械强度，因为填充层在间隙之内保持原封不动。
或者，在图6B所示的范例变体中，可以省去间隙，使得通道46、46’沿着解理道32、32’的长度连续延伸。在这种情况下，可以使用单次切割来形成在堆叠组件的多级的相邻微电子元件12A和12之间向下延伸的通道。可以将通道46形成为与微电子元件的相对边缘118之间运行的解理道32(图4A)对齐并沿着平行于边缘118的方向延伸。类似地，可以将通道46’形成为与微电子元件的相对边缘119之间运行的解理道32’对齐并沿着平行于边缘119的方向延伸。通道46、46’形成有足够大宽度，使得迹线24A和24暴露于通道的壁48、50(图6A)。
如图6进一步所示，可以形成通道，使得它们不完全通过堆叠组件30延伸。例如，如图6A所示，由于通道46未延伸通过它们所附着的载体层160，所以初始级的微电子元件12保持彼此附着。然而，通道46不延伸充分远以致暴露初始级的微电子元件12的迹线24。类似地，通道46通过连接初始级微电子元件12与第二级12A的粘结层162延伸。任选地，通道可以通过将微电子元件12连接到载体层160的下方粘结层161延伸。尽管通道46被图示为具有倾斜的壁48、50，任选地，壁可以是直的，亦即，彼此平行并沿着由微电子元件12的正面14界定的平面的法向取向。
一旦在堆叠组件30中生成了各通道46、46’，可以在通道46的壁上或两种通道46和46’的壁上形成引线66(图7)。可以通过任何适当的金属沉积技术，例如包括溅镀或无电镀、光刻和电镀的工艺来形成引线66。可以采用三维光刻工艺来界定引线的位置，例如在共同所有的美国专利No.5,716,759中所披露的那样，在此通过引用将其公开并入本文。引线66沿着通道46的壁延伸，并在组件30的每一级上分别电接触微电子元件12、12A的迹线24、24A。
在图7所示的实施例中，引线66延伸到通道46的壁48、50之外，使得引线沿着堆叠组件与微电子元件12A的正面14A相邻的顶表面34延伸。微电子元件12A的背面16A朝向堆叠组件的后表面36取向。引线66可以包括远离通道46的末端75或焊盘，可以在其上设置焊料凸点74。由于那些迹线24、24A暴露且沿着在例如通道46的壁48的壁上上下延伸的一条线对齐，每个引线66可以与微电子元件12的迹线24和微电子元件12A的迹线24A电连接。或者，每个引线66可以仅与通道的壁48，例如壁48处暴露的迹线24、24A之一电连接。可以通过将迹线24、24A设置在出现于相对于图7所示特定部分进出纸面的不同位置的不同平面中，从而获得这种结果。例如，如图7所示发现迹线24的平面可以与发现迹线24A的平面偏移，使得在三维中观察时，迹线24更靠近图7的观察者。与迹线24对齐并相连的引线66也与迹线24A偏移且不与迹线24A接触。因此，尽管在二维视图中，在图7中迹线24、24A也可以看起来附着到的引线66，仅一个可以实际附着到引线。
如图7所示，在堆叠组件30中形成通道46和包括引线66的各种导电元件之后，可以通过将载体层160从堆叠组件分开或切割或破坏相邻微电子元件之间保留的任何材料，例如堆叠组件的间隙47(图6B)中保留的任何材料，从堆叠组件中切割出个体封装80。通过这种方式，获得了多个堆叠的个体封装或单元80，每个堆叠的个体单元80包含彼此堆叠的多个微电子元件。如图7所示，每个单元80中具有两个垂直堆叠的微电子元件12、12A，微电子元件通过粘结层162结合到一起。封装中可以包括更大或更少数量的垂直堆叠微电子元件。可以通过覆盖单元顶表面34的引线末端75从外部将封装互连到其他元件。
在上述实施例的变体中，相邻再生晶圆的微电子元件12、12A之间的粘结层162A不必是连续的。相反，可以在向粘结层附着微电子元件12A之前在这种粘结层中提供开口。由于第一再生晶圆的微电子元件12的迹线24延伸到微电子元件12的边缘118、119之外，因此可以通过粘结层162中的开口从上方接触到迹线24。在一个实施例中，粘结层可以包括部分固化的粘滞粘合剂，其具有开口，开口与微电子元件12A的相对边缘118之间的空间在轴向上对齐。在将微电子元件12A附着到其上之前，可以预先冲击出开口。或者，可以在将粘结层162附着到微电子元件12之后或在将粘结层162附着到微电子元件12A之后但在将其上有微电子元件12A的粘结层附着到微电子元件12的初始层之前，形成开口。
在上述实施例的一种变体中，堆叠组件180(图8)包括底部封装层132，其底部封装层可以包括载体层160的一部分(图6A)。于是，在用于形成通道46、46’(图6A-6B)的切割操作期间可以从载体层160分离出底部封装层132。诸如上述的粘结层161可以将微电子元件12与底部封装层132结合。此外，图8中所示的单元能够通过暴露于单元底表面134的底部单元触点176在外部互连。可以分别与引线166、166’集成地形成底部单元触点176、176’，底部单元触点在单元的边缘48、50处与引线66连接。可以通过类似于上文参考图7所述用于形成引线66的那些工艺来形成引线166、166’。例如，可以使用一个或多个光刻步骤形成引线166，可以在形成引线166、166’所需的一个或多个光刻步骤之前或之后执行所述光刻步骤。或者，载体层160(图6A)可以包括其上预先形成的引线166、166’，使得在形成图8中所示的引线66时，在引线66和引线166、166’之间制作导电连接。
如在上述实施例中那样，每个底部单元触点176、176’可以仅连接到相应一个微电子元件的一条迹线24、24’。或者，每个底部单元触点176可以连接到图8所示部分中的平面之内一起对齐的两条迹线24、24A。类似地，每个底部单元触点176’可以连接到一起对齐的两条迹线24’、24A’。图7和8所示的单元仅示出了在垂直方向(正交于微电子元件正面延伸的方向)上堆叠的两个以上的微电子元件。然而，每个单元可以包括更大数量的垂直堆叠微电子元件，从而可以垂直堆叠三个以上、四个以上或更大数量的微电子元件。
在上述形成堆叠封装的过程的变体(图9A)中，在堆叠组件230之内将不同尺寸的微电子元件结合在一起。图9A示出了在形成通道46的阶段(图6A-B)之前的制造阶段。图9B是朝向微电子元件212A、212A’的正面观看的与其对应的片段平面图。如图9A-B所示，构成堆叠组件230的第二级232A的微电子元件212A的一些可以具有比更低级别或其中的初始级232的微电子元件212、212’更大或更小的尺度。在一个范例中，初始级232的微电子元件212’可以具有比第二级的微电子元件212A’更小的尺度。在另一个范例中，初始级232的微电子元件212可以具有比微电子元件212A更大的尺度。
于是，如图9B中的平面图所示，上方微电子元件212A的正面的长度234A和宽度236A都小于上方微电子元件212A垂直对齐的下方微电子元件212的正面的长度234和宽度236。在图9A所示的另一个范例中，微电子元件212A’的宽度236A’大于较低级的微电子元件212’的宽度236’。由图9A-B所示的结构例示了这里所述的技术的通用性。具体而言，每级的迹线224和224A可以是不同长度的，因为在微电子元件的边缘之间形成填充层220、220A的工艺留下了表面，可以通过后续处理在该表面上形成不同长度的迹线，如上文参考图4所述。可以做出很多变化，由此，例如上层的微电子元件可以具有比下层那些更大的尺寸。在又一个范例中，可以将较小尺度的微电子元件垂直地夹置在更大尺度芯片之间，或者可以将更大尺度的芯片垂直夹置在更小尺度芯片之间。图10示出了通过以上文参考图6A-B和7所述的方式进一步处理堆叠组件而形成的堆叠微电子单元280。
可以经由封装80的正面89的焊料凸点74将各个堆叠的微电子单元80或封装(图11)电连接到互连元件90，例如电介质元件、衬底、电路板或其中具有端子84、86和导电线路的其他元件。可以将一个或多个额外的微电子元件70附着到封装80的背面88并通过结合线82将其电互连到互连元件的端子84。这种微电子元件70可以包括一个或多个补充堆叠封装80的功能的额外的微电子元件，例如微控制器，或者可以包括一个或多个冗余元件，用于在这种微电子元件发生问题时替换组件的一个或多个微电子元件12、12A、12B等。在特定实施例中，可以将个体堆叠组件或单元80并入微处理器和RF单元等其他组件中。一个或多个堆叠单元80可以并入特定类型的微电子元件，例如闪速存储器或动态随机存取存储器(DRAM)单元，并可以被并入各种单元中，包括存储模件、存储卡等。在2007年4月13日提交的公共所有的美国专利申请No.11/787,209中示出和描述了将堆叠单元80安装和互连到互连元件的其他示范性布置，在此通过引用将其公开并入本文。例如，可以安装堆叠单元80，以正面朝向互连元件面向下方或从其向上。此外，可以如图11所示向上安装一个或多个额外微电子元件或向下安装，使得触点承载面被倒装芯片安装到堆叠单元80。各种组合和配置都是可能的，例如在本文并入的美国专利申请No.11/787,209中所示。
图12是示出了上述实施例变体的片段部分平面图，其中，在形成堆叠组件30(图5)之后，省略了形成暴露堆叠微电子元件12、12A的所有迹线24、24A的通道的步骤。相反，在相应微电子元件与道218、220对齐的边缘之间形成一系列个体开口228。与根据上述实施例形成的通道46、46’(图6A-B)不同，开口228的每个仅暴露每个相应微电子元件的单条迹线224。如图12所示，在两个相邻微电子元件之间的开口228之一之内暴露连接到两个相邻微电子元件212的触点的迹线224。在图12所示的堆叠组件中，可以在单个开口228之内暴露连接到同一子组件的微电子元件的多条迹线224。或者，或除此之外，可以将多条迹线224连接到堆叠组件第一和第二级的相应再生晶圆130、130A(图7)的微电子元件。不过，可以形成开口228，使得每个开口228中暴露每个个体微电子元件的不超过一条迹线。
为了形成连接到各条迹线224的引线和外部单元触点，可以利用导电材料同时填充堆叠组件中的所有开口228，以形成连接到每个微电子元件的单个迹线的导电通孔。例如，可以通过沉积基本金属(例如通过溅镀或化学沉积)，然后电镀所得结构，从而利用金属填充开口以形成导电通孔。电镀步骤沉积的一些金属可以形成覆盖微电子元件12A的正面14A上方的封装层71(图6A)的层。可以去除这种金属层使其不覆盖微电子元件的正面，留下暴露于每个开口228之内的各导电通孔的表面。或者，可以通过光刻将覆盖微电子元件212A的正面的金属层构图成从通孔延伸到覆盖微电子元件212A的正面的位置的个体引线，类似于覆盖图7中微电子元件12A的正面34上方的封装层34的引线66。然后可以在引线末端形成导电凸点，例如球形的焊料凸点，如上文参考图7所示和所述。
在特定实施例中，形成引线的过程可以是附加的；可以通过丝网或蜡纸向堆叠组件上印刷金属复合物来形成引线。例如，可以通过蜡纸或通过丝网印刷沉积金属复合物以填充堆叠组件中的开口228并形成引线66。接下来，可以加热堆叠组件以固化金属复合物。可以通过与形成引线相同的沉积工艺来同时填充开口，或者可以在与形成引线不同的时间或以不同工艺填充开口。金属复合物例如可以包括填充金属的膏料，例如环氧树脂焊料成分、填充银的膏料或其他具有电介质的可流动成分，例如加载有金属颗粒的聚合物成分。
在上述实施例(图2-7)的变体中，图13和14示出了形成堆叠微电子单元的方法。参考图13，将第一级的微电子元件312的阵列结合到载体层360并加以处理以形成填充层316和迹线324，从而在第一级形成再生晶圆310，使得其中的微电子元件的边缘340出现在侧向位置350处。接下来，将微电子元件312A的阵列结合到再生晶圆310并加以处理以形成对应的填充层和迹线32A，从而在第二级形成第二再生晶圆310A。第二再生晶圆310A的对应覆盖微电子元件的边缘340A出现在不同位置350A，位置350A在横向320上与第一晶圆310的边缘340偏移。于是，对于具有与其结合到的微电子元件312的区域交迭的区域的第二再生晶圆的微电子元件312A而言，微电子元件312A的边缘340A在横向上从下方微电子元件312的边缘340偏移。垂直相邻的交迭微电子元件的边缘之间的横向偏移的示范性距离可以从几微米变化到几十微米或更大。重复这些步骤以附着微电子元件312B，以形成具有从下方微电子元件312A的边缘偏移的边缘的第三再生晶圆310B，并形成包含微电子元件312C的第四再生晶圆310C，以形成图13所示的堆叠组件330。
通过这种方式形成堆叠组件的优点在于，对于形成与暴露边缘340、340A、340B和340C相邻的引线366(图14)而言可以改善工艺容限。堆叠组件中每个相继交迭微电子元件的横向偏移允许形成于其中的通道346的壁370、372倾斜。每个微电子元件的边缘(例如边缘340A)相对于正下方每个微电子元件的边缘(例如边缘340)的横向偏移允许通道346的壁370、372更加倾斜，即，与垂直方向成更大夹角。在这里，将“垂直”定义为由微电子元件，例如元件312的触点承载表面314界定的平面的法向角。利用壁370的倾角，即使在这种迹线324的长度有限时，形成通道的工艺，例如切割或激光钻孔(图6A-B)也暴露出边缘340处的迹线324。
显然，与通道346的壁372相邻的微电子元件的边缘342、342A、342B、342C也是横向偏移的。同样，这些边缘沿方向320从其正下方的每个相邻微电子元件发生偏移。然而，在这种情况下，边缘342沿着与壁372倾斜的方向相反的方向发生偏移。因此，在这种边缘342处没有连接到引线的迹线。
图16是示出了在上述实施例(图15)的变体中堆叠组件的一个再生晶圆310的微电子元件312的平面图。在为微电子元件312提供与图15所示的边缘340和342相邻的触点焊盘时，可以提供包括额外迹线326的重新分布层，其在边缘342处的焊盘之间延伸并向外延伸到微电子元件312的第三边缘344之外。在形成堆叠组件330(图13)时，每个相继堆叠的晶圆310的交迭微电子元件也可以沿方向362偏移。通过这种方式，可以在沿着交迭微电子元件的第三边缘344暴露迹线328的通道中形成引线，还可以为形成这种引线改善工艺容差。
在上述实施例的特定变体中，可以在形成向外延伸的迹线524的制造阶段，在每个微电子元件512的正面517上形成对齐特征部件560、562(图16)。可以通过与形成迹线的处理相同的处理与迹线524同时用金属形成对齐特征部件，参考图4A-C在上文示出和描述了这种处理。或者，可以通过与形成迹线不同的处理形成对齐特征部件。换言之，可以使用与用于形成迹线的相同工艺步骤，或者通过执行与用于形成重新分布迹线的工艺步骤不同的至少一个工艺步骤来形成对齐特征部件。
在通过不同处理形成对齐特征部件时，它们可以包括迹线524中不包括的材料。类似地，迹线524可以包括对齐特征部件中不包括的材料，例如金属。任选地，可以形成对齐特征部件以包括对例如用于照射对齐特征部件的红外光源的光源的波长反射性特别好的材料。
对齐特征部件可以包括两种或多种特征部件，例如闭合特征部件560和开放特征部件562，以允许区分每个微电子元件512的边缘并辅助在二维之内对齐每个微电子子组件。对齐特征部件560、562可以与每个下方微电子元件512的区域对齐，使得对齐特征部件不会延伸到每个微电子元件512的边缘之外。或者，一些或所有对齐特征部件，例如特征部件560’，可以仅与微电子元件512的区域部分对齐，使得对齐特征部件延伸到微电子元件512的边缘之外。在另一种变体中，如针对微电子元件512’所示，对齐特征部件560”和562”设置于位于微电子元件512’的边缘518’、519’之外的位置。这种对齐特征部件560”、562”可以整个地或部分地与后形成的通道46(图6A-B)将占据的区域对齐。通过这种方式，可以提供对齐特征部件，同时允许在微电子元件中实现紧凑的布局。
堆叠组件的初始级130(图5)的正面517处的对齐特征部件560、562可以被设置于该级130上方的器具照射和检测，并向其组装元件以形成下一级微电子元件130A(图5)，如上文参考图7所述。或者，或除此之外，可以由设置于载体层160(图5)下方的器具照射和检测第一微电子子组件130和第二微电子组件130A的正面517处的对齐特征部件560、562。在这种情况下，载体层160应当具有光传输特征，允许由通过载体层160厚度的光进行充分的照明。
图17到20是示出了形成再生晶圆630(图20)的过程中的阶段的部分截面图，可以将再生晶圆定义为包括单层设置成阵列的半导体管芯或微电子元件的子组件。可以使用代表子组件的这种再生晶圆630来制造包括多个子组件的堆叠组件。再生晶圆630的结构类似于上文参考图4-5所示和所述的堆叠组件的级130。可以将再生晶圆630与更多再生晶圆630堆叠并结合在一起，以形成堆叠组件30(图6A)，并进行进一步处理以形成如图7所示的堆叠微电子单元80。
图17示出了制造阶段，其中，将微电子元件612，例如“已知良好的管芯”，以其正面614向下取向而结合到临时载体层660上，由电介质层662填充正面614和载体层660之间的空间。如上述实施例中那样，以这种方式向载体层660中放置并结合设置成阵列的多个微电子元件。电介质层可以包括粘合剂或诸如上文参考图3到5所述的其他电介质结合材料，例如钝化填料或基本由其构成，钝化填料可以具有有机成分、无机成分或两者兼之。在一个范例中，电介质层包括与管芯的正面相邻的钝化层662，钝化层经由临时粘合剂可移除地附着到载体层。
接下来，如图18所示，沉积电介质填充材料664以填充管芯612和其他管芯之间的间隙，未示出电介质填充材料，但其附着到载体层660并以阵列形式与管芯612一起设置。电介质填料664可以包括与层662相同的电介质材料或其他材料。电介质填料664可以涂布管芯的后表面616或可以仅毗邻或部分覆盖后表面。在很多可能的范例中，可以将电介质填料作为诸如旋涂电介质成分的可流动自平坦化材料来施加，或者可以利用适当的敷涂器将其辊涂或丝网印刷或蜡印到适当位置。然后可以通过烘焙或其他适当的后沉积处理来固化电介质材料。
接下来，如图19所示，可以对所得再生晶圆630的管芯从后表面616进行抛光、研磨或精磨，直到厚度625达到期望值为止。通常测量前后表面614、616之间的距离作为管芯的厚度。载体层660提供机械支撑和硬度以保护再生晶圆的管芯免受剪应力影响，剪应力可能导致翘曲、扭曲、爆裂或断裂。电介质填充层664还有助于在研磨过程期间保持管芯的结构完整性。可以通过这种方式实现最后的管芯厚度，该厚度可以非常小，例如几个微米，例如5微米。当然，如果特定类型的管芯或封装需要，可以将管芯厚度减小到更大值。于是，可以将管芯厚度减小到15微米或更小值，或者，可以减小到几十微米。
参考图20，在减小厚度之后，可以从载体层660拆开其上包括电介质填充层664、管芯612和钝化层662的再生晶圆630，以从载体层拆下再生晶圆630。与图19中所示相反，在图20所示的视图中，再生晶圆630的管芯612具有沿向上方向取向的正面614。接下来，在钝化层662中与导电焊盘622，例如管芯的结合焊盘对齐，制造开口615，从而暴露结合焊盘的导电表面。然后可以形成与暴露的结合焊盘622接触的导电迹线624，每条迹线624在电介质层662上方向外延伸到每个管芯612的边缘640之外。于是，迹线624沿着再生晶圆630前表面654的电介质层662的表面延伸。微电子元件612的背面616可以暴露于再生晶圆的后表面656。
在图21所示的处理阶段中，示出了根据图17-19所示的方法制造的第二再生晶圆630A，其中的管芯612A的背面616A朝下并远离载体层660A。如图21所示，管芯612A的正面614A保持附着到制造第二再生晶圆630A期间使用的载体层660A。然后可以将另一再生晶圆630附着到第二再生晶圆630A，使得再生晶圆630的迹线624与第二再生晶圆630A中的微电子元件612A的背面616A相邻。如图21所示，可以沿着与正面616A正交的垂直线634排列相应再生晶圆630、630A的微电子元件612、612A的边缘640、640A。接下来，从第二再生晶圆630A拆开载体层660A，并通过上述过程(图20)形成连接到管芯612A的焊盘622A的第二层迹线624A，获得图22所示的堆叠组件600。
图23中示出了根据上述过程(图17-19)制造的第三再生晶圆630B，其附着有载体层660B。可以通过与上文所述(图21)类似的方式将第三再生晶圆630B与堆叠组件600的第二再生晶圆对齐并结合到其上。图24示出了在去除载体层660B并由上述过程(图20)形成迹线624B之后得到的堆叠组件600’。
可以通过上述处理将再生晶圆的额外层与堆叠组件600’对齐并加以结合，以形成具有更大层数的堆叠组件。例如，图25示出了堆叠组件600”，其中包括四级再生晶圆630、630A、630B和630C。切割工具670，例如机械设备或激光器被示为在堆叠组件600”中要形成通道的线632上方。如上文参考图6A-B所述，通常在每个再生晶圆的相邻微电子元件的相对边缘之间形成具有倾斜或直的垂直壁的通道。还可以在微电子元件的边缘仅与通道的一个壁相邻的堆叠组件边缘形成通道。
图26示出了形成凹痕646之后的堆叠组件600”。类似于上文参考图7所述，可以通过独立的处理或组合的过程，形成迹线624C和连接到堆栈的其他迹线624、624A、624B的引线666。
在图17到26所示的实施例的变体中，可以人为地使堆叠组件中半导体管芯或微电子元件的边缘彼此发生偏移，如上文参考图9A-B、10或图13-15所示和所述。在特定变体中，可以通过如上文参考图12所述的方式连接每个半导体管芯或微电子元件的迹线。可以如上文参考图16所示和所述在每个管芯上制造对齐特征部件。
可以组合这里所述的各实施例的特征以形成具有一个所述实施例的一些或所有特征和另一所述实施例的一个或多个特征的微电子单元。申请人意图借助本公开容许所有这种特征的组合，即使可能未明确描述这种组合。
尽管在此已经参考具体实施例描述了本发明，要理解这些实施例仅仅是本发明的原理和应用的例示。因此要理解，可以对例示性实施例作出很多修改，并且可以想到其他布置，而不会脱离如所附权利要求定义的本发明的精神和范围。

Claims (21)

1.一种制造堆叠微电子组件的方法，包括：
a)形成第一子组件，所述第一子组件包括多个间隔开的第一微电子元件，每个第一微电子元件具有正面和暴露于所述正面的触点、远离所述正面的背面、在所述正面和背面之间延伸的第一边缘、以及从所述触点延伸到所述第一微电子元件的第一边缘之外的多条迹线，所述第一微电子元件的所述背面结合到载体层，其中第一电介质层覆盖每一个相应的第一边缘；
b)通过将所述第一子组件附着到多个间隔开的第二微电子元件来进行进一步的处理，每个第二微电子元件具有正面和暴露于所述正面的触点、远离所述正面的背面、在所述正面和背面之间延伸的第二边缘，使得所述第二微电子元件的所述背面位于所述第一微电子元件的相应元件的正面上方并与之相邻，其中第二电介质层覆盖每一个相应的第二边缘；
c)形成多条迹线，所述多条迹线从所述第二微电子元件的触点延伸到所述第二微电子元件的第二边缘之外；以及
d)在延伸于所述第一微电子元件中的相邻元件的相对的第一边缘之间和所述第二微电子元件中的相邻元件的相对的第二边缘之间的至少一个开口中形成引线，所述引线连中的每一条引线接到所述第一微电子元件中的至少一个和所述第二微电子元件中的至少一个的所述迹线，而且所述引线中的每一条引线形成在所述第一和第二电介质层二者上并沿所述第一和第二电介质层二者延伸。
2.根据权利要求1所述的方法，其中，所述第一和第二微电子元件的每个在所述正面和所述背面之间具有小于50微米的厚度。
3.根据权利要求1所述的方法，其中，所述第一和第二微电子元件中的至少一个包括闪速存储器。
4.根据权利要求1所述的方法，其中，所述至少一个开口包括在所述第一和第二微电子元件中的相应的相邻元件的相对的第一和第二边缘之间延伸的通道。
5.一种制造堆叠微电子单元的方法，包括根据权利要求1所述的方法，在步骤(d)之后还包括，在所述第一和第二微电子元件中的相应的相邻元件的相对的第一和第二边缘之间将所述堆叠微电子组件切割成多个堆叠微电子单元，每个单元包括至少一个第一微电子元件和至少一个第二微电子元件。
6.根据权利要求1所述的方法，其中，所述开口包括与所述第一和第二微电子元件的边缘对齐的多个间隔开的开口，并且所述引线在所述间隔开的开口中的相应单独开口之内延伸，每条引线与所述迹线中的单条迹线导电连接。
7.一种制造堆叠微电子组件的方法，包括：
a)提供第一和第二子组件，每个子组件具有前表面和远离所述前表面的后表面，每个子组件包括多个间隔开的微电子元件，每个微电子元件具有与所述前表面相邻的正面，并且具有在所述正面上的触点、与所述后表面相邻的背面、在所述正面和背面之间延伸的边缘以及覆盖每一个相应边缘的电介质层；
b)在所述第一子组件的前表面上形成多条迹线，所述迹线从所述第一子组件的所述微电子元件的触点延伸到所述第一子组件的微电子元件的边缘之外；
c)结合所述第一和第二子组件，使得所述第二子组件的后表面面对所述第一子组件的前表面；
d)在所述第二子组件的前表面上形成多条迹线，所述迹线从所述第二子组件的触点延伸到所述第二子组件的微电子元件的边缘之外；以及
e)在延伸于所述第一和第二子组件的相邻微电子元件的边缘之间的至少一个开口中形成引线，所述引线中的每一条引线连接到所述第一和第二子组件的微电子元件中的至少一个的所述迹线，而且所述引线中的每一条引线形成在所述第一和第二子组件二者的微电子元件的电介质层上并沿所述电介质层延伸。
8.根据权利要求7所述的方法，其中，所述第一和第二子组件的微电子元件的每个在所述正面和所述背面之间具有小于50微米的厚度。
9.根据权利要求7所述的方法，其中，所述微电子元件中的至少一个包括闪速存储器。
10.一种制造堆叠微电子单元的方法，包括根据权利要求7所述的方法，在步骤(e)之后还包括，在相邻微电子元件的相应边缘之间将所述堆叠微电子组件切割成多个堆叠微电子单元，每个单元包括来自所述第一和第二子组件的每个的微电子元件和连接到所述微电子元件的迹线的引线。
11.根据权利要求10所述的方法，其中，所述至少一个开口包括与所述微电子元件的边缘对齐的多个间隔开的开口，并且每个堆叠微电子单元的引线在所述间隔开的开口的相应单独开口之内延伸，每条引线与所述迹线中的单条迹线导电连接。
12.根据权利要求7所述的方法，其中，至少一个开口包括具有倾斜壁的通道，所述倾斜壁在相邻微电子元件的相对边缘之间延伸，所述倾斜壁与垂直方向成一角度延伸，所述垂直方向是相对于由所述第一子组件的微电子元件的所述正面限定的平面的法向。
13.根据权利要求7所述的方法，其中，所述第二子组件的给定微电子元件的正面有至少一个尺寸与所述给定微电子元件的正面覆盖的所述第一子组件的微电子元件的正面的对应尺寸不同。
14.根据权利要求7所述的方法，其中，所述第一子组件的给定微电子元件的正面有至少一个尺寸与所述第一子组件的另一微电子元件的正面的对应尺寸不同。
15.根据权利要求14所述的方法，其中，所述堆叠组件内的给定微电子元件的正面与所述给定微电子元件在所述堆叠组件内覆盖的另一微电子元件的正面具有相同的尺寸。
16.根据权利要求7所述的方法，其中，每个子组件还包括与所述前表面相邻的对齐特征部件，所述对齐特征部件和所述迹线是暴露于所述前表面的金属层元件。
17.根据权利要求7所述的方法，其中，步骤(c)包括将所述第二子组件结合到所述第一子组件，使得所述第二子组件的微电子元件的边缘沿横向相对于与其垂直对齐的所述第一子组件的微电子元件的边缘偏移，且在步骤(e)中形成的所述开口具有倾斜壁，所述倾斜壁暴露出与所述垂直堆叠的微电子元件的横向偏移边缘相邻的迹线。
18.根据权利要求17所述的方法，其中，所述横向为第一横向，每个微电子元件的所述边缘包括第一边缘以及与所述第一边缘相交的第二边缘，并且步骤(c)包括将所述第二子组件结合到所述第一子组件，使得所述第二子组件的微电子元件的第二边缘进一步沿第二横向相对于与其垂直对齐的所述第一子组件的微电子元件的第二边缘偏移，所述第二横向与所述第一横向相交，所述方法还包括形成具有倾斜壁的第二开口以及形成连接到第二迹线的引线，所述倾斜壁暴露与所述第二边缘相邻的所述第二迹线。
19.一种堆叠微电子单元，所述堆叠单元具有顶表面和远离所述顶表面的底表面，所述堆叠单元包括：
多个垂直堆叠的微电子元件，所述堆叠的微电子元件中的每一个包括朝所述顶表面取向的正面以及朝所述底表面取向的背面，每个堆叠的微电子元件具有在所述正面处的触点以及从所述触点延伸到每个堆叠的微电子元件的相对边缘之外的第一和第二迹线；
分别覆盖所述堆叠的微电子元件的相对边缘并位于每个堆叠的微电子元件的背面下方的第一和第二电介质层，所述第一和第二电介质层具有与垂直方向成一角度延伸的倾斜壁，所述垂直方向是相对于由所述堆叠的微电子元件中的至少一个的所述正面限定的平面的法向；
分别连接到所述堆叠的微电子元件中的每一个的所述第一和第二迹线的第一和第二引线，所述第一和第二引线中的每一个沿所述第一和第二电介质层二者的所述倾斜壁延伸；以及
分别通过所述第一和第二引线连接到所述迹线中的每一个的单元触点，所述单元触点暴露于所述堆叠单元的所述顶表面。
20.根据权利要求19所述的堆叠微电子单元，还包括暴露于所述底表面的至少一些底部单元触点，所述底部单元触点连接到所述微电子元件的至少一个的触点。
21.一种堆叠微电子单元，包括：
第一微电子元件，具有由第一边缘和远离所述第一边缘的第二边缘划界的正面；
第二微电子元件，具有由第一边缘和远离所述第一边缘的第二边缘划界的正面，其中，所述第二微电子元件的正面位于所述第一微电子元件的正面上方，且所述第一和第二微电子元件的正面在沿所述正面在纵向上的长度或沿所述正面在与所述纵向相交的横向上的宽度的至少一个方面是不同的；
分别覆盖所述第一和第二微电子元件的所述第一和第二边缘中的每一个的第一和第二电介质层，所述第一和第二电介质层中的每一个的一部分覆盖所述第一和第二微电子元件的所述第一边缘，其界定所述堆叠微电子单元的第一边缘，并且所述第一和第二电介质层中的每一个的一部分覆盖所述第一和第二微电子元件的第二边缘，其界定所述堆叠微电子单元的第二边缘；以及
分别沿着所述堆叠微电子单元的所述第一和第二边缘中的每一个延伸到所述堆叠微电子单元的相应单元触点的第一和第二引线，所述引线中的至少一条引线连接到所述第一和第二微电子元件中的每一个的正面的迹线，并且所述迹线的一部分通过所述第一和第二电介质层中的相应一个与相应的第一和第二微电子元件分开并绝缘。
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