CN117594545A - 半导体封装件 - Google Patents

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chip
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semiconductor
substrate
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朱昶垠
权五局
金善载
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体封装件。所述半导体封装件可以包括：第一再分布基板；第二再分布基板，其位于第一再分布基板上；芯片堆叠件，其位于第一再分布基板与第二再分布基板之间；第一模制层，其位于芯片堆叠件上；以及贯通电极，其延伸到第一模制层中并且将第一再分布基板电连接到第二再分布基板。芯片堆叠件可以包括：第一半导体芯片，其位于第一再分布基板上，第一半导体芯片包括在其中延伸的贯通通路；芯片结构，其包括第二半导体芯片和第二模制层，第二半导体芯片位于第一半导体芯片上并且电连接到贯通通路；以及第三半导体芯片，其位于芯片结构与第二再分布基板之间，并且第一半导体芯片的侧表面可以与芯片结构的侧表面共面。

Description

半导体封装件
相关申请的交叉引用
本申请要求于2022年8月11日在韩国知识产权局提交的韩国专利申请No.10-2022-0100709的优先权，该申请的全部内容特此通过引用并入本文。
技术领域
本发明构思涉及半导体封装件，更具体地，涉及将多个半导体芯片作为一个封装件包括的半导体封装件及其制造方法。
背景技术
半导体封装件是以适合于在电子产品中使用的形式实现的集成电路芯片。在典型的半导体封装件中，半导体芯片可以被安装在印刷电路板(PCB)上，并且可以通过接合线(bonding wire)或凸块电连接到PCB。随着电子工业的发展，已经研究了用于提高可靠性、提供更高的集成度并且提供半导体封装件的进一步小型化的各种技术。
发明内容
本发明构思的各方面提供了具有改进的电特性的半导体封装件。
本发明构思的各方面提供了具有高集成度的半导体封装件。
要由本发明构思解决的问题不限于以上提及的问题，并且本领域的普通技术人员将从以下描述清楚地理解未提及的其他问题。
一种根据本发明构思的一些实施例的半导体封装件可以包括：第一再分布基板；第二再分布基板，所述第二再分布基板位于所述第一再分布基板上；芯片堆叠件，所述芯片堆叠件位于所述第一再分布基板与所述第二再分布基板之间；第一模制层，所述第一模制层位于所述芯片堆叠件上；以及贯通电极，所述贯通电极延伸到所述第一模制层中并且将所述第一再分布基板电连接到所述第二再分布基板。所述芯片堆叠件可以包括：第一半导体芯片，所述第一半导体芯片位于所述第一再分布基板上，所述第一半导体芯片包括在其中延伸的贯通通路；芯片结构，所述芯片结构包括第二半导体芯片和第二模制层，所述第二半导体芯片位于所述第一半导体芯片上并且电连接到所述贯通通路；以及第三半导体芯片，所述第三半导体芯片位于所述芯片结构与所述第二再分布基板之间，并且所述第一半导体芯片的侧表面可以与所述芯片结构的侧表面共面。
一种根据本发明构思的一些实施例的半导体封装件可以包括：第一再分布基板；第一半导体芯片，所述第一半导体芯片位于所述第一再分布基板上，所述第一半导体芯片包括在其中延伸的贯通通路；芯片结构，所述芯片结构位于所述第一半导体芯片上，所述芯片结构包括第二半导体芯片；第三半导体芯片，所述第三半导体芯片位于所述芯片结构上；第二再分布基板，所述第二再分布基板位于所述第三半导体芯片上；连接结构，所述连接结构将所述第一再分布基板电连接到所述第二再分布基板；以及第一模制层，所述第一模制层位于所述第一半导体芯片、所述芯片结构和所述第三半导体芯片上。所述第二再分布基板可以包括绝缘层和位于所述绝缘层中的布线图案，并且所述第三半导体芯片可以包括位于其上的芯片焊盘。所述布线图案中的至少一个布线图案可以延伸到所述第一模制层和所述绝缘层中并且电连接到所述第三半导体芯片的所述芯片焊盘。
一种根据本发明构思的一些实施例的半导体封装件可以包括：第一再分布基板；第二再分布基板，所述第二再分布基板位于所述第一再分布基板上；芯片堆叠件，所述芯片堆叠件位于所述第一再分布基板与所述第二再分布基板之间；第一模制层，所述第一模制层位于所述芯片堆叠件上；以及贯通电极，所述贯通电极延伸到所述第一模制层中并且将所述第一再分布基板电连接到所述第二再分布基板。所述芯片堆叠件可以包括：第一半导体芯片，所述第一半导体芯片位于所述第一再分布基板上，所述第一半导体芯片具有在其中延伸的贯通通路；第二半导体芯片，所述第二半导体芯片位于所述第一半导体芯片上，所述第二半导体芯片电连接到所述贯通通路；第二模制层，所述第二模制层位于所述第二半导体芯片与所述第一半导体芯片之间；以及第三半导体芯片，所述第三半导体芯片位于所述第二半导体芯片和所述第二模制层上，所述第三半导体芯片位于所述第二再分布基板与所述第二半导体芯片之间。
附图说明
从结合附图进行的以下简要描述，将更清楚地理解示例实施例。附图表示如本文所描述的非限制性示例实施例。
图1是根据本发明构思的一些实施例的半导体封装件的截面图。
图2是根据本发明构思的一些实施例的图1的区域“B”的放大截面图。
图3是根据本发明构思的一些实施例的半导体封装件的平面图。
图4是根据本发明构思的一些实施例的半导体封装件的截面图。
图5、图6、图7A、图7B、图7C、图7D、图8、图9、图10、图11、图12、图13、图14和图15是图示了制造根据本发明构思的一些实施例的半导体封装件的方法的截面图。
图16和图17是图示了制造根据本发明构思的一些实施例的半导体封装件的方法的截面图。
图18和图19是根据本发明构思的一些实施例的半导体封装件的截面图。
具体实施方式
在下文中，将参考附图描述根据本发明构思的示例实施例的半导体封装件。
图1是根据本发明构思的一些实施例的半导体封装件的截面图。图2是根据本发明构思的一些实施例的图1的区域“B”的放大截面图。图3是根据本发明构思的一些实施例的半导体封装件的平面图。
参考图1至图3，半导体封装件10可以包括第一再分布基板110。在平面图中，第一再分布基板110可以具有边缘区域和中央区域。第一再分布基板110的边缘区域可以设置在第一再分布基板110的中央区域与该第一再分布基板110的侧表面之间。也就是说，第一再分布基板110的中央区域可以是位于第一再分布基板110中央的区域，而第一再分布基板110的边缘区域可以是围绕中央区域的区域。第一再分布基板110可以包括第一绝缘层112和第一布线图案113。
第一再分布基板110的第一绝缘层112可以堆叠在彼此上。例如，第一绝缘层112可以包括诸如光可成像电介质(PID)材料的有机材料。光可成像电介质材料可以是聚合物。例如，光可成像电介质材料可以包括以下中的至少一种：光敏聚酰亚胺、聚苯并恶唑、苯酚基聚合物和/或苯并环丁烯基聚合物。如本文所使用的，术语“和/或”包括相关列举的项目中的一个或更多个项目的任何和所有组合。尽管在图1中指示了第一绝缘层112之间的界面，但是本发明构思不限于此。根据其他实施例，可以不区分相邻的第一绝缘层112之间的界面。
第一布线图案113可以设置在第一绝缘层112中。每一个第一布线图案113可以具有彼此整体地连接的第一通路部分和第一布线部分。第一布线部分可以是用于第一再分布基板110中的水平连接的图案。第一通路部分可以是在第一绝缘层112中垂直地连接第一布线图案113的一部分。第一布线部分可以设置在第一通路部分上。第一布线部分可以在没有界面的情况下连接到第一通路部分。第一布线部分的宽度可以大于第一通路部分的宽度。也就是说，每一个第一布线图案113可以具有T形截面。第一布线图案113的第一布线部分可以被定位在第一绝缘层112的上表面上。第一布线图案113的第一通路部分可以穿过或延伸穿过第一绝缘层112并且可以连接到设置在第一绝缘层112下面的其他第一布线图案113的第一布线部分。第一布线图案113可以包括导电材料。例如，第一布线图案113可以包括铜(Cu)。
尽管未示出，但是可以分别在第一布线图案113的下表面上设置种子图案(seedpattern)。例如，种子图案可以分别：覆盖第一通路部分的下表面和侧壁以及对应的第一布线图案113的第一布线部分的下表面；或者位于第一通路部分的下表面和侧壁以及对应的第一布线图案113的第一布线部分的下表面上。种子图案可以包括与第一布线图案113的材料不同的材料。例如，种子图案可以包括铜(Cu)、钛(Ti)或它们的合金。种子图案可以充当阻挡层并且可以防止包括在第一布线图案113中的材料的扩散。
第一布线图案113中的最上第一布线图案113可以是第一再分布基板110的第一再分布焊盘114。例如，可以在第一再分布基板110的上表面上暴露第一布线图案113的各部分。第一再分布焊盘114可以彼此横向地间隔开。第一再分布焊盘114可以连接到第一布线图案113。第一再分布焊盘114可以从第一再分布基板110的上表面突出或延伸。第一再分布焊盘114可以包括位于中央区域中的用于安装第一半导体芯片210的第一再分布焊盘114a和位于边缘区域中的第一再分布焊盘114b。第一再分布焊盘114可以包括导电材料。例如，第一再分布焊盘114可以包括铜(Cu)。
第一基板焊盘115可以设置在第一绝缘层112当中的最下第一绝缘层112下方。第一基板焊盘115可以彼此横向地间隔开。第一基板焊盘115可以连接到第一布线图案113。例如，最下第一布线图案113的第一通路部分可以穿过或延伸穿过第一绝缘层112以连接到第一基板焊盘115。第一基板焊盘115可以通过第一布线图案113连接到第一再分布焊盘114。第一基板焊盘115和第一再分布焊盘114可以不垂直地对齐。第一基板焊盘115可以包括导电材料。例如，第一基板焊盘115可以包括铜(Cu)。
可以在第一绝缘层112当中的最下第一绝缘层112下方设置钝化层111。钝化层111可以围绕位于最下第一绝缘层112的下表面上的第一基板焊盘115。例如，钝化层111可以位于第一基板焊盘115中的相应第一基板焊盘115的侧表面上。第一基板焊盘115的下表面可以不被钝化层111覆盖或者可以不被钝化层111交叠。钝化层111可以包括阻焊剂材料。
外部连接端子600可以设置在第一再分布基板110的下表面上。外部连接端子600可以设置在第一基板焊盘115的已暴露的下表面上。外部连接端子600可以彼此横向地间隔开。外部连接端子600可以分别连接到第一基板焊盘115。外部连接端子600可以通过第一基板焊盘115电连接到第一布线图案113。外部连接端子600可以包括焊料材料。例如，外部连接端子600可以包括锡(Sn)、铋(Bi)、铅(Pb)、银(Ag)或它们的合金。
可以在第一再分布基板110上设置芯片堆叠件200。芯片堆叠件200可以包括顺序地堆叠在第一再分布基板110上的第一半导体芯片210、芯片结构和第三半导体芯片230。在下文中，将更详细地描述芯片堆叠件200的构造。
第一半导体芯片210可以设置在第一再分布基板110上。第一半导体芯片210可以安装在第一再分布基板110上。第一半导体芯片210可以设置在第一再分布基板110的上表面上。例如，在平面图中，第一半导体芯片210可以设置在第一再分布基板110的中央区域上。第一半导体芯片210可以正面朝下设置在第一再分布基板110上。例如，第一半导体芯片210可以具有面对第一再分布基板110的前表面和与该前表面相反的后表面。在下文中，在本说明书中，前表面可以是位于半导体芯片中的集成器件的有源表面上的一个表面并且可以被定义为在上面形成有半导体芯片的焊盘的表面，而后表面可以是与前表面相反的表面。在下文中，在本说明书中，第一半导体芯片210、第二半导体芯片220和/或第三半导体芯片230的前表面可以被称为有源表面，而第一半导体芯片210、第二半导体芯片220和/或第三半导体芯片230的后表面可以指与有源表面相反(即，与前表面相反)的表面。第一半导体芯片210的上表面可以对应于后表面，而第一半导体芯片210的下表面可以对应于前表面。例如，第一半导体芯片210可以被设置为使得其前表面面对第一再分布基板110。例如，第一半导体芯片210可以是逻辑芯片或缓冲器芯片。逻辑芯片可以包括ASIC芯片或应用处理器(AP)芯片。在一些实施例中，逻辑芯片可以包括中央处理器(CPU)或图形处理器(GPU)。ASIC芯片可以包括专用集成电路(ASIC)。作为另一示例，第一半导体芯片210可以是存储器芯片。
第一半导体芯片210可以包括下芯片焊盘211、贯通通路213和上芯片焊盘212。下芯片焊盘211可以设置在第一半导体芯片210的下表面上。下芯片焊盘211可以直接连接到形成在第一半导体芯片210下方的集成电路。上芯片焊盘212可以设置在第一半导体芯片210的上表面上。下芯片焊盘211或上芯片焊盘212可以是第一半导体芯片210的芯片焊盘。贯通通路213可以垂直地穿透第一半导体芯片210或者延伸到第一半导体芯片210中以连接下芯片焊盘211和上芯片焊盘212。上芯片焊盘212可以通过贯通通路213电连接到下芯片焊盘211。在本说明书中，当部件电连接到半导体芯片时，它可以意指通过半导体芯片的芯片焊盘电连接到集成电路。两个部件到彼此的电连接可以包括直接连接或通过另一部件的间接连接。贯通通路213可以包括金属。例如，贯通通路213可以包括铜(Cu)。
第一半导体芯片210可以倒装芯片安装在第一再分布基板110上。第一芯片连接端子214可以设置在第一半导体芯片210的下芯片焊盘211的下表面上。第一芯片连接端子214可以介于在第一半导体芯片210与第一再分布焊盘114a之间。例如，第一芯片连接端子214可以设置在第一半导体芯片210与第一再分布焊盘114a之间以连接到第一半导体芯片210的对应下芯片焊盘211和第一再分布焊盘114a。因此，第一半导体芯片210可以通过第一芯片连接端子214电连接到第一再分布基板110。第一芯片连接端子214可以包括导电材料。例如，第一芯片连接端子214可以包括铜(Cu)。
可以在第一半导体芯片210上设置芯片结构。芯片结构可以包括第二半导体芯片220和第二模制层410。
第二半导体芯片220可以设置在第一半导体芯片210上。第二半导体芯片220可以是与第一半导体芯片210不同类型的半导体芯片。例如，第二半导体芯片220可以是逻辑芯片或缓冲器芯片。作为另一示例，第二半导体芯片220可以是存储器芯片。第二半导体芯片220的宽度和平面形状可以小于第一半导体芯片210的宽度和平面形状。第二半导体芯片220可以在中央区域中与第一半导体芯片210的至少一部分垂直地交叠。例如，在平面图中，整个第二半导体芯片220可以与第一半导体芯片210垂直地交叠，并且第二半导体芯片220可以被定位在第一半导体芯片210内部。第二半导体芯片220可以包括设置在第二半导体芯片220的下表面上的第一芯片焊盘221。第二半导体芯片220可以包括彼此相反的前表面和后表面。第二半导体芯片220可以被设置为使得其前表面面对第一再分布基板110。
第二半导体芯片220可以倒装芯片安装在第一半导体芯片210上。第二芯片连接端子222可以设置在第二半导体芯片220的第一芯片焊盘221的下表面上。第二芯片连接端子222可以连接到第二半导体芯片220的第一芯片焊盘221。第二芯片连接端子222可以介于在第一半导体芯片210与第二半导体芯片220之间。第二芯片连接端子222可以连接到第一半导体芯片210的上芯片焊盘212。因此，第二半导体芯片220可以电连接到第一半导体芯片210。第二芯片连接端子222可以包括导电材料。例如，第二芯片连接端子222可以包括铜(Cu)。
第二模制层410可以设置在第一半导体芯片210上。第二模制层410可以围绕位于第二半导体芯片220下方的第二芯片连接端子222。第二模制层410可以覆盖第二半导体芯片220的除了其上表面以外的侧表面和下表面或者位于第二半导体芯片220的除了其上表面以外的侧表面和下表面上。例如，第二模制层410可以不位于第二半导体芯片220的上表面上。例如，第二模制层410可以从第二半导体芯片220的侧表面延伸到第二半导体芯片220与第一半导体芯片210之间的空间中。第二模制层410可以围绕位于第一半导体芯片210与第二半导体芯片220之间的第二芯片连接端子222。例如，第二模制层410可以位于第二芯片连接端子222中的相应第二芯片连接端子222的侧表面上。第二模制层410可以与第一半导体芯片210的上表面接触。第二模制层410的侧表面可以与第一半导体芯片210的侧表面共面。在一些实施例中，第二模制层410可以不设置在第二半导体芯片220的侧表面上，而第二模制层410可以仅设置在第二半导体芯片220与第一半导体芯片210之间。在这种情况下，第二半导体芯片220的宽度和平面形状可以与第一半导体芯片210的宽度和平面形状基本上相同，并且第一半导体芯片210的侧表面和第二半导体芯片220的侧表面可以形成共面表面。根据本发明构思的一些实施例，第一半导体芯片210、第二半导体芯片220和第二模制层410可以构造三维(3D)集成电路。第二模制层410可以包括诸如环氧基模制化合物的绝缘聚合物。
第三半导体芯片230可以设置在芯片结构上。例如，第三半导体芯片230可以位于第二半导体芯片220和/或第二模制层410上。第三半导体芯片230可以包括彼此相反的上表面和下表面。第三半导体芯片230的上表面可以是用作有源表面的前表面。第三半导体芯片230的下表面可以是后表面。第三半导体芯片230的后表面可以面对第二半导体芯片220。换句话说，第二半导体芯片220和第三半导体芯片230可以是以第二半导体芯片220的后表面和第三半导体芯片230的后表面面对彼此的背对背构造而设置的。第三半导体芯片230的前表面可以面对与面对第二半导体芯片220的方向相反的方向。例如，第三半导体芯片230的前表面可以面对要稍后描述的第二再分布基板120。第三半导体芯片230可以包括设置在第三半导体芯片230的上表面上的第二芯片焊盘231。可以从第三半导体芯片230的上表面暴露第二芯片焊盘231。根据本发明构思的一些实施例，第三半导体芯片230可以堆叠在构成三维集成电路的第一半导体芯片210和第二半导体芯片220的上表面上，以实现具有改进的集成度的半导体封装件。第三半导体芯片230的侧表面可以与第一半导体芯片210的侧表面和芯片结构的侧表面对齐。然而，本发明构思不限于此。第三半导体芯片230的宽度和平面形状可以不同于第一半导体芯片210的宽度和平面形状以及芯片结构的宽度和平面形状。
与所示不同，第一半导体芯片210、第二半导体芯片220和第三半导体芯片230的侧表面可以依据第二半导体芯片220的平面形状垂直地对齐。第一半导体芯片210、第二半导体芯片220和第三半导体芯片230的宽度可以是彼此相同的。在一些实施例中，第一半导体芯片210、第二半导体芯片220和第三半导体芯片230可以按需具有不同的宽度和尺寸。
第三半导体芯片230可以附着到芯片结构。例如，可以在第三半导体芯片230的下表面上设置粘合构件430。粘合构件430可以介于在第三半导体芯片230的下表面与芯片结构的上表面之间。更详细地，粘合构件430可以设置在第三半导体芯片230的下表面上，并且可以附着到第二半导体芯片220的上表面和第二模制层410的上表面。第三半导体芯片230的下表面和第二半导体芯片220的上表面可以彼此间隔开，同时粘合构件430介于在第三半导体芯片230的下表面与第二半导体芯片220的上表面之间。粘合构件430可以包括粘合材料。粘合构件430可以是粘合膜。粘合构件430可以包括环氧树脂。
第一半导体芯片210、第二半导体芯片220和第三半导体芯片230可以顺序地堆叠在第一再分布基板110上。第一半导体芯片210、第二半导体芯片220和第三半导体芯片230可以包括彼此垂直地交叠的至少一部分。交叠部分可以是第一半导体芯片210、第二半导体芯片220和第三半导体芯片230中的全部都交叠的区域。如图所示，第二半导体芯片220和第三半导体芯片230被提供为一个半导体芯片，但是本发明构思不限于此。第二半导体芯片220和第三半导体芯片230可以按需要包括彼此间隔开的两个或更多个半导体芯片。
第一模制层420可以设置在第一再分布基板110上。第一模制层420可以围绕位于第一再分布基板110上的芯片堆叠件200。更详细地，第一模制层420可以：覆盖第一半导体芯片210的侧表面、芯片结构的侧表面和第三半导体芯片230的侧表面；或者位于第一半导体芯片210的侧表面、芯片结构的侧表面和第三半导体芯片230的侧表面上。第一模制层420可以至少部分地或完全地填充位于芯片堆叠件200与第一再分布基板110之间的空间。例如，第一模制层420可以围绕位于芯片堆叠件200与第一再分布基板110之间的第一芯片连接端子214。例如，第一模制层420可以位于第一芯片连接端子214中的相应第一芯片连接端子214的侧表面上。在一些实施例中，第一模制层420可以覆盖芯片堆叠件200或者位于芯片堆叠件200上。例如，第一模制层420可以覆盖第三半导体芯片230的上表面或者位于第三半导体芯片230的上表面上。第一模制层420的侧表面可以与第一再分布基板110的侧表面垂直地对齐。第一模制层420可以包括诸如环氧基模制化合物的绝缘聚合物。第一模制层420可以包括与第二模制层410相同或不同的材料。
可以在第一再分布基板110上设置贯通电极300。贯通电极300可以与位于第一再分布基板110上的芯片堆叠件200水平地间隔开。例如，贯通电极300可以设置在第一再分布基板110的边缘区域上。在平面图中，贯通电极300可以围绕芯片堆叠件200。贯通电极300可以被设置为与芯片堆叠件200的侧表面间隔开。
贯通电极300可以垂直地穿透第一模制层420或者延伸到第一模制层420中以连接到第一再分布基板110。例如，贯通电极300可以连接到第一再分布基板110的第一再分布焊盘114b。贯通电极300可以通过第一再分布基板110电连接到外部连接端子600、第一半导体芯片210和第二半导体芯片220。
贯通电极300可以被多个地设置，并且可以在第一再分布基板110上彼此间隔开。在平面图中，贯通电极300可以被布置为围绕第一半导体芯片210、第二半导体芯片220和第三半导体芯片230。贯通电极300可以是要稍后描述的连接第一再分布基板110和第二再分布基板120的连接结构。贯通电极300的上表面可以作为第一模制层420的上表面被暴露。每一个贯通电极300的上表面的高度可以等于或高于第三半导体芯片230的上表面的高度。每一个贯通电极300可以具有圆柱形形状。然而，贯通电极300的形状可以被不同地修改，并且可以是多边形柱形状。不管离第一再分布基板110的距离如何，贯通电极300的宽度都可以是一致的。在一些实施例中，贯通电极300的宽度可以朝向第一再分布基板110变得更窄。贯通电极300可以包括金属材料。例如，贯通电极300可以包括铜(Cu)或钨(W)。
由于贯通电极300被多个地设置，因此可以使传热路径多样化，并且可以进一步提高通过贯通电极300在垂直方向上的热传递效率。与附图所图示不同，贯通电极300可以是沿着芯片堆叠件200的侧表面延伸的多个壁。
可以在第一模制层420和贯通电极300上设置第二再分布基板120。第二再分布基板120可以覆盖第一模制层420的上表面和贯通电极300的上表面或者位于第一模制层420的上表面和贯通电极300的上表面上。第二再分布基板120可以包括第二绝缘层122和第二布线图案123。
第二再分布基板120可以包括堆叠的第二绝缘层122。第二绝缘层122可以堆叠在第一模制层420上。每一个第二绝缘层122可以包括相同的材料。例如，第二绝缘层122可以包括诸如光可成像电介质(PID)材料的有机材料。光可成像电介质材料可以是聚合物。例如，光可成像电介质材料可以包括以下中的至少一种：光敏聚酰亚胺、聚苯并恶唑、苯酚基聚合物和/或苯并环丁烯基聚合物。可以不区分第二绝缘层122之间的界面，并且可以不同地修改堆叠的第二绝缘层122的数目。
第二布线图案123可以设置在第二绝缘层122中。每一个第二布线图案123可以具有彼此整体地连接的第二通路部分和第二布线部分。第二布线部分可以是用于第二再分布基板120中的水平连接的图案。第二通路部分可以是在第二绝缘层122中垂直地连接第二布线图案123的一部分。第二布线部分可以设置在第二通路部分上。第二布线部分可以在没有界面的情况下连接到第二通路部分。第二布线部分的宽度可以大于第二通路部分的宽度。也就是说，每一个第二布线图案123可以具有T形截面。第二布线图案123的上表面，即第二布线部分的上表面可以位于第二绝缘层122的上表面上。第二布线图案123的下表面，即第二通路部分的下表面可以穿过或延伸穿过第二绝缘层122以连接到设置在第二绝缘层122下方的其他第二布线图案123的第二布线部分。第二布线图案123可以包括导电材料。例如，第二布线图案123可以包括铜(Cu)。
第二布线图案123当中的最下第二布线图案123可以与贯通电极300的上表面接触。第二布线图案123当中的第二布线图案123a中的一些可以在第二再分布基板120的下表面下方突出或延伸。第二布线图案123当中的第二布线图案123a中的一些可以朝向第三半导体芯片230延伸。例如，第二布线图案123a中的一些的第二通路部分可以穿透最下第二绝缘层122和最下第一模制层420或者延伸到最下第二绝缘层122和最下第一模制层420中以连接到第三半导体芯片230的第二芯片焊盘231。因此，第三半导体芯片230可以通过第二布线图案123a电连接到第二再分布基板120。另外，第二再分布基板120可以通过贯通电极300电连接到第一再分布基板110。根据本发明构思的一些实施例，第三半导体芯片230可以直接连接到第二再分布基板120的第二布线图案123以构成电路，从而实现在其中容易地发送电信号的半导体封装件。因此，可以提供一种具有改进的电特性的半导体封装件。
尽管未示出，但是可以分别在第二布线图案123的下表面上设置种子图案。例如，种子图案可以分别：覆盖第二通路部分的下表面和侧壁以及对应的第二布线图案123的第二布线部分的下表面；或者位于第二通路部分的下表面和侧壁以及对应的第二布线图案123的第二布线部分的下表面上。种子图案可以包括不同于第二布线图案123的材料的材料。例如，种子图案可以包括铜(Cu)、钛(Ti)或它们的合金。种子图案可以充当阻挡层并且可以防止包括在第二布线图案123中的材料的扩散。
图4是根据本发明构思的一些实施例的半导体封装件的截面图。在下文中，将省略与先前描述的内容重叠的内容，并且为了描述的方便，将使用相同的附图标记来指与参考图1描述的构造相同的构造。
图1至图3图示了外部连接端子600设置在第一再分布基板110上。也就是说，第一再分布基板110的下表面可以对应于半导体封装件10的安装表面。然而，本发明构思不限于此。
参考图4，外部连接端子600可以设置在第二再分布基板120上而不是第一再分布基板110上。也就是说，第二再分布基板120的上表面可以对应于半导体封装件20的安装表面。
半导体封装件20可以具有与参考图1描述的半导体封装件10相同或类似的构造。例如，半导体封装件20可以包括第一再分布基板110、第二再分布基板120、第一半导体芯片210、第二半导体芯片220、第三半导体芯片230、第二模制层410、第一模制层420、第一再分布焊盘114、下芯片焊盘211、上芯片焊盘212、贯通通路213、第一芯片连接端子214、第二芯片连接端子222、第一芯片焊盘221和第二芯片焊盘231。
可以在第一再分布基板110的下表面上暴露第一基板焊盘115。外部连接端子601可以设置在第二再分布基板120的上表面上。外部连接端子601可以设置在第二再分布基板120的上表面上暴露的第二布线图案123的第二布线部分的上表面上。外部连接端子601可以彼此横向地间隔开。外部连接端子601可以连接到每一个对应的第二布线图案123。外部连接端子601可以通过第二布线图案123电连接到第三半导体芯片230。外部连接端子601可以通过第二布线图案123电连接到贯通电极300。第一半导体芯片210、第二半导体芯片220和第三半导体芯片230可以通过设置在半导体封装件20上的外部连接端子601电连接到外部(例如，电连接到半导体封装件20外部的源)。外部连接端子601可以包括焊料材料。例如，外部连接端子601可以包括锡(Sn)、铋(Bi)、铅(Pb)、银(Ag)或它们的合金。
在根据本发明构思的一些实施例的半导体封装件20中，当第一半导体芯片210易受热的影响时，外部连接端子601可以设置在半导体封装件20上以保护第一半导体芯片210。更详细地，半导体封装件20的安装表面可以是第二再分布基板120的一个表面，并且第一半导体芯片210中产生的热可以通过第一再分布基板110被发射到外部(例如，发射到半导体封装件20外部)。因此，可以提供具有改进的热稳定性的半导体封装件。
图5至图15是图示了制造根据本发明构思的一些实施例的半导体封装件的方法的截面图。在下文中，将省略与上述内容重叠的内容，并且将使用相同的附图标记来描述相同的部件。
参考图5，可以提供第一载体基板1000。第一载体基板1000可以是包括玻璃或聚合物的绝缘基板，或包括金属的导电基板。尽管未示出，但是可以在第一载体基板1000的上表面上设置粘合构件。例如，粘合构件可以包括粘合胶带。
可以在第一载体基板1000上形成第一基板焊盘115。可以通过电镀工艺来形成第一基板焊盘115。例如，钝化层111可以形成在第一载体基板1000上，然后，可以在钝化层111中形成限定在其中形成有第一基板焊盘115的区域的开口。此后，可以执行电镀工艺，使得导电材料至少部分地或完全地填充开口。钝化层111可以围绕第一基板焊盘115。例如，钝化层111可以位于第一基板焊盘115中的相应第一基板焊盘115的侧表面上。钝化层111可以暴露第一基板焊盘115。
可以在钝化层111上形成第一绝缘层112。例如，可以通过在钝化层111上施涂(apply)绝缘材料来形成第一绝缘层112。例如，绝缘材料可以包括诸如光可成像电介质(PID)材料的有机材料。光可成像电介质材料可以是聚合物。例如，光可成像电介质材料可以包括以下中的至少一种：光敏聚酰亚胺、聚苯并恶唑、苯酚基聚合物和/或苯并环丁烯基聚合物。可以通过使第一绝缘层112图案化来形成暴露第一基板焊盘115的第一开口OP1。
在第一绝缘层112上形成导电层之后，可以通过使导电层图案化来形成第一布线图案113。导电层可以覆盖第一绝缘层112的上表面，与第一绝缘层112的上表面交叠，或者位于第一绝缘层112的上表面上，并且可以至少部分地或完全地填充第一开口OP1。
尽管未示出，但是在形成第一布线图案113之前，可以在第一绝缘层112的上表面上和在第一开口OP1中共形地形成种子图案。可以执行使用种子图案作为电极的电镀工艺以形成第一布线图案113。第一布线图案113可以形成在第一绝缘层112的上表面上并形成在第一开口OP1中，以覆盖种子图案，与种子图案交叠，或者位于种子图案上。每一个第一布线图案113可以包括第一通路部分和第一布线部分。第一通路部分可以形成在对应的第一开口OP1中。第一布线部分可以形成在第一通路部分上并且可以延伸到第一绝缘层112的上表面上。
可以重复地执行形成第一绝缘层112、形成种子图案以及形成第一布线图案113的工艺。因此，可以形成堆叠的第一绝缘层112和堆叠的第一布线图案113。第一再分布焊盘114可以形成在第一绝缘层112的第一开口OP1中以连接到第一布线图案113。可以在形成第一再分布焊盘114之前形成种子图案。可以执行使用种子图案作为电极的电镀工艺以形成第一再分布焊盘114。因此，可以形成第一再分布基板110。第一再分布基板110可以包括第一绝缘层112、第一布线图案113、第一基板焊盘115和第一再分布焊盘114。
参考图6，可以在第一再分布焊盘114b上形成贯通电极300。贯通电极300可以形成在设置在第一再分布基板110的边缘区域中的第一再分布焊盘114b上。例如，可以在第一再分布基板110上形成牺牲层，可以在该牺牲层中形成暴露第一再分布焊盘114b的贯通通路，并且可以执行电镀工艺以用导电材料至少部分地或完全地填充贯通通路。贯通电极300可以不形成在第一再分布基板110的中央区域的第一再分布焊盘114a上。贯通电极300可以被形成为在与第一再分布基板110垂直的方向上从第一再分布焊盘114b的上表面延伸。每一个贯通电极300可以以圆柱形形状形成。然而，贯通电极300的形状可以被不同地修改，并且可以以多边形柱形状形成。
参考图7A，可以提供晶片210a来制备要稍后描述的初步封装件“P”。晶片210a可以包括下芯片焊盘211、上芯片焊盘212和贯通通路213。第二芯片连接端子222可以设置在晶片210a的上表面上以对应于上芯片焊盘212。第二半导体芯片220可以安装在晶片210a上。第二半导体芯片220可以被设置为使得第二半导体芯片220的第一芯片焊盘221对应于第二芯片连接端子222。
参考图7B，可以在晶片210a的上表面以及每一个第二半导体芯片220的上表面、下表面和侧表面上形成第二模制层410。第二模制层410可以：覆盖晶片210a的上表面与第二半导体芯片220的下表面之间的第二芯片连接端子222的侧壁；或者位于晶片210a的上表面与第二半导体芯片220的下表面之间的第二芯片连接端子222的侧壁上。
参考图7C和图7D，可以执行第二模制层410的研磨工艺。可以通过研磨工艺来去除第二模制层410的一部分。可以通过研磨工艺来暴露第二半导体芯片220的上表面。必要时，可以连同第二模制层410一起去除第二半导体芯片220的上部。
可以执行切割晶片210a以形成初步封装件“P”的工艺。通过切割工艺，晶片210a的部分区域“R”可以成为第一半导体芯片210。也就是说，可以通过切割工艺使形成在晶片210a上的初步封装件“P”彼此分离。通过切割工艺，第一半导体芯片210的侧表面和第二模制层410的侧表面可以垂直地对齐。在一些实施例中，晶片210a可以被切割为适合第二半导体芯片220的宽度，并且在这种情况下，可以在切割工艺中去除形成在第二半导体芯片220的侧表面上的第二模制层410。因此，第一半导体芯片210的侧表面和第二半导体芯片220的侧表面可以垂直地对齐。
参考图8，初步封装件“P”可以安装在第一再分布基板110的上表面上。例如，初步封装件“P”可以设置在第一再分布基板110上，使得下芯片焊盘211面对第一再分布基板110。初步封装件“P”可以设置在贯通电极300之间。初步封装件“P”可以被贯通电极300围绕(例如，在平面图中被围绕)。当初步封装件“P”安装在第一再分布基板110上时，可以在对应的下芯片焊盘211与第一再分布焊盘114b之间形成第一芯片连接端子214。因此，第一半导体芯片210、第二半导体芯片220和贯通电极300可以电连接到第一再分布基板110。
参考图9，可以在第二半导体芯片220上设置第三半导体芯片230。第三半导体芯片230可以包括又包括第二芯片焊盘231的有源表面和与该有源表面相反的后表面。第三半导体芯片230可以被设置为使得其后表面面对第二半导体芯片220。第三半导体芯片230的后表面可以是第三半导体芯片230的下表面。可以在第三半导体芯片230的下表面上设置粘合构件430。粘合构件430可以是用于附接第三半导体芯片230的下表面和第二半导体芯片220的上表面的粘合剂。粘合构件430的下表面可以与第二半导体芯片220的上表面接触。因此，第三半导体芯片的下表面可以与第二半导体芯片220的上表面间隔开，同时粘合构件430介于在第三半导体芯片的下表面与第二半导体芯片220的上表面之间。第三半导体芯片230的下表面可以通过粘合构件430附接到第二半导体芯片220的上表面，但是可以不彼此直接接触。
参考图10，第一模制层420可以形成在第一再分布基板110的上表面上以：覆盖第一芯片连接端子214、第一再分布焊盘114、贯通电极300、第一半导体芯片210、第二半导体芯片220、第二模制层410和第三半导体芯片230；或者位于第一芯片连接端子214、第一再分布焊盘114、贯通电极300、第一半导体芯片210、第二半导体芯片220、第二模制层410和第三半导体芯片230上。例如，可以施涂绝缘材料以：覆盖第一芯片连接端子214、第一再分布焊盘114、贯通电极300、第一半导体芯片210、第二半导体芯片220、第二模制层410和第三半导体芯片230；或者位于第一芯片连接端子214、第一再分布焊盘114、贯通电极300、第一半导体芯片210、第二半导体芯片220、第二模制层410和第三半导体芯片230上。第一模制层420的上表面可以形成在高于第三半导体芯片230的上表面和贯通电极300的上表面的高度处。
参考图11，可以执行第一模制层420的研磨工艺。可以通过研磨工艺来去除第一模制层420的一部分。可以通过第一模制层420的研磨工艺来暴露贯通电极300的上表面。必要时，可以一起去除贯通电极300的上部。例如，可以通过化学机械抛光工艺(CMP)来执行研磨工艺。在研磨工艺完成之后，贯通电极300的已暴露的上表面可以设置在与第一模制层420的上表面基本上相同的高度处。第三半导体芯片230的上表面的高度可以低于第一模制层420的上表面的高度。第三半导体芯片230的上表面可以被第一模制层420覆盖或交叠。
参考图12，可以在第一模制层420的上表面上形成第二开口OP2。第二开口OP2可以暴露第三半导体芯片230的一部分。第二开口OP2可以暴露第二芯片焊盘231的上表面。
可以在第一模制层420上形成第二再分布基板120。可以在第一模制层420的上表面上形成第二绝缘层122。可以在第二绝缘层122中形成第三开口OP3，并且第三开口OP3可以分别暴露贯通电极300的上表面。
例如，第二绝缘层122可以包括诸如光可成像电介质(PID)材料的有机材料。光可成像电介质材料可以是聚合物。例如，光可成像电介质材料可以包括以下中的至少一种：光敏聚酰亚胺、聚苯并恶唑、苯酚基聚合物和/或苯并环丁烯基聚合物。
尽管未示出，但是可以在形成第二布线图案123之前形成种子图案。种子图案可以共形地形成在第二绝缘层122的上表面上，并且可以共形地形成在第二开口OP2和第三开口OP3中。第二布线图案123可以形成在第二绝缘层122的上表面上，并且可以形成在第二开口OP2和第三开口OP3中以覆盖种子图案或者位于种子图案上。形成在第二开口OP2中的第二布线图案123可以是参考图1描述的第二布线图案123a。每一个第二布线图案123可以包括第二通路部分和第二布线部分。第二通路部分可以形成在对应的第二开口OP2和第三开口OP3中。第二布线部分可以形成在第二通路部分上并且可以在第二绝缘层122的上表面上延伸。形成在第二开口OP2中的第二通路部分可以朝向第三半导体芯片230延伸。形成在第二开口OP2中的第二通路部分可以电连接到第三半导体芯片230。形成种子图案和第二布线图案123的方法可以与在图5中形成种子图案和第一布线图案113的示例中描述的方法相同或类似。可以重复地执行形成第二绝缘层122的工艺、形成种子图案的工艺、以及形成第二布线图案123的工艺。因此，可以形成多个堆叠的第二绝缘层122和多个堆叠的第二布线图案123。可以在第二绝缘层122的上表面上暴露第二布线图案123中的最上第二布线图案123的第二布线部分。
参考图13，可以在第一载体基板1000上形成粘合剂3000。粘合剂3000可以被形成为：覆盖第一载体基板1000的上表面、第一再分布基板110的侧表面、第一模制层420的侧表面、第二再分布基板120的侧表面和上表面；或者位于第一载体基板1000的上表面、第一再分布基板110的侧表面、第一模制层420的侧表面、第二再分布基板120的侧表面和上表面上。可以在粘合剂3000的上表面上形成第二载体基板2000。粘合剂3000可以被形成为在第二再分布基板120上附接第二载体基板2000。粘合剂3000可以包括不损坏第二再分布基板120的材料。
参考图14，可以执行使半导体封装件倒置的工艺以对参考图13描述的第一再分布基板110的下表面执行制造工艺。随后，可以去除位于第一再分布基板110的上表面上的第一载体基板1000，并且可以暴露第一再分布基板110的最上第一绝缘层112和最上第一基板焊盘115。
参考图15，可以在第一再分布基板110的第一基板焊盘115的上表面上形成外部连接端子600。每一个外部连接端子600可以连接到每一个第一基板焊盘115。外部连接端子600可以包括焊料材料。例如，外部连接端子600可以包括锡(Sn)、铋(Bi)、铅(Pb)、银(Ag)或它们的合金。
返回参考图1，在形成外部连接端子600之后，可以顺序地去除第二载体基板2000和粘合剂3000。因此，可以制造半导体封装件10。
图16和图17是图示了制造根据本发明构思的一些实施例的半导体封装件的方法的截面图。在下文中，将省略与上述内容重叠的内容，并且将使用相同的附图标记来描述相同的部件。
参考图16，可以在参考图12描述的半导体封装件的第二再分布基板120的上表面上形成外部连接端子601。外部连接端子601可以形成在第二再分布基板120的上表面上暴露的第二布线图案123的已暴露的第二布线部分上并且可以连接到第二布线图案123。外部连接端子601可以包括焊料材料。例如，外部连接端子601可以包括锡(Sn)、铋(Bi)、铅(Pb)、银(Ag)或它们的合金。
参考图17，粘合剂3000可以被形成为：围绕参考图16描述的第一载体基板1000的上表面、第一再分布基板110的侧表面、第一模制层420的侧表面、第二再分布基板120的上表面和侧表面以及外部连接端子601；或者位于参考图16描述的第一载体基板1000的上表面、第一再分布基板110的侧表面、第一模制层420的侧表面、第二再分布基板120的上表面和侧表面以及外部连接端子601上。第二载体基板2000可以形成在又形成于第二再分布基板120上的粘合剂3000上。粘合剂3000可以被形成为防止对外部连接端子601和第二再分布基板120造成损坏。粘合剂3000可以被形成为在外部连接端子601上附接第二载体基板2000。可以附接第二载体基板2000以使图16中示出的半导体封装件倒置。粘合剂3000可以包括不会损坏第二再分布基板120和外部连接端子601的材料。
返回参考图4，可以从参考图17描述的半导体封装件去除第一载体基板1000、第二载体基板2000和粘合剂3000。因此，可以制造半导体封装件20。
图18是图示了根据本发明构思的一些实施例的半导体封装件的截面图。在下文中，将省略与上述内容重叠的内容，并且将使用相同的附图标记来描述相同的部件。
参考图18，半导体封装件30可以包括第一再分布基板310、外部连接端子600、第一半导体芯片210、第二半导体芯片220、第三半导体芯片230、第二模制层410、第一模制层420、贯通电极300和第二再分布基板120。
半导体封装件30可以包括第一再分布基板310。第一再分布基板310可以包括第一绝缘层312和第一布线图案313。可以在第一再分布基板310上堆叠多个第一绝缘层312和第一布线图案313。然而，第一再分布基板310可以不包括第一基板焊盘115(参考图1)。第一再分布基板310可以与下芯片焊盘211和第一模制层420接触。例如，最上第一绝缘层312可以与第一半导体芯片210的下表面、下芯片焊盘211的下表面和第一模制层420的下表面直接接触。因此，可以不提供将第一再分布基板310和第一半导体芯片210连接的第一芯片连接端子214(参考图1)。同样，第一布线图案313可以与位于第一再分布基板310的上表面上的贯通电极300直接接触。
第一布线图案313可以设置在第一绝缘层312中。每一个第一布线图案313可以具有彼此整体地连接的第一通路部分和第一布线部分。第一布线部分可以是用于第一再分布基板310中的水平连接的图案。第一通路部分可以是在第一绝缘层312中垂直地连接第一布线图案313的一部分。第一通路部分可以具有宽度在朝向第一半导体芯片210的方向上变得更窄的形状。第一通路部分可以设置在第一布线部分上。第一布线部分可以在没有界面的情况下连接到第一通路部分。第一布线部分的宽度可以大于第一通路部分的宽度。也就是说，每一个第一布线图案313可以具有倒置T形截面。第一布线图案313的第一通路部分可以被暴露在第一绝缘层312的上表面上。第一布线图案313的第一布线部分可以被暴露在第一绝缘层312的下表面上。第一布线图案313的第一通路部分可以连接到设置在其上的其他第一布线图案313的第一布线部分。第一布线图案313可以包括导电材料。例如，第一布线图案313可以包括铜(Cu)。
外部连接端子600可以设置在第一布线图案313的最下表面上。第一再分布基板310的最下第一布线图案313可以充当外部连接端子600的焊盘。与所示不同，外部连接端子600可以设置在第二再分布基板120的上表面上暴露的第二布线图案123的上表面上。在这种情况下，第二再分布基板120的最上第二布线图案123可以充当外部连接端子600的焊盘。
与参考图5至图15描述的制造半导体封装件的方法不同，可以通过在第一半导体芯片210的下表面上形成第一再分布基板310的先芯片工艺(chip first process)来形成半导体封装件30。
半导体封装件30的第一半导体芯片210、第二半导体芯片220、第三半导体芯片230、第二模制层410、第一模制层420、贯通电极300和第二再分布基板120可以与参考图1描述的半导体封装件10的那些相同或类似。
图19是图示了根据本发明构思的一些实施例的半导体封装件的截面图。在下文中，将省略与上述内容重叠的内容，并且将使用相同的附图标记来描述相同的部件。
参考图19，半导体封装件40可以包括第一再分布基板310。可以在第一再分布基板310的上表面上设置连接基板500。连接基板500可以具有穿透连接基板500或者延伸到连接基板500中的连接基板开口510。连接基板开口510可以具有将连接基板500的上表面和下表面连接的裸孔(open hole)形状。连接基板500的下表面可以与第一再分布基板310的上表面接触。连接基板500的上表面可以与第二再分布基板120的下表面接触。连接基板500的下表面可以与第一半导体芯片210的下表面共面。连接基板500可以包括绝缘图案501和导电图案502。导电图案502可以被设置为与连接基板开口510间隔开。导电图案502可以设置在连接基板开口510外部。外侧可以是连接基板开口510与第一再分布基板310的侧表面之间的区域。导电图案502可以垂直地穿透绝缘图案501或者延伸到绝缘图案501中。导电图案502可以垂直地穿透绝缘图案501或者延伸到绝缘图案501中以电连接到第一再分布基板310的第一布线图案313。第一半导体芯片210、第二半导体芯片220和第三半导体芯片230可以设置在连接基板开口510中。
可以在位于第一再分布基板310上的连接基板开口510中设置第三模制层440。第三模制层440可以设置在第一半导体芯片210、第二半导体芯片220和第三半导体芯片230与连接基板500之间。第三模制层440的下表面可以与第一再分布基板310的上表面接触。
第二再分布基板120可以设置在连接基板500上。第二再分布基板120的第二布线图案123可以电连接到导电图案502。导电图案502可以是连接第一再分布基板310和第二再分布基板120的连接结构。第一再分布基板310和第二再分布基板120可以通过导电图案502彼此电连接。
外部连接端子600可以设置在第一再分布基板310的第一布线图案313当中的最下第一布线图案313的下表面上。第一再分布基板310的最下第一布线图案313可以充当外部连接端子600的焊盘。与图19所示不同，外部连接端子600可以设置在第二再分布基板120的上表面上暴露的第二布线图案123的上表面上。在这种情况下，第二再分布基板120的最上第二布线图案123可以充当外部连接端子600的焊盘。
半导体封装件40的第一半导体芯片210、第二半导体芯片220、第三半导体芯片230和第二再分布基板120可以与参考图1描述的半导体封装件10的部件相同或类似。半导体封装件40的第一再分布基板310和外部连接端子600可以与参考图18描述的半导体封装件30的部件相同或类似。
在根据本发明构思的一些实施例的半导体封装件中，第一半导体芯片和第二半导体芯片可以构成三维集成电路，并且位于其上表面上的第三半导体芯片可以顺序地堆叠在第一再分布基板与第二再分布基板之间。因此，可以提高半导体封装件的集成度。
另外，堆叠的半导体芯片的最上第三半导体芯片可以直接电连接到设置在第三半导体芯片上的再分布基板，因此，可以缩短第三半导体芯片与再分布基板之间的电连接距离。因此，可以改进半导体封装件的电特性。
如本文所使用的，单词“包含/包括”、“含”、“具有”和任何其他变化指定存在所述特征、步骤、操作、元件和/或部件，但是不排除存在或添加一个或更多个其他特征、步骤、操作、元件、部件和/或它们的组。
虽然在上面描述了实施例，但是本领域的技术人员可以理解，许多修改和变化是在不背离所附权利要求中限定的本发明构思的范围的情况下做出的。因此，本发明构思的示例实施例应当在所有方面被认为是说明性的而不是限制性的，同时本发明构思的范围由所附权利要求指示。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
第一再分布基板；
第二再分布基板，所述第二再分布基板位于所述第一再分布基板上；
芯片堆叠件，所述芯片堆叠件位于所述第一再分布基板与所述第二再分布基板之间；
第一模制层，所述第一模制层位于所述芯片堆叠件上；以及
贯通电极，所述贯通电极延伸到所述第一模制层中并且将所述第一再分布基板电连接到所述第二再分布基板，
其中，所述芯片堆叠件包括：
第一半导体芯片，所述第一半导体芯片位于所述第一再分布基板上，所述第一半导体芯片包括在其中延伸的贯通通路；
芯片结构，所述芯片结构包括第二半导体芯片和第二模制层，所述第二半导体芯片位于所述第一半导体芯片上并且电连接到所述贯通通路；以及
第三半导体芯片，所述第三半导体芯片位于所述芯片结构与所述第二再分布基板之间，
其中，所述第一半导体芯片的侧表面与所述芯片结构的侧表面共面。
2.根据权利要求1所述的半导体封装件，其中，所述第二模制层位于所述第一半导体芯片与所述第二半导体芯片之间，并且
其中，所述第二模制层与所述第一半导体芯片的上表面和所述第二半导体芯片的下表面接触。
3.根据权利要求2所述的半导体封装件，其中，所述芯片结构的所述第二模制层位于所述第二半导体芯片的侧表面上。
4.根据权利要求1所述的半导体封装件，其中，所述第二再分布基板包括绝缘层和位于所述绝缘层中的布线图案，
其中，所述第三半导体芯片包括位于其上的芯片焊盘，并且
其中，所述布线图案中的至少一个布线图案朝向所述第三半导体芯片延伸并且与所述第三半导体芯片的所述芯片焊盘接触。
5.根据权利要求1所述的半导体封装件，其中，所述第二半导体芯片包括第一有源表面和与所述第一有源表面相反的第一后表面，
其中，所述第三半导体芯片包括第二有源表面和与所述第二有源表面相反的第二后表面，
其中，所述第一有源表面面对所述第一再分布基板，并且
其中，所述第二有源表面面对所述第二再分布基板。
6.根据权利要求5所述的半导体封装件，其中，所述第一后表面和所述第二后表面通过粘合构件彼此附接。
7.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第一芯片连接端子，所述第一芯片连接端子位于所述第一半导体芯片与所述第一再分布基板之间；以及
第二芯片连接端子，所述第二芯片连接端子位于所述第一半导体芯片与所述第二半导体芯片之间。
8.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：外部连接端子，所述外部连接端子位于所述第一再分布基板的下表面或所述第二再分布基板的上表面上。
9.一种半导体封装件，所述半导体封装件包括：
第一再分布基板；
第一半导体芯片，所述第一半导体芯片位于所述第一再分布基板上，所述第一半导体芯片包括在其中延伸的贯通通路；
芯片结构，所述芯片结构位于所述第一半导体芯片上，所述芯片结构包括第二半导体芯片；
第三半导体芯片，所述第三半导体芯片位于所述芯片结构上；
第二再分布基板，所述第二再分布基板位于所述第三半导体芯片上；
连接结构，所述连接结构将所述第一再分布基板电连接到所述第二再分布基板；以及
第一模制层，所述第一模制层位于所述第一半导体芯片、所述芯片结构和所述第三半导体芯片上，
其中，所述第二再分布基板包括绝缘层和位于所述绝缘层中的布线图案，
其中，所述第三半导体芯片包括位于其上的芯片焊盘，并且
其中，所述布线图案中的至少一个布线图案延伸到所述第一模制层和所述绝缘层中并且电连接到所述第三半导体芯片的所述芯片焊盘。
10.根据权利要求9所述的半导体封装件，所述半导体封装件还包括：
第一芯片连接端子，所述第一芯片连接端子位于所述第一再分布基板与所述第一半导体芯片之间；以及
第二芯片连接端子，所述第二芯片连接端子位于所述第一半导体芯片与所述芯片结构之间。
11.根据权利要求9所述的半导体封装件，其中，所述芯片结构还包括第二模制层，所述第二模制层位于所述第一半导体芯片与所述第二半导体芯片之间，并且
其中，所述第二模制层的下表面与所述第一半导体芯片的上表面接触。
12.根据权利要求9所述的半导体封装件，其中，所述第二半导体芯片包括第一有源表面和与所述第一有源表面相反的第一后表面，
其中，所述第三半导体芯片包括第二有源表面和与所述第二有源表面相反的第二后表面，
其中，所述第二半导体芯片的所述第一后表面和所述第三半导体芯片的所述第二后表面面对彼此。
13.根据权利要求12所述的半导体封装件，其中，所述第一后表面和所述第二后表面通过粘合构件彼此附接。
14.根据权利要求9所述的半导体封装件，所述半导体封装件还包括：外部连接端子，所述外部连接端子位于所述第一再分布基板的下表面或所述第二再分布基板的上表面上。
15.根据权利要求9所述的半导体封装件，其中，所述第三半导体芯片的侧表面与所述第一半导体芯片的侧表面共面。
16.一种半导体封装件，所述半导体封装件包括：
第一再分布基板；
第二再分布基板，所述第二再分布基板位于所述第一再分布基板上；
芯片堆叠件，所述芯片堆叠件位于所述第一再分布基板与所述第二再分布基板之间；
第一模制层，所述第一模制层位于所述芯片堆叠件上；以及
贯通电极，所述贯通电极延伸到所述第一模制层中并且将所述第一再分布基板电连接到所述第二再分布基板，
其中，所述芯片堆叠件包括：
第一半导体芯片，所述第一半导体芯片位于所述第一再分布基板上，所述第一半导体芯片具有在其中延伸的贯通通路；
第二半导体芯片，所述第二半导体芯片位于所述第一半导体芯片上，所述第二半导体芯片电连接到所述贯通通路；
第二模制层，所述第二模制层位于所述第二半导体芯片与所述第一半导体芯片之间；以及
第三半导体芯片，所述第三半导体芯片位于所述第二半导体芯片和所述第二模制层上，所述第三半导体芯片位于所述第二再分布基板与所述第二半导体芯片之间。
17.根据权利要求16所述的半导体封装件，其中，所述第二再分布基板包括绝缘层和位于所述绝缘层中的布线图案，
其中，所述第三半导体芯片包括位于所述第三半导体芯片的上表面上的芯片焊盘，并且
其中，所述布线图案中的至少一个布线图案与所述第三半导体芯片的所述芯片焊盘直接接触。
18.根据权利要求16所述的半导体封装件，其中，所述第二模制层位于所述第二半导体芯片的下表面和侧表面上，
其中，所述第二模制层的下表面与所述第一半导体芯片的上表面接触，并且
其中，所述第二模制层的侧表面与所述第一半导体芯片的侧表面共面。
19.根据权利要求16所述的半导体封装件，其中，所述第二半导体芯片包括第一有源表面和与所述第一有源表面相反的第一后表面，
其中，所述第三半导体芯片包括第二有源表面和与所述第二有源表面相反的第二后表面，
其中，所述第一有源表面面对所述第一再分布基板，并且
其中，所述第二有源表面面对所述第二再分布基板。
20.根据权利要求16所述的半导体封装件，所述半导体封装件还包括：外部连接端子，所述外部连接端子位于所述第一再分布基板的下表面或所述第二再分布基板的上表面上。
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