CN116454051A - 半导体封装 - Google Patents

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CN116454051A CN202211394906.7A CN202211394906A CN116454051A CN 116454051 A CN116454051 A CN 116454051A CN 202211394906 A CN202211394906 A CN 202211394906A CN 116454051 A CN116454051 A CN 116454051A
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CN
China
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die
pad
pads
semiconductor package
connection terminal
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金宣敎
姜芸炳
金珉秀
朴商植
郑胜允
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Samsung Electronics Co Ltd
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Abstract

公开了一种半导体封装，包括：第一管芯，具有中心区和围绕中心区的外围区；多个贯通电极，穿透第一管芯；多个第一焊盘，在第一管芯的顶表面处，并耦接到贯通电极；第二管芯，在第一管芯上；多个第二焊盘，在第二管芯的底表面处，第二管芯的底表面面对第一管芯的顶表面；多个连接端子，将第一焊盘连接到第二焊盘；以及介电层，填充第一管芯和第二管芯之间的空间，并围绕连接端子。中心区上的每个第一焊盘的第一宽度可以大于外围区上的每个第一焊盘的第二宽度。每个连接端子可以包括在其侧表面处的凸部，该凸部突出超过相应的第一焊盘的侧表面和相应的第二焊盘的侧表面。凸部可以在远离第一管芯的中心的方向上突出。凸部的突出距离可以在从第一管芯的中心朝向第一管芯的外部的方向上增加。

Description

半导体封装
相关申请的交叉引用
本申请要求于2022年1月14日向韩国知识产权局提交的韩国专利申请10-2022-0006089的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及半导体封装，更具体地涉及堆叠类型的半导体封装。
背景技术
当今电子行业的趋势是以合理的价格制造轻量、紧凑、高速、多功能和高性能的产品。使用多芯片堆叠封装技术或系统级封装技术来满足这些趋势。有关多芯片堆叠封装或系统级封装，一个半导体封装可以执行多个单元半导体器件的功能。虽然多芯片堆叠封装或系统级封装可能比典型的单芯片封装稍厚，但它们具有与单芯片封装的平面尺寸相似的平面尺寸，因此主要用于高端、紧凑和便携式产品，例如移动电话、膝上型计算机、存储卡或便携式摄像机。
发明内容
本发明构思的一些实施例提供了一种具有提高的结构稳定性的半导体封装及其制造方法。
本发明构思的一些实施例提供了一种具有提高的热辐射效率的半导体封装及其制造方法。
本发明构思的一些实施例提供了一种具有提高的操作稳定性的半导体封装及其制造方法。
本发明构思的目的不限于上述目的，并且根据以下描述，本领域技术人员将清楚地理解上文未提及的其它目的。
根据本发明构思的一些实施例，一种半导体封装包括：第一管芯，具有中心区和围绕所述中心区的外围区；多个贯通电极，穿透第一管芯；多个第一焊盘，在第一管芯的顶表面处，并耦接到贯通电极；第二管芯，在第一管芯上；多个第二焊盘，在第二管芯的底表面处，第二管芯的底表面面对第一管芯的顶表面；多个连接端子，将第一焊盘连接到第二焊盘；以及介电层，填充第一管芯和第二管芯之间的空间，并围绕连接端子。中心区上的每个第一焊盘的第一宽度可以大于外围区上的每个第一焊盘的第二宽度。每个连接端子可以包括在其侧表面处的凸部，该凸部突出超过相应的第一焊盘的侧表面和相应的第二焊盘的侧表面。凸部可以在远离第一管芯的中心的方向上突出。凸部的突出距离可以在从第一管芯的中心朝向第一管芯的外部的方向上增加。
根据本发明构思的一些实施例，一种半导体封装包括：第一管芯；多个第二管芯，堆叠在第一管芯上，每个第二管芯包括多个第一焊盘、多个第二焊盘、多个第三焊盘和多个第四焊盘，第一焊盘和第二焊盘在相应的第二管芯的顶表面上，并且第三焊盘和第四焊盘在相应的第二管芯的底表面上；针对每对相邻的第二管芯的多个第一连接端子，将该对相邻的第二管芯中的下第二管芯的第一焊盘连接到该对相邻的第二管芯中的上第二管芯的第三焊盘，第一焊盘和第三焊盘在该对相邻的第二管芯之间彼此竖直地重叠；针对每对相邻的第二管芯的多个第二连接端子，将该对相邻的第二管芯中的下第二管芯的第二焊盘连接到该对相邻的第二管芯中的上第二管芯的第四焊盘，第二焊盘和第四焊盘在该对相邻的第二管芯之间彼此竖直地重叠；针对每对相邻的第二管芯的介电层，填充该对相邻的第二管芯之间的空间；以及多个外部端子，在第一管芯下方，并将第一管芯连接到衬底。第一焊盘和第三焊盘可以在第二管芯的中心区中。第二焊盘和第四焊盘可以在第二管芯的外围区中，该外围区在中心区的外部。每个第一焊盘在第一水平方向上的最大宽度与第一焊盘在第一水平方向上的布置周期的第一比率可以大于每个第二焊盘在第一水平方向上的最大宽度与第二焊盘在第一水平方向上的布置周期的第二比率。
根据本发明构思的一些实施例，一种半导体封装包括：衬底；多个管芯，堆叠在衬底上，每个管芯包括在该管芯的顶表面上的多个第一焊盘和在该管芯的底表面上的多个第二焊盘；多个连接端子，将第一焊盘连接到第二焊盘；以及介电层，填充管芯之间的空间，并且围绕连接端子。管芯可以具有中心区和围绕中心区的外围区。中心区上的每个第一焊盘的第一面积可以大于外围区上的每个第一焊盘的第二面积。每个连接端子可以包括在该连接端子的第一侧上的凸部，并且在该连接端子的相对的第二侧上可以不包括凸部。该第一侧可以指向管芯的外部。
附图说明
图1示出了图示根据本发明构思的一些实施例的半导体封装的截面图。
图2示出了图示根据本发明构思的一些实施例的半导体封装的平面图。
图3示出了图示图1的部分A的沿图2的线I-I′截取的放大截面图。
图4示出了图示图2的部分B的放大图。
图5至图7示出了图示焊盘的形状的在图2中描绘的部分B的平面图。
图8示出了图示根据本发明构思的一些实施例的半导体封装的平面图。
图9示出了图示图8的部分C的放大图。
图10示出了图示图1的部分A的沿图8的线II-II′截取的放大截面图。
图11示出了图示根据本发明构思的一些实施例的半导体封装的平面图。
图12示出了图示图11的部分D的放大图。
图13示出了图示根据本发明构思的一些实施例的半导体封装的截面图。
图14至图18示出了图示根据本发明构思的一些实施例的制造半导体封装的方法的截面图。
具体实施方式
现在，以下将参考附图描述根据本发明构思的半导体封装。
图1示出了图示根据本发明构思的一些实施例的半导体封装的截面图。图2示出了图示根据本发明构思的一些实施例的半导体封装的平面图。图3示出了图示图1的部分A的沿图2的线I-I′截取的放大截面图。图4示出了图示图2的部分B的放大图。图5至图7示出了图示焊盘的形状的在图2中描绘的部分B的平面图。将理解，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。除非上下文另有说明，否则例如作为命名约定，这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明的教导的前提下，以下在说明书的一个部分中讨论的第一元件、组件、区域、层或部分可以在权利要求或说明书的另一部分中被命名为第二元件、组件、区域、层或部分。此外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述术语，该术语在权利要求中仍然可以被称为“第一”或“第二”，以便将要求保护的不同元件彼此区分开。
参考图1至图4，根据本发明构思的一些实施例的半导体封装可以是使用一个或多个过孔的堆叠型半导体封装。例如，基底衬底100可以在其上设置有相同类型的第二管芯200，并且第二管芯200可以通过第四过孔210彼此电连接，第四过孔210是穿透第二管芯200的贯通电极。第二管芯200可以通过设置在第二管芯200的底表面200b上的连接端子240彼此耦接。例如，第二管芯200可以构成微球栅阵列(MBGA)或微柱栅阵列(MPGA)。
可以设置基底衬底100。基底衬底100可以在其中包括集成电路。例如，基底衬底100可以是包括诸如晶体管之类的电子元件的第一管芯(例如，它可以包括形成在其中的多个晶体管)。例如，基底衬底100可以是由诸如硅(Si)之类的半导体形成的晶片级半导体管芯。图1示出了基底衬底100是第一管芯，但是本发明构思不限于此。根据本发明构思的一些实施例，基底衬底100可以不包括任何电子元件(例如晶体管)。下面将讨论基底衬底100和第一管芯是同一组件的示例。
当在平面图中观察时，第一管芯100可以具有位于第一管芯100的中心部分上的中心区CR，并且还可以具有围绕中心区CR的外围区PR(例如，在中心区CR外部)。中心区CR可以是设置有针对在第一管芯100中的集成电路中处理的信号的布线线路的部分。中心区CR可以在第一方向D1和第二方向D2上延伸，并且可以在第一方向D1上比在第二方向D2上延伸更长的距离。外围区PR可以是设置有针对用于驱动第一管芯100中的集成电路的各种信号(例如，电力信号或接地信号)的布线线路的部分，或者设置有用于向外传递从第一管芯100产生的热的一个或多个导热构件(例如，未电连接到第一管芯100中的集成电路的虚设过孔或虚设焊料)的部分。在一些实施例中，外围区PR不包括电连接到第一管芯100中的集成电路的任何布线线路。外围区PR可以围绕中心区CR(例如，根据平面图，在所有侧上)。然而，本发明构思不限于此，并且根据需要，外围区PR和中心区CR可以以各种方式放置。
第一管芯100可以包括第一电路层102和第一过孔110。
第一电路层102可以设置在第一管芯100的底表面上。第一电路层102可以包括集成电路。例如，第一电路层102可以是存储电路、逻辑电路或其组合。例如，第一管芯100的底表面可以是第一管芯100的有源表面。
第一过孔110可以在第三方向D3上穿透第一管芯100。第一过孔110可以是由导电材料形成的导电过孔。第一过孔110可以电连接到第一电路层102。第一过孔110可以包括设置在中心区CR上的第二过孔112和设置在外围区PR上的第三过孔114。
第二过孔112可以电连接到第一管芯100的集成电路。例如，第二过孔112可以是用于传送在第一管芯100中的集成电路中处理的信号的过孔。在中心区CR上，第二过孔112可以沿着第一方向D1和第二方向D2布置。例如，第二过孔112可以以栅格形状设置。备选地，第二过孔112可以以行布置，这些行可以在第一方向D1或第二方向D2上彼此移位(例如，偏移)。例如，第二过孔112可以沿着第一方向D1或第二方向D2以锯齿形方式设置。作为另一示例，第二过孔112可以以蜂窝形状布置。
第三过孔114可以电连接到第一管芯100的电力电路或接地电路。例如，第三过孔114可以是用于传送驱动第一管芯100中的集成电路的各种信号的过孔。备选地，第三过孔114可以电浮置在第一管芯100中。例如，第三过孔114可以是不电连接到第一管芯内的任何其他电路组件的虚设过孔。第三过孔114可以与第二过孔112电绝缘。在外围区PR上，第三过孔114可以沿着第一方向D1和第二方向D2布置。例如，第三过孔114可以以栅格形状设置。备选地，第三过孔114可以以行布置，这些行可以在第一方向D1或第二方向D2上彼此移位。例如，第三过孔114可以沿着第一方向D1或第二方向D2以锯齿形方式设置。作为另一示例，第三过孔114可以以蜂窝形状布置。
第一管芯100可以包括设置在第一管芯100的顶表面处的第一上焊盘120。第一上焊盘120可以包括设置在中心区CR上的第二上焊盘122和设置在外围区PR上的第三上焊盘124。如本文所述，焊盘由导电材料形成并形成在管芯或衬底的表面处，并且可以包括背离管芯或衬底的平坦或基本平坦的表面和/或面向管芯或衬底内部的平坦或基本平坦的表面。背离管芯的平坦表面可以与管芯的表面共面，或者可以突出超过管芯的表面。
第一上焊盘120可以对应地耦接到第一过孔110。例如，在中心区CR上，第二上焊盘122可以耦接到第二过孔112。第二上焊盘122可以各自具有圆形平面形状。第二上焊盘122的布置可以符合第二过孔112的布置。例如，第二上焊盘122可以沿着第一方向D1和第二方向D2布置。
第二上焊盘122的形状和布置可以对应于第二管芯200的与第二上焊盘122相对应的第五上焊盘222的形状和布置，因此将在下面说明第二管芯200中详细讨论第二上焊盘122的详细形状和布置。
第三上焊盘124可以对应地耦接到第一过孔110。例如，在外围区PR上，第三上焊盘124可以耦接到第三过孔114。第三上焊盘124可以各自具有圆形平面形状。第三上焊盘124的布置可以符合第三过孔114的布置。例如，第三上焊盘124可以沿着第一方向D1和第二方向D2布置。根据一些实施例，第三上焊盘124中的一些可以不耦接到第三过孔114。例如，第三上焊盘124中的一些可以是虚设焊盘。在这种情况下，第三上焊盘124中的一些可以与第一过孔110电绝缘。此外，第三上焊盘124可以与第二过孔112电绝缘。以下描述将集中于图1的实施例。
第三上焊盘124的形状和布置可以对应于第二管芯200的与第三上焊盘124相对应的第六上焊盘224的形状和布置，因此将在下面说明第二管芯200中详细讨论第三上焊盘124的详细形状和布置。
第一管芯100可以包括外部端子104。外部端子104可以设置在第一管芯100的底表面上。外部端子104可以设置在第一过孔110下方。备选地，第一下焊盘可以设置在第一管芯100的底表面上，并且外部端子104可以设置在第一下焊盘上。外部端子104可以电连接到第一电路层102和第一过孔110。外部端子104可以被描述为外部封装端子。
虽然未示出，但第一管芯100还可以包括保护层。保护层可以设置到第一管芯100的底表面，从而覆盖第一电路层102。保护层可以保护第一电路层102。保护层可以包括氮化硅(SiN)层或由其形成。保护层可以暴露外部端子104。
管芯堆叠DS可以设置在第一管芯100上。管芯堆叠DS可以包括堆叠在第一管芯100上的第二管芯200。以下将在描述第二管芯200的配置中讨论单个第二管芯200。
可以设置第二管芯200。第二管芯200可以包括诸如晶体管之类的电子元件(例如，诸如多个晶体管之类的多个电子元件，可以是存储单元阵列的一部分)。例如，第二管芯200可以是由诸如硅(Si)之类的半导体形成的晶片级半导体管芯。第二管芯200在水平方向(例如，第一方向D1)上的宽度可以小于第一管芯100在水平方向上的宽度，并且可以具有比第一管芯100的水平面积小的水平面积。
当在平面中观察时，第二管芯200可以具有位于第二管芯200的中心部分上的中心区CR，并且还可以具有围绕中心区CR的外围区PR。第二管芯200的中心区CR和外围区PR可以与第一管芯100的中心区CR和外围区PR相对应。例如，包括在第二管芯200中的中心区CR和外围区PR中的每一个可以具有与包括在第一管芯100中的中心区CR和外围区PR中的对应一个的形状基本相同的形状。在下面的描述中，由用于第一管芯100的对应部分的相同术语指定的第二管芯200的部分将指示第一管芯100的对应部分被投影到的相同部分。
中心区CR可以位于第二管芯200的中心部分上。中心区CR可以是设置有针对在第二管芯200中的集成电路中处理的信号的布线线路的部分。外围区PR可以是设置有针对用于驱动第二管芯200中的集成电路的各种信号(例如，电力信号或接地信号)的布线线路的部分，或者设置有用于向外传递从第二管芯200产生的热的一个或多个导热构件(例如，虚设过孔或虚设焊料)的部分。在一些实施例中，外围区PR不包括电连接到第二管芯200中的集成电路的任何布线线路。外围区PR可以围绕中心区CR。
第二管芯200可以包括第二电路层202和第四过孔210。管芯堆叠DS中的最上面的第二管芯200可以不包括第四过孔210。
第二电路层202可以设置在第二管芯200的底表面200b上。第二电路层202可以包括集成电路。例如，第二电路层202可以包括存储电路、逻辑电路或其组合。第二管芯200的底表面200b可以是第二管芯200的有源表面。
第四过孔210可以在第三方向D3上穿透第二管芯200。第四过孔210可以电连接到第二电路层202。第四过孔210和第一过孔110在配置和布置方面可以基本上相同。第四过孔210可以包括设置在中心区CR上的第五过孔212和设置在外围区PR上的第六过孔214。例如，当在平面中观察时，第五过孔212和第六过孔214的布置可以与第二过孔112和第三过孔114的布置基本上相同。
第五过孔212可以电连接到第二管芯200的集成电路。例如，第五过孔212可以是用于传送在第二管芯200中的集成电路中处理的信号的过孔。在中心区CR上，第五过孔212可以沿着第一方向D1和第二方向D2布置。例如，第五过孔212可以以栅格形状设置。备选地，第五过孔212可以以行布置，这些行可以在第一方向D1或第二方向D2上彼此移位(例如，偏移)。例如，第五过孔212可以沿着第一方向D1或第二方向D2以锯齿形方式设置。作为另一示例，第五过孔212可以以蜂窝形状布置。
第六过孔214可以电连接到第二管芯200的电力电路或接地电路。例如，第六过孔214可以是用于传送驱动第二管芯200中的集成电路的各种信号的过孔。备选地，第六过孔214中的至少一些可以电浮置在第二管芯200中。例如，第六过孔214可以是虚设过孔。第六过孔214可以与第五过孔212电绝缘。在外围区PR上，第六过孔214可以沿着第一方向D1和第二方向D2布置。例如，第六过孔214可以以栅格形状设置。备选地，第六过孔214可以以行布置，这些行可以在第一方向D1或第二方向D2上彼此移位。例如，第六过孔214可以沿着第一方向D1或第二方向D2以锯齿形方式设置。作为另一示例，第六过孔214可以以蜂窝形状布置。
第二管芯200可以包括设置在第二管芯200的顶表面200a处的第四上焊盘220。第四上焊盘220可以包括设置在中心区CR上的第五上焊盘222和设置在外围区PR上的第六上焊盘224。管芯堆叠DS中的最上面的第二管芯200可以不包括第四上焊盘220。
第五上焊盘222可以对应地耦接到第四过孔210。例如，在中心区CR上，第五上焊盘222可以耦接到第五过孔212。
第六上焊盘224可以对应地耦接到第四过孔210。例如，在外围区PR上，第六上焊盘224可以耦接到第六过孔214。根据一些实施例，第六上焊盘224中的一些可以不耦接到第六过孔214。例如，第六上焊盘224中的一些可以是虚设焊盘。在这种情况下，第六上焊盘224中的一些可以与第四过孔210电绝缘。此外，第六上焊盘224可以与第五过孔212电绝缘。
第五上焊盘222可以具有与第六上焊盘224的高度基本上相同的高度。第五上焊盘222和第六上焊盘224可以具有与第二管芯200的顶表面200a共面的顶表面。备选地，第五上焊盘222和第六上焊盘224可以突出超过第二管芯200的顶表面200a，并且可以形成在第二管芯200的顶表面200a上。以下描述将集中于图1和图3的实施例。应当注意，当涉及定向、布局、位置、形状、尺寸、成分、量或其他度量时，如本文中使用的诸如“相同”、“相等”、“平面”或“共面”的术语不必表示完全相同的定向、布局、位置、形状、尺寸、成分、量或其他度量，而是意在包含在例如由于制造工艺而可能发生的可接受变化内几乎相同的定向、布局、位置、形状、尺寸、成分、量或其他度量。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的术语可以是完全相同、完全相等或完全平面的，或者可以在例如由于制造工艺而可能发生的可接受变化内是相同、相等或平面的。
根据本发明构思，第五上焊盘222和第六上焊盘224可以被设计为基于下面将讨论的底部填充层300的流动性而具有彼此不同的布置，并且因此，能够提高底部填充层300的流动和第二管芯200的热辐射。将参考图2至图4详细讨论第五上焊盘222和第六上焊盘224的形状和布置。虽然为了便于描述，图2至图4仅描绘了第四上焊盘220的布置和形状，但第二下焊盘230的布置和形状可以与第四上焊盘220的布置和形状相对应，并且第四上焊盘220的描述可以适用于第二下焊盘230。
参考图2至图4，第五上焊盘222可以各自具有圆形平面形状。第五上焊盘222可以各自具有第一宽度W1(例如，第一最大宽度)。例如，第五上焊盘222的第一宽度W1可以在从约15μm至约17μm的范围内。第五上焊盘222的布置可以符合第五过孔212的布置。例如，第五上焊盘222可以沿着第一方向D1和第二方向D2以第一布置周期P1布置。第五上焊盘222的第一布置周期P1(例如，在第一方向D1和/或第二方向D2上相邻的第五上焊盘222上相同的相应位置之间的距离)可以是例如从约25μm至约40μm。本发明构思不限于在本实施例中讨论的第五上焊盘222的第一宽度W1和第一布置周期P1的值。本文描述的第一布置周期P1和其他布置周期可以被称为间距。诸如“约”或“近似”之类的术语可以反映仅以较小的相对方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、尺寸、定向或布局。例如，从“约0.1至约1”的范围可以包含诸如0.1附近的0％至5％偏差和1附近的0％至5％偏差的范围，特别是如果这种偏差保持与所列范围相同的效果。
第六上焊盘224的平面形状可以类似于第五上焊盘222的平面形状。第六上焊盘224可以各自具有圆形平面形状。第六上焊盘224可以各自具有第二宽度W2(例如，第二最大宽度)。第五上焊盘222可以各自具有比第六上焊盘224中的每一个的面积大的面积。第五上焊盘222的第一宽度W1可以大于第六上焊盘224的第二宽度W2。例如，第五上焊盘222的第一宽度W1可以是第六上焊盘224的第二宽度W2的约1.01倍至约1.5倍。例如，第六上焊盘224的第二宽度W2可以在从约13μm至约15μm的范围内，并且第五上焊盘222的第一宽度W1可以在从约13.13μm至约22.5μm的范围内。第六上焊盘224的布置可以符合第六过孔214的布置。例如，第六上焊盘224可以沿着第一方向D1和第二方向D2以第二布置周期P2布置。第六上焊盘224的第二布置周期P2可以与第五上焊盘222的第一布置周期P1基本上相同或相似。例如，第六上焊盘224的第二布置周期P2可以在从约25μm至约40μm的范围内。第六上焊盘224之间的间隔可以大于第五上焊盘222之间的间隔。本发明构思不限于在本实施例中讨论的第六上焊盘224的第二宽度W2和第二布置周期P2的值。
第五上焊盘222的第一宽度W1与第一布置周期P1的比率可以大于第六上焊盘224的第二宽度W2与第二布置周期P2的比率。例如，第一比率可以是第二比率的约1.01倍至约1.5倍。
根据本发明构思的一些实施例，在设置有针对第二管芯200中的集成电路和针对在第二管芯200中的集成电路中处理的信号的布线线路的中心区CR上，可以存在电信号的大量传送，并且相应地，可以从中心区CR产生大量热。由于设置在中心区CR上的第五上焊盘222被配置为具有增加的面积，因此从第二管芯200产生的热可以通过第五上焊盘222更容易地向外排出。因此，能够提供具有提高的热辐射效率的半导体封装。
图2和图4描绘了第四上焊盘220具有圆形平面形状，但本发明构思不限于此。如图5所示，第四上焊盘220可以各自具有四边形平面形状。备选地，如图6所示，第四上焊盘220可以各自具有六边形平面形状。不同地，如图7所示，第四上焊盘220可以各自具有八边形平面形状。不同地，第四上焊盘220可以各自具有多边形平面形状、椭圆形平面形状或线性平面形状。第五上焊盘222和第六上焊盘224可以具有彼此基本上相同或相似的平面形状。在上述实施例中，第五上焊盘222在边长、宽度、半径、面积和/或直径方面可以大于第六上焊盘224。为了便于描述，图5至图7省略了将在下面讨论的凸部CP的配置的图示。
返回参考图1至图4，第二管芯200可以包括设置在第二管芯200的底表面200b上的第二下焊盘230。第二下焊盘230可以包括设置在中心区CR上的第三下焊盘232和设置在外围区PR上的第四下焊盘234。第三下焊盘232和第四下焊盘234的平面布置和形状可以与第五上焊盘222和第六上焊盘224的平面布置和形状基本上相同或相似。
第三下焊盘232可以设置在中心区CR上，并且可以耦接到第二电路层202或第五过孔212。第三下焊盘232的平面形状可以符合第二管芯200的设置在第三下焊盘232下方的第五上焊盘222的平面形状。例如，第三下焊盘232可以各自具有圆形平面形状。第三下焊盘232可以各自具有与第五上焊盘222的第一宽度W1基本上相同或相似的宽度。第三下焊盘232的布置可以符合第二管芯200的设置在第三下焊盘232下方的第五上焊盘222的布置。例如，第三下焊盘232可以沿着第一方向D1和第二方向D2布置。第三下焊盘232的布置周期可以与第五上焊盘222的第一布置周期P1基本上相同或相似。第三下焊盘232可以与第五上焊盘222竖直地对齐。
第四下焊盘234可以设置在外围区PR上，并且可以耦接到第二电路层202或第六过孔214。此外，第四下焊盘234可以与第五过孔212电绝缘。第四下焊盘234的平面形状可以符合第二管芯200的设置在第四下焊盘234下方的第六上焊盘224的平面形状。例如，第四下焊盘234可以各自具有圆形平面形状。第四下焊盘234可以各自具有与第六上焊盘224的第二宽度W2基本上相同或相似的宽度。第三下焊盘232可以各自具有比第四下焊盘234中的每一个的宽度大的宽度。第四下焊盘234的布置可以符合第二管芯200的设置在第四下焊盘234下方的第六上焊盘224的布置。例如，第四下焊盘234可以沿着第一方向D1和第二方向D2布置。第四下焊盘234的布置周期可以与第六上焊盘224的第二布置周期P2基本上相同或相似。第四下焊盘234的布置周期可以与第三下焊盘232的布置周期基本上相同或相似。第三下焊盘232的宽度与第三下焊盘232的布置周期的比率可以大于第四下焊盘234的宽度与第四下焊盘234的布置周期的比率。第四下焊盘234之间的间隔可以大于第三下焊盘232之间的间隔。第四下焊盘234可以与第六上焊盘224竖直地对齐。
图1描绘了第二下焊盘230具有与第二管芯200的底表面200b共面的底表面，但本发明构思不限于此。第二下焊盘230可以突出超过第二管芯200的底表面200b。
相邻的第二管芯200可以通过连接端子240彼此连接。例如，连接端子240可以与第四上焊盘220的顶表面和第二下焊盘230的底表面接触。在这种情况下，连接端子240可以填充第四上焊盘220和第二下焊盘230之间的空间。除非上下文另有指示，否则如本文所使用的术语“接触”是指直接连接(即，触碰)。
在中心区CR上，第一连接端子242可以将第五上焊盘222连接到面对第五上焊盘222的第三下焊盘232。在外围区PR上，第二连接端子244可以将第六上焊盘224连接到面对第六上焊盘224的第四下焊盘234。第二管芯200可以通过第五上焊盘222、第一连接端子242和第三下焊盘232彼此电连接。第二管芯200可以通过第六上焊盘224、第二连接端子244和第四下焊盘234来接收各种信号(例如，电力信号或接地信号)，这些各种信号用于驱动第二管芯200中的集成电路。连接端子240可以包括焊球或焊料凸块。连接端子240的平面形状和布置可以符合第四上焊盘220的平面形状和布置。例如，第一连接端子242可以各自具有比第二连接端子244中的每一个的宽度大的宽度。
连接端子240中的每一个可以具有设置在其侧表面上的凸部CP。凸部CP可以突出到与连接端子240接触的第四上焊盘220和第二下焊盘230的侧表面上。对于单个连接端子240，凸部CP可以指向从连接端子240向外的方向(例如，其可以不指向向内，使得连接端子240不存在与凸部CP相对的凸部)。在本说明书中，向外方向可以是从第二管芯200的中心朝向第二管芯200的外部的方向，并且可以从第二管芯200的中心径向地指向。例如，凸部CP可以在远离第二管芯200的中心的方向上从连接端子240突出。凸部CP可以具有与从第四上焊盘220和第二下焊盘230的侧表面到凸部CP的脊的距离相对应的高度(例如，在水平方向上，也被描述为长度)，并且该高度可以在从第二管芯200的中心朝向第二管芯200的外部的方向上增加。如本文所使用的连接端子240的凸部的“高度”是指在水平方向上到在垂直于连接端子240所连接的焊盘的侧表面的方向上的凸部的脊的最大突出距离。例如，中心区CR上的第一连接端子242中的每一个的凸部CP的第一高度可以小于外围区PR上的第二连接端子244中的每一个的凸部CP的第二高度。凸部CP可以与在凸部CP突出的方向上相邻的焊盘220和230的连接端子240间隔开。
根据本发明构思的一些实施例，第六上焊盘224和第四下焊盘234可以在凸部CP具有较大高度的外围区PR上具有较小宽度，并且因此，可以在第六上焊盘224之间和第四下焊盘234之间设置较大间隔。因此，在外围区PR上，不会发生由第二连接端子244之间的接触引起的电短路。相应地，可以提供具有提高的电稳定性的半导体封装。
此外，即使第五上焊盘222和第三下焊盘232在凸部CP具有较小高度的中心区CR上具有较大宽度，第五上焊盘222之间的间隔也不能太小，并且同样第三下焊盘232之间的间隔也不能太小。因此，从第二管芯200产生的热可以通过第五上焊盘222容易地向外排出，同时防止连接端子240之间的电短路。因此，可以提供具有增加的热辐射效率和提高的操作稳定性的半导体封装。
连接端子240可以具有设置在其侧表面上的凹部RP。凹部RP可以从与连接端子240接触的第四上焊盘220和第二下焊盘230的侧表面凹陷。对于单个连接端子240，凹部RP可以指向从连接端子240向内的方向。在本说明书中，向内方向可以意味着从第二管芯200的外部朝向第二管芯200的中心的方向。例如，凹部RP可以定位在从连接端子240朝向第二管芯200的中心的方向上。凹部RP可以具有与从第四上焊盘220和第二下焊盘230的侧表面到凹部RP的底表面的距离相对应的深度，并且该深度可以在从第二管芯200的中心朝向第二管芯200的外部的方向上增加。例如，中心区CR上的第一连接端子242中的每一个的凹部RP的第一深度可以小于外围区PR上的第二连接端子244中的每一个的凹部RP的第二深度。
凸部CP的高度和凹部RP的深度可以根据位置而不同，并且可以由于下面讨论的构成在半导体封装制造中的第二管芯200之间的底部填充层300的材料的流动性而引起高度和深度的差。这将在下面描述制造半导体封装的方法中进一步详细讨论。
管芯堆叠DS和第一管芯100可以构成晶片上芯片(COW)结构。例如，连接端子240可以附接到最下面的第二管芯200的底表面200b上，并且最下面的第二管芯200可以面朝下，以允许其底表面200b面向第一管芯100的顶表面。设置在第二下焊盘230上的连接端子240可以用于将最下面的第二管芯200安装在第一管芯100上。第一管芯100的第一上焊盘120可以通过连接端子240连接到第二管芯200的第二下焊盘230。
可以在第二管芯200之间以及管芯堆叠DS与第一管芯100之间设置底部填充层300。底部填充层300可以是填充第二管芯200之间的空间的介电层。底部填充层300可以包括或者可以是非导电膜(NCF)。例如，底部填充层300可以是包括介电材料的聚合物带。备选地，底部填充层300可以包括或者可以是流体粘合构件。底部填充层300可以介于连接端子240之间，以防止连接端子240之间发生电短路。底部填充层300可以具有与第二管芯200的平面形状相似的平面形状。底部填充层300可以部分地突出超过第二管芯200的侧表面。
模制层400可以设置在第一管芯100上。模制层400可以覆盖第一管芯100的顶表面。当在平面图中观察时，模制层400可以围绕管芯堆叠DS。模制层400可以包括或者可以是介电聚合物材料。例如，模制层400可以包括或者可以是环氧模制化合物(EMC)。
在下面的实施例中，将省略与上面参考图1至图7讨论的技术特征重复的技术特征的详细描述，并且将详细讨论它们的差异。相同的附图标记可以分配给与根据本发明构思的一些实施例的半导体封装的组件相同的组件。
图8示出了图示根据本发明构思的一些实施例的半导体封装的平面图。图9示出了图示图8的部分C的放大图。图10示出了图示针对图8与图1的部分A相似的部分的沿图8的线II-II′截取的放大截面图。
参考图8至图10，当在平面图中观察时，第二管芯200可以包括位于第二管芯200的中心部分上的中心区CR、围绕中心区CR的外围区PR、以及在中心区CR和外围区PR之间的中间区MR(也被描述为中间区域)。中心区CR可以位于第二管芯200的中心部分上。中间区MR可以围绕中心区CR。
第二管芯200可以包括第二电路层202和第四过孔210。
第四过孔210可以在第三方向D3上穿透第二管芯200。第四过孔210可以电连接到第二电路层202。第四过孔210可以包括设置在中心区CR上的第五过孔212、设置在外围区PR上的第六过孔214和设置在中间区MR上的第七过孔216。
第五过孔212可以电连接到第二管芯200的集成电路。例如，第五过孔212可以是用于传送在第二管芯200中的集成电路中处理的信号的过孔。
第六过孔214可以电浮置在第二管芯200中。例如，第六过孔214可以是虚设过孔。第六过孔214可以与第五过孔212电绝缘。
第七过孔216可以电连接到第二管芯200的电力电路或接地电路。例如，第七过孔216可以是用于传送驱动第二管芯200中的集成电路的各种信号的过孔。第七过孔216可以与第五过孔212电绝缘。在中间区MR上，第七过孔216可以沿着第一方向D1和第二方向D2布置。例如，第七过孔216可以以栅格形状设置。备选地，第七过孔216可以以行布置，这些行可以在第一方向D1或第二方向D2上彼此移位。作为另一示例，第七过孔216可以以蜂窝形状布置。
第二管芯200可以包括设置在第二管芯200的顶表面200a上的第四上焊盘220。第四上焊盘220可以包括设置在中心区CR上的第五上焊盘222、设置在外围区PR上的第六上焊盘224和设置在中间区MR上的第七上焊盘226。
第五上焊盘222可以对应地耦接到第四过孔210。例如，在中心区CR上，第五上焊盘222可以耦接到第五过孔212。
第五上焊盘222可以各自具有圆形平面形状。第五上焊盘222可以各自具有第一宽度W1(例如，最大宽度)。例如，第五上焊盘222的第一宽度W1可以在从约15μm至约17μm的范围内。第五上焊盘222可以沿着第一方向D1和第二方向D2以第一布置周期P1布置。例如，第五上焊盘222的第一布置周期P1可以在从约25μm至约40μm的范围内。
第六上焊盘224可以对应地耦接到第四过孔210。例如，在外围区PR上，第六上焊盘224可以耦接到第六过孔214。由于第六过孔214可以是电浮置的，因此第六上焊盘224中的至少一些可以是虚设焊盘。同样，根据一些实施例，第六上焊盘224中的一些可以不耦接到第六过孔214。例如，这些第六上焊盘224也可以是虚设焊盘。
第六上焊盘224的平面形状可以类似于第五上焊盘222的平面形状。第六上焊盘224可以各自具有圆形平面形状。第五上焊盘222可以各自具有比第六上焊盘224中的每一个的面积大的面积。第五上焊盘222的第一宽度W1可以大于第六上焊盘224的第二宽度W2(例如，最大宽度)。例如，第五上焊盘222的第一宽度W1可以是第六上焊盘224的第二宽度W2的约1.01倍至约1.5倍。第六上焊盘224的第二宽度W2可以在例如从约13μm至约15μm的范围内。第六上焊盘224可以沿着第一方向D1和第二方向D2以第二布置周期P2布置。第六上焊盘224的第二布置周期P2可以与第五上焊盘222的第一布置周期P1基本上相同或相似。例如，第六上焊盘224的第二布置周期P2可以在从约25μm至约40μm的范围内。第六上焊盘224之间的间隔可以大于第五上焊盘222之间的间隔。
第七上焊盘226可以对应地耦接到第四过孔210。例如，在中间区MR上，第七上焊盘226可以耦接到第七过孔216。第七上焊盘226可以具有(例如，在第三方向D3上)与第六上焊盘224的高度和第五上焊盘222的高度基本上相同的高度。第五上焊盘222、第六上焊盘224和第七上焊盘226可以具有与第二管芯200的顶表面200a共面的顶表面。
第七上焊盘226可以具有与第五上焊盘222的平面形状和第六上焊盘224的平面形状相似的平面形状。第七上焊盘226可以各自具有圆形平面形状。第七上焊盘226可以具有比第六上焊盘224的面积大并且比第五上焊盘222的面积小的面积。第七上焊盘226可以各自具有第三宽度W3(例如，最大宽度)。第七上焊盘226的第三宽度W3可以小于第五上焊盘222的第一宽度W1并且大于第六上焊盘224的第二宽度W2。例如，第七上焊盘226的第三宽度W3可以是第六上焊盘224的第二宽度W2的约1.01倍至约1.2倍。第七上焊盘226的第三宽度W3可以在例如从约13μm至约15μm的范围内。第七上焊盘226的布置可以符合第七过孔216的布置。例如，第七上焊盘226可以沿着第一方向D1和第二方向D2以第三布置周期P3布置。第七上焊盘226的第三布置周期P3可以与第五上焊盘222的第一布置周期P1和第六上焊盘224的第二布置周期P2基本上相同或相似。例如，第七上焊盘226的第三布置周期P3可以在从约25μm至约40μm的范围内。第七上焊盘226之间的间隔可以大于第五上焊盘222之间的间隔，并且小于第六上焊盘224之间的间隔。
第七上焊盘226的第三宽度W3与第三布置周期P3的第三比率可以小于第五上焊盘222的第一宽度W1与第一布置周期P1的第一比率，并且大于第六上焊盘224的第二宽度W2与第二布置周期P2的第二比率。例如，第三比率可以是第二比率的约1.01倍至约1.2倍。
第二管芯200可以包括设置在第二管芯200的底表面200b上的第二下焊盘230。第二下焊盘230可以包括设置在中心区CR上的第三下焊盘232、设置在外围区PR上的第四下焊盘234和设置在中间区MR上的第五下焊盘236。第三下焊盘232、第四下焊盘234和第五下焊盘236的平面布置和形状可以与第五上焊盘222、第六上焊盘224和第七上焊盘的平面布置和形状基本上相同或相似。
第三下焊盘232可以各自具有圆形平面形状。第三下焊盘232可以各自具有与第五上焊盘222的第一宽度W1基本上相同或相似的宽度。第三下焊盘232的布置可以符合第二管芯200的设置在第三下焊盘232下方的第五上焊盘222的布置。第三下焊盘232的布置周期可以与第五上焊盘222的第一布置周期P1基本上相同或相似。第三下焊盘232可以与第五上焊盘222竖直地对齐。
第四下焊盘234可以各自具有圆形平面形状。第四下焊盘234可以各自具有与第六上焊盘224的第二宽度W2基本上相同或相似的宽度。第三下焊盘232可以各自具有比第四下焊盘234中的每一个的宽度大的宽度。第四下焊盘234的布置可以符合第二管芯200的设置在第四下焊盘234下方的第六上焊盘224的布置。第四下焊盘234的布置周期可以与第六上焊盘224的第二布置周期P2基本上相同或相似。第三下焊盘232的宽度与第三下焊盘232的布置周期的比率可以大于第四下焊盘234的宽度与第四下焊盘234的布置周期的比率。第四下焊盘234之间的间隔可以大于第三下焊盘232之间的间隔。第四下焊盘234可以与第六上焊盘224竖直地对齐。
第五下焊盘236可以各自具有圆形平面形状。第五下焊盘236可以各自具有与第七上焊盘226的第三宽度W3基本上相同或相似的宽度。第五下焊盘236的宽度可以小于第三下焊盘232的宽度，并且大于第四下焊盘234的宽度。第五下焊盘236的布置可以符合第二管芯200的没置在第五下焊盘236下方的第七上焊盘226的布置。第五下焊盘236的布置周期可以与第七上焊盘226的第三布置周期P3基本上相同或相似。第五下焊盘236的布置周期可以与第三下焊盘232的布置周期基本上相同或相似。第五下焊盘236的宽度与第五下焊盘236的布置周期的比率可以小于第三下焊盘232的宽度与第三下焊盘232的布置周期的比率，并且大于第四下焊盘234的宽度与第四下焊盘234的布置周期的比率。第五下焊盘236之间的间隔可以大于第三下焊盘232之间的间隔，并且小于第四下焊盘234之间的间隔。第五下焊盘236可以与第七上焊盘226竖直地对齐。
相邻的第二管芯200可以通过连接端子240彼此连接。例如，连接端子240可以与第四上焊盘220的顶表面和第二下焊盘230的底表面接触。在这种情况下，连接端子240可以填充第四上焊盘220和第二下焊盘230之间的空间。
在中心区CR上，第一连接端子242可以将第五上焊盘222连接到面对第五上焊盘222的第三下焊盘232。在外围区PR上，第二连接端子244可以将第六上焊盘224连接到面对第六上焊盘224的第四下焊盘234。在中间区MR上，第三连接端子246可以将第七上焊盘226连接到面对第七上焊盘226的第五下焊盘236。
连接端子240可以具有在其侧表面上向外突出的凸部CP。凸部CP可以突出超过与连接端子240接触的第四上焊盘220和第二下焊盘230的侧表面。凸部CP可以具有与从第四上焊盘220和第二下焊盘230的侧表面到凸部CP的脊的距离相对应的高度(例如，在水平方向上)，并且该高度可以在从第二管芯200的中心朝向第二管芯200的外部的方向上增加。凸部CP可以与在凸部CP突出的方向上相邻的焊盘220和230的连接端子240间隔开。
根据本发明构思的一些实施例，在中心区CR、中间区MR和外围区PR上，第四上焊盘220可以被配置为具有彼此不同的宽度，并且第二下焊盘230可以被配置为具有彼此不同的宽度，因此不会发生由外围区PR上的第二连接端子244之间的接触引起的电短路，并且从第二管芯200产生的热可以通过第四上焊盘220容易地向外排放，同时防止连接端子240之间的电短路。因此，可以提供具有提高的电稳定性的半导体封装。
图11示出了图示根据本发明构思的一些实施例的半导体封装的平面图。图12示出了图示图11的部分D的放大图。
参考图1、图11和图12，第二管芯200可以包括设置在第二管芯200的顶表面200a上的第四上焊盘220。第四上焊盘220可以包括设置在中心区CR上的第五上焊盘222和设置在外围区PR上的第六上焊盘224。
第五上焊盘222可以对应地耦接到第四过孔210。例如，在中心区CR上，第五上焊盘222可以耦接到第五过孔212。
第六上焊盘224可以对应地耦接到第四过孔210。例如，在外围区PR上，第六上焊盘224可以耦接到第六过孔214。
根据本发明构思，第五上焊盘222和第六上焊盘224可以被设计为具有彼此不同的形状，并且因此，能够增加第二管芯200的热辐射。在下面实施例的图中，虽然为了便于描述仅示出了第四上焊盘220的布置和形状，但是第二下焊盘230的布置和形状可以与第四上焊盘220的布置和形状相对应，并且第四上焊盘220的描述可以适用于第二下焊盘230。
第五上焊盘222可以各自具有四边形平面形状。备选地，第五上焊盘222可以各自具有多边形平面形状。第五上焊盘222可以各自具有第一宽度W1(例如，在第一方向D1上的最大宽度)。第五上焊盘222可以沿着第一方向D1和第二方向D2以第一布置周期P1布置。
第六上焊盘224可以各自具有圆形平面形状。第六上焊盘224可以各自具有第二宽度W2(例如，在第一方向D1上的最大宽度)。第五上焊盘222的第一宽度W1可以与第六上焊盘224的第二宽度W2相同。由于第五上焊盘222和第六上焊盘224具有宽度相同的不同形状，因此第五上焊盘222可以各自具有比第六上焊盘224中的每一个的面积大的面积。第六上焊盘224可以沿着第一方向D1和第二方向D2以第二布置周期P2布置。第六上焊盘224的第二布置周期P2可以与第五上焊盘222的第一布置周期P1基本上相同或相似。第六上焊盘224之间的间隔可以与第五上焊盘222之间的间隔基本上相同。
根据本发明构思的一些实施例，在设置有针对第二管芯200中的集成电路和针对在第二管芯200中的集成电路中处理的信号的布线线路的中心区CR上，可以存在电信号的大量传送，并且相应地，可以从中心区CR产生大量热。由于设置在中心区CR上的第五上焊盘222被配置为具有增加的面积，因此从第二管芯200产生的热可以通过第五上焊盘222容易地向外排出。总之，能够提供具有改进的热辐射效率的半导体封装。此外，图1至图10的实施例的方面(例如针对连接端子240)可以包括在图11和图12的实施例中。
图13示出了图示根据本发明构思的一些实施例的半导体封装的截面图。
参考图13，可以提供封装衬底1100。封装衬底1100可以包括在其顶表面上具有信号图案的印刷电路板(PCB)。备选地，封装衬底1100可以具有一个或多个介电层与一个或多个布线层交替堆叠的结构。封装衬底1100可以具有设置在其顶表面上的焊盘。
多个外部端子1102可以设置在封装衬底1100下方。例如，外部端子1102可以设置在端子焊盘上，该端子焊盘设置在封装衬底1100的底表面上。外部端子1102可以包括焊球或焊料凸块，并且基于外部端子1102的类型，半导体封装可以被设置为球栅阵列(BGA)类型、精细球栅阵列(FBGA)类型和接栅阵列(LGA)类型中的一种的形式。
中介层衬底1210可以设置在封装衬底1100上。中介层衬底1210可以安装在封装衬底1100的顶表面上。中介层衬底1210可以包括暴露在中介层衬底1210的顶表面上的第一衬底焊盘1220和暴露在中介层衬底1210的底表面上的第二衬底焊盘1230。中介层衬底1210可以再分布将在下面讨论的芯片堆叠CS和第二半导体芯片1400。例如，第一衬底焊盘1220和第二衬底焊盘1230可以通过中介层衬底1210中的电路线电连接，并且再分布电路可以由第一衬底焊盘1220、第二衬底焊盘1230和电路线构成。中介层衬底1210可以包括介电材料或硅(Si)或由介电材料或硅(Si)形成。当中介层衬底1210包括硅(Si)时，中介层衬底1210可以是具有一个或多个贯通电极的硅中介层衬底，一个或多个贯通电极竖直穿透该硅中介层衬底。第一衬底焊盘1220和第二衬底焊盘1230可以包括导电材料，例如金属。例如，第一衬底焊盘1220和第二衬底焊盘1230可以包括铜(Cu)。
中介层衬底1210可以在其底表面上设置有衬底端子1240。衬底端子1240可以设置在封装衬底1100的焊盘和中介层衬底1210的第二衬底焊盘1230之间。衬底端子1240可以将中介层衬底1210电连接到封装衬底1100。例如，中介层衬底1210可以倒装式安装在封装衬底1100上。衬底端子1240可以包括焊球或焊料凸块。
第一底部填充层1250可以设置在封装衬底1100和中介层衬底1210之间。第一底部填充层1250可以围绕衬底端子1240，同时填充封装衬底1100和中介层衬底1210之间的空间。
芯片堆叠CS可以设置在中介层衬底1210上。芯片堆叠CS可以是参考图1至图12讨论的半导体封装。例如，芯片堆叠CS可以包括基底半导体芯片1310、堆叠在基底半导体芯片1310上的第一半导体芯片1320、以及围绕第一半导体芯片1320的第一模制层1330。例如，基底半导体芯片1310可以与图1的第一管芯100相对应，第一半导体芯片1320可以与图1的第二管芯200相对应，并且第一模制层1330可以与图1的模制层400相对应。
第一半导体芯片1320可以具有中心区和围绕中心区的外围区。第一半导体芯片1320可以在其顶表面上设置有上焊盘，并且在其底表面上设置有下焊盘。第一半导体芯片1320上的上焊盘可以在中心区上具有较大宽度，并且在外围区上具有较小宽度。第一半导体芯片1320的上焊盘之间的间隔和第一半导体芯片1320的下焊盘之间的间隔在中心区和外围区上可以彼此基本上相同或相似。
芯片堆叠CS可以安装在中介层衬底1210上。例如，芯片堆叠CS可以通过基底半导体芯片1310的堆叠连接端子耦接到中介层衬底1210的第一衬底焊盘1220。
第二底部填充层1318可以设置在中介层衬底1210和芯片堆叠CS之间。第二底部填充层1318可以围绕堆叠连接端子，同时填充中介层衬底1210和基底半导体芯片1310之间的空间。
第二半导体芯片1400可以设置在中介层衬底1210上。在中介层衬底1210上，第二半导体芯片1400可以设置为与芯片堆叠CS水平间隔开。第二半导体芯片1400可以具有比第一半导体芯片1320的厚度大的厚度。第二半导体芯片1400可以包括诸如硅(Si)之类的半导体材料或由诸如硅(Si)之类的半导体材料形成。第二半导体芯片1400可以包括电路层1402。电路层1402可以包括逻辑电路。例如，第二半导体芯片1400可以是逻辑芯片。第二半导体芯片1400的底表面可以是有源表面，并且第二半导体芯片1400的顶表面可以是非有源表面。多个凸块1404可以设置在第二半导体芯片1400的底表面上。例如，第二半导体芯片1400可以通过凸块1404耦接到中介层衬底1210的第一衬底焊盘1220。第二半导体芯片1400和芯片堆叠CS可以通过中介层衬底1210中的电路线1212彼此电连接。第三底部填充层1406可以设置在中介层衬底1210和第二半导体芯片1400之间。第三底部填充层1406可以围绕凸块1404，同时填充中介层衬底1210和第二半导体芯片1400之间的空间。
第二模制层1500可以设置在中介层衬底1210上。第二模制层1500可以覆盖中介层衬底1210的顶表面。第二模制层1500可以围绕芯片堆叠CS和第二半导体芯片1400。第二模制层1500可以具有与芯片堆叠CS的顶表面位于相同高度处的顶表面，并且可以与芯片堆叠CS的顶表面共面。第二模制层1500可以包括介电材料或由介电材料形成。例如，第二模制层1500可以包括环氧模制化合物(EMC)。
图14至图18示出了图示根据本发明构思的一些实施例的制造半导体封装的方法的截面图。
参考图14，可以提供第二管芯200。第二管芯200可以包括半导体材料。例如，第二管芯200可以是硅(Si)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。当在平面图中观察时，第二管芯200可以具有中心区CR和围绕中心区CR的外围区PR。
可以在第二管芯200中形成多个第四过孔210。可以通过在第二管芯200中形成沟槽(未示出)、沉积导电材料层(未示出)以填充沟槽、并且平坦化或蚀刻导电材料层以暴露第二管芯200的顶表面200a来形成第四过孔210。例如，可以通过干法蚀刻工艺或湿法蚀刻工艺来形成沟槽。导电材料层可以通过选自化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、金属有机化学气相沉积(MOCVD)和原子层沉积(ALD)中的至少一种来沉积。第四过孔210可以包括导电材料或由导电材料形成。例如，第四过孔210可以包括选自铝(Al)、金(Au)、铍(Be)、铋(Bi)、钴(Co)、铜(Cu)、铪(Hf)、铟(In)、锰(Mg)、钼(Mo)、镍(Ni)、铅(Pb)、钯(Pd)、铂(Pt)、铑(Rh)、铼(Re)、钌(Ru)、钽(Ta)、碲(Te)、钛(Ti)、钨(W)、锌(Zn)和锆(Zr)中的至少一种。第四过孔210可以包括设置在中心区CR上的第五过孔212和设置在外围区PR上的第六过孔214。
可以在第四过孔210上形成多个第四上焊盘220。例如，可以通过在第二管芯200的顶表面200a上形成金属层(未示出)并去除金属层的一部分来形成第四上焊盘220。金属层的形成可以包括执行选自化学气相沉积(CVD)、物理气相沉积(PVD)和原子层沉积(ALD)中的至少一种。金属层的部分去除可以包括使用图案化掩模(未示出)来图案化金属层。备选地，可以通过形成图案化掩模(未示出)、在图案化掩模和第二管芯200的顶表面200a上形成金属层、并且剥离位于图案化掩模上的金属层的一部分来形成第四上焊盘220。之后，可以在第二管芯200的顶表面200a上形成围绕第四上焊盘220的介电层。第四上焊盘220可以包括导电材料或由导电材料形成。第四上焊盘220可以包括铜(Cu)、镍(Ni)或其合金。可以在多个第四过孔210上对应地形成第四上焊盘220。例如，第四上焊盘220可以包括设置在中心区CR上的第五上焊盘222和设置在外围区PR上的第六上焊盘224。第五上焊盘222可以各自具有比第六上焊盘224中的每一个的宽度大的宽度。
参考图15，可以提供另一第二管芯200′。另一第二管芯200′可以与参考图14讨论的第二管芯200相同(例如，具有相同的尺寸、布局和结构)。为了便于描述，图14描绘了第二管芯200的上部的形成，并且图15描绘了第二管芯200′的下部的形成。基本上，整个第二管芯200或200′的形成可以包括图14的方法和图15的方法的全部。
可以在第二管芯200′中形成多个第四过孔210。可以通过在第二管芯200′中形成沟槽(未示出)、沉积导电材料层(未示出)以填充沟槽、并且平坦化或蚀刻导电材料层以暴露第二管芯200′的底表面200b来形成第四过孔210。例如，可以通过干法蚀刻工艺或湿法蚀刻工艺来形成沟槽。第四过孔210可以包括导电材料。第四过孔210可以包括设置在中心区CR上的第五过孔212和设置在外围区PR上的第六过孔214。
可以在第四过孔210上形成多个第二下焊盘230。例如，可以通过在第二管芯200′的底表面200b上形成金属层(未示出)并去除金属层的一部分来形成第二下焊盘230。金属层的形成可以包括执行选自化学气相沉积(CVD)、物理气相沉积(PVD)和原子层沉积(ALD)中的至少一种。金属层的部分去除可以包括使用图案化掩模(未示出)来图案化金属层。备选地，可以通过形成图案化掩模(未示出)、在图案化掩模和第二管芯200′的底表面200b上形成金属层、并且剥离位于图案化掩模上的金属层的一部分来形成第二下焊盘230。第二下焊盘230可以包括导电材料或由导电材料形成，例如上面结合第四上焊盘220所讨论的。可以在多个第四过孔210上对应地形成第二下焊盘230。例如，第二下焊盘230可以包括设置在中心区CR上的第三下焊盘232和设置在外围区PR上的第四下焊盘234。第三下焊盘232可以各自具有比第四下焊盘234中的每一个的宽度大的宽度。
可以在第二下焊盘230中的每一个上设置焊料材料层248。例如，可以通过使用电镀工艺来形成焊料材料层248。例如，可以通过在第二管芯200′的底表面200b上形成暴露第二下焊盘230的掩模图案并执行使用暴露的第二下焊盘230作为籽晶的涂镀工艺来形成焊料材料层248。焊料材料层248可以由焊料材料形成。例如，焊料材料可以包括锡(Sn)和银(Ag)或者是其合金。
参考图16，可以在第二管芯200′的底表面200b上设置初步底部填充层310，从而覆盖第二下焊盘230和焊料材料层248。初步底部填充层310可以保护第二下焊盘230、焊料材料层248和第二管芯200′，并且可以在下面将讨论的工艺中将第二管芯200连接到另一第二管芯200′。例如，初步底部填充层310可以是非导电膜(NCF)和非导电糊(NCP)中的一种。在这种情况下，可以采用层压工艺来在第二管芯200′上形成NCF。初步底部填充层310可以包括介电聚合物或由介电聚合物形成。在一个实施例中，焊料材料层248的底表面可以暴露在初步底部填充层310的底表面上。
参考图17，可以堆叠第二管芯200和200′。第二管芯200和200′可以被设置为允许第二管芯200的顶表面200a面对另一第二管芯200′的底表面200b。第四上焊盘220可以与第二下焊盘230竖直地对齐。例如，第五上焊盘222和第三下焊盘232可以在中心区CR上彼此竖直地对齐，并且第六上焊盘224和第四下焊盘234可以在外围区上彼此竖直地对齐。焊料材料层248的暴露的底表面可以与第四上焊盘220接触。
参考图18，管芯之间的焊料可以经历回流工艺，以将管芯彼此接合。如图18所示，焊料材料层248可以被回流以形成连接端子240。可以在低温下执行焊料材料层248的回流。例如，焊料材料层248可以在从约138℃至约180℃的温度范围内回流。当焊料材料层248被回流时，焊料材料层248可以变为液态。液态焊料的表面张力可以将焊料材料层248转换为具有珠状的连接端子240。连接端子240可以将第四上焊盘220连接到第二下焊盘230。
例如，可以在第二管芯200和200′上执行热压接合工艺。例如，上第二管芯200′可以被提供有指向下面的第二管芯200的压力TP，并且同时，可以向第二管芯200和200′施加热。热压接合工艺的温度可以落入焊接材料层248熔化的温度范围和初步底部填充层310软化的温度范围内。由于焊料材料层248被提供有热，因此焊料材料层248可以被熔化。
填充第四上焊盘220和第二下焊盘230之间的空间的焊料材料层248可以被液化，并且初步底部填充层310被软化，然后热压接合工艺的压力TP可以使得第二管芯200和200′变得更加靠近彼此。因此，可以在第二管芯200和200′之间提供较小间隔，并且可以制造紧凑的半导体封装。因此，能够制造具有提高的热稳定性的半导体封装。
连接端子240可以形成为具有基于位置而改变的形状。如图18所示，在热压接合工艺中，软化的初步介电层DE可以具有流动性。例如，当在平面图中观察时，初步介电层DE可以在从第一管芯100的中心向外的方向上流动。初步介电层DE可以从中心区CR向外围区PR流动。在这种情况下，初步介电层DE在外围区上的流动程度(例如，流速)或位移量可以大于在中心区CR上的流动程度(例如，流速)或位移量。移动的初步介电层DE可以向熔化的焊料材料层248施加压力，从而改变连接端子240的形状。例如，焊料材料层248在外围区PR上的扫掠距离或位移量或距离可以大于在中心区CR上的扫掠距离或位移量或距离。在本说明书中，扫掠距离可以意味着焊料材料层248随着初步介电层DE的流动从与连接端子240接触的第四上焊盘220和第二下焊盘230的侧表面扫掠过(例如，位移)的长度。焊料材料层248的扫掠距离可以在朝向第二管芯200或200′的侧表面的方向上增加。以这种方式，在一些实施例中，连接端子240包括在制造期间从第二管芯200和第二管芯200′的中心向外边缘向外位移的一些材料，这引起每个连接端子240具有可以彼此相对的凹侧表面和凸侧表面。此外，形成连接端子240的材料的位移程度或距离可以从更靠近第二管芯200和200′的中心的连接端子240向更靠近第二管芯200和200′的外边缘的连接端子240逐渐增加。
根据本发明构思的一些实施例，由于第四上焊盘220和第二下焊盘230在外围区PR上具有较小宽度和较大间隔，因此即使当焊料材料层248具有较大扫掠距离时，相邻的连接端子240也可以不彼此接触。
此外，由于焊料材料层248在中心区CR上具有较小扫掠距离，因此第四上焊盘220和第二下焊盘230可以形成为具有较大宽度，以允许在第二管芯200和200′之间的容易的热传递。
熔化的焊料材料层248可以被冷却，以形成连接端子240。在这种情况下，可以硬化初步底部填充层310。在形成连接端子240的同时，软化的初步底部填充层310可以被硬化，以形成底部填充层300。底部填充层300可以围绕连接端子240，并且可以保护连接端子240免受外部冲击和/或应力。此外，由于连接端子240和底部填充层300同时形成，因此底部填充层300可以保护连接端子240免受因冷却过程中可能出现的温度差导致的翘曲而引起的应力。因此，能够制造具有提高的结构稳定性的半导体封装，并且减少制造半导体封装中失败的发生。
返回参考图1，可以提供第一管芯100。第一管芯100可以与参考图1至图12讨论的第一管芯100相对应。
多个第二管芯200可以堆叠在第一管芯100上。将第二管芯200安装在第一管芯100上的工艺可以与如参考图15至图18所讨论的将另一第二管芯200′安装在第二管芯200上的工艺基本上相同。
此后，可以在第一管芯100上形成模制层400。
根据本发明构思的一些实施例的半导体封装可以被配置为使得设置在中心区上的焊盘形成为具有较大面积，并且因此从管芯产生的热可以通过焊盘容易地向外排出。因此，半导体封装可以被提供有提高的热辐射效率。
通过允许焊盘在凸部具有较大高度的外围区上具有较小宽度，可以在焊盘之间提供较大间隔。因此，可以不发生由外围区上的连接端子之间的接触而引起的电短路。相应地，半导体封装可以具有提高的电稳定性。
此外，即使当焊盘被配置为在凸部具有较小高度的外围区上具有较大宽度时，焊盘之间的间隔也不能太小。因此，从管芯产生的热可以通过焊盘容易地向外排出，同时防止连接端子之间的电短路。相应地，半导体封装可以被提供有增加的热辐射效率和提高的操作稳定性。
尽管已经结合附图中示出的本发明构思的一些实施例描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下可以在其中进行形式和细节的变化。因此，上述公开的实施例应被认为是说明性的而非限制性的。

Claims (20)

1.一种半导体封装，包括：
第一管芯，具有中心区和围绕所述中心区的外围区；
多个贯通电极，穿透所述第一管芯；
多个第一焊盘，在所述第一管芯的顶表面处，并耦接到所述贯通电极；
第二管芯，在所述第一管芯上；
多个第二焊盘，在所述第二管芯的底表面处，所述第二管芯的底表面面对所述第一管芯的顶表面；
多个连接端子，将所述第一焊盘连接到所述第二焊盘；以及
介电层，填充所述第一管芯和所述第二管芯之间的空间，并围绕所述连接端子，
其中，所述中心区上的每个第一焊盘的第一宽度大于所述外围区上的每个第一焊盘的第二宽度，
其中，每个连接端子包括在其侧表面处的凸部，所述凸部突出超过相应的第一焊盘的侧表面和相应的第二焊盘的侧表面，所述凸部在远离所述第一管芯的中心的方向上突出，并且
其中，所述凸部的突出距离在从所述第一管芯的中心朝向所述第一管芯的外部的方向上增加。
2.根据权利要求1所述的半导体封装，其中，所述中心区上的每个第一焊盘的第一宽度是所述外围区上的每个第一焊盘的第二宽度的约1.01倍至约1.5倍。
3.根据权利要求1所述的半导体封装，其中，所述中心区上的每个第一焊盘在第一方向上的所述第一宽度与所述中心区上的第一焊盘在所述第一方向上的布置周期的第一比率大于所述外围区上的每个第一焊盘在所述第一方向上的所述第二宽度与所述外围区上的第一焊盘在所述第一方向上的布置周期的第二比率。
4.根据权利要求1所述的半导体封装，其中，所述中心区上的每个第一焊盘的面积大于所述外围区上的每个第一焊盘的面积。
5.根据权利要求1所述的半导体封装，其中，
每个连接端子包括从相应的第一焊盘的侧表面和相应的第二焊盘的侧表面凹陷的凹部，
所述凸部在所述连接端子的第一侧上，所述第一侧指向所述第一管芯的外部，并且
所述凹部在所述连接端子的第二侧上，所述第二侧指向所述第一管芯的内部。
6.根据权利要求5所述的半导体封装，其中，所述凹部的凹入深度在从所述第一管芯的中心朝向所述第一管芯的外部的方向上增加。
7.根据权利要求1所述的半导体封装，还包括：
衬底；
多个衬底端子，在所述第一管芯的底表面上，并将所述第一管芯连接到所述衬底；以及
模制层，在所述衬底上，并且覆盖所述第一管芯和所述第二管芯。
8.一种半导体封装，包括：
第一管芯；
多个第二管芯，堆叠在所述第一管芯上，每个第二管芯包括多个第一焊盘、多个第二焊盘、多个第三焊盘和多个第四焊盘，所述第一焊盘和所述第二焊盘在相应的第二管芯的顶表面上，并且所述第三焊盘和所述第四焊盘在所述相应的第二管芯的底表面上；
针对每对相邻的第二管芯的多个第一连接端子，将该对相邻的第二管芯中的下第二管芯的第一焊盘连接到该对相邻的第二管芯中的上第二管芯的第三焊盘，所述第一焊盘和所述第三焊盘在该对相邻的第二管芯之间彼此竖直地重叠；
针对每对相邻的第二管芯的多个第二连接端子，将该对相邻的第二管芯中的下第二管芯的第二焊盘连接到该对相邻的第二管芯中的上第二管芯的第四焊盘，所述第二焊盘和所述第四焊盘在该对相邻的第二管芯之间彼此竖直地重叠；
针对每对相邻的第二管芯的介电层，填充该对相邻的第二管芯之间的空间；以及
多个外部端子，在所述第一管芯下方，并将所述第一管芯连接到衬底，
其中，所述第一焊盘和所述第三焊盘在所述第二管芯的中心区上，
其中，所述第二焊盘和所述第四焊盘在所述第二管芯的外围区上，所述外围区在所述中心区的外部，并且
其中，每个第一焊盘在第一水平方向上的最大宽度与所述第一焊盘在所述第一水平方向上的布置周期的第一比率大于每个第二焊盘在所述第一水平方向上的最大宽度与所述第二焊盘在所述第一水平方向上的布置周期的第二比率。
9.根据权利要求8所述的半导体封装，其中，每个第一焊盘在所述第一水平方向上的最大宽度和每个第三焊盘在所述第一水平方向上的最大宽度大于每个第二焊盘在所述第一水平方向上的最大宽度和每个第四焊盘在所述第一水平方向上的最大宽度中的每一个。
10.根据权利要求9所述的半导体封装，其中，每个第一焊盘在所述第一水平方向上的最大宽度和每个第三焊盘在所述第一水平方向上的最大宽度是每个第二焊盘在所述第一水平方向上的最大宽度和每个第四焊盘在所述第一水平方向上的最大宽度的约1.01倍至约1.5倍。
11.根据权利要求8所述的半导体封装，其中，所述第一焊盘的布置周期与所述第二焊盘的布置周期相同。
12.根据权利要求8所述的半导体封装，其中，所述第一比率是所述第二比率的约1.01倍至约1.5倍。
13.根据权利要求8所述的半导体封装，其中，
每个第一连接端子包括第一凸部，所述第一凸部突出超过相应的第一焊盘和第三焊盘的侧表面，所述第一凸部在所述第一连接端子的一侧上，所述第一连接端子的所述一侧指向所述第一管芯的外部，
每个第二连接端子包括第二凸部，所述第二凸部突出超过相应的第二焊盘和第四焊盘的侧表面，所述第二凸部在所述第二连接端子的一侧上，所述第二连接端子的所述一侧指向所述第一管芯的外部，并且
每个第二凸部在垂直于相应的第二焊盘和第四焊盘的侧表面的方向上的最大突出距离大于每个第一凸部在垂直于相应的第一焊盘和第三焊盘的侧表面的方向上的突出距离。
14.根据权利要求13所述的半导体封装，其中，
每个第一凸部与相邻的第一连接端子间隔开，并且
每个第二凸部与相邻的第二连接端子间隔开。
15.根据权利要求8所述的半导体封装，其中，
每个第一连接端子包括第一凹部，所述第一凹部从所述第一焊盘和所述第三焊盘的侧表面凹陷，所述第一凹部在所述第一连接端子的第一侧上，所述第一连接端子的所述第一侧指向所述第一管芯的内部，
每个第二连接端子包括第二凹部，所述第二凹部从所述第二焊盘和所述第四焊盘的侧表面凹陷，所述第二凹部在所述第二连接端子的第一侧上，所述第二连接端子的所述第一侧指向所述第一管芯的内部，并且
每个第二凹部的凹入深度大于每个第一凹部的凹入深度。
16.一种半导体封装，包括：
衬底；
多个管芯，堆叠在所述衬底上，每个管芯包括在该管芯的顶表面上的多个第一焊盘和在该管芯的底表面上的多个第二焊盘；
多个连接端子，将所述第一焊盘连接到所述第二焊盘；以及
介电层，填充所述管芯之间的空间，并且围绕所述连接端子，
其中，所述管芯具有中心区和围绕所述中心区的外围区，
其中，所述中心区上的每个第一焊盘的第一面积大于所述外围区上的每个第一焊盘的第二面积，并且
其中，每个连接端子包括在该连接端子的第一侧上的凸部，并且在该连接端子的相对的第二侧上不包括凸部，所述第一侧指向所述管芯的外部。
17.根据权利要求16所述的半导体封装，其中，所述中心区上的每个第一焊盘在第一方向上的最大宽度大于所述外围区上的每个第一焊盘在所述第一方向上的最大宽度。
18.根据权利要求17所述的半导体封装，其中，所述中心区上的每个第一焊盘在所述第一方向上的最大宽度是所述外围区上的每个第一焊盘在所述第一方向上的最大宽度的约1.01倍至约1.5倍。
19.根据权利要求16所述的半导体封装，其中，所述中心区上的每个第一焊盘在第一方向上的最大宽度与所述中心区上的第一焊盘在所述第一方向上的布置周期的第一比率大于所述外围区上的每个第一焊盘在所述第一方向上的最大宽度与所述外围区上的第一焊盘在所述第一方向上的布置周期的第二比率。
20.根据权利要求16所述的半导体封装，其中，所述凸部的突出距离在从所述管芯的中心朝向所述管芯的外部的方向上增加。
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