KR20230110054A - 반도체 패키지 - Google Patents

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KR20230110054A
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vias
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강운병
김민수
박상식
정승윤
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L24/92—Specific sequence of method steps
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    • H01L2924/182—Disposition
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 갖는 제 1 다이, 상기 제 1 다이를 관통하는 관통 전극들, 상기 제 1 다이의 상부면에 제공되고, 상기 관통 전극들에 접속되는 제 1 패드들, 상기 제 1 다이 상의 제 2 다이, 상기 제 2 다이의 하부면에 제공되는 제 2 패드들, 상기 제 1 패드들과 상기 제 2 패드들을 연결하는 연결 단자들, 및 상기 제 1 다이와 상기 제 2 다이 사이를 채우고, 상기 연결 단자들을 둘러싸는 절연층을 포함하는 반도체 패키지를 제공하되, 상기 중심 영역 상에 위치하는 상기 제 1 패드들의 제 1 폭은 상기 주변 영역 상에 위치하는 상기 제 1 패드들의 제 2 폭보다 크고, 상기 연결 단자들 각각은 상기 제 1 패드들의 측면 및 상기 제 2 패드들의 측면 상으로 돌출되는 볼록부를 포함하되, 상기 볼록부는 상기 연결 단자로부터 상기 제 1 다이의 중심에서 멀어지는 방향으로 돌출되고, 상기 제 1 다이의 중심으로부터 상기 제 1 다이의 외측을 향할수록 상기 볼록부들이 돌출되는 거리는 커질 수 있다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 적층형 반도체 패키지에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이러한 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(system in package) 기술이 사용된다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 열 방출 효율이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 구동 안정성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 갖는 제 1 다이, 상기 제 1 다이를 관통하는 관통 전극들, 상기 제 1 다이의 상부면에 제공되고, 상기 관통 전극들에 접속되는 제 1 패드들, 상기 제 1 다이 상의 제 2 다이, 상기 제 2 다이의 하부면에 제공되는 제 2 패드들, 상기 제 1 패드들과 상기 제 2 패드들을 연결하는 연결 단자들, 및 상기 제 1 다이와 상기 제 2 다이 사이를 채우고, 상기 연결 단자들을 둘러싸는 절연층을 포함할 수 있다. 상기 중심 영역 상에 위치하는 상기 제 1 패드들의 제 1 폭은 상기 주변 영역 상에 위치하는 상기 제 1 패드들의 제 2 폭보다 클 수 있다. 상기 연결 단자들 각각은 상기 제 1 패드들의 측면 및 상기 제 2 패드들의 측면 상으로 돌출되는 볼록부를 포함하되, 상기 볼록부는 상기 연결 단자로부터 상기 제 1 다이의 중심에서 멀어지는 방향으로 돌출될 수 있다. 상기 제 1 다이의 중심으로부터 상기 제 1 다이의 외측을 향할수록 상기 볼록부들이 돌출되는 거리는 커질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 다이, 상기 제 1 다이 상에 적층되는 제 2 다이들, 상기 제 2 다이들 각각은 상기 제 2 다이의 상부면에 제공되는 제 1 패드들과 제 2 패드들, 및 상기 제 2 다이의 하부면에 제공되는 제 3 패드들과 제 4 패드들을 포함하고, 상기 제 2 다이들 사이에서 수직으로 중첩되는 제 1 패드들과 제 3 패드들을 연결하는 제 1 연결 단자들, 상기 제 2 다이들 사이에서 수직으로 중첩되는 제 2 패드들과 제 4 패드들을 연결하는 제 2 연결 단자들, 상기 제 2 다이들 사이를 채우는 절연층, 및 상기 제 1 다이 아래에 제공되어, 상기 제 1 다이를 기판에 연결시키는 외부 단자들을 포함할 수 있다. 상기 제 1 및 제 3 패드들은 상기 제 2 다이들의 중심 영역 상에 배치되고, 상기 제 2 및 제 4 패드들은 상기 중심 영역을 둘러싸는 상기 제 2 다이들의 주변 영역 상에 배치될 수 있다. 상기 제 1 패드들의 배열 주기 대비 상기 제 1 패드들의 폭의 제 1 비율은 상기 제 2 패드들의 배열 주기 대비 상기 제 2 패드들의 폭의 제 2 비율보다 클 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 적층되는 다이들, 상기 다이들 각각은 상기 다이의 상부면에 제공되는 제 1 패드들, 및 상기 다이의 하부면에 제공되는 제 2 패드들을 포함하고, 상기 제 1 패드들과 상기 제 2 패드들을 연결하는 연결 단자들, 및 상기 다이들 사이를 채우고, 상기 연결 단자들을 둘러싸는 절연층을 포함할 수 있다. 상기 다이들은 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 가질 수 있다. 상기 중심 영역 상에 위치하는 상기 제 1 패드들의 제 1 면적은 상기 주변 영역 상에 위치하는 상기 제 1 패드들의 제 2 면적보다 클 수 있다. 상기 연결 단자들 각각은 상기 다이의 외측을 향하는 상기 연결 단자의 일측에 제공되는 볼록부를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 중심 영역 상에 제공되는 패드들의 면적을 보다 넓게 구성함에 따라, 다이에서 발생되는 열을 패드들을 통해 외부로 방출하기 용이할 수 있다. 즉, 열 방출 효율이 향상된 반도체 패키지가 제공될 수 있다.
볼록부들의 높이가 큰 주변 영역에서 패드들의 폭을 작게 구성하여 패드들의 간격이 클 수 있다. 이에 따라, 주변 영역에서 연결 단자들 간의 접촉으로 인한 단락이 발생하지 않을 수 있다. 즉, 전기적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
더욱이, 볼록부들의 높이가 낮은 중심 영역에서 패드들의 폭을 크게 구성하더라도, 패드들의 간격이 작지 않을 수 있다. 이에 따라, 연결 단자들 간의 단락을 방지하면서도 다이에서 발생되는 열을 패드들을 통해 외부로 방출하기 용이할 수 있다. 즉, 열 방출 효율 및 구동 안정성이 향상된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 3은 도 1의 A 영역을 확대 도시한 도면으로, 도 2의 Ⅰ-Ⅰ'선에 따라 자른 단면에 해당한다.
도 4는 도 2의 B 영역을 확대 도시한 도면이다.
도 5 내지 도 7은 패드들의 형상을 설명하기 위한 도면들로, 도 2의 B 영역에 해당하는 도면들이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 9는 도 8의 C 영역을 확대 도시한 도면이다.
도 10은 도 1의 A 영역을 확대 도시한 도면으로, 도 8의 Ⅱ-Ⅱ'선에 따라 자른 단면에 해당한다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 12는 도 11의 D 영역을 확대 도시한 도면이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14 내지 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 3은 도 1의 A 영역을 확대 도시한 도면으로, 도 2의 Ⅰ-Ⅰ'선에 따라 자른 단면에 해당한다. 도 4는 도 2의 B 영역을 확대 도시한 도면이다. 도 5 내지 도 7은 패드들의 형상을 설명하기 위한 도면들로, 도 2의 B 영역에 해당하는 도면들이다.
도 1 내지 도 4를 참조하여, 본 발명의 실시예들에 따른 반도체 패키지는 비아를 이용한 적층형 패키지일 수 있다. 예를 들어, 베이스 기판(100) 상에 동종의 제 2 다이들(200)이 적층될 수 있으며, 제 2 다이들(200)은 제 2 다이들(200)을 관통하는 관통 전극들인 제 4 비아들(210)을 통해 서로 전기적으로 연결될 수 있다. 제 2 다이들(200)은 제 2 다이들(200)의 하부면(200b)에 제공되는 연결 단자들(240)을 이용하여 서로 접속될 수 있다. 일 예로, 제 2 다이들(200)은 MBGA(micro ball grid array) 또는 MPGA(micro pillar grid array) 형태일 수 있다.
베이스 기판(100)이 제공될 수 있다. 베이스 기판(100)은 그의 내부에 직접 회로를 포함할 수 있다. 상세하게는, 베이스 기판(100)은 트랜지스터(transistor)와 같은 전자 소자를 포함하는 제 1 다이일 수 있다. 예를 들어, 베이스 기판(100)은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 반도체 다이(die)일 수 있다. 도 1에서는 베이스 기판(100)이 제 1 다이인 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 베이스 기판(100)은 트랜지스터와 같은 전자 소자를 포함하지 않는 기판일 수 있다. 이하, 베이스 기판(100)과 제 1 다이(100)를 동일한 구성 요소로서 설명하도록 한다.
제 1 다이(100)는 평면적 관점에서 제 1 다이(100)의 중심부에 위치하는 중심 영역(CR), 및 중심 영역(CR)을 둘러싸는 주변 영역(PR)을 가질 수 있다. 중심 영역(CR)은 제 1 다이(100) 내의 직접 회로에서 처리되는 신호를 위한 배선이 제공되는 영역일 수 있다. 중심 영역(CR)은 제 1 방향(D1)으로 연장될 수 있다. 주변 영역(PR)은 제 1 다이(100) 내의 상기 직접 회로를 구동하기 위한 다양한 신호들(일 예로, 파워 신호 또는 접지 신호 등)을 위한 배선이 제공되거나, 또는 제 1 다이(100)에서 발생되는 열을 외부로 전달하기 위한 열 전도 부재(일 예로, 더미 비아 또는 더미 솔더 등)이 제공되는 영역일 수 있다. 주변 영역(PR)은 제 1 다이(100) 내의 상기 직접 회로와 전기적으로 연결되는 배선이 제공되지 않을 수 있다. 주변 영역(PR)은 중심 영역(CR)을 둘러쌀 수 있다. 그러나, 본 발명이 이에 한정되지는 않으며, 주변 영역(PR) 및 중심 영역(CR)의 배치는 필요에 따라 다양하게 제공될 수 있다.
제 1 다이(100)는 제 1 회로층(102) 및 제 1 비아들(110)을 포함할 수 있다.
제 1 회로층(102)은 제 1 다이(100)의 하부면에 제공될 수 있다. 제 1 회로층(102)은 상기한 집적 회로를 포함할 수 있다. 예를 들어, 제 1 회로층(102)은 메모리 회로(memory circuit), 로직 회로(logic circuit) 또는 이들의 조합일 수 있다. 즉, 제 1 다이(100)의 하부면은 활성면(active surface)일 수 있다.
제 1 비아들(110)은 제 3 방향(D3)으로 제 1 다이(100)를 관통할 수 있다. 제 1 비아들(110)과 제 1 회로층(102)은 전기적으로 연결될 수 있다. 제 1 비아들(110)은 중심 영역(CR) 상에 제공되는 제 2 비아들(112), 및 주변 영역(PR) 상에 제공되는 제 3 비아들(114)을 포함할 수 있다.
제 2 비아들(112)은 제 1 다이(100)의 집적 회로에 전기적으로 연결될 수 있다. 즉, 제 2 비아들(112)은 제 1 다이(100) 내의 상기 직접 회로에서 처리되는 신호를 전달하는 비아들일 수 있다. 중심 영역(CR) 내에서 제 2 비아들(112)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 예를 들어, 제 2 비아들(112)은 그리드(grid) 형상으로 제공될 수 있다. 또는, 제 2 비아들(112)이 배열되는 각각의 열(row)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 쉬프트(shift)되어 있을 수 있다. 예를 들어, 제 2 비아들(112)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 또는, 제 2 비아들(112)의 배열은 허니콤(honey comb) 형상으로 제공될 수 있다.
제 3 비아들(114)은 제 1 다이(100)의 파워 회로 또는 접지 회로에 전기적으로 연결될 수 있다. 즉, 제 3 비아들(114)은 제 1 다이(100) 내의 상기 직접 회로를 구동하기 위한 다양한 신호들을 전달하기 위한 비아들일 수 있다. 또는, 제 3 비아들(114)은 제 1 다이(100) 내에서 전기적으로 플로팅(floating)되어 있을 수 있다. 즉, 제 3 비아들(114)은 더미 비아들(dummy via)일 수 있다. 제 3 비아들(114)은 제 2 비아들(112)과 전기적으로 절연되어 있을 수 있다. 주변 영역(PR) 내에서 제 3 비아들(114)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 예를 들어 제 3 비아들(114)은 그리드(grid) 형상으로 제공될 수 있다. 또는 제 3 비아들(114)이 배열되는 각각의 열(row)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 쉬프트(shift)되어 있을 수 있다. 예를 들어, 제 3 비아들(114)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 또는, 제 3 비아들(114)의 배열은 허니콤(honey comb) 형상으로 제공될 수 있다.
제 1 다이(100)는 제 1 다이(100)의 상부면 상에 배치되는 제 1 상부 패드들(120)을 포함할 수 있다. 제 1 상부 패드들(120)은 중심 영역(CR) 상에 제공되는 제 2 상부 패드들(122), 및 주변 영역(PR) 상에 제공되는 제 3 상부 패드들(124)을 포함할 수 있다.
제 1 상부 패드들(120) 각각은 제 1 비아들(110)에 접속될 수 있다. 예를 들어, 제 2 상부 패드들(122)은 중심 영역(CR) 상에서 제 2 비아들(112)에 접속될 수 있다. 제 2 상부 패드들(122)은 원형의 평면 형상을 가질 수 있다. 제 2 상부 패드들(122)의 배열은 제 2 비아들(112)의 배열을 따를 수 있다. 예를 들어, 제 2 상부 패드들(122)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
제 2 상부 패드들(122)의 형상 및 배치는 제 2 상부 패드들(122)에 대응되는 제 2 다이(200)의 제 5 상부 패드들(222)에 대응되는 바, 제 2 상부 패드들(122)의 구체적인 형상 및 배치는 뒤에서 제 2 다이(200)를 기준으로 보다 상세히 설명하도록 한다.
제 3 상부 패드들(124) 각각은 제 1 비아들(110)에 접속될 수 있다. 예를 들어, 제 3 상부 패드들(124)은 주변 영역(PR) 상에서 제 3 비아들(114)에 접속될 수 있다. 제 3 상부 패드들(124)은 원형의 평면 형상을 가질 수 있다. 제 3 상부 패드들(124)의 배열은 제 3 비아들(114)의 배열을 따를 수 있다. 예를 들어, 제 3 상부 패드들(124)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 다른 실시예들에 따르면, 제 3 상부 패드들(124)의 일부는 제 3 비아들(114)에 접속되지 않을 수 있다. 즉, 제 3 상부 패드들(124)의 상기 일부는 더미 패드들일 수 있다. 이 경우, 제 3 상부 패드들(124)의 상기 일부는 제 1 비아들(110)과 전기적으로 절연될 수 있다. 또한, 제 3 상부 패드들(124)은 제 2 비아들(112)과 전기적으로 절연될 수 있다. 이하, 도 1의 실시예를 기준으로 계속 설명하도록 한다.
제 3 상부 패드들(124)의 형상 및 배치는 제 3 상부 패드들(124)에 대응되는 제 2 다이(200)의 제 6 상부 패드들(224)에 대응되는 바, 제 3 상부 패드들(124)의 구체적인 형상 및 배치는 뒤에서 제 2 다이(200)를 기준으로 보다 상세히 설명하도록 한다.
제 1 다이(100)는 외부 단자들(104)을 포함할 수 있다. 외부 단자들(104)은 제 1 다이(100)의 하부면 상에 제공될 수 있다. 외부 단자들(104)은 제 1 비아들(110)의 아래에 배치될 수 있다. 또는, 제 1 다이(100)의 하부면 상에 제 1 하부 패드들이 제공될 수 있으며, 외부 단자들(104)은 상기 제 1 하부 패드들 상에 배치될 수 있다. 외부 단자들(104)은 제 1 회로층(102) 및 제 1 비아들(110)과 전기적으로 연결될 수 있다.
도시하지는 않았으나, 제 1 다이(100)는 보호막(미도시)을 더 포함할 수 있다. 상기 보호막은 제 1 다이(100)의 하부면 상에 배치되어, 제 1 회로층(102)을 덮을 수 있다. 제 1 회로층(102)은 상기 보호막에 의해 보호될 수 있다. 상기 보호막은 실리콘 실화막(SiN)을 포함할 수 있다. 상기 보호막은 외부 단자들(104)을 노출시킬 수 있다.
제 1 다이(100) 상에 다이 스택(DS)이 배치될 수 있다. 다이 스택(DS)은 제 1 다이(100) 상에 적층된 제 2 다이들(200)을 포함할 수 있다. 이하, 제 2 다이들(200)의 구성에 대하여, 하나의 제 2 다이(200)를 기준으로 설명하도록 한다.
제 2 다이(200)가 제공될 수 있다. 제 2 다이(200)는 트랜지스터(transistor)와 같은 전자 소자를 포함할 수 있다. 예를 들어, 제 2 다이(200)는 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 반도체 다이(die)일 수 있다. 제 2 다이(200)의 폭은 제 1 다이(100)의 폭보다 작을 수 있다.
제 2 다이(200)는 평면적 관점에서 제 2 다이(200)의 중심부에 위치하는 중심 영역(CR), 및 중심 영역(CR)을 둘러싸는 주변 영역(PR)을 포함할 수 있다. 제 2 다이(200)의 중심 영역(CR) 및 주변 영역(PR)은 제 1 다이(100)의 중심 영역(CR) 및 주변 영역(PR)에 대응될 수 있다. 즉, 제 2 다이(200)의 중심 영역(CR) 및 주변 영역(PR) 각각은 제 1 다이(100)의 그것들과 실질적으로 동일한 형상을 가질 수 있다. 이하, 제 1 다이(100)의 영역들과 동일한 명칭으로 표현되는 제 2 다이(200)의 영역들은 제 1 다이(100)의 영역들이 투영된, 동일한 영역들을 표시하는 것으로 설명하도록 한다.
중심 영역(CR)은 제 2 다이(200)의 중심부에 위치할 수 있다. 중심 영역(CR)은 제 2 다이(200) 내의 직접 회로에서 처리되는 신호를 위한 배선이 제공되는 영역일 수 있다. 주변 영역(PR)은 제 2 다이(200) 내의 상기 직접 회로를 구동하기 위한 다양한 신호들(일 예로, 파워 신호 또는 접지 신호 등)을 위한 배선이 제공되거나, 또는 제 2 다이(200)에서 발생되는 열을 외부로 전달하기 위한 열 전도 부재(일 예로, 더미 비아 또는 더미 솔더 등)이 제공되는 영역일 수 있다. 이 경우, 주변 영역(PR)은 제 2 다이(200) 내의 상기 직접 회로와 전기적으로 연결되는 배선이 제공되지 않을 수 있다. 주변 영역(PR)은 중심 영역(CR)을 둘러쌀 수 있다.
제 2 다이(200)는 제 2 회로층(202) 및 제 4 비아들(210)을 포함할 수 있다. 이때, 다이 스택(DS) 최상단의 제 2 다이(200)는 제 4 비아들(210)을 포함하지 않을 수 있다.
제 2 회로층(202)은 제 2 다이(200)의 하부면(200b) 상에 제공될 수 있다. 제 2 회로층(202)은 집적 회로를 포함할 수 있다. 예를 들어, 제 2 회로층(202)은 메모리 회로, 로직 회로 또는 이들의 조합일 수 있다. 즉, 제 2 다이(200)의 상기 하부면(200b)은 활성면(active surface)일 수 있다.
제 4 비아들(210)은 제 3 방향(D3)으로 제 2 다이(200)를 관통할 수 있다. 제 4 비아들(210)과 제 2 회로층(202)은 전기적으로 연결될 수 있다. 제 4 비아들(210)은 제 1 비아들(110)과 실질적으로 동일한 구성 및 배치를 가질 수 있다. 제 4 비아들(210)은 중심 영역(CR) 상에 제공되는 제 5 비아들(212), 및 주변 영역(PR) 상에 제공되는 제 6 비아들(214)을 포함할 수 있다. 즉, 제 5 비아들(212) 및 제 6 비아들(214)의 배치는 평면적 관점에서 제 2 비아들(112) 및 제 3 비아들(114)의 배치와 실질적으로 동일할 수 있다.
제 5 비아들(212)은 제 2 다이(200)의 상기 집적 회로에 전기적으로 연결될 수 있다. 즉, 제 5 비아들(212)은 제 2 다이(200) 내의 상기 직접 회로에서 처리되는 신호를 전달하는 비아들일 수 있다. 중심 영역(CR) 내에서 제 5 비아들(212)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 예를 들어, 제 5 비아들(212)은 그리드(grid) 형상으로 제공될 수 있다. 또는, 제 5 비아들(212)이 배열되는 각각의 열(row)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 쉬프트(shift)되어 있을 수 있다. 예를 들어, 제 5 비아들(212)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 또는, 제 5 비아들(212)의 배열은 허니콤(honey comb) 형상으로 제공될 수 있다.
제 6 비아들(214)은 제 2 다이(200)의 파워 회로 또는 접지 회로에 전기적으로 연결될 수 있다. 즉, 제 6 비아들(214)은 제 2 다이(200) 내의 상기 직접 회로를 구동하기 위한 다양한 신호들을 전달하기 위한 비아들일 수 있다. 또는, 제 6 비아들(214)은 제 2 다이(200) 내에서 전기적으로 플로팅(floating)되어 있을 수 있다. 즉, 제 6 비아들(214)은 더미 비아들(dummy via)일 수 있다. 제 6 비아들(214)은 제 5 비아들(212)과 전기적으로 절연되어 있을 수 있다. 주변 영역(PR) 내에서 제 6 비아들(214)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 예를 들어, 제 6 비아들(214)은 그리드(grid) 형상으로 제공될 수 있다. 또는, 제 6 비아들(214)이 배열되는 각각의 열(row)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 쉬프트(shift)되어 있을 수 있다. 예를 들어, 제 6 비아들(214)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 또는, 제 6 비아들(214)의 배열은 허니콤(honey comb) 형상으로 제공될 수 있다.
제 2 다이(200)는 제 2 다이(200)의 상부면(200a) 상에 배치되는 제 4 상부 패드들(220)을 포함할 수 있다. 제 4 상부 패드들(220)은 중심 영역(CR) 상에 제공되는 제 5 상부 패드들(222), 및 주변 영역(PR) 상에 제공되는 제 6 상부 패드들(224)을 포함할 수 있다. 이때, 다이 스택(DS) 최상단의 제 2 다이(200)는 제 4 상부 패드들(220)을 포함하지 않을 수 있다.
제 5 상부 패드들(222) 각각은 제 4 비아들(210)에 접속될 수 있다. 예를 들어, 제 5 상부 패드들(222)은 중심 영역(CR) 상에서 제 5 비아들(212)에 접속될 수 있다.
제 6 상부 패드들(224) 각각은 제 4 비아들(210)에 접속될 수 있다. 예를 들어, 제 6 상부 패드들(224)은 주변 영역(PR) 상에서 제 6 비아들(214)에 접속될 수 있다. 다른 실시예들에 따르면, 제 6 상부 패드들(224)의 일부는 제 6 비아들(214)에 접속되지 않을 수 있다. 즉, 제 6 상부 패드들(224)의 상기 일부는 더미 패드들일 수 있다. 이 경우, 제 6 상부 패드들(224)의 상기 일부는 제 4 비아들(210)과 전기적으로 절연될 수 있다. 또한, 제 6 상부 패드들(224)은 제 5 비아들(212)과 전기적으로 절연될 수 있다.
제 5 상부 패드들(222)의 높이는 제 6 상부 패드들(224)의 높이와 실질적으로 동일할 수 있다. 제 5 상부 패드들(222)의 상부면 및 제 6 상부 패드들(224)의 상부면은 제 2 다이(200)의 상부면(200a)과 공면(coplanar)이룰 수 있다. 이와는 다르게, 제 5 상부 패드들(222) 및 제 6 상부 패드들(224)은 제 2 다이(200)의 상부면(200a) 상으로 돌출될 수 있다. 이하, 도 1 및 도 3의 실시예를 기준으로 계속 설명하도록 한다.
본 발명에 따르면, 언더필층(300)의 유동성에 따라, 제 5 상부 패드들(222) 및 제 6 상부 패드들(224)의 배열을 다르게 설계하여, 언더필층(300)의 유동 및 제 2 다이들(200)의 방열을 향상시킬 수 있다. 제 5 상부 패드들(222) 및 제 6 상부 패드들(224)의 형상 및 배열에 대해, 도 2 내지 도 4를 참조하여 상세히 설명한다. 또한, 도 2 및 도 4에서는 설명의 편의를 위하여 제 4 상부 패드들(220)의 배치 및 형상에 대해서만 도시하고 있으나, 제 2 하부 패드들(230)의 배치 및 형상은 제 4 상부 패드들(220)의 배치 및 형상에 대응될 수 있으며, 제 2 하부 패드들(230)에 대한 설명은 제 4 상부 패드들(220)의 대한 설명으로 대신될 수 있다.
도 2 내지 도 4를 참조하여, 제 5 상부 패드들(222)은 원형의 평면 형상을 가질 수 있다. 제 5 상부 패드들(222)은 제 1 폭(W1)을 가질 수 있다. 일 예로, 제 5 상부 패드들(222)의 제 1 폭(W1)은 15um 내지 17um일 수 있다. 제 5 상부 패드들(222)의 배열은 제 5 비아들(212)의 배열을 따를 수 있다. 예를 들어, 제 5 상부 패드들(222)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 제 1 배열 주기(P1)를 갖고 배열될 수 있다. 일 예로, 제 5 상부 패드들(222)의 제 1 배열 주기(P1)는 25um 내지 40um일 수 있다. 그러나, 본 실시예에서 설명한 제 5 상부 패드들(222)의 제 1 폭(W1)의 수치 및 제 1 배열 주기(P1)의 수치는 예시적인 것이며, 본 발명이 이에 한정되지는 않는다.
제 6 상부 패드들(224)의 평면 형상은 제 5 상부 패드들(222)의 평면 형상과 유사할 수 있다. 제 6 상부 패드들(224)은 원형의 평면 형상을 가질 수 있다. 제 6 상부 패드들(224)은 제 2 폭(W2)을 가질 수 있다. 제 5 상부 패드들(222)의 면적은 제 6 상부 패드들(224)의 면적보다 클 수 있다. 제 5 상부 패드들(222)의 제 1 폭(W1)은 제 6 상부 패드들(224)의 제 2 폭(W2)보다 클 수 있다. 예를 들어, 제 5 상부 패드들(222)의 제 1 폭(W1)은 제 6 상부 패드들(224)의 제 2 폭(W2)의 1.01배 내지 1.5배일 수 있다. 일 예로, 제 6 상부 패드들(224)의 제 2 폭(W2)은 13um 내지 15um일 수 있다. 제 6 상부 패드들(224)의 배열은 제 6 비아들(214)의 배열을 따를 수 있다. 예를 들어, 제 6 상부 패드들(224)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 제 2 배열 주기(P2)를 갖고 배열될 수 있다. 제 6 상부 패드들(224)의 제 2 배열 주기(P2)는 제 5 상부 패드들(222)의 제 1 배열 주기(P1)와 실질적으로 동일 및 유사할 수 있다. 일 예로, 제 6 상부 패드들(224)의 제 2 배열 주기(P2)는 25um 내지 40um일 수 있다. 제 6 상부 패드들(224) 간의 간격은 제 5 상부 패드들(222)의 간격보다 클 수 있다. 그러나, 본 실시예에서 설명한 제 6 상부 패드들(224)의 제 2 폭(W2)의 수치 및 제 2 배열 주기(P2)의 수치는 예시적인 것이며, 본 발명이 이에 한정되지는 않는다.
제 5 상부 패드들(222)의 제 1 배열 주기(P1) 대비 제 1 폭(W1)의 제 1 비율은 제 6 상부 패드들(224)의 제 2 배열 주기(P2) 대비 제 2 폭(W2)의 제 2 비율보다 클 수 있다. 예를 들어, 상기 제 1 비율은 상기 제 2 비율의 1.01배 내지 1.5배일 수 있다.
본 발명의 실시예들에 따르면, 제 2 다이(200) 내의 직접 회로 및 상기 직접 회로에서 처리되는 신호를 위한 배선들이 배치되는 중심 영역(CR)은 전기적 신호의 전달량이 많을 수 있으며, 이에 따라 중심 영역(CR)에서의 열 발생양이 많을 수 있다. 중심 영역(CR) 상에 제공되는 제 5 상부 패드들(222)의 면적을 보다 넓게 구성함에 따라, 제 2 다이(200)에서 발생되는 열을 제 5 상부 패드들(222)을 통해 외부로 방출하기 용이할 수 있다. 즉, 열 방출 효율이 향상된 반도체 패키지가 제공될 수 있다.
도 2 및 도 4에서는 제 4 상부 패드들(220)이 원형의 평면 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 4 상부 패드들(220)은, 도 5에 도시된 바와 같이, 사각형의 평면 형상을 가질 수 있다. 또는, 제 4 상부 패드들(220)은, 도 6에 도시된 바와 같이, 육각형의 평면 형상을 가질 수 있다. 또는, 제 4 상부 패드들(220)은, 도 7에 도시된 바와 같이, 팔각형의 평면 형상을 가질 수 있다. 그 외에, 제 4 상부 패드들(220)의 다각형, 타원형 또는 라인형 등의 평면 형상을 가질 수 있다. 이때, 제 5 상부 패드들(222)과 제 6 상부 패드들(224)의 평면 형상은 실질적으로 동일 또는 유사할 수 있다. 상기 실시예들의 경우, 제 5 상부 패드들(222)의 변, 폭, 반경 또는 지름의 길이는 제 6 상부 패드들(224)의 변, 폭, 반경 또는 지름의 길이의 길이보다 클 수 있다. 도 5 내지 도 7에서는 설명의 편의를 위해 후술되는 볼록부(CP)의 구성은 생략하여 도시하였다.
도 1 내지 도 4를 다시 참조하여, 제 2 다이(200)는 제 2 다이(200)의 하부면(200b) 상에 배치되는 제 2 하부 패드들(230)을 포함할 수 있다. 제 2 하부 패드들(230)은 중심 영역(CR) 상에 제공되는 제 3 하부 패드들(232), 및 주변 영역(PR) 상에 제공되는 제 4 하부 패드들(234)을 포함할 수 있다. 제 3 하부 패드들(232) 및 제 4 하부 패드들(234)의 평면적 배치 및 평면 형상은 제 5 상부 패드들(222) 및 제 6 상부 패드들(224)과 실질적으로 동일 및 유사할 수 있다.
제 3 하부 패드들(232) 각각은 중심 영역(CR) 상에 제공되며, 제 2 회로층(202) 또는 제 5 비아들(212)에 접속될 수 있다. 제 3 하부 패드들(232)의 평면 형상은 그의 아래에 배치되는 제 2 다이(200)의 제 5 상부 패드들(222)의 평면 형상을 따를 수 있다. 예를 들어, 제 3 하부 패드들(232)은 원형의 평면 형상을 가질 수 있다. 제 3 하부 패드들(232)의 폭은 제 5 상부 패드들(222)의 제 1 폭(W1)과 실질적으로 동일 또는 유사할 수 있다. 제 3 하부 패드들(232)의 배열은 그의 아래에 배치되는 제 2 다이(200)의 제 5 상부 패드들(222)의 배열을 따를 수 있다. 예를 들어, 제 3 하부 패드들(232)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 제 3 하부 패드들(232)의 배열 주기는 제 5 상부 패드들(222)의 제 1 배열 주기(P1)와 실질적으로 동일 또는 유사할 수 있다. 제 3 하부 패드들(232)은 제 5 상부 패드들(222)과 수직으로 정렬될 수 있다.
제 4 하부 패드들(234) 각각은 주변 영역(PR) 상에 제공되며, 제 2 회로층(202) 또는 제 6 비아들(214)에 접속될 수 있다. 또한, 제 4 하부 패드들(234)은 제 5 비아들(212)과 전기적으로 절연될 수 있다. 제 4 하부 패드들(234)의 평면 형상은 그의 아래에 배치되는 제 2 다이(200)의 제 6 상부 패드들(224)의 평면 형상을 따를 수 있다. 예를 들어, 제 4 하부 패드들(234)은 원형의 평면 형상을 가질 수 있다. 제 4 하부 패드들(234)의 폭은 제 6 상부 패드들(224)의 제 2 폭(W2)과 실질적으로 동일 또는 유사할 수 있다. 제 3 하부 패드들(232)의 폭은 제 4 하부 패드들(234)의 폭보다 클 수 있다. 제 4 하부 패드들(234)의 배열은 그의 아래에 배치되는 제 2 다이(200)의 제 6 상부 패드들(224)의 배열을 따를 수 있다. 예를 들어, 제 4 하부 패드들(234)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 제 4 하부 패드들(234)의 배열 주기는 제 6 상부 패드들(224)의 제 2 배열 주기(P2)와 실질적으로 동일 또는 유사할 수 있다. 제 4 하부 패드들(234)의 상기 배열 주기와 제 3 하부 패드들(232)의 상기 배열 주기는 실질적으로 동일 또는 유사할 수 있다. 제 3 하부 패드들(232)의 상기 배열 주기 대비 상기 폭의 비율은 제 4 하부 패드들(234)의 상기 배열 주기 대비 상기 폭의 비율보다 클 수 있다. 제 4 하부 패드들(234) 간의 간격은 제 3 하부 패드들(232)의 간격보다 클 수 있다. 제 4 하부 패드들(234)은 제 6 상부 패드들(224)과 수직으로 정렬될 수 있다.
도 1에서는 제 2 하부 패드들(230)의 하부면이 제 2 다이(200)의 하부면(200b)과 공면(coplanar)을 이루는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 하부 패드들(230)은 제 2 다이(200)의 하부면(200b) 상으로 돌출될 수 있다.
서로 인접한 제 2 다이들(200)은 연결 단자들(240)을 통해 서로 연결될 수 있다. 예를 들어, 연결 단자들(240)은 제 4 상부 패드들(220)의 상부면 및 제 2 하부 패드들(230)의 하부면과 접할 수 있다. 즉, 연결 단자들(240)은 제 4 상부 패드들(220)와 제 2 하부 패드들(230) 사이의 공간을 채울 수 있다.
중심 영역(CR) 상에서 서로 마주하는 제 5 상부 패드들(222)과 제 3 하부 패드들(232)은 제 1 연결 단자들(242)에 의해 서로 연결될 수 있다. 주변 영역(PR) 상에서 서로 마주하는 제 6 상부 패드들(224)과 제 4 하부 패드들(234)은 제 2 연결 단자들(244)에 의해 서로 연결될 수 있다. 제 2 다이들(200)은 제 5 상부 패드들(222), 제 1 연결 단자들(242) 및 제 3 하부 패드들(232)을 통해 서로 전기적으로 연결될 수 있다. 제 2 다이들(200)은 제 6 상부 패드들(224), 제 2 연결 단자들(244) 및 제 4 하부 패드들(234)을 통해 제 2 다이(200) 내의 상기 직접 회로를 구동하기 위한 다양한 신호들(일 예로, 전력 신호 또는 접지 신호 등)을 전달받을 수 있다. 연결 단자들(240)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump) 등을 포함할 수 있다. 연결 단자들(240)의 배열 및 평면 형상은 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)에 따를 수 있다. 예를 들어, 제 1 연결 단자들(242)의 폭은 제 2 연결 단자들(244)의 폭보다 클 수 있다.
연결 단자들(240)은 그의 측면에 제공되는 볼록부(CP)을 가질 수 있다. 볼록부(CP)는 연결 단자들(240)이 접촉되는 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)의 측면들 상으로 돌출될 수 있다. 일 연결 단자(240)에서, 볼록부(CP)는 연결 단자(240)로부터 외각 방향을 향할 수 있다. 여기서 외각 방향이라 함은 제 2 다이(200)의 중심으로부터 제 2 다이(200)의 외측을 향하는 방향을 의미하며, 제 2 다이(200)의 상기 중심으로부터 방사형으로 진행되는 방향일 수 있다. 다르게 설명하자면, 볼록부(CP)는 연결 단자(240)로부터 제 2 다이(200)의 상기 중심으로부터 멀어지는 방향으로 돌출될 수 있다. 볼록부들(CP)의 높이, 즉 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)의 상기 측면들로부터 볼록부(CP)의 마루까지의 거리는, 제 2 다이(200)의 상기 중심으로부터 제 2 다이(200)의 상기 외측을 향할수록 커질 수 있다. 예를 들어, 중심 영역(CR)의 제 1 연결 단자들(242)의 볼록부(CP)의 제 1 높이는 주변 영역(PR)의 제 2 연결 단자들(244)의 볼록부(CP)의 제 2 높이보다 작을 수 있다. 이때, 볼록부들(CP)의 상기 높이는 상기 볼록부들(CP)일 돌출되는 방향으로 인접한 다른 패드들(220, 230)의 연결 단자(240)로부터 이격될 수 있다.
본 발명의 실시예들에 따르면, 볼록부들(CP)의 높이가 큰 주변 영역(PR)에서 제 6 상부 패드들(224)의 폭 및 제 4 하부 패드들(234)의 폭을 작게 구성하여, 제 6 상부 패드들(224)의 간격 및 제 4 하부 패드들(234)의 간격이 클 수 있다. 이에 따라, 주변 영역(PR)에서 제 2 연결 단자들(244) 간의 접촉으로 인한 단락이 발생하지 않을 수 있다. 즉, 전기적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
더욱이, 볼록부들(CP)의 높이가 낮은 중심 영역(CR)에서 제 5 상부 패드들(222)의 폭 및 제 3 하부 패드들(232)의 폭을 크게 구성하더라도, 제 5 상부 패드들(222)의 간격 및 제 3 하부 패드들(232)의 간격이 작지 않을 수 있다. 이에 따라, 연결 단자들(240) 간의 단락을 방지하면서도 제 2 다이(200)에서 발생되는 열을 제 5 상부 패드들(222)을 통해 외부로 방출하기 용이할 수 있다. 즉, 열 방출 효율 및 구동 안정성이 향상된 반도체 패키지가 제공될 수 있다.
연결 단자들(240)은 그의 측면에 제공된 오목부(RP)을 가질 수 있다. 오목부(RP)는 연결 단자들(240)이 접촉되는 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)의 측면들로부터 함몰될 수 있다. 일 연결 단자(240)에서, 오목부(RP)는 연결 단자(240)의 내측 방향을 향할 수 있다. 여기서 내측 방향이라 함은 제 2 다이(200)의 외측으로부터 제 2 다이(200)의 중심을 향하는 방향을 의미한다. 다르게 설명하자면, 오목부(RP)는 연결 단자(240)로부터 제 2 다이(200)의 상기 중심을 향하는 방향에 위치할 수 있다. 오목부들(RP)의 깊이, 즉 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)의 상기 측면들로부터 오목부(RP)의 바닥면까지의 거리는, 제 2 다이(200)의 상기 중심으로부터 제 2 다이(200)의 상기 외측을 향할수록 커질 수 있다. 예를 들어, 중심 영역(CR)의 제 1 연결 단자들(242)의 오목부(RP)의 제 1 깊이는 주변 영역(PR)의 제 2 연결 단자들(244)의 오목부(RP)의 제 2 깊이보다 작을 수 있다.
상기 설명한 볼록부들(CP)의 높이와 오목부들(RP)의 깊이가 위치에 따라 다른 것은, 반도체 패키지의 제조 공정 중 제 2 다이들(200) 사이에서 언더필층(300)을 형성하는 물질의 유동에 의한 것일 수 있다. 이에 대해서는 뒤에서 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
다이 스택(DS)은 제 1 다이(100)와 칩 온 웨이퍼(COW, chip on wafer) 구조를 이룰 수 있다. 일 예로, 최하단의 제 2 다이(200)의 하부면(200b) 상에 연결 단자들(240)이 부착되고, 상기 최하단의 제 2 다이(200)의 하부면(200b)이 제 1 다이(100)의 상부면을 향하도록 페이스 다운(face down)될 수 있다. 상기 최하단의 제 2 다이(200)는 제 2 하부 패드들(230) 상에 제공되는 연결 단자들(240)을 이용하여 제 1 다이(100)에 실장될 수 있다. 제 1 다이(100)의 제 1 상부 패드들(120)과 제 2 다이(200)의 제 2 하부 패드들(230)은 연결 단자들(240)을 통해 서로 연결될 수 있다.
제 2 다이들(200) 사이 또는 다이 스택(DS)과 제 1 다이(100) 사이에 언더필층(300)이 제공될 수 있다. 언더필층(300)은 제 2 다이들(200) 사이의 공간을 채우는 절연층일 수 있다. 언더필층(300)은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다. 예를 들어, 언더필층(300)은 절연성 물질을 포함하는 폴리머 테이프일 수 있다. 이와는 다르게, 언더필층(300)은 유체 형태의 접작 부재를 포함할 수 있다. 언더필층(300)은 연결 단자들(240) 사이에 개재되어, 연결 단자들(240) 간에 전기적 쇼트의 발생을 방지할 수 있다. 언더필층(300)의 평면 형상은 제 2 다이들(200)의 평면 형상과 유사할 수 있다. 언더필층(300)은 제 2 다이들(200)의 측면들 상으로 일부 돌출될 수 있다.
제 1 다이(100) 상에 몰딩막(400)이 배치될 수 있다. 몰딩막(400)은 제 1 다이(100)의 상부면을 덮을 수 있다. 평면적 관점에서, 몰딩막(400)은 다이 스택(DS)을 둘러쌀 수 있다. 몰딩막(400)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 몰딩막(400)은 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
이하의 실시예들에서는, 설명의 편의를 위하여 앞서 도 1 내지 도 7을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 9는 도 8의 C 영역을 확대 도시한 도면이다. 도 10은 도 1의 A 영역을 확대 도시한 도면으로, 도 8의 Ⅱ-Ⅱ'선에 따라 자른 단면에 해당한다.
도 8 내지 도 10을 참조하여, 제 2 다이(200)는 평면적 관점에서 제 2 다이(200)의 중심부에 위치하는 중심 영역(CR), 중심 영역(CR)을 둘러싸는 주변 영역(PR), 및 중심 영역(CR)과 주변 영역(PR) 사이의 중간 영역(MR)을 포함할 수 있다. 중심 영역(CR)은 제 2 다이(200)의 중심부에 위치할 수 있다. 중간 영역(MR)은 중심 영역(CR)을 둘러쌀 수 있다.
제 2 다이(200)는 제 2 회로층(202) 및 제 4 비아들(210)을 포함할 수 있다.
제 4 비아들(210)은 제 3 방향(D3)으로 제 2 다이(200)를 관통할 수 있다. 제 4 비아들(210)과 제 2 회로층(202)은 전기적으로 연결될 수 있다. 제 4 비아들(210)은 중심 영역(CR) 상에 제공되는 제 5 비아들(212), 주변 영역(PR) 상에 제공되는 제 6 비아들(214), 및 중간 영역(MR) 상에 제공되는 제 7 비아들(216)을 포함할 수 있다.
제 5 비아들(212)은 제 2 다이(200)의 상기 집적 회로에 전기적으로 연결될 수 있다. 즉, 제 5 비아들(212)은 제 2 다이(200) 내의 상기 직접 회로에서 처리되는 신호를 전달하는 비아들일 수 있다.
제 6 비아들(214)은 제 2 다이(200) 내에서 전기적으로 플로팅(floating)되어 있을 수 있다. 즉, 제 6 비아들(214)은 더미 비아들(dummy via)일 수 있다. 제 6 비아들(214)은 제 5 비아들(212)과 전기적으로 절연되어 있을 수 있다.
제 7 비아들(216)은 제 2 다이(200)의 파워 회로 또는 접지 회로에 전기적으로 연결될 수 있다. 즉, 제 7 비아들(216)은 제 2 다이(200) 내의 상기 직접 회로를 구동하기 위한 다양한 신호들을 전달하기 위한 비아들일 수 있다. 제 7 비아들(216)은 제 5 비아들(212)과 전기적으로 절연되어 있을 수 있다. 중간 영역(MR) 내에서 제 7 비아들(216)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 예를 들어, 제 7 비아들(216)은 그리드(grid) 형상으로 제공될 수 있다. 또는, 제 7 비아들(216)이 배열되는 각각의 열(row)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 쉬프트(shift)되어 있을 수 있다. 또는, 제 7 비아들(216)의 배열은 허니콤(honey comb) 형상으로 제공될 수 있다.
제 2 다이(200)는 제 2 다이(200)의 상부면(200a) 상에 배치되는 제 4 상부 패드들(220)을 포함할 수 있다. 제 4 상부 패드들(220)은 중심 영역(CR) 상에 제공되는 제 5 상부 패드들(222), 주변 영역(PR) 상에 제공되는 제 6 상부 패드들(224), 및 중간 영역(MR) 상에 제공되는 제 7 상부 패드들(226)을 포함할 수 있다.
제 5 상부 패드들(222) 각각은 제 4 비아들(210)에 접속될 수 있다. 예를 들어, 제 5 상부 패드들(222)은 중심 영역(CR) 상에서 제 5 비아들(212)에 접속될 수 있다.
제 5 상부 패드들(222)은 원형의 평면 형상을 가질 수 있다. 제 5 상부 패드들(222)은 제 1 폭(W1)을 가질 수 있다. 일 예로, 제 5 상부 패드들(222)의 제 1 폭(W1)은 15um 내지 17um일 수 있다. 제 5 상부 패드들(222)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 제 1 배열 주기(P1)를 갖고 배열될 수 있다. 일 예로, 제 5 상부 패드들(222)의 제 1 배열 주기(P1)는 25um 내지 40um일 수 있다.
제 6 상부 패드들(224) 각각은 제 4 비아들(210)에 접속될 수 있다. 예를 들어, 제 6 상부 패드들(224)은 주변 영역(PR) 상에서 제 6 비아들(214)에 접속될 수 있다. 다른 실시예들에 따르면, 제 6 상부 패드들(224)의 일부는 제 6 비아들(214)에 접속되지 않을 수 있다. 즉, 제 6 상부 패드들(224)의 상기 일부는 더미 패드들일 수 있다.
제 6 상부 패드들(224)의 평면 형상은 제 5 상부 패드들(222)의 평면 형상과 유사할 수 있다. 제 6 상부 패드들(224)은 원형의 평면 형상을 가질 수 있다. 제 5 상부 패드들(222)의 면적은 제 6 상부 패드들(224)의 면적보다 클 수 있다. 제 5 상부 패드들(222)의 제 1 폭(W1)은 제 6 상부 패드들(224)의 제 2 폭(W2)보다 클 수 있다. 예를 들어, 제 5 상부 패드들(222)의 제 1 폭(W1)은 제 6 상부 패드들(224)의 제 2 폭(W2)의 1.01배 내지 1.5배일 수 있다. 일 예로, 제 6 상부 패드들(224)의 제 2 폭(W2)은 13um 내지 15um일 수 있다. 제 6 상부 패드들(224)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 제 2 배열 주기(P2)를 갖고 배열될 수 있다. 제 6 상부 패드들(224)의 제 2 배열 주기(P2)는 제 5 상부 패드들(222)의 제 1 배열 주기(P1)와 실질적으로 동일 및 유사할 수 있다. 일 예로, 제 6 상부 패드들(224)의 제 2 배열 주기(P2)는 25um 내지 40um일 수 있다. 제 6 상부 패드들(224) 간의 간격은 제 5 상부 패드들(222)의 간격보다 클 수 있다.
제 7 상부 패드들(226) 각각은 제 4 비아들(210)에 접속될 수 있다. 예를 들어, 제 7 상부 패드들(226)은 중간 영역(MR) 상에서 제 7 비아들(216)에 접속될 수 있다. 제 7 상부 패드들(226)의 높이는 제 6 상부 패드들(224)의 높이 및 제 5 상부 패드들(222)의 높이와 실질적으로 동일할 수 있다. 제 5 상부 패드들(222)의 상부면, 제 6 상부 패드들(224)의 상부면, 및 제 7 상부 패드들(226)의 상부면은 제 2 다이(200)의 상부면(200a)과 공면(coplanar)이룰 수 있다.
제 7 상부 패드들(226)의 평면 형상은 제 5 상부 패드들(222)의 평면 형상 및 제 6 상부 패드들(224)의 평면 형상과 유사할 수 있다. 제 7 상부 패드들(226)은 원형의 평면 형상을 가질 수 있다. 제 7 상부 패드들(226)의 면적은 제 6 상부 패드들(224)의 면적보다 크고 제 5 상부 패드들(222)의 면적보다 작을 수 있다. 제 7 상부 패드들(226)은 제 3 폭(W3)을 가질 수 있다. 7 상부 패드들(226)의 제 3 폭(W3)은 제 5 상부 패드들(222)의 제 1 폭(W1)보다 작고 제 6 상부 패드들(224)의 제 2 폭(W2)보다 클 수 있다. 예를 들어, 제 7 상부 패드들(226)의 제 3 폭(W3)은 제 6 상부 패드들(224)의 제 2 폭(W2)의 1.0배 내지 1.2배일 수 있다. 일 예로, 제 7 상부 패드들(226)의 제 3 폭(W3)은 13um 내지 15um일 수 있다. 제 7 상부 패드들(226)의 배열은 제 7 비아들(216)의 배열을 따를 수 있다. 예를 들어, 제 7 상부 패드들(226)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 제 3 배열 주기(P3)를 갖고 배열될 수 있다. 제 7 상부 패드들(226)의 제 3 배열 주기(P3)는 제 5 상부 패드들(222)의 제 1 배열 주기(P1) 및 제 6 상부 패드들(224)의 제 2 배열 주기(P2)와 실질적으로 동일 또는 유사할 수 있다. 일 예로, 제 7 상부 패드들(226)의 제 3 배열 주기(P3)는 25um 내지 40um일 수 있다. 제 7 상부 패드들(226) 간의 간격은 제 5 상부 패드들(222)의 간격보다 크고, 제 6 상부 패드들(224)의 간격보다 작을 수 있다.
제 7 상부 패드들(226)의 제 3 배열 주기(P3) 대비 제 3 폭(W3)의 제 3 비율은 제 5 상부 패드들(222)의 제 1 배열 주기(P1) 대비 제 1 폭(W1)의 제 1 비율보다 작고 제 6 상부 패드들(224)의 제 2 배열 주기(P2) 대비 제 2 폭(W2)의 제 2 비율보다 클 수 있다. 예를 들어, 상기 제 3 비율은 상기 제 2 비율의 1배 내지 1.2배일 수 있다.
제 2 다이(200)는 제 2 다이(200)의 하부면(200b) 상에 배치되는 제 2 하부 패드들(230)을 포함할 수 있다. 제 2 하부 패드들(230)은 중심 영역(CR) 상에 제공되는 제 3 하부 패드들(232), 주변 영역(PR) 상에 제공되는 제 4 하부 패드들(234) 및 중간 영역(MR) 상에 제공되는 제 5 하부 패드들(236)을 포함할 수 있다. 제 3 하부 패드들(232), 제 4 하부 패드들(234) 및 제 5 하부 패드들(236)의 평면적 배치 및 평면 형상은 제 5 상부 패드들(222), 제 6 상부 패드들(224) 및 제 7 상부 패드들(226)과 실질적으로 동일 및 유사할 수 있다.
제 3 하부 패드들(232)은 원형의 평면 형상을 가질 수 있다. 제 3 하부 패드들(232)의 폭은 제 5 상부 패드들(222)의 제 1 폭(W1)과 실질적으로 동일 또는 유사할 수 있다. 제 3 하부 패드들(232)의 배열은 그의 아래에 배치되는 제 2 다이(200)의 제 5 상부 패드들(222)의 배열을 따를 수 있다. 제 3 하부 패드들(232)의 배열 주기는 제 5 상부 패드들(222)의 제 1 배열 주기(P1)와 실질적으로 동일 또는 유사할 수 있다. 제 3 하부 패드들(232)은 제 5 상부 패드들(222)과 수직으로 정렬될 수 있다.
제 4 하부 패드들(234)은 원형의 평면 형상을 가질 수 있다. 제 4 하부 패드들(234)의 폭은 제 6 상부 패드들(224)의 제 2 폭(W2)과 실질적으로 동일 또는 유사할 수 있다. 제 3 하부 패드들(232)의 폭은 제 4 하부 패드들(234)의 폭보다 클 수 있다. 제 4 하부 패드들(234)의 배열은 그의 아래에 배치되는 제 2 다이(200)의 제 6 상부 패드들(224)의 배열을 따를 수 있다. 제 4 하부 패드들(234)의 배열 주기는 제 6 상부 패드들(224)의 제 2 배열 주기(P2)와 실질적으로 동일 또는 유사할 수 있다. 제 3 하부 패드들(232)의 상기 배열 주기 대비 상기 폭의 비율은 제 4 하부 패드들(234)의 상기 배열 주기 대비 상기 폭의 비율보다 클 수 있다. 제 4 하부 패드들(234) 간의 간격은 제 3 하부 패드들(232)의 간격보다 클 수 있다. 제 4 하부 패드들(234)은 제 6 상부 패드들(224)과 수직으로 정렬될 수 있다.
제 5 하부 패드들(236)은 원형의 평면 형상을 가질 수 있다. 제 5 하부 패드들(236)의 폭은 제 7 상부 패드들(226)의 제 3 폭(W3)과 실질적으로 동일 또는 유사할 수 있다. 제 5 하부 패드들(236)의 폭은 제 3 하부 패드들(232)의 폭의 폭보다 작고, 제 4 하부 패드들(234)의 폭보다 클 수 있다. 제 5 하부 패드들(236)의 배열은 그의 아래에 배치되는 제 2 다이(200)의 제 7 상부 패드들(226)의 배열을 따를 수 있다. 제 5 하부 패드들(236)의 배열 주기는 제 7 상부 패드들(226)의 제 3 배열 주기(P3)와 실질적으로 동일 또는 유사할 수 있다. 제 5 하부 패드들(236)의 상기 배열 주기와 제 3 하부 패드들(232)의 상기 배열 주기는 실질적으로 동일 또는 유사할 수 있다. 제 5 하부 패드들(236)의 상기 배열 주기 대비 상기 폭의 비율은 제 3 하부 패드들(232)의 상기 배열 주기 대비 상기 폭의 비율보다 작고, 제 4 하부 패드들(234)의 상기 배열 주기 대비 상기 폭의 비율보다 클 수 있다. 제 5 하부 패드들(236) 간의 간격은 제 3 하부 패드들(232)의 간격보다 크고, 제 4 하부 패드들(234)의 간격보다 작을 수 있다. 제 5 하부 패드들(236)은 제 7 상부 패드들(226)과 수직으로 정렬될 수 있다.
서로 인접한 제 2 다이들(200)은 연결 단자들(240)을 통해 서로 연결될 수 있다. 예를 들어, 연결 단자들(240)은 제 4 상부 패드들(220)의 상부면 및 제 2 하부 패드들(230)의 하부면과 접할 수 있다. 즉, 연결 단자들(240)은 제 4 상부 패드들(220)와 제 2 하부 패드들(230) 사이의 공간을 채울 수 있다.
중심 영역(CR) 상에서 서로 마주하는 제 5 상부 패드들(222)과 제 3 하부 패드들(232)은 제 1 연결 단자들(242)에 의해 서로 연결될 수 있다. 주변 영역(PR) 상에서 서로 마주하는 제 6 상부 패드들(224)과 제 4 하부 패드들(234)은 제 2 연결 단자들(244)에 의해 서로 연결될 수 있다. 중간 영역(MR) 상에서 서로 마주하는 제 7 상부 패드들(226)과 제 5 하부 패드들(236)은 제 3 연결 단자들(246)에 의해 서로 연결될 수 있다.
연결 단자들(240)의 측면들은 그의 외측으로 돌출된 볼록부(CP)을 가질 수 있다. 볼록부(CP)는 연결 단자들(240)이 접촉되는 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)의 측면들 상으로 돌출될 수 있다. 볼록부들(CP)의 높이, 즉 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)의 상기 측면로부터 볼록부(CP)의 마루까지의 거리는, 제 2 다이(200)의 상기 중심으로부터 제 2 다이(200)의 상기 외측을 향할수록 커질 수 있다. 이때, 볼록부들(CP)의 상기 높이는 상기 볼록부들(CP)일 돌출되는 방향으로 인접한 다른 패드들(220, 230)의 연결 단자(240)로부터 이격될 수 있다.
본 발명의 실시예들에 따르면, 볼록부들(CP)의 높이에 따라 주변 영역(PR), 중간 영역(MR) 및 주변 영역(PR) 상에서 제 4 상부 패드들(220)의 폭 및 제 2 하부 패드들(230)의 폭을 서로 다르게 구성하여, 주변 영역(PR)에서 제 2 연결 단자들(244) 간의 접촉으로 인한 단락이 발생하지 않을 수 있으며, 연결 단자들(240) 간의 단락을 방지하면서도 제 2 다이(200)에서 발생되는 열을 제 4 상부 패드들(220)을 통해 외부로 방출하기 용이할 수 있다. 즉, 전기적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 12는 도 11의 D 영역을 확대 도시한 도면이다.
도 1, 도 11 및 도 12를 참조하여, 제 2 다이(200)는 제 2 다이(200)의 상부면(200a) 상에 배치되는 제 4 상부 패드들(220)을 포함할 수 있다. 제 4 상부 패드들(220)은 중심 영역(CR) 상에 제공되는 제 5 상부 패드들(222), 및 주변 영역(PR) 상에 제공되는 제 6 상부 패드들(224)을 포함할 수 있다.
제 5 상부 패드들(222) 각각은 제 4 비아들(210)에 접속될 수 있다. 예를 들어, 제 5 상부 패드들(222)은 중심 영역(CR) 상에서 제 5 비아들(212)에 접속될 수 있다.
제 6 상부 패드들(224) 각각은 제 4 비아들(210)에 접속될 수 있다. 예를 들어, 제 6 상부 패드들(224)은 주변 영역(PR) 상에서 제 6 비아들(214)에 접속될 수 있다.
본 발명에 따르면, 제 5 상부 패드들(222) 및 제 6 상부 패드들(224)의 형상을 다르게 설계하여, 및 제 2 다이들(200)의 방열을 향상시킬 수 있다. 이하의 실시예들의 도면에서는 설명의 편의를 위하여 제 4 상부 패드들(220)의 배치 및 형상에 대해서만 도시하고 있으나, 제 2 하부 패드들(230)의 배치 및 형상은 제 4 상부 패드들(220)의 배치 및 형상에 대응될 수 있으며, 제 2 하부 패드들(230)에 대한 설명은 제 4 상부 패드들(220)의 대한 설명으로 대신될 수 있다.
제 5 상부 패드들(222)은 사각형의 평면 형상을 가질 수 있다. 또는 제 5 상부 패드들(222)은 다각형의 평면 형상을 가질 수 있다. 제 5 상부 패드들(222)은 제 1 폭(W1)을 가질 수 있다. 제 5 상부 패드들(222)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 제 1 배열 주기(P1)를 갖고 배열될 수 있다.
제 6 상부 패드들(224)은 원형의 평면 형상을 가질 수 있다. 제 6 상부 패드들(224)은 제 2 폭(W2)을 가질 수 있다. 제 5 상부 패드들(222)의 제 1 폭(W1)은 제 6 상부 패드들(224)의 제 2 폭(W2)과 동일할 수 있다. 제 5 상부 패드들(222)과 제 6 상부 패드들(224)이 동일한 폭의 다른 형상을 가짐에 따라, 제 5 상부 패드들(222)의 면적은 제 6 상부 패드들(224)의 면적보다 클 수 있다. 제 6 상부 패드들(224)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 제 2 배열 주기(P2)를 갖고 배열될 수 있다. 제 6 상부 패드들(224)의 제 2 배열 주기(P2)는 제 5 상부 패드들(222)의 제 1 배열 주기(P1)와 실질적으로 동일 또는 유사할 수 있다. 제 6 상부 패드들(224) 간의 간격은 제 5 상부 패드들(222)의 간격과 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따르면, 제 2 다이(200) 내의 직접 회로 및 상기 직접 회로에서 처리되는 신호를 위한 배선들이 배치되는 중심 영역(CR)은 전기적 신호의 전달량이 많을 수 있으며, 이에 따라 열 발생양이 많을 수 있다. 중심 영역(CR) 상에 제공되는 제 5 상부 패드들(222)의 면적을 보다 넓게 구성함에 따라, 제 2 다이(200)에서 발생되는 열을 제 5 상부 패드들(222)을 통해 외부로 방출하기 용이할 수 있다. 즉, 열 방출 효율이 향상된 반도체 패키지가 제공될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13을 참조하여, 패키지 기판(1100)이 제공될 수 있다. 패키지 기판(1100)은 그의 상부면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 또는, 패키지 기판(1100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 패키지 기판(1100)은 그의 상부면 상에 배치되는 패드들을 가질 수 있다.
패키지 기판(1100)의 아래에 외부 단자들(1102) 배치될 수 있다. 상세하게는, 외부 단자들(1102)은 패키지 기판(1100)의 하부면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 외부 단자들(1102)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자들(1102)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(1100) 상에 인터포저 기판(1210)이 제공될 수 있다. 인터포저 기판(1210)은 패키지 기판(1100)의 상부면 상에 실장될 수 있다. 인터포저 기판(1210)은 인터포저 기판(1210)의 상부면에 노출되는 제 1 기판 패드들(1220), 및 인터포저 기판(1210)의 하부면에 노출되는 제 2 기판 패드들(1230)을 포함할 수 있다. 인터포저 기판(1210)은 후술되는 칩 스택(CS) 및 제 2 반도체 칩(1400)을 재배선할 수 있다. 예를 들어, 제 1 기판 패드들(1220) 및 제 2 기판 패드들(1230)은 인터포저 기판(1210) 내의 회로 배선에 의해 전기적으로 연결되며, 상기 회로 배선과 함께 재배선 회로를 구성할 수 있다. 인터포저 기판(1210)은 절연 물질 또는 실리콘(Si)을 포함할 수 있다. 인터포저 기판(1210)이 실리콘(Si)을 포함하는 경우, 인터포저 기판(1210)은 그를 수직으로 관통하는 관통 전극을 갖는 실리콘 인터포저 기판일 수 있다. 제 1 기판 패드들(1220) 및 제 2 기판 패드들(1230)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기판 패드들(1220) 및 제 2 기판 패드들(1230)은 구리(Cu)를 포함할 수 있다.
인터포저 기판(1210)의 하부면 상에 기판 단자들(1240)이 배치될 수 있다. 기판 단자들(1240)은 패키지 기판(1100)의 상기 패드들과 인터포저 기판(1210)의 제 2 기판 패드들(1230) 사이에 제공될 수 있다. 기판 단자들(1240)은 인터포저 기판(1210)을 패키지 기판(1100)에 전기적으로 연결시킬 수 있다. 예를 들어, 인터포저 기판(1210)은 패키지 기판(1100)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 기판 단자들(1240)은 솔더 볼 또는 솔더 범프 등을 포함할 수 있다.
패키지 기판(1100)과 인터포저 기판(1210) 사이에 제 1 언더필(under fill) 막(1250)이 제공될 수 있다. 제 1 언더필 막(1250)은 패키지 기판(1100)과 인터포저 기판(1210) 사이의 공간을 채우고, 기판 단자들(1240)을 둘러쌀 수 있다.
인터포저 기판(1210) 상에 칩 스택(CS)이 배치될 수 있다. 칩 스택(CS)은 도 1 내지 도 12를 참조하여 설명한 반도체 패키지에 해당할 수 있다. 예를 들어, 칩 스택(CS)은 베이스 반도체 칩(1310), 베이스 반도체 칩(1310) 상에 적층되는 제 1 반도체 칩들(1320), 및 제 1 반도체 칩들(1320)을 둘러싸는 제 1 몰딩막(1330)을 포함할 수 있다. 보다 상세하게는, 베이스 반도체 칩(1310)은 도 1의 제 1 다이(100)에 해당할 수 있으며, 제 1 반도체 칩들(1320)은 도 1의 제 2 다이(200)에 해당할 수 있고, 제 1 몰딩막(1330)은 도 1의 몰딩막(400)에 해당할 수 있다.
제 1 반도체 칩들(1320)은 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 가질 수 있다. 제 1 반도체 칩들(1320)의 상부면에는 상부 패드들이 제공될 수 있으며, 제 1 반도체 칩들(1320)의 하부면에는 하부 패드들이 제공될 수 있다. 상기 중심 영역 상에서 제 1 반도체 칩들(1320)의 상기 상부 패드들의 폭은 상기 주변 영역 상에서 제 1 반도체 칩들(1320)의 상기 상부 패드들의 폭보다 클 수 있다. 제 1 반도체 칩들(1320)의 상기 상부 패드들 간의 간격 및 상기 하부 패드들 간의 간격은 상기 중심 영역 및 상기 주변 영역에서 실질적으로 동일 또는 유사할 수 있다.
칩 스택(CS)은 인터포저 기판(1210) 상에 실장될 수 있다. 예를 들어, 칩 스택(CS)은 베이스 반도체 칩(1310)의 스택 연결 단자들을 통해 인터포저 기판(1210)의 제 1 기판 패드들(1220)에 접속될 수 있다.
인터포저 기판(1210)과 칩 스택(CS) 사이에 제 2 언더필(under fill) 막(1318)이 제공될 수 있다. 제 2 언더필 막(1318)은 인터포저 기판(1210)과 베이스 반도체 칩(1310) 사이의 공간을 채우고, 상기 스택 연결 단자들을 둘러쌀 수 있다
인터포저 기판(1210) 상에 제 2 반도체 칩(1400)이 배치될 수 있다. 제 2 반도체 칩(1400)은 인터포저 기판(1210) 상에서 칩 스택(CS)과 이격되어 배치될 수 있다. 제 2 반도체 칩(1400)의 두께는 제 1 반도체 칩들(1320)의 두께보다 두꺼울 수 있다. 제 2 반도체 칩(1400)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 2 반도체 칩(1400)은 회로층(1402)을 포함할 수 있다. 회로층(1402)은 로직 회로를 포함할 수 있다. 즉, 제 2 반도체 칩(1400)은 로직 칩(logic chip)일 수 있다. 제 2 반도체 칩(1400)의 하부면은 활성면이고, 제 2 반도체 칩(1400)의 상부면은 비활성면일 수 있다. 제 2 반도체 칩(1400)의 하부면 상에 범프들(1404)이 제공될 수 있다. 예를 들어, 제 2 반도체 칩(1400)은 범프들(1404)을 통해 인터포저 기판(1210)의 제 1 기판 패드들(1220)에 접속될 수 있다. 제 2 반도체 칩(1400)과 칩 스택(CS)은 인터포저 기판(1210) 내의 회로 배선(1212)에 의해 전기적으로 연결될 수 있다. 인터포저 기판(1210)과 제 2 반도체 칩(1400) 사이에 제 3 언더필(under fill) 막(1406)이 제공될 수 있다. 제 3 언더필 막(1406)은 인터포저 기판(1210)과 제 2 반도체 칩(1400) 사이의 공간을 채우고, 범프들(1404)을 둘러쌀 수 있다.
인터포저 기판(1210) 상에 제 2 몰딩막(1500)이 제공될 수 있다. 제 2 몰딩막(1500)은 인터포저 기판(1210)의 상부면을 덮을 수 있다. 제 2 몰딩막(1500)은 칩 스택(CS) 및 제 2 반도체 칩(1400)을 둘러쌀 수 있다. 제 2 몰딩막(1500)의 상부면은 칩 스택(CS)의 상부면과 동일한 레벨에 위치할 수 있다. 제 2 몰딩막(1500)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 몰딩막(1500)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 14 내지 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하여, 제 2 다이(200)가 제공될 수 있다. 제 2 다이(200)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 2 다이(200)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄 기판일 수 있다. 제 2 다이(200)는 중심 영역(CR) 및 평면적 관점에서 중심 영역(CR)을 둘러싸는 주변 영역(PR)을 가질 수 있다.
제 2 다이(200) 내에 제 4 비아들(210)이 형성될 수 있다. 제 4 비아들(210)은 제 2 다이(200) 내에 트렌치(미도시)를 형성하는 공정, 도전 물질막(미도시)을 증착하여 상기 트렌치를 채우는 공정, 및 상기 도전 물질막을 평탄화 또는 식각하여 제 2 다이(200)의 상부면(200a)을 노출하는 공정을 통해 형성될 수 있다. 일 예로, 상기 트렌치는 건식 식각 공정 또는 습식 식각 공정을 통해 형성될 수 있다. 일 예로, 상기 도전 물질막은 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma-CVD, HDP-CVD), 스퍼터링(sputtering), 유기금속 화학 기상 증착법(metal organic CVD, MOCVD), 및 원자층 증착법(atomic layer deposition, ALD) 중 적어도 하나를 통해 증착될 수 있다. 제 4 비아들(210)은 도전 물질을 포함할 수 있다. 예를 들어, 제 4 비아들(210)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 및 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 제 4 비아들(210)은 중심 영역(CR) 상에 제공되는 제 5 비아들(212), 및 주변 영역(PR) 상에 제공되는 제 6 비아들(214)을 포함할 수 있다.
제 4 비아들(210) 상에 제 4 상부 패드들(220)가 형성될 수 있다. 예를 들어, 제 4 상부 패드들(220)는 제 2 다이(200)의 상부면(200a) 상에 금속막(미도시)을 형성하는 공정, 및 금속막의 일부를 제거하는 공정을 통해 형성될 수 있다. 상기 금속막을 형성하는 공정은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD) 및 원자층 증착법(ALD) 중 적어도 하나를 포함할 수 있다. 상기 금속막의 일부를 제거하는 공정은 패터닝 마스크(미도시)를 이용하여 금속막을 패터닝하는 것을 포함할 수 있다. 이와는 다르게, 제 4 상부 패드들(220)는 패터닝 마스크(미도시)를 형성하는 공정, 상기 패터닝 마스크 및 제 2 다이(200)의 상부면(200a) 상에 금속막을 형성하는 공정, 및 상기 패터닝 마스크 상에 위치하는 상기 금속막의 일부를 리프트 오프(lift off)하는 공정을 통해 형성될 수 있다. 이후, 제 2 다이(200)의 상부면(200a)에 제 4 상부 패드들(220)을 둘러싸는 절연막을 형성하는 공정이 수행될 수 있다. 제 4 상부 패드들(220)는 도전성 물질을 포함할 수 있다. 제 4 상부 패드들(220)는 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함할 수 있다. 제 4 상부 패드들(220)은 복수의 제 4 비아들(210) 상에 각각 형성될 수 있다. 예를 들어, 제 4 상부 패드들(220)은 중심 영역(CR) 상에 제공되는 제 5 상부 패드들(222), 및 주변 영역(PR) 상에 제공되는 제 6 상부 패드들(224)을 포함할 수 있다. 제 5 상부 패드들(222)의 폭은 제 6 상부 패드들(224)의 폭보다 클 수 있다.
도 15를 참조하여, 또 다른 제 2 다이(200')가 제공될 수 있다. 상기 다른 제 2 다이(200')는 상기 도 14를 참조하여 설명한 제 2 다이(200)와 동일한 다이일 수 있다. 다만 설명의 편의를 위하여, 도 14에서는 제 2 다이(200)의 상부에 대한 형성 방법을 도시하였으며, 도 15에서는 제 2 다이(200')의 하부에 대한 형성 방법을 도시하였다. 실질적으로 제 2 다이(200 또는 200')의 전체를 형성하는 방법은 도 14의 방법 및 도 15의 방법을 모두 포함할 수 있다.
제 2 다이(200') 내에 제 4 비아들(210)이 형성될 수 있다. 제 4 비아들(210)은 제 2 다이(200') 내에 트렌치(미도시)를 형성하는 공정, 도전 물질막(미도시)을 증착하여 상기 트렌치를 채우는 공정, 및 상기 도전 물질막을 평탄화 또는 식각하여 제 2 다이(200')의 하부면(200b)을 노출하는 공정을 통해 형성될 수 있다. 일 예로, 상기 트렌치는 건식 식각 공정 또는 습식 식각 공정을 통해 형성될 수 있다. 제 4 비아들(210)은 도전 물질을 포함할 수 있다. 제 4 비아들(210)은 중심 영역(CR) 상에 제공되는 제 5 비아들(212), 및 주변 영역(PR) 상에 제공되는 제 6 비아들(214)을 포함할 수 있다.
제 4 비아들(210) 상에 제 2 하부 패드들(230)가 형성될 수 있다. 예를 들어, 제 4 상부 패드들(220)는 제 2 다이(200')의 하부면(200b) 상에 금속막(미도시)을 형성하는 공정, 및 금속막의 일부를 제거하는 공정을 통해 형성될 수 있다. 상기 금속막을 형성하는 공정은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD) 및 원자층 증착법(ALD) 중 적어도 하나를 포함할 수 있다. 상기 금속막의 일부를 제거하는 공정은 패터닝 마스크(미도시)를 이용하여 금속막을 패터닝하는 것을 포함할 수 있다. 이와는 다르게, 제 2 하부 패드들(230)는 패터닝 마스크(미도시)를 형성하는 공정, 상기 패터닝 마스크 및 제 2 다이(200')의 하부면(200b) 상에 금속막을 형성하는 공정, 및 상기 패터닝 마스크 상에 위치하는 상기 금속막의 일부를 리프트 오프(lift off)하는 공정을 통해 형성될 수 있다. 제 2 하부 패드들(230)는 도전성 물질을 포함할 수 있다. 제 2 하부 패드들(230)은 복수의 제 4 비아들(210) 상에 각각 형성될 수 있다. 예를 들어, 제 2 하부 패드들(230)은 중심 영역(CR) 상에 제공되는 제 3 하부 패드들(232), 및 주변 영역(PR) 상에 제공되는 제 4 하부 패드들(234)을 포함할 수 있다. 제 3 하부 패드들(232)의 폭은 제 4 하부 패드들(234)의 폭보다 클 수 있다.
제 2 하부 패드들(230) 상에 솔더 물질층(248)이 제공될 수 있다. 솔더 물질층(248)은 전기 도금법(electro plating)을 이용하여 형성될 수 있다. 예를 들어, 제 2 다이(200')의 하부면(200b) 상에 제 2 하부 패드들(230)를 노출시키는 마스크 패턴을 형성한 후, 노출된 제 2 하부 패드들(230)를 시드로 도금 공정을 수행하여 솔더 물질층(248)이 형성될 수 있다. 솔더 물질층(248)은 솔더 물질로 형성될 수 있다. 예를 들어, 상기 솔더 물질은 주석(Sn)-은(Ag) 합금을 포함할 수 있다.
도 16을 참조하여, 제 2 다이(200')의 하부면(200b) 상에 예비 언더필층(310)이 제공되어, 제 2 하부 패드들(230) 및 솔더 물질층(248)을 덮을 수 있다. 예비 언더필층(310)은 제 2 하부 패드들(230), 솔더 물질층(248) 및 제 2 다이(200')를 보호하고, 후술되는 공정에서 제 2 다이(200')를 다른 제 2 다이(200)에 연결할 수 있다. 예를 들어, 예비 언더필층(310)은 NCF(non-conductive film) 및 NCP(non-conductive paste) 중 어느 하나일 수 있다. 이때, NCF는 라미네이팅(laminating) 공정을 통해 제 2 다이(200') 상에 형성될 수 있다. 예비 언더필층(310)은 절연성 폴리머를 포함할 수 있다. 솔더 물질층(248)의 하부면은 예비 언더필층(310)의 하부면 상으로 노출될 수 있다.
도 17을 참조하여, 제 2 다이들(200, 200')이 적층될 수 있다. 제 2 다이(200)의 상부면(200a)과 다른 제 2 다이(200')의 하부면(200b)이 서로 마주하도록, 제 2 다이들(200, 200')이 배치될 수 있다. 제 4 상부 패드들(220)과 제 2 하부 패드들(230)이 수직으로 정렬될 수 있다. 보다 상세하게는, 중심 영역(CR) 상에서 제 5 상부 패드들(222)과 제 3 하부 패드들(232)이 수직으로 정렬되고, 주변 영역(PR) 상에서 제 6 상부 패드들(224)과 제 4 하부 패드들(234)이 수직으로 정렬될 수 있다. 솔더 물질층(248)의 노출된 하부면은 제 4 상부 패드들(220)과 접할 수 있다.
도 18을 참조하여, 일반적으로, 다이들을 접합시키는 공정은 다이들 사이의 솔더에 리플로우(reflow) 공정을 수행하여 진행된다. 도 18에 도시된 바와 같이, 솔더 물질층(248)이 리플로우되어 연결 단자들(240)이 형성될 수 있다. 솔더 물질층(248)의 리플로우는 저온 공정으로 진행될 수 있다. 예를 들어, 솔더 물질층(248)은 138℃ 내지 180℃의 온도에서 리플로우(reflow)될 수 있다. 솔더 물질층(248)을 리플로우시키면, 솔더 물질층(248)이 액상으로 변화될 수 있다. 액상의 솔더가 갖는 표면장력(surface tension)에 의해, 솔더 물질층(248)은 비드(bead) 형태의 연결 단자들(240)을 형성할 수 있다. 연결 단자(240)는 제 4 상부 패드들(220)와 제 2 하부 패드들(230)를 연결할 수 있다.
보다 상세히 설명하자면, 제 2 다이들(200, 200') 상에 열압착 공정(thermo compression bonding)이 수행될 수 있다. 예를 들어, 상부의 제 2 다이(200') 상에 하부의 제 2 다이(200)를 향하는 압력(TP)이 가해질 수 있으며, 동시에 제 2 다이들(200, 200') 상에 열이 인가될 수 있다. 예를 들어, 상기 열압착 공정의 온도는 솔더 물질층(248)이 용융되는 온도 범위 및 예비 언더필층(310)이 연화(softening)되는 온도 범위 내일 수 있다. 솔더 물질층(248)에 열이 가해짐에 따라, 솔더 물질층(248)이 용융될 수 있다.
제 4 상부 패드들(220)와 제 2 하부 패드들(230) 사이를 채우는 솔더 물질층(248)이 액화되고, 예비 언더필층(310)이 연화된 후, 상기 열압착 공정의 압력(TP)에 의해 제 2 다이들(200, 200')가 서로 가까워질 수 있다. 이에 따라, 제조된 반도체 패키지의 제 2 다이들(200, 200')의 간격이 작을 수 있으며, 소형화된 반도체 패키지가 제조될 수 있다. 이에 따라, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다.
연결 단자들(240)은 위치에 따라 다른 형상을 갖도록 형성될 수 있다. 도 18에 도시된 바와 같이, 상기 열압착 공정 시, 연화된 예비 절연층(DE, 도 18의 310의 흐름을 나타낸다.)은 유동성을 가질 수 있다. 예를 들어, 평면적 관점에서 예비 절연층(DE)은 제 1 다이(100)의 중심으로부터 바깥 방향으로 흐를 수 있다. 즉, 예비 절연층(DE)은 중심 영역(CR)으로부터 주변 영역(PR)으로 흐를 수 있다. 이때, 예비 절연층(DE)의 흐름 정도(예를 들어, 유속 등)은 주변 영역(PR)에서 중심 영역(CR) 보다 클 수 있다. 움직이는 예비 절연층(DE)은 토출된 솔더 물질층들(248)에 압력을 가하여, 연결 단자들(240)의 모양을 변형시킬 수 있다. 예를 들어, 주변 영역(PR) 상에서, 솔더 물질층들(248)은 중심 영역(CR)보다는 스윕(sweep)되는 거리가 클 수 있다. 여기서 스윕되는 거리는 연결 단자들(240)이 접촉되는 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)의 측면들로부터 예비 절연층(DE)의 흐름을 따라 쓸려나가는 거리를 의미한다. 솔더 물질층들(248)이 스윕(sweep)되는 거리는 제 2 다이(200, 200')의 측면에 인접할수록 커질 수 있다.
본 발명의 실시예들에 따르면, 주변 영역(PR) 상에서 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)의 폭이 작고, 제 4 상부 패드들(220) 및 제 2 하부 패드들(230) 간의 간격이 크도록 제공되는 바, 솔더 물질층들(248)이 스윕(sweep)되는 거리가 크더라도 인접한 연결 단자들(240)이 서로 접촉되지 않을 수 있다.
또한, 중심 영역(CR) 상에서 솔더 물질층들(248)이 스윕(sweep)되는 거리가 작은 바, 제 4 상부 패드들(220) 및 제 2 하부 패드들(230)의 폭을 넓게 형성하여 제 2 다이(200, 200') 간의 열전달을 용이하게 할 수 있다.
용융된 솔더 물질층들(248)이 냉각되어, 연결 단자들(240)가 형성될 수 있다. 이때, 예비 언더필층(310)은 경화(hardening)될 수 있다. 연결 단자들(240)이 형성됨과 동시에, 연화된 예비 언더필층(310)이 경화되어 언더필층(300)이 형성될 수 있다. 언더필층(300)은 연결 단자들(240)을 둘러쌀 수 있으며, 연결 단자들(240)을 외부의 충격 또는 스트레스로부터 보호할 수 있다. 또한, 연결 단자들(240) 및 언더필층(300)이 동시에 형성됨에 따라, 언더필층(300)은 상기 냉각 공정 시 발생할 수 있는 온도 차이에 따른 휘어짐(warpage)으로 인한 스트레스로부터 연결 단자들(240)를 보호할 수 있다. 이에 따라, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있으며, 반도체 패키지의 제조 공정 시 불량의 발생이 적을 수 있다.
도 1을 계속 참조하여, 제 1 다이(100)가 제공될 수 있다. 제 1 다이(100)는 도 1 내지 도 12를 참조하여 설명한 제 1 다이(100)에 해당할 수 있다.
제 1 다이(100) 상에 제 2 다이들(200)이 적층될 수 있다. 제 1 다이(100) 상에 제 2 다이(200)를 실장하는 공정은 도 15 내지 도 18을 참조하여 설명한 제 2 다이(200) 상에 다른 제 2 다이(200')를 실장하는 공정과 실질적으로 동일할 수 있다.
이후, 제 1 다이(100) 상이 몰딩막(400)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 다이 200: 제 2 다이
210, 2112, 214, 216: 비아 220, 222, 224, 226: 상부 패드
230, 232, 234, 236: 하부 패드 240, 242, 244, 246: 연결 단자
300: 언더필 층 400: 몰딩막
CR: 중심 영역 MR: 중간 영역
PR: 주변 영역

Claims (20)

  1. 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 갖는 제 1 다이;
    상기 제 1 다이를 관통하는 관통 전극들;
    상기 제 1 다이의 상부면에 제공되고, 상기 관통 전극들에 접속되는 제 1 패드들;
    상기 제 1 다이 상의 제 2 다이;
    상기 제 2 다이의 하부면에 제공되는 제 2 패드들;
    상기 제 1 패드들과 상기 제 2 패드들을 연결하는 연결 단자들; 및
    상기 제 1 다이와 상기 제 2 다이 사이를 채우고, 상기 연결 단자들을 둘러싸는 절연층을 포함하되,
    상기 중심 영역 상에 위치하는 상기 제 1 패드들의 제 1 폭은 상기 주변 영역 상에 위치하는 상기 제 1 패드들의 제 2 폭보다 크고,
    상기 연결 단자들 각각은 상기 제 1 패드들의 측면 및 상기 제 2 패드들의 측면 상으로 돌출되는 볼록부를 포함하되, 상기 볼록부는 상기 연결 단자로부터 상기 제 1 다이의 중심에서 멀어지는 방향으로 돌출되고,
    상기 제 1 다이의 중심으로부터 상기 제 1 다이의 외측을 향할수록 상기 볼록부들이 돌출되는 거리는 커지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 중심 영역 상에 위치하는 상기 제 1 패드들의 상기 제 1 폭은 상기 주변 영역 상에 위치하는 상기 제 1 패드들의 상기 제 2 폭의 1.01배 내지 1.5배인 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 중심 영역 상에 위치하는 상기 제 1 패드들의 배열 주기 대비 상기 중심 영역 상에 위치하는 상기 제 1 패드들의 상기 제 1 폭의 제 1 비율은,
    상기 주변 영역 상에 위치하는 상기 제 1 패드들의 배열 주기 대비 상기 주변 영역 상에 위치하는 상기 제 1 패드들의 상기 제 2 폭의 제 2 비율보다 큰 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 비율은 상기 제 2 비율의 1.01배 내지 1.5배인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 중심 영역 상에 위치하는 상기 제 1 패드들 각각의 면적은 상기 주변 영역 상에 위치하는 상기 제 1 패드들 각각의 면적보다 큰 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 다이는 상기 중심 영역을 둘러싸고, 상기 중심 영역과 상기 주변 영역 사이에 위치하는 중간 영역을 더 갖고,
    상기 중간 영역 상에 위치하는 상기 제 1 패드들의 제 3 폭은 상기 주변 영역 상에 위치하는 상기 제 1 패드들의 상기 제 2 폭보다 크고, 상기 중심 영역 상에 위치하는 상기 제 1 패드들의 상기 제 1 폭보다 보다 작은 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 중간 영역 상에 위치하는 상기 제 1 패드들의 상기 제 3 폭은 상기 주변 영역 상에 위치하는 상기 제 1 패드들의 상기 제 2 폭의 1배보다 크고 1.2배보다 작은 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 패드들 및 상기 제 2 패드들은 원형, 사각형, 육각형 또는 팔각형의 평면 형상을 갖되,
    상기 제 1 패드들 및 상기 제 2 패드들의 평면 형상은 서로 동일한 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 볼록부들은 상기 볼록부들이 돌출되는 방향으로 인접한 다른 연결 단자로부터 이격되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 연결 단자들은 상기 제 1 패드들의 측면 및 상기 제 2 패드들의 상기 측면으로부터 함몰되는 오목부를 포함하되,
    상기 볼록부는 상기 제 1 다이의 상기 외측을 향하는 상기 연결 단자의 일측에 제공되고,
    상기 오목부는 상기 제 1 다이의 내측을 향하는 상기 연결 단자의 타측에 제공되는 반도체 패키지.
  11. 제 1 항에 있어서,
    기판;
    상기 제 1 다이의 하부면 상에 제공되어, 상기 제 1 다이를 상기 기판에 연결시키는 기판 단자들; 및
    상기 기판 상에서 상기 제 1 다이 및 상기 제 2 다이를 덮는 몰딩막을 더 포함하는 반도체 패키지.

  12. 제 1 다이;
    상기 제 1 다이 상에 적층되는 제 2 다이들, 상기 제 2 다이들 각각은 상기 제 2 다이의 상부면에 제공되는 제 1 패드들과 제 2 패드들, 및 상기 제 2 다이의 하부면에 제공되는 제 3 패드들과 제 4 패드들을 포함하고;
    상기 제 2 다이들 사이에서 수직으로 중첩되는 제 1 패드들과 제 3 패드들을 연결하는 제 1 연결 단자들;
    상기 제 2 다이들 사이에서 수직으로 중첩되는 제 2 패드들과 제 4 패드들을 연결하는 제 2 연결 단자들;
    상기 제 2 다이들 사이를 채우는 절연층; 및
    상기 제 1 다이 아래에 제공되어, 상기 제 1 다이를 기판에 연결시키는 외부 단자들을 포함하되,
    상기 제 1 및 제 3 패드들은 상기 제 2 다이들의 중심 영역 상에 배치되고, 상기 제 2 및 제 4 패드들은 상기 중심 영역을 둘러싸는 상기 제 2 다이들의 주변 영역 상에 배치되고,
    상기 제 1 패드들의 배열 주기 대비 상기 제 1 패드들의 폭의 제 1 비율은 상기 제 2 패드들의 배열 주기 대비 상기 제 2 패드들의 폭의 제 2 비율보다 큰 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제 1 패드들의 폭 및 상기 제 3 패드들의 폭은 상기 제 2 패드들의 폭 및 상기 제 4 패드들의 폭보다 큰 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 제 1 패드들의 상기 배열 주기는 상기 제 2 패드들의 상기 배열 주기와 실질적으로 동일한 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 3 패드들 각각의 면적은 상기 제 2 및 제 4 패드들 각각의 면적보다 큰 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 제 1 연결 단자들 각각은 상기 제 1 및 제 3 패드들의 측면 상으로 돌출되는 제 1 볼록부를 포함하되, 상기 제 1 볼록부는 상기 제 1 다이의 외측을 향하는 상기 제 1 연결 단자의 일측에 제공되고,
    상기 제 2 연결 단자들 각각은 상기 제 2 및 제 4 패드들의 측면 상으로 돌출되는 제 2 볼록부를 포함하되, 상기 제 2 볼록부는 상기 제 1 다이의 상기 외측을 향하는 상기 제 2 연결 단자의 일측에 제공되고,
    상기 제 2 볼록부가 돌출되는 거리는 상기 제 1 볼록부가 돌출되는 거리보다 큰 반도체 패키지.
  17. 제 12 항에 있어서,
    상기 제 1 연결 단자들 각각은 상기 제 1 및 제 3 패드들의 측면으로부터 함몰되는 제 1 오목부를 포함하되, 상기 제 1 오목부는 상기 제 1 다이의 내측을 향하는 상기 제 1 연결 단자의 일측에 제공되고,
    상기 제 2 연결 단자들 각각은 상기 제 2 및 제 4 패드들의 측면으로부터 함몰되는 제 2 오목부를 포함하되, 상기 제 2 오목부는 상기 제 1 다이의 내측을 향하는 상기 제 2 연결 단자의 일측에 제공되고,
    상기 제 2 오목부가 함몰되는 깊이는 상기 제 1 오목부가 함몰되는 깊이보다 큰 반도체 패키지.
  18. 제 12 항에 있어서,
    상기 제 1 내지 제 4 패드들은 원형, 사각형, 육각형 또는 팔각형의 평면 형상을 갖되,
    상기 제 1 내지 제 4 패드들의 평면 형상은 서로 동일한 반도체 패키지.
  19. 제 12 항에 있어서,
    상기 제 2 다이들 각각은 상기 제 2 다이의 상기 상부면에 제공되는 제 5 패드들, 및 상기 제 2 다이의 상기 하부면에 제공되는 제 6 패드들을 더 포함하되,
    상기 제 5 및 제 6 패드들은 상기 중심 영역을 둘러싸고 상기 중심 영역과 상기 주변 영역 사이에 위치하는 중간 영역 상에 배치되고,
    상기 제 5 패드들의 배열 주기 대비 상기 제 5 패드들의 폭의 제 3 비율은 상기 제 1 비율보다 작고 상기 제 2 비율보다 큰 반도체 패키지.

  20. 기판;
    상기 기판 상에 적층되는 다이들, 상기 다이들 각각은 상기 다이의 상부면에 제공되는 제 1 패드들, 및 상기 다이의 하부면에 제공되는 제 2 패드들을 포함하고;
    상기 제 1 패드들과 상기 제 2 패드들을 연결하는 연결 단자들; 및
    상기 다이들 사이를 채우고, 상기 연결 단자들을 둘러싸는 절연층을 포함하되,
    상기 다이들은 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 갖고,
    상기 중심 영역 상에 위치하는 상기 제 1 패드들의 제 1 면적은 상기 주변 영역 상에 위치하는 상기 제 1 패드들의 제 2 면적보다 크고,
    상기 연결 단자들 각각은 상기 다이의 외측을 향하는 상기 연결 단자의 일측에 제공되는 볼록부를 포함하는 반도체 패키지.
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