KR20220090249A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20220090249A
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/1701—Structure
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/8181—Soldering or alloying involving forming an intermetallic compound at the bonding interface
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

제 1 다이, 상기 제 1 다이를 관통하는 관통 전극들, 상기 제 1 다이의 상부면 상에 제공되고, 상기 관통 전극들에 접속되는 제 1 패드, 상기 제 1 다이 상의 제 2 다이, 상기 제 2 다이의 하부면 상에 제공되는 제 2 패드, 상기 제 1 패드와 상기 제 2 패드를 연결하는 제 1 연결 단자, 및 상기 제 1 다이와 상기 제 2 다이 사이를 채우고, 상기 제 1 연결 단자를 둘러싸는 절연층을 포함하는 반도체 패키지를 제공하되, 상기 제 1 연결 단자는 상기 제 1 패드 및 상기 제 2 패드를 구성하는 금속 물질과 솔더 물질의 금속간 화합물을 포함하고, 상기 제 1 연결 단자 내에서 상기 금속 물질의 농도는 상기 제 1 패드 또는 상기 제 2 패드로부터의 거리에 따라 실질적으로 균일할 수 있다.

Description

반도체 패키지 및 그 제조 방법{semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이러한 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(system in package) 기술이 사용된다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 불량 발생이 적은 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 다이, 상기 제 1 다이를 관통하는 관통 전극들, 상기 제 1 다이의 상부면 상에 제공되고, 상기 관통 전극들에 접속되는 제 1 패드, 상기 제 1 다이 상의 제 2 다이, 상기 제 2 다이의 하부면 상에 제공되는 제 2 패드, 상기 제 1 패드와 상기 제 2 패드를 연결하는 제 1 연결 단자, 및 상기 제 1 다이와 상기 제 2 다이 사이를 채우고, 상기 제 1 연결 단자를 둘러싸는 절연층을 포함할 수 있다. 상기 제 1 연결 단자는 상기 제 1 패드 및 상기 제 2 패드를 구성하는 금속 물질과 솔더 물질의 금속간 화합물을 포함할 수 있다. 상기 제 1 연결 단자 내에서 상기 금속 물질의 농도는 상기 제 1 패드 또는 상기 제 2 패드로부터의 거리에 따라 실질적으로 균일할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 다이, 상기 제 1 다이의 상부면 상에 적층되는 제 2 다이들, 상기 제 2 다이들 각각은 상기 제 2 다이의 상부면 상에 제공되는 제 1 패드 및 제 2 패드, 및 상기 제 2 다이의 하부면 상에 제공되는 제 3 패드 및 제 4 패드를 포함하고, 상기 제 2 다이들 사이에서 수직으로 중첩되는 제 1 패드와 제 3 패드를 연결하는 제 1 연결 단자, 상기 제 2 다이들 사이에서 수직으로 중첩되는 제 2 패드와 제 4 패드를 연결하는 제 2 연결 단자, 상기 제 2 다이들 사이를 채우는 절연층, 및 상기 제 1 다이의 하부면 상에 제공되어, 상기 제 1 다이를 기판에 연결시키는 외부 단자들을 포함할 수 있다. 상기 제 1 패드 및 상기 제 3 패드는 상기 제 2 패드 및 상기 제 4 패드에 비해 상기 제 2 다이의 측면에 인접하여 배치될 수 있다. 상기 제 1 연결 단자는 상기 제 1 패드 및 상기 제 3 패드를 구성하는 금속 물질과 솔더 물질의 금속간 화합물을 포함하고, 상기 제 2 연결 단자는 상기 제 2 패드 및 상기 제 4 패드를 구성하는 금속 물질과 상기 솔더 물질의 금속간 화합물을 포함할 수 있다. 상기 제 1 연결 단자는 상기 제 1 연결 단자의 측면으로부터 상기 제 2 다이의 상기 측면을 향하는 솔더부를 더 포함하되, 상기 솔더부는 상기 솔더 물질을 포함하고 상기 금속 물질을 포함하지 않을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 패드를 갖는 제 1 다이를 제공하는 것, 제 2 패드를 갖는 제 2 다이를 제공하는 것, 상기 제 2 패드 상에 솔더 물질층을 제공하는 것, 상기 제 2 다이의 일면 상에 상기 제 2 패드 및 상기 솔더 물질층을 덮는 예비 절연층을 형성하는 것, 상기 제 1 패드와 상기 제 2 패드가 정렬되도록 상기 제 1 다이 상에 상기 제 2 다이를 위치시키는 것, 및 상기 제 2 패드 상에 열압착 공정을 수행하여, 상기 제 1 패드와 상기 제 2 패드를 연결하는 연결 단자, 및 상기 제 1 및 제 2 패드들과 상기 연결 단자를 둘러싸는 절연층을 형성하는 것을 포함하할 수 있다. 상기 열압착 공정 시, 상기 제 1 패드 및 상기 제 2 패드의 금속 물질이 상기 솔더 물질층 내로 확산되어 상기 연결 단자를 형성하고, 상기 예비 절연층이 경화되어 절연층을 형성할 수 있다. 상기 금속간 화합물을 형성하지 않는 상기 솔더 물질층의 일부는 상기 절연층 내로 유입되어 솔더부를 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 패드들 사이에 하나의 물질층, 즉 금속간 화합물을 포함하는 연결 단자만 제공될 수 있다. 즉, 연결 단자 내부에 물질층들 간의 계면이 없을 수 있으며, 연결 단자의 구조적 안정성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 솔더링 공정 시 열압착 공정의 압력에 의해 다이들이 서로 가까워질 수 있다. 이에 따라, 제조된 반도체 패키지의 다이들 간 간격이 작을 수 있으며, 소형화된 반도체 패키지가 제조될 수 있다. 또한, 패드들 사이의 용융된 솔더 내에서 솔더 물질이 이동하고 남는 보이드가 형성되지 않거나, 형성된 보이드가 솔더 외부로 배출될 수 있다. 이에 따라, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다.
또한, 연결 단자 및 절연층이 동시에 형성됨에 따라, 절연층은 상기 냉각 공정 시 발생할 수 있는 온도 차이에 따른 휘어짐으로 인한 스트레스로부터 연결 단자를 보호할 수 있다. 이에 따라, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있으며, 반도체 패키지의 제조 공정 시 불량의 발생이 적을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 내지 도 5는 도 1의 A 영역을 확대 도시한 도면이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 9 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2 내지 도 5는 도 1의 A 영역을 확대 도시한 도면이다.
도 1 및 도 2를 참조하여, 제 1 다이(100)가 제공될 수 있다. 제 1 다이(100)는 반도체 물질을 포함할 수 있다. 예를 들어, 제 1 다이(100)는 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(Si-Ge) 기판을 포함할 수 있다. 도시하지는 않았으나, 제 1 다이(100)의 상부 또는 하부에 반도체 소자 및 전기적 통로를 포함하는 제 1 활성 영역(미도시)이 제공될 수 있다.
제 1 다이(100) 내에 제 1 관통 전극(TSV, Through Silicon Via)(110)이 제공될 수 있다. 제 1 관통 전극(110)은 제 1 다이(100)를 수직으로 관통할 수 있다. 제 1 관통 전극(110)은 상기 제 1 활성 영역과 다른 반도체 다이(미도시) 사이 또는 상기 제 1 활성 영역과 패키지 기판(미도시) 사이의 전기적 연결 통로일 수 있다. 제 1 관통 전극(110)은 제 1 다이(100)의 상부면(100a)으로부터 하부면까지 연장될 수 있다. 제 1 관통 전극(110)은 제 1 다이(100)의 상부면(100a)에 수직한 제 2 방향(D2)으로 연장될 수 있다. 제 1 관통 전극(110)의 상부면은 제 1 다이(100)의 상부면(100a)과 공면(coplanar)을 이룰 수 있다. 제 1 관통 전극(110)은 다층 구조를 가질 수 있다. 예를 들어, 제 1 관통 전극(110)은 제 2 방향(D2)으로 연장되는 도전층(미도시)이 제공되고, 절연막(미도시) 또는 확산 방지막(미도시) 중 적어도 하나가 상기 도전층의 측면을 둘러싸는 구조를 가질 수 있다. 일 예로, 상기 도전층은 구리(Cu)와 같은 금속 물질을 포함할 수 있다.
제 1 관통 전극(110)은 복수로 제공될 수 있다. 이 경우, 복수의 제 1 관통 전극들(110)은 제 1 다이(100) 내에서 수평으로 이격되어 배치될 수 있다. 예를 들어, 제 1 관통 전극들(110)은 제 1 다이(100)의 상부면(100a)에 평행한 제 1 방향(D1)으로 배열될 수 있다. 본 명세서에서, 제 1 방향(D1)은 제 1 다이(100)의 상부면(100a)과 평행한 임의의 방향으로, 제 1 다이(100)의 상부면(100a)에 평행한 평면 상에서 어느 하나의 방향으로 고정되는 것은 아니다. 제 1 관통 전극들(110)은 일정한 간격으로 배열될 수 있다. 또는, 제 1 관통 전극들(110)의 간격은 일정하지 않을 수 있다.
제 1 다이(100) 상에 제 1 패드(120)가 제공될 수 있다. 제 1 패드(120)는 제 1 관통 전극(110)과 수직으로 정렬될 수 있다. 예를 들어, 제 1 패드(120)는 제 1 관통 전극(110)의 상부면을 덮고, 제 1 다이(100)의 상부면(100a) 상으로 연장될 수 있다. 일 예로, 제 1 패드(120)의 하부면의 일부는 제 1 관통 전극(110)의 상부면과 접하고, 제 1 패드(120)의 하부면의 다른 일부는 제 1 다이(100)의 상부면(100a)에 접할 수 있다. 평면적 관점에서, 제 1 패드(120)의 적어도 일부(예를 들어, 제 1 패드(120)의 중심부)는 제 1 관통 전극(110)의 상부면의 전부와 오버랩(overlap)될 수 있다. 제 1 방향(D1)으로, 제 1 패드(120)의 폭(w1)은 1um 내지 15um일 수 있다. 제 1 패드(120)는 제 1 금속 물질을 포함할 수 있다. 예를 들어, 상기 제 1 금속 물질은 구리(Cu) 또는 니켈(Ni)을 포함할 수 있다. 도 1에서는 제 1 패드(120)가 단일층의 구조로 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 패드(120)는 복층(multi-layer)의 구조를 가질 수 있다. 예를 들어, 제 1 패드(120)는 서로 다른 물질을 갖고, 서로 적층되는 제 1 층 및 제 2 층을 포함할 수 있다. 일 예로, 상기 제 1 층은 구리(Cu)를 포함하고, 상기 제 2 층은 니켈(Ni)을 포함할 수 있다. 이때, 상기 제 1 층 및 상기 제 2 층은 복수로 제공될 수 있으며, 상기 제 1 층들 및 상기 제 2 층들은 서로 교번하여 적층될 수 있다. 또는, 제 1 패드(120)는 구리(Cu) 상에 무전해 니켈(Ni) 도금 및 치환 금(Au) 도금된 ENIG(electroless Ni, immersion Au) 패드일 수 있다. 이하, 도 1에 도시된 구성을 기준으로 계속 설명하도록 한다.
제 1 관통 전극(110)이 복수로 제공되는 경우, 제 1 패드(120) 또한 복수로 제공될 수 있다. 이때, 복수의 제 1 패드들(120)은 복수의 제 1 관통 전극들(110) 상에 각각 제공될 수 있다. 다른 실시예들에 따르면, 복수로 제공되는 제 1 패드들(120)의 일부는 제 1 관통 전극들(110) 상에 제공되지 않고, 제 1 다이(100)의 상부면(100a) 상에 제공될 수 있다.
제 1 다이(100) 상에 제 2 다이(200)가 제공될 수 있다. 제 2 다이(200)는 반도체 물질을 포함할 수 있다. 예를 들어, 제 2 다이(200)는 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(Si-Ge) 기판을 포함할 수 있다. 도시하지는 않았으나, 제 2 다이(200)의 상부 또는 하부에 반도체 소자 및 전기적 통로를 포함하는 제 2 활성 영역(미도시)이 제공될 수 있다. 제 2 다이(200)와 제 1 다이(100) 사이의 간격은 1um 내지 10um일 수 있다. 즉, 제 2 다이(200)의 하부면(200a)과 제 1 다이(100의 상부면(100a) 사이의 간격(GA)은 1um 내지 10um일 수 있다.
제 2 다이(200) 내에 제 2 관통 전극(TSV, Through Silicon Via)(210)이 제공될 수 있다. 제 2 관통 전극(210)은 제 2 다이(200)를 수직으로 관통할 수 있다. 제 2 관통 전극(210)은 상기 제 2 활성 영역과 다른 반도체 다이(미도시) 사이 또는 상기 제 2 활성 영역과 패키지 기판(미도시) 사이의 전기적 연결 통로일 수 있다. 제 2 관통 전극(210)은 제 2 다이(200)의 하부면(200a)으로부터 상부면까지 연장될 수 있다. 제 2 관통 전극(210)은 제 2 방향(D2)으로 연장될 수 있다. 제 2 관통 전극(210)의 하부면은 제 2 다이(200)의 하부면(200a)과 공면(coplanar)을 이룰 수 있다. 제 2 관통 전극(210)은 다층 구조를 가질 수 있다. 예를 들어, 제 2 관통 전극(210)은 제 2 방향(D2)으로 연장되는 도전층(미도시)이 제공되고, 절연막(미도시) 또는 확산 방지막(미도시) 중 적어도 하나가 상기 도전층의 측면을 둘러싸는 구조를 가질 수 있다. 일 예로, 상기 도전층은 구리(Cu)와 같은 금속 물질을 포함할 수 있다.
제 2 관통 전극(210)은 복수로 제공될 수 있다. 이 경우, 복수의 제 2 관통 전극들(210)은 제 2 다이(200) 내에서 수평으로 이격되어 배치될 수 있다. 예를 들어, 제 2 관통 전극들(210)은 제 1 방향(D1)으로 배열될 수 있다. 제 2 관통 전극들(210)은 일정한 간격으로 배열될 수 있다. 또는, 제 2 관통 전극들(210)의 간격은 일정하지 않을 수 있다.
제 2 다이(200) 아래에 제 2 패드(220)가 제공될 수 있다. 제 2 패드(220)는 제 2 관통 전극(210)과 수직으로 정렬될 수 있다. 예를 들어, 제 2 패드(220)는 제 2 관통 전극(210)의 하부면을 덮고, 제 2 다이(200)의 하부면(200a) 상으로 연장될 수 있다. 일 예로, 제 2 패드(220)의 상부면의 일부는 제 2 관통 전극(210)의 하부면과 접하고, 제 2 패드(220)의 상부면의 다른 일부는 제 2 다이(200)의 하부면(200a)에 접할 수 있다. 평면적 관점에서, 제 2 패드(220)의 적어도 일부(예를 들어, 제 2 패드(220)의 중심부)는 제 2 관통 전극(210)의 하부면의 전부와 오버랩(overlap)될 수 있다. 제 1 방향(D1)으로, 제 2 패드(220)의 폭(w2)은 1um 내지 15um일 수 있다. 제 2 패드(220)는 제 2 금속 물질을 포함할 수 있다. 예를 들어, 상기 제 2 금속 물질은 구리(Cu) 또는 니켈(Ni)을 포함할 수 있다. 제 2 패드(220)의 상기 제 2 금속 물질은 제 1 패드(120)의 상기 제 1 금속 물질과 동일한 물질일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제 2 패드(220)의 상기 제 2 금속 물질은 제 1 패드(120)의 상기 제 1 금속 물질과 서로 다른 금속 물질일 수 있다. 도 1에서는 제 2 패드(220)가 단일층의 구조로 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 패드(220)는 복층(multi-layer)의 구조를 가질 수 있다. 예를 들어, 제 2 패드(220)는 서로 다른 물질을 갖고, 서로 적층되는 제 1 층 및 제 2 층을 포함할 수 있다. 일 예로, 상기 제 1 층은 구리(Cu)를 포함하고, 상기 제 2 층은 니켈(Ni)을 포함할 수 있다. 이때, 상기 제 1 층 및 상기 제 2 층은 복수로 제공될 수 있으며, 상기 제 1 층들 및 상기 제 2 층들은 서로 교번하여 적층될 수 있다. 이하, 도 1에 도시된 구성을 기준으로 계속 설명하도록 한다.
제 2 관통 전극(210)이 복수로 제공되는 경우, 제 2 패드(220) 또한 복수로 제공될 수 있다. 이때, 복수의 제 2 패드들(220)은 복수의 제 2 관통 전극들(210) 상에 각각 제공될 수 있다. 다른 실시예들에 따르면, 복수로 제공되는 제 2 패드들(220)의 일부는 제 2 관통 전극들(210) 상에 제공되지 않고, 제 2 다이(200)의 하부면(200a) 상에 제공될 수 있다.
제 2 패드(220)는 제 1 패드(120)와 수직으로 정렬될 수 있다. 예를 들어, 제 2 패드(220)는 제 1 패드(120)로부터 제 2 방향(D2) 상에 위치할 수 있다. 제 2 패드(220)의 측면들(220b)은 제 1 패드(120)의 측면들(120b)과 제 2 방향(D2)을 따라 수직으로 정렬될 수 있다. 제 1 방향(D1)을 따라, 제 2 패드(220)의 폭(w2)은 제 1 패드(120)의 폭(w1)과 실질적으로 동일할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 2 패드(220)의 폭(w2)은 제 1 패드(120)의 폭(w1)보다 크거나 작을 수 있다. 이 경우, 제 1 패드(120)와 제 2 패드(220) 중 폭이 더 큰 것의 적어도 일부는 제 1 패드(120)와 제 2 패드(220) 중 폭이 더 작은 것의 전부와 오버랩(overlap)될 수 있다.
제 1 패드(120)와 제 2 패드(220) 사이에 연결 단자(300)가 제공될 수 있다. 연결 단자(300)는 제 1 패드(120)의 상부면(120a) 및 제 2 패드(220)의 하부면(220a)과 접할 수 있다. 즉, 연결 단자(300)는 제 1 패드(120)와 제 2 패드(220) 사이의 공간을 채울 수 있다. 제 1 방향(D1)을 따라, 연결 단자(300)의 폭(w3)은 제 1 패드(120)의 폭(w1) 및 제 2 패드(220)의 폭(w2)과 동일할 수 있다. 연결 단자(300)의 측면들(300b)은 제 1 패드(120)의 측면들(120b)과 제 2 패드(220)의 측면들(220b)을 연결할 수 있다. 예를 들어, 연결 단자(300)의 측면들(300b)은 제 1 패드(120)의 측면들(120b) 및 제 2 패드(220)의 측면들(220b)과 수직으로 정렬될 수 있다. 연결 단자(300)의 측면들(300b)은 제 1 패드(120)의 측면들(120b) 및 제 2 패드(220)의 측면들(220b)과 공면(coplanar)을 이룰 수 있다. 연결 단자(300)의 측면들(300b), 제 1 패드(120)의 측면들(120b) 및 제 2 패드(220)의 측면들(220b)은 동일한 평면 상에서 실질적으로 평탄(flat)할 수 있다.
다른 실시예들에 따르면, 연결 단자(300)의 측면들(300b)은 평탄하지 않을 수 있다.
도 3에 도시된 바와 같이, 연결 단자(300)의 측면들(300b)은 그의 내측으로 함몰된 오목부(RP)을 가질 수 있다. 오목부(RP)의 깊이, 즉 제 1 패드(120)의 측면들(120b)로부터 오목부(RP)의 바닥면까지 연결 단자(300)의 측면들(300b)이 함몰된 깊이는 0um보다 크고, 2um 이하일 수 있다. 연결 단자(300)와 제 1 패드(120)의 경계 상에서, 연결 단자(300)의 폭과 제 1 패드(120)의 폭은 동일하고, 연결 단자(300)와 제 2 패드(220)의 경계 상에서, 연결 단자(300)의 폭과 제 2 패드(220)의 폭은 동일할 수 있다. 연결 단자(300)의 중심부의 폭은 제 1 패드(120)의 폭 및 제 2 패드(220)의 폭보다 작을 수 있다.
또는, 도 4에 도시된 바와 같이, 연결 단자(300)의 측면들(300b)은 그의 외측으로 돌출된 볼록부(CP)을 가질 수 있다. 볼록부(CP)의 높이, 즉 제 1 패드(120)의 측면들(120b)로부터 볼록부(CP)의 마루까지 연결 단자(300)의 측면들(300b)이 돌출된 높이는 0um보다 크고, 2um 이하일 수 있다. 연결 단자(300)와 제 1 패드(120)의 경계 상에서, 연결 단자(300)의 폭과 제 1 패드(120)의 폭은 동일하고, 연결 단자(300)와 제 2 패드(220)의 경계 상에서, 연결 단자(300)의 폭과 제 2 패드(220)의 폭은 동일할 수 있다. 연결 단자(300)의 중심부의 폭은 제 1 패드(120)의 폭 및 제 2 패드(220)의 폭보다 클 수 있다.
또 다른 실시예들에 따르면, 연결 단자(300)의 측면들(300b)은 제 1 패드(120)의 측면들(120b) 및 제 2 패드(220)의 측면들(220b)과 공면(coplanar)을 이루지 않을 수 있다.
도 5에 도시된 바와 같이, 제 1 패드(120)의 폭이 제 2 패드(220)의 폭보다 클 수 있다. 이 경우, 제 1 패드(120)의 측면들(120b)은 제 2 패드(220)의 측면들(220b)과 동일 평면 상에 위치하지 않을 수 있다. 연결 단자(300)의 측면들(300b)은 제 1 패드(120)의 측면들(120b)과 제 2 패드(220)의 측면들(220b)을 연결할 수 있다. 이때, 연결 단자(300)의 측면들(300b)은 제 1 패드(120)의 측면들(120b) 및 제 2 패드(220)의 측면들(220b)에 대해 경사질 수 있다. 연결 단자(300)와 제 1 패드(120)의 경계 상에서, 연결 단자(300)의 폭과 제 1 패드(120)의 폭은 동일하고, 연결 단자(300)와 제 2 패드(220)의 경계 상에서, 연결 단자(300)의 폭과 제 2 패드(220)의 폭은 동일할 수 있다. 연결 단자(300)의 중심부의 폭은 제 1 패드(120)의 폭보다 작고, 제 2 패드(220)의 폭보다 클 수 있다. 도 5에서는 제 1 패드(120)의 폭이 제 2 패드(220)의 폭보다 더 큰 경우를 도시하였으나, 제 2 패드(220)의 폭이 제 1 패드(120)의 폭보다 더 클 수 있다. 이 경우, 연결 단자(300)의 측면들(300b)은 제 1 패드(120)의 측면들(120b)과 제 2 패드(220)의 측면들(220b)을 연결할 수 있다. 이때, 연결 단자(300)의 측면들(300b)은 제 1 패드(120)의 측면들(120b) 및 제 2 패드(220)의 측면들(220b)에 대해 경사질 수 있다.
이하, 도 2의 실시예를 기준으로 계속 설명하도록 한다.
도 1 및 도 2를 계속 참조하여, 제 1 패드(120)와 연결 단자(300)의 계면 상에서, 제 1 패드(120)의 상부면(120a)의 거칠기(또는 연결 단자(300)의 하부면의 거칠기)는 제 1 패드(120)의 하부면의 거칠기보다 클 수 있다. 제 2 패드(220)와 연결 단자(300)의 계면 상에서, 제 2 패드(220)의 하부면(220a)의 거칠기(또는 연결 단자(300)의 상부면의 거칠기)는 제 2 패드(220)의 상부면의 거칠기보다 클 수 있다.
연결 단자(300)는 제 1 패드(120)를 구성하는 상기 제 1 금속 물질 및 제 2 패드(220)를 구성하는 상기 제 2 금속 물질과 솔더 물질의 금속간 화합물(intermetallic compound; IMC)를 포함할 수 있다. 이에 대해서는, 뒤에서 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다. 본 명세서에서, 금속간 화합물이란 고용체의 조성이 간단한 원자비로 표시되고, 특정한 결정 격자 내에서 각기 원자의 위치가 분명히 결정되어 있는 물질을 의미한다. 본 명세서에서, 솔더 물질(solder)이란 납땜에 사용되는 물질을 의미하며, 그 재질이 납(Pb)으로 한정되는 것은 아니다. 즉, 솔더 물질은 주석(Sn)과 납(Pb)의 합금에 한정되지 않고, 주석(Sn)을 주성분으로 하는 납 프리 땜납(lead free solder)을 포함한다. 실시예들에서, 연결 단자(300)는 제 1 패드(120)와 제 2 패드(220) 사이에 제공되는 상기 솔더 물질로 구성된 물질층 내부로 제 1 패드(120)의 상기 제 1 금속 물질 및 제 2 패드(220)의 상기 제 2 금속 물질이 확산되어 형성된 구성에 해당한다. 예를 들어, 제 1 패드(120)의 상기 제 1 금속 물질 및 제 2 패드(220)의 상기 제 2 금속 물질은 구리(Cu) 또는 니켈(Ni)을 포함할 수 있으며, 상기 솔더 물질은 주석(Sn)을 포함할 수 있다. 이에 따라, 연결 단자(300)는 구리-주석 금속간 화합물(CuxSny, 예를 들어, Cu3Sn 또는 Cu6Sn5), 니켈-주석 금속간 화합물(NixSny, 예를 들어, Ni3Sn4) 또는 니켈-구리-주석 금속간 화합물((Ni,Cu)xSny)을 포함할 수 있다. 연결 단자(300) 내에서 상기 제 1 금속 물질의 농도 또는 상기 제 2 금속 물질의 농도는 제 1 패드(120)로부터의 거리에 따라 또는 제 2 패드(220)로부터의 거리에 따라 균일할 수 있다.
일반적으로, 반도체 다이들을 서로 본딩하는 공정, 예를 들어 솔더 볼의 리플로우(reflow) 공정에서, 제 1 패드(120)와 제 2 패드(220) 사이에 제공되는 상기 솔더 볼 내로 제 1 패드(120)의 상기 제 1 금속 물질과 제 2 패드(220)의 상기 제 2 물질이 확산될 수 있다. 이에 따라, 제 1 패드(120)와 상기 솔더 볼 사이 및 제 2 패드(220)와 상기 솔더 볼 사이에 금속간 화합물로 이루어진 계면막들이 형성될 수 있다. 이 경우, 제 1 패드(120)와 제 2 패드(220) 사이에 3개의 물질층이 형성됨에 따라, 제 1 패드(120)와 제 2 패드(220)를 연결하는 전기적 경로의 저항이 커질 수 있다. 또한, 상기 솔더 볼과 상기 계면막들 사이의 계면들은 크랙(crack)의 시작점으로 작용할 수 있으며, 외부 충격에 취약할 수 있다. 이에 따라, 상기 솔더 볼과 상기 계면막들 사이의 계면들은 상기 솔더 볼의 구조적 안정성이 저하될 수 있다. 또한, 상기 리플로우 공정 시, 상기 솔더 볼 내의 솔더 물질이 상기 계면막으로 확산될 수 있으며, 상기 솔더 볼 내에서 상기 솔더 물질이 이동하고 남는 공간, 즉 보이드(void)가 형성될 수 있다. 이와 같은 상기 보이드는 상기 솔더 볼의 구조적 안정성을 저하시킬 수 있다.
본 발명의 실시예들에 따르면, 제 1 패드(120)와 제 2 패드(220) 사이에 하나의 물질층, 즉 금속간 화합물을 포함하는 연결 단자(300)만 제공될 수 있다. 즉, 연결 단자(300) 내부에 물질층들 간의 계면이 없을 수 있으며, 연결 단자(300)의 구조적 안정성이 향상될 수 있다. 또한, 상기 제 1 금속 물질 또는 상기 제 2 금속 물질이 연결 단자(300) 내서 균일한 농도를 가짐에 따라, 연결 단자(300) 내에 보이드(void)와 같은 결함이 형성되지 않을 수 있다. 이에 대해서는, 뒤에서 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
도 1 및 도 2를 계속 참조하여, 제 1 패드(120) 및 제 2 패드(220) 가 복수로 제공되는 경우, 연결 단자(300) 또한 복수로 제공될 수 있다. 이때, 복수의 연결 단자(300)은 서로 대응되는 제 1 패드들(120)의 하나와 제 2 패드들(220)의 하나 사이에 각각 제공될 수 있다.
제 1 다이(100)와 제 2 다이(200) 사이에 절연층(400)이 제공될 수 있다. 절연층(400)은 제 1 다이(100)와 제 2 다이(200) 사이의 공간을 채울 수 있다. 절연층(400)은 제 1 패드(120), 제 2 패드(220) 및 연결 단자(300)를 둘러쌀 수 있다. 절연층(400)은 제 1 패드(120), 제 2 패드(220) 및 연결 단자(300)를 외부의 충격으로부터 보호할 수 있다. 제 1 패드(120)의 측면(120b), 제 2 패드(220)의 측면(220b) 및 연결 단자(300)의 측면(300b)은 절연층(400)과 접할 수 있다. 절연층(400)은 NCF(non-conductive film) 또는 NCP(non-conductive paste)를 포함할 수 있다.
패키지 기판(미도시) 상에 반도체 다이들(미도시)이 적층될 때, 절연층(400)은 서로 인접한 반도체 다이들 사이 및/또는 패키지 기판과 반도체 칩 사이에 제공될 수 있다. 예를 들어, 절연층(400)은 서로 인접한 반도체 다이들 사이 및/또는 패키지 기판과 반도체 다이 사이의 공간을 메울 수 있다. 절연층(400)은 반도체 다이들 및/또는 패키지 기판을 보호하고, 서로 인접한 반도체 다이들 또는 서로 인접한 반도체 다이과 패키지 기판을 서로 부착시킬 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하여, 연결 단자(300)의 측면(300b) 상에 솔더부(310)가 더 제공될 수 있다. 솔더부(310)는 연결 단자(300)의 측면(300b)으로부터 절연층(400) 내부로 돌출될 수 있다. 평면적 관점에서, 솔더부(310)는 연결 단자(300)를 둘러쌀 수 있다. 이때, 솔더부(310)는 제 1 패드(120)와 제 2 패드(220) 사이에는 제공되지 않을 수 있다. 솔더부(310)는 제 1 패드(120)의 상부면(120a) 및 제 2 패드(220)의 하부면(220a)과 접하지 않을 수 있다. 솔더부(310)는 제 1 패드(120)의 측면(120b) 및 제 2 패드(220)의 측면(220b)으로부터 이격될 수 있다. 제 1 방향(D1)으로, 솔더부(310)의 폭은 2um 내지 4um일 수 있다. 제 2 방향(D2)으로, 솔더부(310)의 높이는 연결 단자(300)의 높이와 같거나 또는 작을 수 있다. 이와는 다르게, 솔더부(310)의 높이는 연결 단자(300)의 높이보다 클 수 있다. 이 경우, 솔더부(310)의 일부는 제 1 패드(120)의 측면(120b) 또는 제 2 패드(220)의 측면(220b) 상에 위치할 수 있되, 솔더부(310)의 상기 일부는 제 1 패드(120)의 측면(120b) 또는 제 2 패드(220)의 측면(220b)으로부터 이격될 수 있다. 솔더부(310)는 상기 솔더 물질을 포함할 수 있다. 솔더부(310)의 상기 솔더 물질은 제 1 패드(120)의 상기 제 1 금속 또는 제 2 패드(220)의 상기 제 2 금속과 혼합되어 연결 단자(300)의 금속간 화합물을 구성하는 상기 솔더 물질일 수 있다. 예를 들어, 솔더부(310)는 반도체 다이들의 본딩 공정 시, 상기 제 1 금속 및 상기 제 2 금속과 혼합되어 연결 단자(300)를 형성하고 잔여하는 솔더 볼의 일부가, 연결 단자(300)의 외측으로 토출되어 형성되는 구성일 있다. 즉, 제 1 패드(120)는 상기 제 1 금속으로 구성되고, 제 2 패드(220)는 상기 제 2 금속으로 구성되고, 솔더부(310)는 상기 솔더 물질로 구성되고, 및 연결 단자(300)는 상기 제 1 금속, 상기 제 2 금속 및 상기 솔더 물질의 금속간 화합물로 구성될 수 있다. 이때, 솔더부(310)는 상기 제 1 금속 및 상기 제 2 금속을 포함하지 않을 수 있다.
솔더부(310)의 폭은 제 1 다이(100) 상에서의 위치에 따라 다를 수 있다. 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 8은 본 발명의 실시예들에 따른 반도체 패키지의 평면도로, 반도체 패키지의 연결 단자의 배치를 개략적으로 도시한 도면이다. 도 7은 도 8의 A-A'선을 따라 자른 단면에 대응된다.
도 7 및 도 8을 참조하여, 제 1 다이(100)는 중심 영역(CR) 및 주변 영역(PR)을 가질 수 있다. 평면적 관점에서 주변 영역(PR)은 중심 영역(CR)을 둘러쌀 수 있다. 연결 단자들(300)의 일부는 주변 영역(PR) 상에 배치될 수 있고, 연결 단자들(300)의 다른 일부는 중심 영역(CR) 상에 배치될 수 있다.
연결 단자들(300)의 측면(300b) 상에 솔더부들(310)이 제공될 수 있다. 평면적 관점에서, 솔더부들(310-1, 300-2)은 각각 연결 단자들(300)의 하나를 둘러쌀 수 있다. 이하 설명의 편의를 위하여, 서로 대응되는 하나의 제 1 패드(120), 하나의 제 2 패드(220) 하나의 연결 단자(300) 및 하나의 솔더부(310-1, 300-2)를 기준으로 설명하도록 한다. 또한, 주변 영역(PR) 상에 배치되는 솔더부들(310-1, 300-2)을 주변 솔더부들(310-1)로 정의하고, 중심 영역(CR) 상에 배치되는 솔더부들(310)을 중심 솔더부들(310-2)로 정의한다.
중심 영역(CR) 상에서 중심 솔더부(310-2)는 연결 단자(300)를 둘러쌀 수 있다. 연결 단자(300)의 측면(300b)으로부터 중심 솔더부(310-2)가 돌출되는 거리, 즉 제 1 방향(D1)으로 중심 솔더부(310-2)의 폭은 균일할 수 있다. 여기서 제 1 방향(D1)은 제 1 다이(100)의 상부면(100a)에 평행한 임의의 방향으로 정의된다. 도 8에 도시된 바와 같이, 평면적 관점에서 보자면, 중심 영역(CR) 상에서 연결 단자(300)는 중심 솔더부(310-2)의 중심부 상에 위치할 수 있으며, 연결 단자(300)의 측면(300b)으로부터 중심 솔더부(310-2)의 외측면까지의 거리는 방향에 따라 균일할 수 있다.
도 7 및 도 8을 다시 참조하여, 주변 영역(PR) 상에서 주변 솔더부(310-1)는 연결 단자(300)를 둘러쌀 수 있다. 연결 단자(300)의 측면(300b)으로부터 주변 솔더부(310-1)가 돌출되는 거리, 주변 솔더부(310-1)의 폭은 방향에 따라 상이할 수 있다. 도 8에 도시된 바와 같이, 평면적 관점에서 보자면, 주변 영역(PR) 상에서 연결 단자(300)의 측면(300b)으로부터 주변 솔더부(310-1)의 외측면까지의 거리는 방향에 따라 상이할 수 있다. 예를 들어, 주변 솔더부(310-1)는 제 1 다이(100)의 측면(100b) 또는 제 2 다이(200)의 측면(200b)에 인접한 제 1 부분(312), 및 제 1 다이(100)의 측면(100b) 또는 제 2 다이(200)의 측면(200b)으로부터 멀리 위치하는 제 2 부분(314)을 가질 수 있다. 이때, 제 1 부분(312)의 폭(DL1)은 제 2 부분(314)의 폭(DL2)보다 클 수 있다. 다르게 말하자면, 연결 단자(300)의 측면(300b)으로부터 주변 솔더부(310-1)가 돌출되는 거리는 제 1 다이(100)의 측면(100b) 또는 제 2 다이(200)의 측면(200b)에 가까울수록 커질 수 있다.
주변 영역(PR) 상에 복수의 연결 단자들(300) 및 연결 단자들(300) 각각을 둘러싸는 주변 솔더부들(310-1)이 제공될 수 있다. 이때, 제 1 부분(312)의 폭(DL1)과 제 2 부분(314)의 폭(DL2)의 차이는 주변 솔더부들(310-1)이 제 1 다이(100)의 측면(100b) 또는 제 2 다이(200)의 측면(200b)에 가까이 배치될수록 커질 수 있다. 예를 들어, 제 1 다이(100)의 측면(100b) 또는 제 2 다이(200)의 측면(200b)에 가장 인접하게 배치되는 주변 솔더부(310-1)는 연결 단자(300)로부터 제 1 다이(100)의 측면(100b) 또는 제 2 다이(200)의 측면(200b)을 향해서만 돌출될 수 있다. 즉, 제 2 부분(314)의 폭(DL2)은 0일 수 있다. 이에 따라, 제 1 다이(100)의 측면(100b) 또는 제 2 다이(200)의 측면(200b)과 대향하는 연결 단자(300)의 측면 일부는 노출되어 절연층(400)과 접할 수 있다. 예를 들어, 중심 영역(CR)에 가장 인접하게 배치되는 주변 솔더부(310-1)는 제 1 부분(312)의 폭(DL1)과 제 2 부분(314)의 폭(DL2)의 차이가 적을 수 있다.
제 1 다이(100)와 제 2 다이(200) 사이에 절연층(400)이 제공될 수 있다. 절연층(400)은 제 1 다이(100)와 제 2 다이(200) 사이의 공간을 채울 수 있다. 절연층(400)은 제 1 패드(120), 제 2 패드(220) 및 연결 단자(300)를 둘러쌀 수 있다. 절연층(400)의 일부는 제 1 다이(100)의 측면(100b) 또는 제 2 다이(200)의 측면(200b) 상으로 돌출될 수 있다.
도 9 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 9를 참조하여, 제 1 다이(100)가 제공될 수 있다. 제 1 다이(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 1 다이(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄 기판일 수 있다. 제 1 다이(100)는 중심 영역(CR) 및 평면적 관점에서 중심 영역(CR)을 둘러싸는 주변 영역(PR)을 가질 수 있다.
제 1 다이(100) 내에 제 1 관통 전극(110)이 형성될 수 있다. 제 1 관통 전극(110)은 제 1 다이(100) 내에 트렌치(미도시)를 형성하는 공정, 도전 물질막(미도시)을 증착하여 상기 트렌치를 채우는 공정, 및 상기 도전 물질막을 평탄화 또는 식각하여 제 1 다이(100)의 상부면(100a)을 노출하는 공정을 통해 형성될 수 있다. 일 예로, 상기 트렌치는 건식 식각 공정 또는 습식 식각 공정을 통해 형성될 수 있다. 일 예로, 상기 도전 물질막은 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma-CVD, HDP-CVD), 스퍼터링(sputtering), 유기금속 화학 기상 증착법(metal organic CVD, MOCVD), 및 원자층 증착법(atomic layer deposition, ALD) 중 적어도 하나를 통해 증착될 수 있다. 제 1 관통 전극(110)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 관통 전극(110)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 및 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다.
제 1 관통 전극(110) 상에 제 1 패드(120)가 형성될 수 있다. 예를 들어, 제 1 패드(120)는 제 1 다이(100) 상에 금속막(미도시)을 형성하는 공정, 및 금속막의 일부를 제거하는 공정을 통해 형성될 수 있다. 상기 금속막을 형성하는 공정은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD) 및 원자층 증착법(ALD) 중 적어도 하나를 포함할 수 있다. 상기 금속막의 일부를 제거하는 공정은 패터닝 마스크(미도시)를 이용하여 금속막을 패터닝하는 것을 포함할 수 있다. 이와는 다르게, 제 1 패드(120)는 패터닝 마스크(미도시)를 형성하는 공정, 상기 패터닝 마스크 및 제 1 다이(100) 상에 금속막을 형성하는 공정, 및 상기 패터닝 마스크 상에 위치하는 상기 금속막의 일부를 리프트 오프(lift off)하는 공정을 통해 형성될 수 있다. 제 1 패드(120)는 도전성 물질을 포함할 수 있다. 제 1 패드(120)는 제 1 금속을 포함할 수 있다. 예를 들어, 상기 제 1 금속은 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함할 수 있다. 실시예들에서, 제 1 패드(120)는 복수로 제공될 수 있다. 예를 들어, 복수의 제 1 패드들(120)은 복수의 제 1 관통 전극(110) 상에 각각 형성될 수 있다.
제 1 패드(120) 상에 산화 방지막(122)이 형성될 수 있다. 예를 들어, 제 1 패드(120)를 형성하는 공정 시, 상기 금속막 상에 예비 산화 방지막이 형성될 수 있다. 이후, 상기 금속막 및 상기 예비 산화 방지막이 함께 패터닝되어, 제 1 패드(120) 상의 산화 방지막(122)이 형성될 수 있다. 산화 방지막(122)은 후술되는 제 1 다이(100)와 제 2 다이의 솔더링 공정 시까지, 제 1 패드(120)가 산화되는 것을 방지할 수 있다. 산화 방지막(122)은 제 1 패드(120)의 상부면을 덮도록 형성될 수 있다. 산화 방지막(122)의 제 1 방향(D1)의 폭은 제 1 패드(120)의 제 1 방향(D1)의 폭과 동일할 수 있다. 산화 방지막(122)은 제 1 패드(120)보다 반응성이 작은 물질을 포함할 수 있다. 산화 방지막(122)은 후술되는 솔더 물질층과의 젖음성(wetting)이 제 1 패드(120)보다 높은 물질을 포함할 수 있다. 예를 들어, 산화 방지막(122)은 금(Au)을 포함할 수 있다.
도 10을 참조하여, 제 2 다이(200)가 제공될 수 있다. 제 2 다이(200)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 2 다이(200)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄 기판일 수 있다.
제 2 다이(200) 내에 제 2 관통 전극(210)이 형성될 수 있다. 제 2 관통 전극(210)은 제 2 다이(200) 내에 트렌치(미도시)를 형성하는 공정, 도전 물질막(미도시)을 증착하여 상기 트렌치를 채우는 공정, 및 상기 도전 물질막을 평탄화 또는 식각하여 제 2 다이(200)의 하부면(200a)을 노출하는 공정을 통해 형성될 수 있다. 일 예로, 상기 트렌치는 건식 식각 공정 또는 습식 식각 공정을 통해 형성될 수 있다. 일 예로, 상기 도전 물질막은 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma-CVD, HDP-CVD), 스퍼터링(sputtering), 유기금속 화학 기상 증착법(metal organic CVD, MOCVD), 및 원자층 증착법(atomic layer deposition, ALD) 중 적어도 하나를 통해 증착될 수 있다. 제 2 관통 전극(210)은 도전 물질을 포함할 수 있다. 예를 들어, 제 2 관통 전극(210)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 및 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다.
제 2 관통 전극(210) 상에 제 2 패드(220)가 형성될 수 있다. 예를 들어, 제 2 패드(220)는 제 2 다이(200) 상에 금속막(미도시)을 형성하는 공정, 및 금속막의 일부를 제거하는 공정을 통해 형성될 수 있다. 상기 금속막을 형성하는 공정은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD) 및 원자층 증착법(ALD) 중 적어도 하나를 포함할 수 있다. 상기 금속막의 일부를 제거하는 공정은 패터닝 마스크(미도시)를 이용하여 금속막을 패터닝하는 것을 포함할 수 있다. 이와는 다르게, 제 2 패드(220)는 패터닝 마스크(미도시)를 형성하는 공정, 상기 패터닝 마스크 및 제 2 다이(200) 상에 금속막을 형성하는 공정, 및 상기 패터닝 마스크 상에 위치하는 상기 금속막의 일부를 리프트 오프(lift off)하는 공정을 통해 형성될 수 있다. 제 2 패드(220)는 도전성 물질을 포함할 수 있다. 제 2 패드(220)는 제 2 금속으로 형성될 수 있다. 예를 들어, 상기 제 2 금속은 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함할 수 있다. 실시예들에서, 제 2 패드(220)는 복수로 제공될 수 있다. 예를 들어, 복수의 제 2 패드들(220)은 복수의 제 2 관통 전극(210) 상에 각각 형성될 수 있다.
제 2 패드(220) 상에 솔더 물질층(350)이 제공될 수 있다. 솔더 물질층(350)은 전기 도금법(electro plating)을 이용하여 형성될 수 있다. 예를 들어, 제 2 다이(200)의 하부면(200a) 상에 제 2 패드(220)를 노출시키는 마스크 패턴을 형성한 후, 노출된 제 2 패드(220)를 시드로 도금 공정을 수행하여 솔더 물질층(350)이 형성될 수 있다. 솔더 물질층(350)은 솔더 물질로 형성될 수 있다. 예를 들어, 상기 솔더 물질은 주석(Sn)-은(Ag) 합금을 포함할 수 있다.
도 11을 참조하여, 제 2 다이(200)의 하부면(200a) 상에 예비 절연층(410)이 제공되어, 제 2 패드(220) 및 솔더 물질층(350)을 덮을 수 있다. 예비 절연층(410)은 제 2 패드(220), 솔더 물질층(350) 및 제 2 다이(200)를 보호하고, 후술되는 공정에서 제 2 다이(200)를 제 1 다이(100)에 연결할 수 있다. 예를 들어, 예비 절연층(410)은 NCF(non-conductive film) 및 NCP(non-conductive paste) 중 어느 하나일 수 있다. 이때, NCF는 라미네이팅(laminating) 공정을 통해 제 2 다이(200) 상에 형성될 수 있다. 예비 절연층(410)은 절연성 폴리머를 포함할 수 있다. 솔더 물질층(350)의 하부면은 예비 절연층(410)의 하부면 상으로 노출될 수 있다.
도 12를 참조하여, 제 1 다이(100) 상에 제 2 다이(200)가 제공될 수 있다. 제 1 다이(100)의 상부면(100a)과 제 2 다이(200)의 하부면(200a)이 서로 마주하도록, 제 1 다이(100)와 제 2 다이(200)가 배치될 수 있다. 제 1 패드(120)와 제 2 패드(220)가 제 2 방향(D2)으로 정렬될 수 있다. 솔더 물질층(350)의 노출된 하부면은 제 1 패드(120) 상의 산화 방지막(122)과 접할 수 있다.
일반적으로, 다이들을 접합시키는 공정은 다이들 사이의 솔더에 리플로우(reflow) 공정을 수행하여 진행된다. 도 13에 도시된 바와 같이, 솔더 물질층(350)이 리플로우되어 솔더 단자(355)가 형성될 수 있다. 솔더 물질층(350)의 리플로우는 저온 공정으로 진행될 수 있다. 예를 들어, 솔더 물질층(350)은 138℃ 내지 180℃의 온도에서 리플로우(reflow)될 수 있다. 솔더 물질층(350)을 리플로우시키면, 솔더 물질층(350)이 액상으로 변화될 수 있다. 액상의 솔더가 갖는 표면장력(surface tension)에 의해, 솔더 물질층(350)은 비드(bead) 형태의 솔더 단자(355)를 형성할 수 있다. 솔더 단자(355)는 제 1 패드(120)와 제 2 패드(220)를 연결할 수 있다. 리플로우 시, 솔더 물질층(350)의 온도가 138℃보다 낮은 경우, 솔더 물질층(350)의 일부는 액상으로 변화하였으나, 다른 일부는 액상으로 변화하지 않을 수 있다. 이에 따라, 형성된 솔더 단자(355)의 특성이 저하될 수 있다. 솔더 물질층(350)에 가해지는 온도가 180℃보다 높으면, 제 1 및 제 2 다이들(100, 200)이 열에 의해 손상될 수 있다. 예를 들어, 제 1 및 제 2 다이들(100, 200)에 포함된 회로 패턴이 손상될 수 있다. 솔더 물질층(350)의 리플로우 공정 중, 솔더 물질층(350)과 제 1 패드(120) 간의 계면, 및 솔더 물질층(350)과 제 2 패드(220) 간의 계면을 통해 제 1 패드(120)의 상기 제 1 금속 물질 및 제 2 패드(220)의 상기 제 2 금속 물질이 솔더 물질층(350) 내로 확산되어 계면층(304)을 형성할 수 있다. 계면층(304)은 솔더 물질층(350)의 상기 솔더 물질과 제 1 패드(120)의 상기 제 1 금속 물질 또는 제 2 패드(220)의 상기 제 2 금속 물질의 금속간 화합물(IMC, Inter Metallic Compound)을 포함할 수 있다. 예를 들어, 솔더 물질층(350) 내의 결정립계(grain boundary)를 따라, 또는 패드들(120, 220)과 솔더 물질층(350) 간의 계면들에 수직한 방향으로 상기 제 1 금속 물질 또는 상기 제 2 물질이 활성될 수 있으며, 상기 방향들을 따라 계면층(304)이 성장할 수 있다. 이 경우, 제 1 패드(120)와 제 2 패드(220) 사이의 전기적 연결에서, 전기 신호가 계면층(304), 솔더 단자(355) 및 계면층(304)의 3개의 물질층을 지나게 되며, 이는 제 1 패드(120)와 제 2 패드(220) 사이에서 계면 저항과 같은 전기적 저항 요소를 증가시킬 수 있다. 더하여, 솔더 물질층(350)으로부터 솔더 물질이 계면층(304)으로 빠져나감에 따라, 솔더 단자(355) 내에 공극(void)이 발생할 수 있다. 상기 공극은 솔더 단자(355)의 저항을 증가시키고, 기계적 안정성을 저하시키는 요소일 수 있다.
반면, 본 발명의 실시예들에 따르면, 기계적 안정성 및 전기적 특성이 향상된 다이들 간의 접합 방법이 제공될 수 있다. 이하, 도 14 내지 도 16을 참조하여 이에 대해 계속 설명하도록 한다.
도 14를 참조하여, 제 1 다이(100) 및 제 2 다이(200) 상에 열압착 공정(thermo compression bonding)이 수행될 수 있다. 예를 들어, 제 2 다이(200) 상에 제 1 다이(100)를 향하는 압력(TP)이 가해질 수 있으며, 동시에 제 2 다이(200) 상에 열이 인가될 수 있다. 예를 들어, 상기 열압착 공정의 온도는 솔더 물질층(350)이 용융되는 온도 범위 및 예비 절연층(410)이 연화(softening)되는 온도 범위 내일 수 있다. 솔더 물질층(350)에 열이 가해짐에 따라, 제 1 패드(120)의 제 1 금속 물질(ME1) 및 제 2 패드(220)의 제 2 금속 물질(ME2)이 솔더 물질층(350) 내로 확산될 수 있다. 제 1 금속 물질(ME1)과 제 2 금속 물질(ME2)은 솔더 물질층(350)의 상기 솔더 물질과 반응하여 금속간 화합물을 형성할 수 있다. 본 발명에서 상기 열압착 공정은 솔더 물질층(350)의 전체가 제 1 금속 물질(ME1) 및 제 2 금속 물질(ME2)과 반응할 때까지 수행될 수 있다. 상기 열압착 공정 중, 솔더 물질층(350) 내로 확산된 제 1 금속 물질(ME1) 및 제 2 금속 물질(ME2)과 상기 솔더 물질은 충분한 시간 동안 혼합될 수 있으며, 용융된 솔더 물질층(350) 내에서 제 1 금속 물질(ME1) 및 제 2 금속 물질(ME2)의 농도는 위치에 따라 균일할 수 있다. 즉, 제 1 패드(120)와 제 2 패드(220) 사이에 하나의 물질층만 형성될 수 있다. 이에 따라, 제 1 패드(120)와 제 2 패드(220) 사이에서, 크랙(crack)의 시작점으로 작용할 수 있는 서로 다른 물질들 간의 계면이 적을 수 있으며, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다. 제 1 패드(120) 및 제 2 패드(220)로부터 제 1 금속 물질(ME1) 및 제 2 금속 물질(ME2)이 각각 유출됨에 따라, 솔더 물질층(350)과 접하는 제 1 패드(120)의 표면 및 솔더 물질층(350)과 접하는 제 2 패드(220)의 표면의 거칠기가 증가될 수 있다.
제 1 패드(120)와 제 2 패드(220) 사이를 채우는 솔더 물질층(350)이 액화되고, 예비 절연층(410)이 연화된 후, 상기 열압착 공정의 압력(TP)에 의해 제 1 다이(100)와 제 2 다이(200)가 서로 가까워질 수 있다. 이에 따라, 제조된 반도체 패키지의 제 1 다이(100)와 제 2 다이(200)의 간격이 작을 수 있으며, 소형화된 반도체 패키지가 제조될 수 있다. 또한, 제 1 패드(120)와 제 2 패드(220) 사이에서 금속간 화합물(IMC)이 형성되는 동안, 제 1 패드(120)와 제 2 패드(220)가 서로 가까워짐에 따라, 용융된 솔더 물질층(350) 내에서 상기 솔더 물질이 이동하고 남는 공간, 즉 보이드(void)가 형성되지 않거나, 형성된 보이드(void)가 솔더 물질층(350) 외부로 배출될 수 있다. 이에 따라, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다.
용융된 솔더 물질층(350)이 냉각되어, 연결 단자(300)가 형성될 수 있다. 이때, 절연층(400)은 경화(hardening)될 수 있다. 제 1 패드(120)와 제 2 패드(220) 사이에는 금속간 화합물(IMC)을 포함하는 연결 단자(300)만 제공될 수 있으며, 연결 단자(300)는 제 1 패드(120) 및 제 2 패드(220)와 직접적으로 접할 수 있다. 연결 단자(300)가 형성됨과 동시에, 연화된 예비 절연층(410)이 경화되어 절연층(400)이 형성될 수 있다. 절연층(400)은 연결 단자(300)를 둘러쌀 수 있으며, 연결 단자(300)를 외부의 충격 또는 스트레스로부터 보호할 수 있다. 또한, 연결 단자(300) 및 절연층(400)이 동시에 형성됨에 따라, 절연층(400)은 상기 냉각 공정 시 발생할 수 있는 온도 차이에 따른 휘어짐(warpage)으로 인한 스트레스로부터 연결 단자(300)를 보호할 수 있다. 이에 따라, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있으며, 반도체 패키지의 제조 공정 시 불량의 발생이 적을 수 있다.
상기와 같이 도 1을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
다른 실시예들에 따르면, 상기 열압착 공정 중 솔더 물질층(350)의 솔더 물질의 일부는 제 1 금속 물질(ME1) 및 제 2 금속 물질(ME2)과 반응하지 않고 잔여할 수 있다. 도 15에 도시된 바와 같이, 잔여하는 솔더 물질(SE)은 연결 단자(300)의 측면 상으로 토출될 수 있다. 잔여하는 솔더 물질(SE)은 연화된 예비 절연층(410, 도 13 참조) 내로 유입될 수 있으며, 예비 절연층(410, 도 13 참조)에 의해 둘러싸일 수 있다. 이후, 냉각 공정 시, 토출된 솔더 물질(SE)이 냉각되어 솔더부(310)가 형성될 수 있다. 솔더부(310)는 연결 단자(300)의 측면을 둘러쌀 수 있다.
상기와 같이 도 6을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
다른 실시예들에 따르면, 솔더부(310)는 위치에 따라 다른 형상을 갖도록 형성될 수 있다. 도 16에 도시된 바와 같이, 상기 열압착 공정 시, 연화된 예비 절연층(DE, 도 13의 410의 흐름을 나타낸다.)은 유동성을 가질 수 있다. 예를 들어, 평면적 관점에서 예비 절연층(DE)은 제 1 다이(100)의 중심으로부터 바깥 방향으로 흐를 수 있다. 즉, 예비 절연층(DE)은 중심 영역(CR)으로부터 주변 영역(PR)으로 흐를 수 있다. 이때, 예비 절연층(DE)의 흐름 정도(예를 들어, 유속 등)은 주변 영역(PR)에서 중심 영역(CR) 보다 클 수 있다. 움직이는 예비 절연층(DE)은 토출된 솔더 물질(SE, 도 15 참조)에 압력을 가하여, 솔더부(310)의 모양을 변형시킬 수 있다. 예를 들어, 도 7 및 도 8을 참조하여 설명한 바와 유사하게, 주변 영역(PR) 상에서, 솔더 물질(SE)은 중심 영역(CR)보다는 제 1 다이(100)의 측면을 향해서 토출되는 양이 많을 수 있다. 솔더 물질(SE)이 제 1 다이(100)의 상기 측면을 향해서 토출되는 양과 중심 영역(CR)을 향해서 토출되는 양의 차이는 제 1 다이(100)의 상기 측면에 인접할수록 커질 수 있다.
상기와 같이 도 7을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 17을 참조하여, 패키지 기판(1100)이 제공될 수 있다. 패키지 기판(1100)은 그의 상부면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 또는, 패키지 기판(1100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 패키지 기판(1100)은 그의 상부면 상에 배치되는 패드들을 가질 수 있다.
패키지 기판(1100)의 아래에 외부 단자들(1102) 배치될 수 있다. 상세하게는, 외부 단자들(1102)은 패키지 기판(1100)의 하부면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 외부 단자들(1102)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자들(1102)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(1100) 상에 인터포저 기판(1210)이 제공될 수 있다. 인터포저 기판(1210)은 패키지 기판(1100)의 상부면 상에 실장될 수 있다. 인터포저 기판(1210)은 인터포저 기판(1210)의 상부면에 노출되는 제 1 기판 패드들(1220), 및 인터포저 기판(1210)의 하부면에 노출되는 제 2 기판 패드들(1230)을 포함할 수 있다. 이때, 제 1 기판 패드들(1220)의 상부면은 인터포저 기판(1210)의 상부면과 공면(coplanar)을 이룰 수 있다. 인터포저 기판(1210)은 후술되는 칩 스택(CS) 및 제 2 반도체 칩(1400)을 재배선할 수 있다. 예를 들어, 제 1 기판 패드들(1220) 및 제 2 기판 패드들(1230)은 인터포저 기판(1210) 내의 회로 배선에 의해 전기적으로 연결되며, 상기 회로 배선과 함께 재배선 회로를 구성할 수 있다. 제 1 기판 패드들(1220) 및 제 2 기판 패드들(1230)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기판 패드들(1220) 및 제 2 기판 패드들(1230)은 구리(Cu)를 포함할 수 있다. 인터포저 기판(1210)은 절연 물질 또는 실리콘(Si)을 포함할 수 있다. 인터포저 기판(1210)이 실리콘(Si)을 포함하는 경우, 인터포저 기판(1210)은 그를 수직으로 관통하는 관통 전극을 갖는 실리콘 인터포저 기판일 수 있다.
인터포저 기판(1210)의 하부면 상에 기판 단자들(1240)이 배치될 수 있다. 기판 단자들(1240)은 패키지 기판(1100)의 상기 패드들과 인터포저 기판(1210)의 제 2 기판 패드들(1230) 사이에 제공될 수 있다. 기판 단자들(1240)은 인터포저 기판(1210)을 패키지 기판(1100)에 전기적으로 연결시킬 수 있다. 예를 들어, 인터포저 기판(1210)은 패키지 기판(1100)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 기판 단자들(1240)은 솔더 볼 또는 솔더 범프 등을 포함할 수 있다.
패키지 기판(1100)과 인터포저 기판(1210) 사이에 제 1 언더필(under fill) 막(1250)이 제공될 수 있다. 제 1 언더필 막(1250)은 패키지 기판(1100)과 인터포저 기판(1210) 사이의 공간을 채우고, 기판 단자들(1240)을 둘러쌀 수 있다.
인터포저 기판(1210) 상에 칩 스택(CS)이 배치될 수 있다. 칩 스택(CS)은 베이스 기판, 상기 베이스 기판 상에 적층되는 제 1 반도체 칩들(1320), 및 제 1 반도체 칩들(1320)을 둘러싸는 제 1 몰딩막(1330)을 포함할 수 있다. 이하, 칩 스택(CS)의 구성을 상세히 설명한다.
상기 베이스 기판은 베이스 반도체 칩(1310)일 수 있다. 예를 들어, 상기 베이스 기판은 실리콘과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 이하, 베이스 반도체 칩(1310)은 상기 베이스 기판과 동일한 구성 요소를 지칭하는 것이며, 상기 베이스 반도체 칩과 베이스 기판과 동일한 참조 번호를 사용할 수 있다. 베이스 반도체 칩(1310)의 두께는 40um 내지 100um일 수 있다.
베이스 반도체 칩(1310)은 베이스 회로층 및 베이스 관통 전극을 포함할 수 있다. 상기 베이스 회로층은 베이스 반도체 칩(1310)의 하부면 상에 제공될 수 있다. 상기 베이스 회로층은 집적 회로를 포함할 수 있다. 예를 들어, 베이스 상기 회로층은 메모리 회로일 수 있다. 즉, 베이스 반도체 칩(1310)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 상기 베이스 관통 전극은 제 2 방향(D2)으로 베이스 반도체 칩(1310)을 관통할 수 있다. 상기 베이스 관통 전극과 상기 베이스 회로층은 전기적으로 연결될 수 있다. 베이스 반도체 칩(1310)의 하부면은 활성면일 수 있다. 도 17에서는 상기 베이스 기판이 베이스 반도체 칩(1310)을 포함하는 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 상기 베이스 기판은 베이스 반도체 칩(1310)을 포함하지 않을 수 있다.
베이스 반도체 칩(1310)은 제 1 연결 단자를 더 포함할 수 있다. 상기 제 1 연결 단자들은 베이스 반도체 칩(1310)의 하부면 상에 제공되어 상기 베이스 회로층과 전기적으로 연결될 수 있다.
제 1 반도체 칩(1320)은 베이스 반도체 칩(1310) 상에 실장될 수 있다. 즉, 제 1 반도체 칩(1320)은 베이스 반도체 칩(1310)과 칩 온 웨이퍼(COW, chip on wafer) 구조를 이룰 수 있다. 제 1 반도체 칩(1320)의 두께는 40um 내지 100um일 수 있다. 제 1 반도체 칩(1320)의 폭은 베이스 반도체 칩(1310)의 폭보다 작을 수 있다.
제 1 반도체 칩(1320)은 제 1 회로층(1322) 및 제 1 관통 전극(1324)을 포함할 수 있다. 제 1 회로층(1322)은 메모리 회로를 포함할 수 있다. 즉, 제 1 반도체 칩(1320)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 제 1 회로층(1322)은 상기 베이스 회로층과 동일한 회로를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 관통 전극(1324)은 제 2 방향(D2)으로 제 1 반도체 칩(1320)을 관통할 수 있다. 제 1 관통 전극(1324)과 제 1 회로층(1322)은 전기적으로 연결될 수 있다. 제 1 반도체 칩(1320)의 하부면은 활성면일 수 있다. 제 1 반도체 칩(1320)의 하부면 상에 제 1 범프들(1328)이 제공될 수 있다. 제 1 범프들(1328)은 베이스 반도체 칩(1310)과 제 1 반도체 칩(1320) 사이에서, 베이스 반도체 칩(1310) 및 제 1 반도체 칩(1320)을 전기적으로 연결시킬 수 있다. 제 1 범프들(1328)은 도 1을 참조하여 설명한 연결 단자(300)와 동일 또는 유사할 수 있다. 예를 들어, 제 1 범프들(1328)은 베이스 반도체 칩(1310)의 상부면에 제공되는 베이스 패드와 제 1 반도체 칩(1320)의 하부면에 제공되는 하부 칩 패드(1326) 사이에 제공될 수 있다. 이때, 제 1 범프들(1328)은 상기 베이스 패드를 구성하는 금속 물질 및 하부 칩 패드(1326)를 구성하는 금속 물질과 솔더 물질의 금속간 화합물을 포함할 수 있다.
제 1 반도체 칩(1320)은 복수로 제공될 수 있다. 예를 들어, 베이스 반도체 칩(1310) 상에 복수 개의 제 1 반도체 칩들(1320)이 적층될 수 있다. 제 1 반도체 칩들(1320)은 8개 내지 32개가 적층될 수 있다. 이때, 최상단에 배치되는 제 1 반도체 칩(1320)은 제 1 관통 전극(1324)을 포함하지 않을 수 있다. 또한, 최상단에 배치되는 제 1 반도체 칩(1320)의 두께는 그의 아래에 배치되는 제 1 반도체 칩들(1320)의 두께보다 두꺼울 수 있다. 제 1 범프들(1328)은 제 1 반도체 칩들(1320) 사이에 더 형성될 수 있다. 제 1 범프들(1328)은 도 1을 참조하여 설명한 연결 단자(300)와 동일 또는 유사할 수 있다. 예를 들어, 제 1 범프들(1328)은 제 1 반도체 칩(1320)의 상부면에 제공되는 상부 칩 패드(1327)와 그 위에 제공되는 제 1 반도체 칩(1320)의 하부 칩 패드(1326) 사이에 제공될 수 있다. 이때, 제 1 범프들(1328)은 상부 칩 패드(1327)를 구성하는 금속 물질 및 하부 칩 패드(1326)를 구성하는 금속 물질과 솔더 물질의 금속간 화합물을 포함할 수 있다.
접착층(1329)이 제 1 반도체 칩들(1320) 사이에 제공될 수 있다. 접착층(1329)은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다. 접착층(1329)은 제 1 반도체 칩들(1320) 사이의 제 1 범프들(1328) 사이에 개재되어, 제 1 범프들(1328) 간에 전기적 쇼트의 발생을 방지할 수 있다. 접착층(1329)은 제 1 반도체 칩들(1320)의 측면 상으로 연장될 수 있으며, 제 1 반도체 칩들(1320)의 측면을 덮을 수 있다.
베이스 반도체 칩(1310)의 상부면 상에 제 1 몰딩막(1330)이 배치될 수 있다. 제 1 몰딩막(1330)은 베이스 반도체 칩(1310)을 덮을 수 있으며, 제 1 반도체 칩들(1320)을 둘러쌀 수 있다. 제 1 몰딩막(1330)의 상부면은 최상단의 제 1 반도체 칩(1320)의 상부면과 공면을 이룰 수 있으며, 최상단의 제 1 반도체 칩(1320)은 제 1 몰딩막(1330)으로부터 노출될 수 있다. 제 1 몰딩막(1330)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 제 1 몰딩막(1330)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
상기와 같이 칩 스택(CS)이 제공될 수 있다. 칩 스택(CS)은 인터포저 기판(1210) 상에 실장될 수 있다. 예를 들어, 칩 스택(CS)은 베이스 반도체 칩(1310)의 스택 연결 단자들을 통해 인터포저 기판(1210)의 제 1 기판 패드들(1220)에 접속될 수 있다.
인터포저 기판(1210)과 칩 스택(CS) 사이에 제 2 언더필(under fill) 막(1318)이 제공될 수 있다. 제 2 언더필 막(1318)은 인터포저 기판(1210)과 베이스 반도체 칩(1310) 사이의 공간을 채우고, 상기 스택 연결 단자들을 둘러쌀 수 있다
인터포저 기판(1210) 상에 제 2 반도체 칩(1400)이 배치될 수 있다. 제 2 반도체 칩(1400)은 제 1 방향(D1)으로 칩 스택(CS)과 이격되어 배치될 수 있다. 제 2 반도체 칩(1400)의 두께는 제 1 반도체 칩들(1320)의 두께보다 두꺼울 수 있다. 제 2 반도체 칩(1400)의 두께는 300um 내지 780um일 수 있다. 제 2 반도체 칩(1400)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 2 반도체 칩(1400)은 제 2 회로층(1402)을 포함할 수 있다. 제 2 회로층(1402)은 로직 회로를 포함할 수 있다. 즉, 제 2 반도체 칩(1400)은 로직 칩(logic chip)일 수 있다. 제 2 반도체 칩(1400)의 하부면은 활성면이고, 제 2 반도체 칩(1400)의 상부면은 비활성면일 수 있다. 제 2 반도체 칩(1400)의 하부면 상에 제 2 범프들(1404)이 제공될 수 있다. 예를 들어, 제 2 반도체 칩(1400)은 제 2 범프들(1404)을 통해 인터포저 기판(1210)의 제 1 기판 패드들(1220)에 접속될 수 있다. 제 2 반도체 칩(1400)은 인터포저 기판(1210) 내의 회로 배선(1212)에 의해 전기적으로 연결될 수 있다. 인터포저 기판(1210)과 제 2 반도체 칩(1400) 사이에 제 3 언더필(under fill) 막(1406)이 제공될 수 있다. 제 3 언더필 막(1406)은 인터포저 기판(1210)과 제 2 반도체 칩(1400) 사이의 공간을 채우고, 제 2 범프들(1404)을 둘러쌀 수 있다.
인터포저 기판(1210) 상에 제 2 몰딩막(1600)이 제공될 수 있다. 제 2 몰딩막(1600)은 인터포저 기판(1210)의 상부면을 덮을 수 있다. 제 2 몰딩막(1600)은 칩 스택(CS) 및 제 2 반도체 칩(1400)을 둘러쌀 수 있다. 제 2 몰딩막(1600)의 상부면은 칩 스택(CS)의 상부면과 동일한 레벨에 위치할 수 있다. 제 2 몰딩막(1600)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 몰딩막(1600)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 다이 110: 제 1 관통 전극
120: 제 1 패드 200: 제 2 다이
210: 제 2 관통전극 220: 제 2 패드
300: 연결 단자 400: 절연층

Claims (10)

  1. 제 1 다이;
    상기 제 1 다이를 관통하는 관통 전극들;
    상기 제 1 다이의 상부면 상에 제공되고, 상기 관통 전극들에 접속되는 제 1 패드;
    상기 제 1 다이 상의 제 2 다이;
    상기 제 2 다이의 하부면 상에 제공되는 제 2 패드;
    상기 제 1 패드와 상기 제 2 패드를 연결하는 제 1 연결 단자; 및
    상기 제 1 다이와 상기 제 2 다이 사이를 채우고, 상기 제 1 연결 단자를 둘러싸는 절연층을 포함하되,
    상기 제 1 연결 단자는 상기 제 1 패드 및 상기 제 2 패드를 구성하는 금속 물질과 솔더 물질의 금속간 화합물을 포함하고,
    상기 제 1 연결 단자 내에서 상기 금속 물질의 농도는 상기 제 1 패드 또는 상기 제 2 패드로부터의 거리에 따라 실질적으로 균일한 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 연결 단자와 접하는 상기 제 1 패드의 상부면의 거칠기는 상기 제 1 패드의 하부면의 거칠기보다 크고,
    상기 제 1 연결 단자와 접하는 상기 제 2 패드의 하부면의 거칠기는 상기 제 2 패드의 상부면의 거칠기보다 큰 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 연결 단자의 측면은 상기 제 1 패드의 측면 및 상기 제 2 패드의 측면으로부터 상기 제 1 다이의 상기 상부면에 평행한 방향으로 함몰되는 오목부를 갖는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 연결 단자의 측면으로부터 상기 절연층 내로 돌출되는 솔더부를 더 포함하되,
    상기 솔더부는 상기 솔더 물질을 포함하되, 상기 금속 물질을 포함하지 않는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 다이의 상기 상부면에 수직한 방향으로, 상기 솔더부의 두께는 상기 제 1 연결 단자의 두께보다 두껍고,
    상기 솔더부는 상기 제 1 패드의 측면 및 상기 제 2 패드의 측면으로부터 이격되는 반도체 패키지.

  6. 제 1 다이;
    상기 제 1 다이의 상부면 상에 적층되는 제 2 다이들, 상기 제 2 다이들 각각은 상기 제 2 다이의 상부면 상에 제공되는 제 1 패드 및 제 2 패드, 및 상기 제 2 다이의 하부면 상에 제공되는 제 3 패드 및 제 4 패드를 포함하고;
    상기 제 2 다이들 사이에서 수직으로 중첩되는 제 1 패드와 제 3 패드를 연결하는 제 1 연결 단자;
    상기 제 2 다이들 사이에서 수직으로 중첩되는 제 2 패드와 제 4 패드를 연결하는 제 2 연결 단자;
    상기 제 2 다이들 사이를 채우는 절연층; 및
    상기 제 1 다이의 하부면 상에 제공되어, 상기 제 1 다이를 기판에 연결시키는 외부 단자들을 포함하되,
    상기 제 1 패드 및 상기 제 3 패드는 상기 제 2 패드 및 상기 제 4 패드에 비해 상기 제 2 다이의 측면에 인접하여 배치되고,
    상기 제 1 연결 단자는 상기 제 1 패드 및 상기 제 3 패드를 구성하는 금속 물질과 솔더 물질의 금속간 화합물을 포함하고, 상기 제 2 연결 단자는 상기 제 2 패드 및 상기 제 4 패드를 구성하는 금속 물질과 상기 솔더 물질의 금속간 화합물을 포함하고,
    상기 제 1 연결 단자는 상기 제 1 연결 단자의 측면으로부터 상기 제 2 다이의 상기 측면을 향하는 솔더부를 더 포함하되, 상기 솔더부는 상기 솔더 물질을 포함하고 상기 금속 물질을 포함하지 않는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 솔더부의 두께는 상기 제 1 연결 단자의 두께보다 크고,
    상기 솔더부는 상기 제 1 패드의 측면 및 상기 제 3 패드의 측면로부터 이격되는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 솔더부는 평면적 관점에서 상기 제 1 연결 단자를 둘러싸되,
    상기 솔더부가 상기 제 1 연결 단자로부터 상기 다이의 상기 측면을 향하여 돌출되는 거리는, 상기 제 1 솔더부가 상기 제 1 연결 단자로부터 상기 다이의 상기 측면과 대향하는 방향으로 돌출되는 거리보다 큰 반도체 패키지.

  9. 제 1 패드를 갖는 제 1 다이를 제공하는 것;
    제 2 패드를 갖는 제 2 다이를 제공하는 것;
    상기 제 2 패드 상에 솔더 물질층을 제공하는 것;
    상기 제 2 다이의 일면 상에 상기 제 2 패드 및 상기 솔더 물질층을 덮는 예비 절연층을 형성하는 것;
    상기 제 1 패드와 상기 제 2 패드가 정렬되도록 상기 제 1 다이 상에 상기 제 2 다이를 위치시키는 것; 및
    상기 제 2 패드 상에 열압착 공정을 수행하여, 상기 제 1 패드와 상기 제 2 패드를 연결하는 연결 단자, 및 상기 제 1 및 제 2 패드들과 상기 연결 단자를 둘러싸는 절연층을 형성하는 것을 포함하되,
    상기 열압착 공정 시, 상기 제 1 패드 및 상기 제 2 패드의 금속 물질이 상기 솔더 물질층 내로 확산되어 상기 연결 단자를 형성하고, 상기 예비 절연층이 경화되어 절연층을 형성하고,
    상기 금속간 화합물을 형성하지 않는 상기 솔더 물질층의 일부는 상기 절연층 내로 유입되어 솔더부를 형성하는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 연결 단자 내에서 상기 금속 물질의 농도는 실질적으로 균일하고,
    상기 솔더부는 상기 금속 물질을 함유하지 않는 반도체 패키지의 제조 방법.
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