KR20120100299A - 제어된 금 함량비를 가지는 연결 부재를 포함하는 반도체 패키지 - Google Patents

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KR20120100299A
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intermetallic compound
tin
semiconductor package
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지영근
황지환
최광철
김정환
민태홍
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Abstract

본 발명은, 취성이 높은 금속간 화합물을 형성을 방지하여 내구성과 신뢰성을 증가시킬 수 있는 제어된 금 함량비를 가지는 연결 부재를 포함하는 반도체 패키지를 제공한다. 본 발명의 일부 실시예들에 따른 반도체 패키지는, 기저 기판; 기저 기판 상에 위치한 제1 반도체 칩; 및 기저 기판과 제1 반도체 칩을 전기적으로 연결하고, AuSn4 금속간 화합물의 형성이 억제되도록 제어된 제1 금 함량비를 가지는 제1 접합 부분을 포함하는 제1 연결 부재;를 포함한다.

Description

제어된 금 함량비를 가지는 연결 부재를 포함하는 반도체 패키지{Semiconductor package having connecting member in which amount ratio of gold is controlled}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 제어된 금 함량비를 가지는 연결 부재를 포함하는 반도체 패키지에 관한 것이다.
반도체 칩은 패키지 공정을 통하여 반도체 패키지를 형성한다. 반도체 패키지는 통상적으로 기판과 그 상에 실장된 반도체 칩은 본딩 와이어 또는 솔더 볼 등과 같은 전기적 연결 부재에 의하여 연결된다. 이러한 전기적 연결 부재는 여러 가지의 금속의 합금으로 구성되므로, 높은 취성을 가지는 금속간 화합물이 형성될 우려가 있고, 이에 따라 반도체 패키지의 내구성 및 신뢰성이 저하될 우려가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 취성이 높은 금속간 화합물을 형성을 방지하여 내구성과 신뢰성을 증가시킬 수 있는 제어된 금 함량비를 가지는 연결 부재를 포함하는 반도체 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 기저 기판; 상기 기저 기판 상에 위치한 제1 반도체 칩; 및 상기 기저 기판과 상기 제1 반도체 칩을 전기적으로 연결하고, AuSn4 금속간 화합물의 형성이 억제되도록 제어된 제1 금 함량비를 가지는 제1 접합 부분을 포함하는 제1 연결 부재;를 포함한다,
본 발명의 일부 실시예들에 있어서, 상기 제1 금 함량비는 0.001 at% 내지 24.3 at%의 범위일 수 있다.
본 발명의 일부 실시예들에 있어서, 제1 접합 부분은 구리(Cu), 주석(Sn), 및 금(Au)을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 접합 부분은 상기 구리, 상기 주석, 및 상기 금의 전체 함량에 대하여 0.001 at% 내지 24.3 at%의 범위인 상기 제1 금 함량비를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 접합 부분은 (Cu, Au)6Sn5 금속간 화합물을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 (Cu, Au)6Sn5 금속간 화합물은 0.001 at% 내지 24.3 at%의 범위로 금을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 접합 부분은 (Cu, Au)Sn4 금속간 화합물의 형성이 억제된 영역일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 금 함량비는 0.001 at% 내지 4.6 at%의 범위일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 접합 부분은 니켈(Ni), 주석, 및 금을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 접합 부분은 상기 니켈, 주석, 및 금의 전체 함량에 대하여 0.001 at% 내지 4.6 at%의 범위인 상기 제1 금 함량비를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 접합 부분은 (Ni, Au)3Sn4 금속간 화합물을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 (Ni, Au)3Sn4 금속간 화합물은 0.001 at% 내지 4.6 at%의 범위로 금을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 접합 부분은 (Ni, Au)Sn4 금속간 화합물의 형성이 억제된 영역일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 연결 부재는 하부 필라 및 제 2 필라를 포함할 수 있다. 또한, 상기 접합 부분은 상기 하부 필라와 상기 상부 필라 사이에 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 하부 필라, 상기 상부 필라, 또는 이들 모두는 구리, 니켈, 또는 이들의 합금을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 반도체 칩 상에 위치한 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하고, AuSn4 금속간 화합물의 형성이 억제되도록 제어된 제2 금 함량비를 가지는 제2 접합 부분을 포함하는 제2 연결 부재;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 반도체 칩은 상기 제2 접합 부분과 전기적으로 연결되는 TSV를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 TSV는 상기 제1 접합 부분과 전기적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 제3 반도체 칩; 상기 제3 반도체 칩 상에 위치한 제4 반도체 칩; 및 상기 제3 반도체 칩과 상기 제4 반도체 칩을 전기적으로 연결하고, AuSn4 금속간 화합물의 형성이 억제되도록 제어된 제3 금 함량비를 가지는 제3 접합 부분을 포함하는 제3 연결 부재;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 기저 기판과 반도체 칩 또는 반도체 칩들 사이를 전기적으로 연결하는 연결 부재의 금의 함량비를 제어하여, 취성이 큰 금속간 화합물을 형성을 억제함으로써, 연결 부재의 파괴를 방지할 수 있고, 이에 따라 반도체 패키지의 내구성 및 신뢰성을 증가시킬 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 4 내지 도 6은 본 발명의 일부 실시예들에 따른 반도체 패키지들에 포함된 연결 부재를 형성하는 공정을 설명하는 단면도들이다.
도 7 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지의 연결 부재에 포함되는 원소들의 2원계 상태도들이다.
도 12 및 도 13은 300 사이클의 드롭 테스트를 수행한 후의 금의 함량에 따른 구리와 주석 사이의 계면에서의 상이점을 나타내는 주사전자현미경 사진들이다.
도 14는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 15는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 16은 본 발명의 실시예들에 따라 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지(1)을 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 기저 기판(10), 제1 반도체 칩(20), 및 제1 연결 부재들(30)을 포함한다. 또한, 반도체 패키지(1)는 몰딩 부재(50) 및/또는 외부 연결 부재들(60)을 선택적으로(optionally) 더 포함할 수 있다.
기저 기판(10)은 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 기저 기판(10)은 반도체 패키지용 기판일 수 있고, 예를 들어 인쇄회로기판, 세라믹 기판, 또는 테이프 배선 기판일 수 있다. 기저 기판(10)의 하면(11)에는 하부 패드들(13)이 위치할 수 있고, 기저 기판(10)의 상면(12)에는 상부 패드들(14)이 위치할 수 있다. 하부 패드들(13)과 상부 패드들(14)은 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 예를 들어 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석(Sn), 크롬(Cr), 팔라듐(Pd), 또는 이들의 합금을 포함할 수 있다. 기저 기판(10)은 하부 패드들(13)과 상부 패드들(14)을 전기적으로 연결하는 배선(미도시)을 그 내부에 더 포함할 수 있다. 상부 패드들(14)의 크기나 피치는 하부 패드들(13)의 크기나 피치에 비하여 작을 수 있다. 이러한 경우에는, 상기 배선은 재배선 패턴으로 기능할 수 있다. 그러나, 상술한 바와 같은 하부 패드들(13) 및 상부 패드들(14) 사이의 상대적인 크기나 피치는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
기저 기판(10) 상에 제1 반도체 칩(20)이 위치한다. 제1 반도체 칩(20)은 로직 반도체 칩, 또는 메모리 반도체 칩일 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 또한, 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다. 예를 들어, 도 1에서는 하나의 제1 반도체 칩(20)이 도시되어 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체 칩(20)은 복수의 반도체 칩들을 포함하도록 구성될 수 있고, 상기 복수의 반도체 칩들은 동일한 종류이거나 서로 다른 종류일 수 있다. 예를 들어, 제1 반도체 칩(20)은 하나 또는 그 이상의 로직 반도체 칩과 하나 또는 그 이상의 메모리 반도체 칩이 조합된 구성을 포함할 수 있다.
제1 반도체 칩(20)은 기저 기판(10)에 인접한 하면(21)과 하면(21)에 비하여 기저 기판(10)으로부터 더 이격된 상면(22)을 포함할 수 있다. 하면(21)은 소자들이 형성된 활성층일 수 있다. 또한, 활성층이 상면(22)이 형성되거나 또는 매립되는 경우도 본 발명의 기술적 사상에 포함될 수 있다. 하면(21)에 하부 패드들(23)이 위치할 수 있다. 하부 패드들(23)은 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 예를 들어 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석(Sn), 크롬(Cr), 팔라듐(Pd), 또는 이들의 합금을 포함할 수 있다.
제1 연결 부재들(30)은 기저 기판(10) 및 제1 반도체 칩(20)과 전기적으로 및/또는 물리적으로 연결되도록 위치할 수 있다. 이에 따라, 제1 연결 부재들(30)은 기저 기판(10)과 제1 반도체 칩(20) 사이의 전기적 연결 경로를 제공할 수 있다. 예를 들어, 기저 기판(10)의 상부 패드들(14)과 제1 반도체 칩(20)의 하부 패드들(23)은 제1 연결 부재들(30)을 통하여 전기적으로 연결될 수 있다. 제1 연결 부재들(30)는 취성(brittleness)이 높은 금속간 화합물(intermetallic compound)의 형성이 억제되도록 제어될 수 있다. 제1 연결 부재들(30)은 핀 그리드 어레이(pin grid array), 볼 그리드 어레이(ball grid array), 랜드 그리드 어레이(land grid array)를 가진 플립칩 연결 구조를 가질 수 있다. 또는, 제1 연결 부재들(30)은 솔더볼일 수 있다.
제1 연결 부재들(30)은 하부 필라(pillar)(32), 상부 필라(34), 및 하부 필라(32)와 상부 필라(34) 사이에 위치한 제1 접합 부분(36)을 포함할 수 있다. 하부 필라(32), 상부 필라(34), 또는 이들 모두는 도전성을 가지는 물질을 포함할 수 있고, 예를 들어 구리, 니켈, 또는 이들의 합금을 포함할 수 있다.
제1 접합 부분(36)은 취성이 높은 금속간 화합물의 형성이 억제되도록 제어될 수 있다. 예를 들어, 제1 접합 부분(36)은 AuSn4 금속간 화합물 및/또는 (Ni, Au)Sn4 금속간 화합물의 형성이 억제되도록 제어된 제1 금 함량비를 가질 수 있다.
제1 접합 부분(36)은 구리(Cu), 주석(Sn), 금(Au), 또는 이들의 합금을 포함할 수 있다. 이러한 경우에는, 상기 제1 금 함량비는 제1 접합 부분(36)을 구성하는 전체 물질에 대하여, 예를 들어 예를 들어 30 at%(atomic percent) 이하일 수 있고, 예를 들어 0.001 at% 내지 24.3 at%의 범위일 수 있다.
제1 접합 부분(36)은 상기 구리, 상기 주석, 및 상기 금의 전체 함량에 대하여, 예를 들어 30 at% 이하의 상기 제1 금 함량비를 가질 수 있고, 예를 들어 0.001 at% 내지 24.3 at%의 범위의 상기 제1 금 함량비를 가질 수 있다. 또한, 제1 접합 부분(36)은 AuSn4 금속간 화합물 및/또는 (Cu, Au)Sn4 금속간 화합물의 형성이 억제된 영역일 수 있다.
또한, 제1 접합 부분(36)은 Cu6Sn5 금속간 화합물 및/또는 (Cu, Au)6Sn5 금속간 화합물을 포함할 수 있다. 또한, 제1 접합 부분(36)은 AuSn4 금속간 화합물 및/또는 (Cu, Au)Sn4 금속간 화합물을 포함하지 않을 수 있다. 즉, 제1 접합 부분(36)에는 상대적으로 취성이 높은 상기 AuSn4 금속간 화합물 및/또는 상기 (Cu, Au)Sn4 금속간 화합물이 형성되는 대신에, 상대적으로 취성이 낮은 Cu6Sn5 금속간 화합물 및/또는 (Cu, Au)6Sn5 금속간 화합물이 형성될 수 있다. 이를 위하여, 상기 (Cu, Au)6Sn5 금속간 화합물은, 예를 들어 30 at% 이하로 금을 포함할 수 있고, 예를 들어 0.001 at% 내지 24.3 at%의 범위로 금을 포함할 수 있다. 예를 들어, 상기 (Cu, Au)6Sn5 금속간 화합물이, 예를 들어 30 at% 보다 큰 함량으로 금을 포함하거나, 예를 들어 24.3 at% 보다 큰 함량으로 금을 포함하면, 상기 (Cu, Au)6Sn5 금속간 화합물로부터 금이 배출되어 AuSn4 금속간 화합물 및/또는 상기 (Cu, Au)Sn4 금속간 화합물을 형성될 수 있으므로, 금 함량비를 30 at% 이하로 또는 0.001 at% 내지 24.3 at%의 범위로 유지하는 것이 바람직하다.
또한, 제1 접합 부분(36)은 은(Ag)을 더 포함할 수 있다. 이러한 경우에는, 제1 접합 부분(36)에서 은의 함량을 제외하고 남은 함량, 즉 상기 구리, 상기 주석, 및 상기 금의 전체 함량에 대하여, 예를 들어 30 at% 이하로 금을 포함할 수 있고, 예를 들어 0.001 at% 내지 24.3 at%의 범위로 금을 포함할 수 있다.
또한, 제1 접합 부분(36)은 니켈(Ni), 주석(Sn), 금(Au), 또는 이들의 합금을 포함할 수 있다. 이러한 경우에는, 상기 제1 금 함량비는 제1 접합 부분(36)을 구성하는 전체 물질에 대하여, 예를 들어 예를 들어 5 at% 이하일 수 있고, 예를 들어 0.001 at% 내지 4.6 at%의 범위일 수 있다.
제1 접합 부분(36)은 상기 니켈, 상기 주석, 및 상기 금의 전체 함량에 대하여, 예를 들어 5 at% 이하의 상기 제1 금 함량비를 가질 수 있고, 예를 들어 0.001 at% 내지 4.6 at%의 범위의 상기 제1 금 함량비를 가질 수 있다. 또한, 제1 접합 부분(36)은 AuSn4 금속간 화합물 및/또는 (Ni, Au)Sn4 금속간 화합물의 형성이 억제된 영역일 수 있다.
또한, 제1 접합 부분(36)은 Ni3Sn4 금속간 화합물 및/또는 (Ni, Au)3Sn4 금속간 화합물을 포함할 수 있다. 또한, 제1 접합 부분(36)은 AuSn4 금속간 화합물 및/또는 (Ni, Au)Sn4 금속간 화합물을 포함하지 않을 수 있다. 즉, 제1 접합 부분(36)에는 상대적으로 취성이 높은 상기 AuSn4 금속간 화합물 및/또는 상기 (Ni, Au)Sn4 금속간 화합물이 형성되는 대신에, 상대적으로 취성이 낮은 Ni3Sn4 금속간 화합물 및/또는 (Ni, Au)3Sn4 금속간 화합물이 형성될 수 있다. 이를 위하여, 상기 (Ni, Au)3Sn4 금속간 화합물은, 예를 들어 5 at% 이하로 금을 포함할 수 있고, 예를 들어 0.001 at% 내지 4.6 at%의 범위로 금을 포함할 수 있다. 예를 들어, 상기 (Ni, Au)3Sn4 금속간 화합물이, 예를 들어 5 at% 보다 큰 함량으로 금을 포함하거나, 예를 들어 4.6 at% 보다 큰 함량으로 금을 포함하면, 상기 (Cu, Au)6Sn4 금속간 화합물로부터 금이 배출되어 AuSn4 금속간 화합물 및/또는 상기 (Cu, Au)Sn4 금속간 화합물을 형성될 수 있으므로, 금 함량비를 5 at% 이하로 또는 0.001 at% 내지 4.6 at%의 범위로 유지하는 것이 바람직하다.
또한, 제1 접합 부분(36)은 은(Ag)을 더 포함할 수 있다. 이러한 경우에는, 제1 접합 부분(36)에서 은의 함량을 제외하고 남은 함량, 즉 상기 구리, 상기 주석, 및 상기 금의 전체 함량에 대하여, 예를 들어 5 at% 이하로 금을 포함할 수 있고, 예를 들어 0.001 at% 내지 4.6 at%의 범위로 금을 포함할 수 있다.
제1 반도체 칩(20)은 몰딩 부재(50)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 몰딩 부재(50)는 제1 반도체 칩(20)의 하부에 위치하는, 즉 제1 연결 부재들(30) 사이를 채우는 언더필 부재(52)와 언더필 부재(52) 상에 위치하고 제1 반도체 칩(20)의 측면을 밀봉하는 측면 몰딩 부재(54)를 포함할 수 있다. 몰딩 부재(50)는 MUF(molded underfill) 방식으로 형성될 수 있다. 몰딩 부재(50)는 절연물을 포함할 수 있다. 언더필 부재(52)와 측면 몰딩 부재(54)는 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다.
기저 기판(10)의 하부 패드들(13)에는 외부 연결 부재들(60)이 전기적으로 및/또는 물리적으로 연결되도록 위치할 수 있다. 외부 연결 부재들(60)을 통하여 기저 기판(10)은 외부와 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(20)는 외부 연결 부재들(60)을 통하여 외부와 전기적으로 연결될 수 있다. 외부 연결 부재들(60)은, 예를 들어 솔더볼일 수 있다. 또는 외부 연결 부재들(60)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.
상기 (Cu, Au)6Sn5 금속간 화합물은 상기 AuSn4 금속간 화합물에 비하여, 더 높은 하중을 견딜 수 있으며, 높은 파괴 저항력을 가지며 낮은 취성을 가진다. 따라서, 상기 (Cu, Au)6Sn5 금속간 화합물은 상기 AuSn4 금속간 화합물에 비하여 높은 내구성 및 높은 기계적 안정성을 제공할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 패키지(2)를 도시하는 단면도이다. 도 2에 도시된 실시예는 도 1에 도시된 실시예와 비교하여, 적층된 반도체 칩을 포함하는 경우이다. 도 1을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 반도체 패키지(2)는 기저 기판(10), 제1 반도체 칩(20), 및 기저 기판(10)과 제1 반도체 칩(20)을 전기적으로 연결하는 제1 연결 부재들(30)을 포함한다. 또한, 반도체 패키지(2)는 제2 반도체 칩(70) 및 제1 반도체 칩(20)과 제2 반도체 칩(70)을 전기적으로 연결하는 제2 연결 부재들(40)을 포함한다.
제1 반도체 칩(20)은 기저 기판(10) 상에 위치할 수 있다. 또한, 제1 반도체 칩(20)은 하면(21)에 하부 패드들(23)을 포함할 수 있고, 상면(22)에 상부 패드들(24)을 포함할 수 있다. 제1 반도체 칩(20)과 기저 기판(10)은 제1 연결 부재들(30)에 의하여 전기적으로 연결될 수 있다. 제1 연결 부재들(30)은 하부 필라(32), 상부 필라(34), 및 하부 필라(32)와 상부 필라(34) 사이에 위치한 제1 접합 부분(36)을 포함할 수 있다. 제1 접합 부분(36)은 취성이 높은 금속간 화합물의 형성이 억제되도록 제어될 수 있다. 예를 들어, 제1 접합 부분(36)은 AuSn4 금속간 화합물, (Cu, Au)Sn4 금속간 화합물, 및/또는 (Ni, Au)Sn4 금속간 화합물의 형성이 억제되도록 제어된 제1 금 함량비를 가질 수 있다.
제1 반도체 칩(20)은 그 자신을 관통하도록 형성된 TSV들(through silicon via)(26)을 포함할 수 있다. TSV들(26)은 하부 패드들(23)과 상부 패드들(24)을 전기적으로 연결할 수 있다. 즉, TSV들(26)에 의하여, 하부 패드들(23)과 상부 패드들(24) 사이의 전기적 연결 경로를 제공할 수 있다. TSV들(26)은 다층 구조를 가질 수 있고, 예를 들어 절연층(미도시), 시드층(미도시), 및 도전층(미도시)이 순차적으로 형성된 구조일 수 있다. TSV들(42)은, 예를 들어 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. TSV들(42)은 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma-CVD, HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(metal organic CVD, MOCVD), 또는 원자층 증착법(atomic layer deposition, ALD)을 이용하여 형성할 수 있다.
제1 반도체 칩(20) 상에 제2 반도체 칩(70)이 위치할 수 있다. 제2 반도체 칩(70)은 상술한 바와 같은 로직 반도체 칩, 또는 메모리 반도체 칩일 수 있다. 예를 들어, 도 2에서는 하나의 제2 반도체 칩(70)이 도시되어 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들어, 제2 반도체 칩(70)은 복수의 반도체 칩들을 포함하도록 구성될 수 있고, 상기 복수의 반도체 칩들은 동일한 종류이거나 서로 다른 종류일 수 있다. 예를 들어, 제2 반도체 칩(70)은 하나 또는 그 이상의 로직 반도체 칩과 하나 또는 그 이상의 메모리 반도체 칩이 조합된 구성을 포함할 수 있다. 또한, 제1 반도체 칩(20)과 제2 반도체 칩(70)은 하나 또는 그 이상의 로직 반도체 칩과 하나 또는 그 이상의 메모리 반도체 칩이 조합된 구성을 포함할 수 있다. 예를 들어, 제1 반도체 칩(20)은 로직 반도체 칩이고, 제2 반도체 칩(70)은 메모리 반도체 칩일 수 있다.
제2 반도체 칩(70)은 제1 반도체 칩(20)에 인접한 하면(71)과 하면(71)에 비하여 제1 반도체 칩(20)으로부터 더 이격된 상면(72)을 포함할 수 있다. 하면(71)은 소자들이 형성된 활성층일 수 있고, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 상면(72)이 활성층인 경우도 본 발명의 기술적 사상에 포함될 수 있다. 제2 반도체 칩(70)의 하면(71)에 하부 패드들(73)이 위치할 수 있다. 하부 패드들(73)은 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 예를 들어 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석(Sn), 크롬(Cr), 팔라듐(Pd), 또는 이들의 합금을 포함할 수 있다.
제2 연결 부재들(40)은 제1 반도체 칩(20)과 제2 반도체 칩(70)을 전기적으로 연결할 수 있다. 예를 들어, 제1 반도체 칩(20)의 상부 패드들(24)과 제2 반도체 칩(70)의 하부 패드들(73)은 제2 연결 부재들(40)을 통하여 전기적으로 연결될 수 있다. 제2 연결 부재들(40)는 취성이 높은 금속간 화합물의 형성이 억제되도록 제어될 수 있다. 제2 연결 부재들(40)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다. 또는, 제2 연결 부재들(40)은, 예를 들어 솔더볼일 수 있다.
제2 연결 부재들(40)은 하부 필라(42), 상부 필라(44), 및 하부 필라(42)와 상부 필라(44) 사이에 위치한 제2 접합 부분(46)을 포함할 수 있다. 하부 필라(42), 상부 필라(44), 또는 이들 모두는 도전성을 가지는 물질을 포함할 수 있고, 예를 들어 구리, 니켈, 또는 이들의 합금을 포함할 수 있다. 제2 접합 부분(46)은 취성이 높은 금속간 화합물의 형성이 억제되도록 제어될 수 있다. 예를 들어, 제2 접합 부분(46)은 AuSn4 금속간 화합물, (Cu, Au)Sn4 금속간 화합물, 및/또는 (Ni, Au)Sn4 금속간 화합물의 형성이 억제되도록 제어된 제2 금 함량비를 가질 수 있다.
제2 접합 부분(46)은 구리, 주석, 금, 또는 이들의 합금을 포함할 수 있다. 이러한 경우에는, 상기 제2 금 함량비는 제2 접합 부분(46)을 구성하는 전체 물질에 대하여, 예를 들어 예를 들어 30 at% 이하일 수 있고, 예를 들어 0.001 at% 내지 24.3 at%의 범위일 수 있다.
또한, 제2 접합 부분(46)은 니켈, 주석, 금, 또는 이들의 합금을 포함할 수 있다. 이러한 경우에는, 상기 제2 금 함량비는 제2 접합 부분(46)을 구성하는 전체 물질에 대하여, 예를 들어 예를 들어 5 at% 이하일 수 있고, 예를 들어 0.001 at% 내지 4.6 at%의 범위일 수 있다.
제2 접합 부분(46)은 도 1을 참조하여 설명한 제1 접합 부분(36)에 상응할 수 있으므로, 상세한 설명은 생략하기로 한다. 제2 접합 부분(46)의 상기 제2 금 함량비는 제1 접합 부분(36)의 상기 제1 금 함량비와 동일하거나 또는 다를 수 있다. TSV들(26)은 제1 접합 부분(36)과 제2 접합 부분(46)에 전기적으로 연결될 수 있다.
제1 반도체 칩(20) 및 제2 반도체 칩(70)은 몰딩 부재(50a)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 몰딩 부재(50a)는 제1 반도체 칩(20)의 하부에 위치하는, 즉 제1 연결 부재들(30) 사이를 채우는 언더필 부재(52a)와 언더필 부재(52a) 상에 위치하고 제1 반도체 칩(20)의 측면을 밀봉하는 측면 몰딩 부재(54a)를 포함할 수 있다. 또한, 언더필 부재(52a)는 제2 반도체 칩(70)의 하부에 위치하는, 즉 제2 연결 부재들(70) 사이를 채울 수 있고, 측면 몰딩 부재(54a)는 제2 반도체 칩(70)의 측면을 밀봉할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 패키지를 도시하는 단면도이다. 도 3에 도시된 실시예는 도 1 및 도 2에 도시된 실시예들과 비교하여, 적층된 반도체 칩을 포함하고, 상기 적층된 반도체 칩들 중 하나가 기저 기판과 본딩 와이어로 전기적으로 연결된 경우이다. 도 1 및 도 2를 참조하여 설명한 실시예들과 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 패키지(3)는 기저 기판(10b), 제3 반도체 칩(20b), 및 기저 기판(10b)과 제3 반도체 칩(20b)을 전기적으로 연결하는 본딩 와이어(30b)를 포함한다. 또한, 반도체 패키지(3)는 제4 반도체 칩(70b) 및 제3 반도체 칩(20b)과 제4 반도체 칩(70b)을 전기적으로 연결하는 제3 연결 부재들(40b)을 포함한다.
기저 기판(10b)은 외부 연결 부재들(60b)과 전기적으로 연결되는 하부 패드들(13b) 및 제3 반도체 칩(20b)과 전기적으로 연결되는 상부 패드들(14b)을 포함할 수 있다.
제3 반도체 칩(20b)은 기저 기판(10b) 상에 위치할 수 있다. 제3 반도체 칩(20b)은 상술한 바와 같은 로직 반도체 칩, 또는 메모리 반도체 칩일 수 있다. 제3 반도체 칩(20b)은 기저 기판(10b)과 부착되는 하면(21b)과 하면(21b)에 대향하는 상면(22b)을 포함할 수 있다. 제3 반도체 칩(20b)의 하면(21b)은 액상 접착제 또는 고상 접착제, 또는 접착 테이프 등과 같은 접착 부재(미도시)를 이용하여 기저 기판(10b)에 부착될 수 있다. 제3 반도체 칩(20b)의 상면(22b)은 제1 상부 패드들(24b) 및 제2 상부 패드들(25b)을 포함할 수 있다. 제3 반도체 칩(20b)의 제2 상부 패드들(25b)은 기저 기판(10b)의 상부 패드들(14b)과 본딩 와이어(30b)를 통하여 전기적으로 연결될 수 있다.
제3 반도체 칩(20b) 상에 제4 반도체 칩(70b)이 위치할 수 있다. 제4 반도체 칩(70b)은 상술한 바와 같은 로직 반도체 칩, 또는 메모리 반도체 칩일 수 있다. 제4 반도체 칩(70b)의 하면에 제3 패드들(73b)이 위치할 수 있다.
제3 연결 부재들(40b)은 제3 반도체 칩(20b)과 제4 반도체 칩(70b)을 전기적으로 연결할 수 있다. 예를 들어, 제3 반도체 칩(20b)의 제1 상부 패드들(24b)과 제4 반도체 칩(70b)의 제3 패드들(73b)은 제3 연결 부재들(40b)을 통하여 전기적으로 연결될 수 있다. 제3 연결 부재들(140)는 취성이 높은 금속간 화합물의 형성이 억제되도록 제어될 수 있다. 제3 연결 부재들(40b)은, 예를 들어 솔더볼일 수 있다. 또는, 제3 연결 부재들(40b)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다. 제3 연결 부재들(40b)은 하부 필라(42b), 상부 필라(44b), 및 하부 필라(42b)와 상부 필라(44b) 사이에 위치한 제3 접합 부분(46b)을 포함할 수 있다.
제3 접합 부분(46b)은 취성이 높은 금속간 화합물의 형성이 억제되도록 제어될 수 있다. 예를 들어, 제3 접합 부분(46b)은 AuSn4 금속간 화합물, (Cu, Au)Sn4 금속간 화합물, 및/또는 (Ni, Au)Sn4 금속간 화합물의 형성이 억제되도록 제어된 제2 금 함량비를 가질 수 있다.
제3 접합 부분(46b)은 구리, 주석, 금, 또는 이들의 합금을 포함할 수 있다. 이러한 경우에는, 제3 접합 부분(46b) 내의 금 함량비는 제3 접합 부분(46b)을 구성하는 전체 물질에 대하여, 예를 들어 예를 들어 30 at% 이하일 수 있고, 예를 들어 0.001 at% 내지 24.3 at%의 범위일 수 있다.
또한, 제3 접합 부분(46b)은 니켈, 주석, 금, 또는 이들의 합금을 포함할 수 있다. 이러한 경우에는, 제3 접합 부분(46b) 내의 금 함량비는 제3 접합 부분(46b)을 구성하는 전체 물질에 대하여, 예를 들어 예를 들어 5 at% 이하일 수 있고, 예를 들어 0.001 at% 내지 4.6 at%의 범위일 수 있다.
제3 접합 부분(46b)은 도 1 및/또는 도 2를 참조하여 설명한 제1 접합 부분(36) 또는 제2 접합 부분(36)에 상응할 수 있으므로, 상세한 설명은 생략하기로 한다.
도 4 내지 도 6은 본 발명의 일부 실시예들에 따른 반도체 패키지들에 포함된 제1 연결 부재(30)를 형성하는 공정을 설명하는 단면도들이다. 도 4 내지 도 6은 도 1의 A 영역을 형성하는 공정을 설명한다. 또한, 상기 형성 공정은 도 2의 제2 연결 부재(40) 및 도 3의 제3 연결 부재(40b)에도 동일하게 적용될 수 있다.
도 7 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지의 연결 부재에 포함되는 원소들의 2원계 상태도(binary phase diagram)들이다. 도 7은 금-주석의 2원계 상태도이고, 도 8은 구리-주석의 2원계 상태도이고, 도 9는 금-구리의 2원계 상태도이고, 도 10은 니켈-주석의 2원계 상태도이고, 도 11은 금-니켈의 2원계 상태도이다. 도 7 내지 도 11에 도시된 2원계 상태도들은 도 4 내지 도 6에 도시된 공정들을 수행하는 동안, 제1 연결 부재(30)를 형성하는 원소들, 예를 들어 구리, 주석, 금, 및/또는 니켈 사이의 반응을 설명하기 위하여 참조된다.
도 4를 참조하면, 기저 기판(10)의 상면에 상부 패드(14)가 위치하고, 제1 반도체 칩(20)의 하면에 하부 패드(23)가 위치한다. 상부 패드(14) 상에 도전물을 포함하는 하부 돌출부(100)를 형성한다. 하부 돌출부(100) 상에 접촉층(110)을 형성한다. 접촉층(110)은 물질들 사이의 젖음성(wettability)을 증가시키는 물질로 구성될 수 있다. 접촉층(110)의 두께는 최종 구조체에서 원하지 않는 금속간 화합물의 형성이 억제되는 크기로 유지함에 유의한다. 하부 패드(23) 상에 도전물을 포함하는 상부 돌출부(120)를 형성한다. 상부 돌출부(120) 상에 솔더층(130)를 형성한다. 솔더층(130)는 상대적으로 낮은 용융점(melting point)을 가지는 금속을 포함할 수 있다. 접촉층(110) 및 솔더층(130)은 각각 포토리소그래피 방법, 도금법, 또는 압착법을 이용하여 형성할 수 있다.
이하에서는, 하부 돌출부(100)와 상부 돌출부(120)는 구리를 포함하고, 접촉층(110)은 금을 포함하고, 솔더층(130)은 주석을 포함하는 경우에 대하여 설명하기로 한다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
이어서, 기저 기판(10)과 제1 반도체 칩(20)을 물리적으로 접촉시킨다. 즉, 접촉층(110)과 솔더층(130)를 물리적으로 접촉시키고, 적절한 압력과 온도를 가하여, 솔더층(130)를 용해시킨다.
도 5를 참조하면, 솔더층(130)은 상대적으로 낮은 용융점을 가지는 물질로 구성되므로 낮은 온도에서 액상으로 변한다. 예를 들어, 솔더층(130)이 순수한 주석인 경우에는 232℃(또는 505K)의 용융점을 가진다.
이어서, 접촉층(110)은 용융된 솔더층(130) 내에 용해된다. 예를 들어, 접촉층(110)이 순수한 금인 경우에는 1064℃(또는 1337K)의 상대적으로 높은 용융점을 가지지만, 도 7의 금-주석 2원계 상태도에 도시된 바와 같이, 솔더층(130)을 구성하는 주석의 양이 접촉층(110)을 구성하는 금의 양에 비하여 상대적으로 많은 경우에는 주석의 용융점과 가까운 온도에서 금이 용해될 수 있다. 예를 들어 금이 20at% (또는 몰 분율)인 경우에는 대략 290℃(또는 563K)의 온도에서 금의 전체가 주석과 혼합된 액상으로 변할 수 있으며, 금이 50at% (또는 몰 분율)인 경우에도 대략 427℃(또는 700K)의 온도에서 금의 전체가 주석과 혼합된 액상으로 변할 수 있다. 상술한 바와 같이, AuSn4 금속간 화합물의 형성을 방지하기 위하여, AuSn4 금속간 화합물이 형성되는 온도 이상으로 유지하는 공정 조건을 가질 필요가 있으며, 이는 도 7의 2원계 상태도에서 금-주석 액상선(L1) 이상의 온도로 유지하는 공정 조건을 의미한다. 본 발명의 일부 실시예에 있어서, 솔더층(130)을 구성하는 주석의 양이 접촉층(110)을 구성하는 금의 양에 비하여 많으므로, 주석의 용해되면 금은 주석의 용융점에 가까운 온도 범위에서 모두 용해될 수 있다. 이와 같은 주석-금 반응은 액상 반응이 되므로, 다른 반응에 비하여 가장 빠르게 반응할 수 있다.
이어서, 하부 돌출부(100) 및 상부 돌출부(120)에 포함된 구리가 솔더층(130)을 향하여 확산되어 경계층(140)을 형성한다. 이러한 주석-구리 반응은 액상-고상 확산 반응으로서 상기 주석-금 반응에 비하여 늦게 발생한다. 도 8의 구리-주석 이원계 상태도를 참조하면, 구리는 1085℃(1358K)의 용융점을 가지지만, 주석이 많은 영역에서는 용융점이 낮아진다. 상기 주석의 액상(실제로는 주석과 금의 혼합 액상임) 내에 용해되기 시작하며, 구리-주석 액상선(L2)에 도달하면, 구리-주석의 고상을 형성하며, 예를 들어 Cu6Sn5 금속간 화합물을 형성할 수 있다. 즉, 경계층(140)은 구리와 주석의 금속간 화합물을 포함할 수 있고, 예를 들어 Cu6Sn5 금속간 화합물을 형성할 수 있다.
이이서, 상기 Cu6Sn5 금속간 화합물 내에 포함된 구리를 금이 치환하고, 이에 따라 (Cu, Au)6Sn5 금속간 화합물을 형성한다. 이러한 구리-금 치환 반응은 고상 내의 반응으로서 상기 반응들에 비하여 더 늦게 발생하고, 반응 속도도 느리다. 금이 니켈을 치환함에 따라, 상기 (Cu, Au)6Sn5 금속간 화합물은 주석-금의 액상을 향하여 계속 성장되고, 이에 따라 경계층(140)이 확장된다. 경우에 따라서는, 경계층(140)은 솔더층(130)이 없어질 때까지 성장할 수 있다. 또한, 도 9의 금-구리 이원계 상태도를 참조하면, 금과 구리는 상온에서 일부 영역에 대하여 규칙 격자(order lattice)들을 형성하고, 전체적으로 서로 고용되는 체심입방체(face centered cubic, FCC) 구조의 전율 고용체(isomorphous solid solution)이므로, 금속간 화합물을 형성하지 않는다. 따라서, 경계층(140) 내에는 금과 구리를 포함하는 다른 형태의 금속간 화합물들이 발생되지 않으며, 이에 따라 (Cu, Au)6Sn5 금속간 화합물은 안정상으로 존재할 수 있다. 다만, 금의 함량이 하기의 범위를 넘어서면, (Cu, Au)6Sn5 금속간 화합물로부터 금이 방출되거나, 액상으로 존재하는 금이 더 이상 상기 치환 반응을 하지 않게 되어, 잔류하게 되고, 결과적으로 원하지 않는 AuSn4 금속간 화합물 및/또는 (Cu, Au)Sn4 금속간 화합물을 형성한다. 따라서, 상기 금속간 화합물의 형성이 억제되도록 금의 함량비를 제어하는 것이 매우 중요하다.
도 6을 참조하면, 경계층(140)이 고상화되어 제1 접합 부분(36)을 구성한다. 또한, 하부 돌출부(100) 및 상부 돌출부(120)는 제1 필라(32) 및 제2 필라(34)를 각각 구성한다. 제1 접합 부분(36)은 상술한 바와 같이 AuSn4 금속간 화합물 및/또는 (Cu, Au)Sn4 금속간 화합물의 형성이 억제되도록 제어된 금 함량비를 가질 수 있다. 이러한 제어된 금 함량비를 구현하기 위하여, 접촉층(110)의 두께가 결정될 수 있다.
상기 금 함량비는 제1 접합 부분(36)을 구성하는 전체 물질에 대하여, 예를 들어 예를 들어 30 at% 이하일 수 있고, 예를 들어 0.001 at% 내지 24.3 at%의 범위일 수 있다. 예를 들어, 상기 구리, 상기 주석, 및 상기 금의 전체 함량에 대하여, 예를 들어 30 at% 이하의 상기 금 함량비를 가질 수 있고, 예를 들어 0.001 at% 내지 24.3 at%의 범위의 상기 금 함량비를 가질 수 있다. 또한, 제1 접합 부분(36)은(Cu, Au)6Sn5 금속간 화합물을 포함할 수 있다. 상기 (Cu, Au)6Sn5 금속간 화합물은, 예를 들어 30 at% 이하로 금을 포함할 수 있고, 예를 들어 0.001 at% 내지 24.3 at%의 범위로 금을 포함할 수 있다.
이하에서는, 하부 돌출부(100)와 상부 돌출부(120)는 니켈을 포함하고, 접촉층(110)은 금을 포함하고, 솔더층(130)은 주석을 포함하는 경우에 대하여 설명하기로 한다.
먼저, 도 4를 참조하여 설명한 공정을 수행하여, 접촉층(110)과 솔더층(130)를 물리적으로 접촉시키고, 적절한 압력과 온도를 가하여, 솔더층(130)를 용해시킨다.
이어서, 도 5 및 도 7을 참조하여 설명한 바와 같이, 솔더층(130)은 낮은 용융점을 가지므로 낮은 온도에서 액상으로 변하고, 접촉층(110)은 용융된 솔더층(130) 내에 용해되어 상기 주석-금 액상이 형성된다.
이어서, 하부 돌출부(100) 및 상부 돌출부(120)에 포함된 니켈이 솔더층(130)을 향하여 확산되어 경계층(140)을 형성한다. 도 10의 니켈-주석 이원계 상태도를 참조하면, 니켈은 1455℃(1728K)의 용융점을 가지지만, 주석이 많은 영역에서는 용융점이 낮아진다. 상기 주석의 액상(실제로는 주석과 금의 혼합 액상임) 내에 용해되기 시작하며, 니켈-주석 액상선(L3)에 도달하면, 니켈-주석의 고상을 형성하며, 예를 들어 Ni3Sn4 금속간 화합물을 형성할 수 있다. 즉, 경계층(140)은 니켈과 주석의 금속간 화합물을 포함할 수 있고, 예를 들어 Ni3Sn4 금속간 화합물을 형성할 수 있다. 이러한 니켈-주석의 반응은 상술한 구리-주석 반응과 유사하나, 주석의 양이 많은 영역에서(즉, 우측) 니켈-주석 액상선(L3)이 구리-주석 액상선(L2)에 비하여 가파른 기울기를 보이므로, 상기 Ni3Sn4 금속간 화합물의 발생이 더 빨리 나타날 수 있고, 성장 속도도 더 빠를 수 있다.
이이서, 상기 Ni3Sn4 금속간 화합물 내에 포함된 니켈을 금이 치환하고, 이에 따라 상기 (Ni, Au)3Sn4 금속간 화합물을 형성한다. 금이 니켈을 치환함에 따라, 상기 (Ni, Au)3Sn4 금속간 화합물은 주석-금의 액상을 향하여 계속 성장되고, 이에 따라 경계층(140)이 확장된다. 경우에 따라서는, 경계층(140)은 솔더층(130)이 없어질 때까지 성장할 수 있다. 또한, 도 11의 금-니켈 이원계 상태도를 참조하면, 상온에서 두 가지 상(α1, α2)으로 분리되어 존재하며, 따라서 니켈을 치환할 수 있는 금의 양이 매우 작음을 알 수 있다. 이는 금의 함량이 5 at% 이하로 한정된 것과 관련된다.
이어서, 도 6을 참조하여 설명한 바와 같이, 경계층(140)이 고상화되어 제1 접합 부분(36)을 구성한다. 제1 접합 부분(36)은 상술한 바와 같이 AuSn4 금속간 화합물 및/또는 (Ni, Au)Sn4 금속간 화합물의 형성이 억제되도록 제어된 금 함량비를 가질 수 있다. 이러한 제어된 금 함량비를 구현하기 위하여, 접촉층(110)의 두께가 결정될 수 있다.
상기 금 함량비는 제1 접합 부분(36)을 구성하는 전체 물질에 대하여, 예를 들어 예를 들어 5 at% 이하일 수 있고, 예를 들어 0.001 at% 내지 4.6 at%의 범위일 수 있다. 예를 들어, 상기 니켈, 상기 주석, 및 상기 금의 전체 함량에 대하여, 예를 들어 5 at% 이하의 상기 금 함량비를 가질 수 있고, 예를 들어 0.001 at% 내지 4.6 at%의 범위의 상기 금 함량비를 가질 수 있다. 또한, 제1 접합 부분(36)은(Ni, Au)6Sn5 금속간 화합물을 포함할 수 있다. 상기 (Ni, Au)6Sn5 금속간 화합물은, 예를 들어 5 at% 이하로 금을 포함할 수 있고, 예를 들어 0.001 at% 내지 4.6 at%의 범위로 금을 포함할 수 있다.
도 12 및 도 13은 300 사이클의 드롭 테스트(drop test)를 수행한 후의 금의 함량에 따른 구리와 주석 사이의 계면에서의 상이점을 나타내는 주사전자현미경 사진들이다. 도 12는 Cu6Sn5 금속간 화합물 내의 금의 함량이 10 at%인 경우이고, 도 13은 금의 함량이 30 at%인 경우이다.
도 12를 참조하면, 구리와 주석의 계면에 (Cu, Au)6Sn5 금속간 화합물이 발견되었고, 크랙은 발견되지 않았다.
도 13을 참조하면, 구리에 인접한 계면에 (Cu, Au)6Sn5 금속간 화합물이 발견되었고, 주석과 인접한 계면에 AuSn4 금속간 화합물이 발견되었고, 상기 AuSn4 금속간 화합물이 파괴되어 발생한 크랙이 발견되었다.
이러한 결과는 상기 AuSn4 금속간 화합물의 높은 취성에 기인한다. 따라서, 10% 금을 함유한 경우가 30% 금을 함유한 경우에 비하여 계면 안정성이 높으며, 본 발명의 기술적 사상에 따라 형성한 반도체 패키지의 증가된 내구성과 신뢰성과 관련된다.
도 14는 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 14를 참조하면, 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 제어기(5100) 및/또는 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(5200)은 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 15는 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 15를 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 제어기(6100) 및 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 16은 본 발명의 실시예들에 따라 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
도 16을 참조하면, 전자 시스템(도 59의 6000)이 모바일 폰(7000)에 적용되는 예를 도시한다. 그밖에, 전자 시스템(도 59의 6000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 2, 3: 반도체 패키지, 10, 10b: 기저 기판, 11: 하면, 12: 상면,
13, 13b: 하부 패드, 14, 14b: 상부 패드,
20, 20b: 제1 반도체 칩, 21, 21b: 하면, 22, 22b: 상면,
23: 하부 패드, 24: 상부 패드, 24b: 제1 상부 패드,
25b: 제2 상부 패드, 26: TSV, 30: 제1 연결 부재,
30b: 본딩 와이어, 32: 하부 필라, 34: 상부 필라, 36: 제1 접합 부분,
40, 40b: 제2 연결 부재들, 40b: 제3 연결 부재들,
42, 42b: 하부 필라, 44, 44b: 상부 필라,
46, 46b: 제2 접합 부분, 50, 50a, 50b: 몰딩 부재,
52, 52a, 52b: 언더필 부재, 54, 54a, 54b: 측면 몰딩 부재,
60, 60b: 외부 연결 부재들, 70, 70b: 제2 반도체 칩,
71: 하면, 72: 상면, 73, 73b: 하부 패드,
100: 하부 돌출부, 110: 접촉층, 120: 상부 돌출부,
130: 솔더층

Claims (10)

  1. 기저 기판;
    상기 기저 기판 상에 위치한 제1 반도체 칩; 및
    상기 기저 기판과 상기 제1 반도체 칩을 전기적으로 연결하고, AuSn4 금속간 화합물(intermetallic compound)의 형성이 억제되도록 제어된 제1 금 함량비를 가지는 제1 접합 부분을 포함하는 제1 연결 부재;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 금 함량비는 0.001 at% 내지 24.3 at%의 범위인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제1 접합 부분은 구리(Cu), 주석(Sn), 및 금(Au)을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 제1 접합 부분은 상기 구리, 상기 주석, 및 상기 금의 전체 함량에 대하여 0.001 at% 내지 24.3 at%의 범위인 상기 제1 금 함량비를 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제1 접합 부분은 (Cu, Au)6Sn4 금속간 화합물을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 (Cu, Au)6Sn4 금속간 화합물은 0.001 at% 내지 24.3 at%의 범위로 금을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1 금 함량비는 0.001 at% 내지 4.6 at%의 범위인 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 제1 접합 부분은 (Ni, Au)3Sn4 금속간 화합물을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 (Ni, Au)3Sn4 금속간 화합물은 0.001 at% 내지 4.6 at%의 범위로 금을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제1 반도체 칩 상에 위치한 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하고, AuSn4 금속간 화합물의 형성이 억제되도록 제어된 제2 금 함량비를 가지는 제2 접합 부분을 포함하는 제2 연결 부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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