CN107452686A - 包括升高焊盘上的贯穿模球的半导体封装及其制造方法 - Google Patents

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semiconductor devices
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interconnection structure
pattern
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成基俊
金钟薰
裵汉俊
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SK Hynix Inc
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Hynix Semiconductor Inc
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Abstract

包括升高焊盘上的贯穿模球的半导体封装及其制造方法。一种半导体封装包括：第一凸块焊盘，所述第一凸块焊盘在互连结构层的第一表面上；升高焊盘，在所述互连结构层的所述第一表面上的所述升高焊盘比所述第一凸块焊盘更厚；第一半导体器件，所述第一半导体器件连接在所述第一凸块焊盘上；贯穿模球连接体，所述贯穿模球连接体分别连接在所述升高焊盘上；模制层，所述模制层被布置为覆盖所述互连结构层的所述第一表面以暴露每个贯穿模球连接体的一部分；外部连接体，所述外部连接体分别附接至所述贯穿模球连接体；以及第二半导体器件，所述第二半导体器件在所述互连结构层的与所述模制层相反的第二表面上。

Description

包括升高焊盘上的贯穿模球的半导体封装及其制造方法
技术领域
本公开的实施方式涉及包括升高焊盘上的贯穿模球连接件的半导体封装及其制造方法。
背景技术
在电子产业中，随着多功能、更大容量和更小的电子系统或产品的发展，多个半导体器件被统一到一个集成封装中。该一个集成封装可以被设计为具有减小的总尺寸且执行各种功能。集成封装可以被实现为包括具有不同功能的多个半导体芯片。这是为了同时处理大量数据。为了实现集成封装，已经提出了系统级封装(SIP)。例如，大量努力集中于在单个系统级封装中集成至少一个微处理器和至少一个存储芯片。
发明内容
根据实施方式，提供了一种制造半导体封装的方法。该方法包括以下步骤：在虚拟晶圆上形成包括导电迹线图案和介电层的互连结构层；将载体晶圆附接至所述互连结构层的与所述虚拟晶圆相反的第二表面；使所述虚拟晶圆凹进以暴露所述互连结构层的与所述载体晶圆相反的第一表面；在所述互连结构层的第一表面上形成第一凸块焊盘和升高焊盘，所述升高焊盘比所述第一凸块焊盘更厚；将至少一个第一半导体器件连接至所述第一凸块焊盘；将贯穿模球连接体连接至所述升高焊盘；在所述互连结构层的所述第一表面上形成模制层以暴露每个所述贯穿模球连接体的一部分；将外部连接体分别附接至所述贯穿模球连接体的暴露部分；以及在所述互连结构层的所述第二表面上安装第二半导体器件。
根据另一实施方式，提供了一种制造半导体封装的方法。该方法包括以下步骤：在互连结构层的第一表面上形成第一凸块焊盘和升高焊盘，所述升高焊盘比所述第一凸块焊盘更厚；将至少一个第一半导体器件连接至所述第一凸块焊盘；将贯穿模球连接体连接至所述升高焊盘；在所述互连结构层的所述第一表面上形成模制层以暴露每个所述贯穿模球连接体的一部分；将外部连接体分别附接至所述贯穿模球连接体的暴露部分；以及在所述互连结构层的第二表面上安装第二半导体器件。
根据另一实施方式，一种半导体封装包括：第一凸块焊盘，所述第一凸块焊盘在互连结构层的第一表面上；升高焊盘，在所述互连结构层的所述第一表面上的所述升高焊盘比所述第一凸块焊盘更厚；第一半导体器件，所述第一半导体器件连接在所述第一凸块焊盘上；贯穿模球连接体，所述贯穿模球连接体分别连接在所述升高焊盘上；模制层，所述模制层被布置为按照暴露每个贯穿模球连接体的一部分的方式覆盖所述互连结构层的所述第一表面；外部连接体，所述外部连接体分别附接至所述贯穿模球连接体；以及第二半导体器件，所述第二半导体器件在所述互连结构层的与所述模制层相反的第二表面上。
根据另一实施方式，提供了一种包括半导体封装的存储卡。所述半导体封装包括：第一凸块焊盘，所述第一凸块焊盘在互连结构层的第一表面上；升高焊盘，在所述互连结构层的所述第一表面上的所述升高焊盘比所述第一凸块焊盘更厚；第一半导体器件，所述第一半导体器件连接在所述第一凸块焊盘上；贯穿模球连接体，所述贯穿模球连接体分别连接在所述升高焊盘上；模制层，所述模制层被布置为按照暴露每个贯穿模球连接体的一部分的方式覆盖所述互连结构层的所述第一表面；外部连接体，所述外部连接体分别附接至所述贯穿模球连接体；以及第二半导体器件，所述第二半导体器件在所述互连结构层的与所述模制层相反的第二表面上。
根据另一实施方式，提供了一种包括半导体封装的电子系统。所述半导体封装包括：第一凸块焊盘，所述第一凸块焊盘在互连结构层的第一表面上；升高焊盘，在所述互连结构层的所述第一表面上的所述升高焊盘比所述第一凸块焊盘更厚；第一半导体器件，所述第一半导体器件连接在所述第一凸块焊盘上；贯穿模球连接体，所述贯穿模球连接体分别连接在所述升高焊盘上；模制层，所述模制层被布置为按照暴露每个贯穿模球连接体的一部分的方式覆盖所述互连结构层的所述第一表面；外部连接体，所述外部连接体分别附接至所述贯穿模球连接体；以及第二半导体器件，所述第二半导体器件在所述互连结构层的与所述模制层相反的第二表面上。
附图说明
基于附图和随附详细说明，本公开的各实施方式将变得更明显，在附图中：
图1至图25例示了根据实施方式制造半导体封装的方法；
图26是例示根据实施方式的半导体封装的结构的截面图；
图27是例示包括在根据实施方式的半导体封装中的半导体器件的截面图；
图28是例示半导体封装的缺陷的截面图；
图29是例示根据另一实施方式的半导体封装的截面图；
图30是例示采用包括根据一些实施方式的至少一个封装的存储卡的电子系统的框图；以及
图31是例示包括根据一些实施方式的封装中的至少一个的电子系统的框图。
具体实施方式
本文中使用的术语可以与考虑它们在实施方式中的功能而选择的词语对应，并且这些术语的含义可以根据实施方式所属领域的普通技术人员而被不同地解释。如果进行了详细地定义，则术语可以根据定义来解释。除非另有说定义，否则本文使用的术语(包括技术术语和科学术语)都具有实施方式所属领域的普通技术人员所通常理解的相同含义。
应理解的是，虽然本文可以使用术语第一、第二、第三等来描述各元件，但是这些元件不应被这些术语限制。这些术语仅用来将一个元件与另一元件区分开，而不用来仅定义元件本身或表示特定的顺序。
根据下面的实施方式的半导体封装可以与系统级封装(SIP)对应。每个半导体封装可以被实现为包括多个半导体器件，该多个半导体器件中的至少两个被设计为具有不同的功能。可以通过利用裸片锯切工艺将包括电子电路的诸如晶圆的半导体基板分成诸如半导体裸片或半导体芯片的多件来获得半导体器件。另选地，每个半导体器件可以具有包括封装基板和安装在封装基板上的半导体裸片的封装形式。每个半导体器件可以包括垂直堆叠以具有三维结构的多个半导体晶块，并且多个半导体晶块可以通过穿透多个半导体晶块的硅通孔(TSV)彼此电连接。半导体晶块可以与包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪存电路、磁阻式随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路、或相变随机存取存储器(PcRAM)电路的存储芯片对应。可以在诸如移动电话、与生物技术或医疗卫生相关的电子系统或可穿戴式电子系统的通信系统中采用半导体芯片或半导体封装。
在一些实施方式中，半导体芯片可以与具有系统级芯片(SoC)形式的逻辑芯片对应。SoC可以是包括微处理器、微控制器、数字信号处理核心或接口的专用集成电路(ASIC)芯片。SoC可以包括中央处理器(CPU)或图形处理器(GPU)。为了SoC以高速操作，SoC必须以高速与存储数据的存储芯片通信。也就是说，可能需要短接口路径和高信号带宽以提高SoC的操作速度。例如，如果GPU芯片和高带宽存储器(HBM)芯片被垂直堆叠在单个SIP中，可以减小GPU芯片与HMB芯片之间的接口路径以提高GPU芯片的操作速度。
在电子系统中，存储器芯片与处理器芯片间通信中的瓶颈现象会降低电子系统的性能。因此，可以采用诸如HBM芯片的高性能存储芯片作为电子系统的存储芯片。HBM芯片可以被配置为包括使用TSV技术垂直堆叠的多个存储晶块以获得HBM的高带宽。HBM芯片可以包括连接至每一个存储晶块的多个TSV以独立地控制垂直堆叠的各存储晶块。每一个存储晶块可以被配置为包括两个存储沟道和多个TSV，例如，可能需要用作输入/输出(I/O)引脚的128个TSV来操作每个存储沟道。因此，由4个堆叠存储晶块构成的HBM芯片可以包括1024个TSV以独立地控制8个存储沟道。在这种情况下，8个存储沟道中的一个可以经由TSV与8个存储沟道中的另一个独立地通信。因此，可以拓宽HBM的信号带宽，因为每个存储沟道独立地且直接地经由TSV接收或输出信号。
但是，如果在HBM芯片中，TSV的数量增加，则连接至HBM芯片的互连线或焊盘的节距尺寸可能显著减小。因此，下面的实施方式提供了具有使用利用能够形成非常精细的图案的晶圆处理技术实现的互连结构层将HBM芯片电连接至ASIC芯片的构造的各种SIP。
贯穿说明书，相同的附图标记表示相同的元件。因此，即使参照一附图没有提及或描述附图标记，也可以参照另一附图提及或描述该附图标记。另外，即使在一附图中没有示出附图标记，也可以参照另一附图提及或描述该附图标记。
图1至图25例示了制造半导体封装的方法。
图1例示了在虚拟晶圆900上形成互连结构层100的步骤。虚拟晶圆900可以是具有彼此相对的第一表面901和第二表面902的晶圆。可以在虚拟晶圆900的第一表面901上形成互连结构层100。可以通过使用硅处理技术或半导体处理技术来形成互连结构层100。可以通过顺序地或交替地堆叠多个介电层和多个导电层来形成互连结构层100。在堆叠包括在互连结构层100中的每个导电层之后，可以使每个导电层图案化。互连结构层100可以被形成为具有面向并接触虚拟晶圆900的第一表面901并且具有与虚拟晶圆900相反的第二表面102。多层互连结构可以内置在互连结构层100中以将布置在互连结构层100的第一表面101上的一些构件彼此电连接。互连结构层100可以被形成为包括使导电迹线图案彼此电绝缘或物理分开的多个堆叠的介电层。
当形成互连层100时，虚拟晶圆900可以用作支承体或基板。虚拟晶圆900可以是裸露的硅晶圆。另选地，虚拟晶圆900可以是非半导体晶圆。例如，虚拟晶圆900可以是包括绝缘材料或介电材料的晶圆。在一些实施方式中，虚拟晶圆900可以是蓝宝石晶圆或绝缘体上硅结构(SOI)晶圆。如果裸露的硅晶圆用作虚拟晶圆900，则可以使用半导体晶圆处理装置和半导体晶圆处理技术来形成互连结构层100。
如参照随后的附图更全面地描述的那样，第一半导体器件和外部连接器可以布置在互连结构层100的第一表面101上。第二半导体器件可以布置在互连结构层100的第二表面102上。互连结构层100的第一表面101可以具有布置有第一半导体器件的第一区域173和布置有外部连接器的第二区域174。第二区域174可以被设置为位于第一区域173之间。互连结构层100的第二表面102可以具有将会布置第二半导体器件的第三区域175。第二区域174中的一个可以与第三区域175垂直交叠。
虽然下文连同晶圆处理技术一起描述了用于形成互连结构层的工艺，但是本公开不限于此。例如，通过改变或修改在下面的实施方式中使用的工艺顺序或图案形状可以形成互连结构层100。在一些实施方式中，使用用于形成一般重分配线的工艺可以形成互连结构层100。虚拟晶圆900可以提供具有平的表面轮廓的第一表面901。因此，互连结构层100可以形成为包括具有精细节距的导电迹线图案。
图2至图4是例示互连结构层100的一部分以及例示形成互连结构层100的步骤的放大图。如图2所示，第一外部导电迹线图案110可以形成在虚拟晶圆900的第一表面901上。具体地，诸如金属层的导电层可以形成在虚拟晶圆900的第一表面901上，并且可以使用光刻工艺和刻蚀工艺使导电层图案化以形成第一外部导电迹线图案110。第一外部导电迹线图案110可以由铜(Cu)层或铝(Al)层形成。
第一外部导电迹线图案110可以与包括在互连结构层100中的一些互连线对应。第一外部导电迹线图案110可以形成为具有连接焊盘形状。第一外部导电迹线图案110可以包括第一图案112和具有与第一图案112基本相同的形状的第二图案113。第一外部导电迹线图案110的第一图案112和第二图案113可以连接至稍后布置的第一半导体器件。第一外部导电迹线图案110的第一图案112和第二图案113可以形成在互连结构层100的第一表面101的第一区域173中。第一外部导电迹线图案110还可以包括第三图案114和具有与第三图案114基本相同的形状的第四图案115。第一外部导电迹线图案110的第三图案114和第四图案115可以连接至稍后布置的诸如焊料球的外部连接体。第一外部导电迹线图案110的第三图案114和第四图案115可以形成在互连结构层100的第一表面101的第二区域174中。
第一外部导电迹线图案110的第三图案114和第四图案115可以形成为具有比第一外部导电迹线图案110的第一图案112和第二图案113的节距(或宽度)更大的节距(或宽度)。即使第三图案114和第四图案115的节距与第一图案112和第二图案113的节距不同，但因为虚拟晶圆900的表面平坦度比PCB的表面平坦度更好，所以所有的第一外部导电迹线图案110可以被图案化以具有与形成在一般印刷电路板(PCB)上的印刷电路图案相比相对更精细的节距。
如图3所示，第一介电层191可以形成在虚拟晶圆900的第一表面901上以覆盖第一外部导电迹线图案110并使第一外部导电迹线图案110彼此绝缘。第一介电层191可以形成为包括各种介电材料中的至少一种。例如，第一介电层191可以由层间介电(ILD)层、或由氧化硅层、氮化硅层或诸如聚酰亚胺层的聚合物层构成的金属间介电(IMD)层形成。可以使用层压工艺、沉积工艺或涂覆工艺形成第一介电层191。
第一内部导电迹线图案120可以形成在第一介电层191上。第一内部导电迹线图案120可以形成为提供针对第一外部导电迹线图案110的路径。例如，第一内部导电迹线图案120可以形成为经由充分穿透第一介电层191的通孔121v电连接至第一外部导电迹线图案110。与第一内部导电迹线图案120中的一个对应的第一图案120A可以形成为用作将第一外部导电迹线图案110的第二图案113电连接至第一外部导电迹线图案110的第三图案114的水平互连部分161。
如图4所示，第二介电层193可以形成在第一介电层191上以覆盖第一内部导电迹线图案120并使第一内部导电迹线图案120彼此绝缘。第二介电层193可以形成为包括各种介电材料中的至少一种。第二内部导电迹线图案130可以形成在第二介电层193上。第二内部导电迹线图案130的第一图案130B可以经由充分穿透第二介电层193的通孔(130VB)电连接至第一内部导电迹线图案120的另一第二图案120B。第二内部导电迹线图案130的另一第二图案130C可以经由充分穿透第二介电层193的另一通孔(130V)电连接至第一内部导电迹线图案120的第三图案120C。
第三介电层194可以形成在第二介电层193上以覆盖第二内部导电迹线图案130并使第二内部导电迹线图案130彼此绝缘。第三介电层194可以形成为包括各种介电材料中的至少一种。第三内部导电迹线图案140可以形成在第三介电层194上。第三内部导电迹线图案140的第一图案140B可以经由充分穿透第三介电层194的通孔(140VB)电连接至第二内部导电迹线图案130的第一图案130B。第三内部导电迹线图案140的另一第二图案140C可以经由充分穿透第三介电层194的另一通孔140V电连接至第二内部导电迹线图案130的第二图案130C。
第四介电层195可以形成在第三介电层194上以覆盖第三内部导电迹线图案140并使第三内部导电迹线图案140彼此绝缘。第四介电层195可以形成为包括各种介电材料中的至少一种。第二外部导电迹线图案150可以形成为穿透第四介电层195。第二外部导电迹线图案150可以分别电连接至第三内部导电迹线图案140中的一些。第二外部导电迹线图案150的第一图案150B可以电连接至第三内部导电迹线图案140的第一图案140B。包括第二外部导电迹线图案150的第一图案150B、第三内部导电迹线图案140的第一图案140B、第二内部导电迹线图案130的第一图案130B、第一内部导电迹线图案120的第一图案120B和第一外部导电迹线图案110的第一图案112的导电迹线图案可以构成第一垂直互连部分162。
第二外部导电迹线图案150的另一第二图案150C可以电连接至第三内部导电迹线图案140的第二图案140C。第二外部导电迹线图案150的第二图案150C、第三内部导电迹线图案140的第二图案140C、第二内部导电迹线图案130的第二图案130C、第一内部导电迹线图案120的第二图案120C和第一外部导电迹线图案110的第四图案115可以构成第二垂直互连部分163。
第一介电层至第四介电层191、193、194和195可以构成互连结构层100的使迹线图案110、120、130、140和150彼此绝缘的主体部分。
图5例示了在互连结构层100的第二表面102上形成第一凸块焊盘250的步骤，并且图6是图5中示出的互连结构层100的一部分的放大图。如图5和图6所示，第一凸块焊盘250可以形成在互连结构层100上。第一凸块焊盘250可以形成为与将布置第二半导体器件的第三区域175交叠。第一凸块焊盘250可以是诸如凸块的连接体随后落入的焊盘。第一凸块焊盘250可以形成为分别与第二外部导电迹线图案150交叠。第一凸块焊盘250可以分别电连接至第二外部导电迹线图案150。第一凸块焊盘250的焊盘250A可以电连接至第一垂直互连部分162，第一凸块焊盘250的另一焊盘250B可以电连接至第二垂直互连部分163。可以使用电镀工艺形成第一凸块焊盘250。第一凸块焊盘250可以形成为包括铜(Cu)。
图7是例示将载体晶圆800附接至互连结构层100的步骤的截面图。可以使用临时粘合层810将载体晶圆800附接至互连结构层100的与虚拟晶圆900相反的第二表面102以保护第一凸块焊盘250。在将载体晶圆800附接至互连结构层100的第二表面102之前，第一凸块焊盘250可以形成在互连结构层100的第二表面102上。载体晶圆800可以用作用于在后续工艺中处理互连结构层100的支承体。
图8是例示暴露互连结构层100的第一表面101的步骤的截面图。具体地，可以从互连结构层100去除虚拟晶圆900以暴露互连结构层100的第一表面101。更具体地，虚拟晶圆900的第二表面902可以作为背景以减小虚拟晶圆900的厚度，这可以使虚拟晶圆900凹进。此外，虚拟晶圆900的其余部分可以被进一步刻蚀以暴露互连结构层100的第一表面101。因此，通过研磨和刻蚀虚拟晶圆900，可以将互连结构层100与虚拟晶圆900分开。
图9是例示在互连结构层100的第一表面101上形成第二凸块焊盘230和升高焊盘240的步骤的截面图，并且图10至图17是在图10中示出的互连结构层100的一部分的放大图。如图9所述，第二凸块焊盘230可以形成在互连结构层100的第一表面101的将会布置第一半导体器件的第一区域173中。第二凸块焊盘250可以是连接至第一半导体器件的导电连接体。第二凸块焊盘230可以布置在不同的组中。第二凸块焊盘230的每个组可以位于每个第一区域173中使得每个半导体器件分别布置在每个第一区域173中。诸如凸块的连接体随后可以落在第二凸块焊盘230上并且结合至第二凸块焊盘230。升高焊盘240可以形成在互连结构层100的第一表面101上的第二区域174中。每个升高焊盘240可以形成为包括焊料层。诸如焊料球的外部连接体可以落在升高焊盘240上并且结合至升高焊盘240。升高焊盘240可以布置在第二凸块焊盘230的任一侧上的不同组中。
升高焊盘240可以形成为具有与第二凸块焊盘230的节距不同的节距。例如，升高焊盘240可以形成为具有大于第二凸块焊盘230的节距的节距。升高凸块焊盘240可以由具有与第二凸块焊盘230的厚度不同厚度的导电层形成。升高焊盘240可以具有大于第二凸块焊盘230的厚度T1的厚度T2，使得在互连结构层100的第一表面101上的升高焊盘240的高度比第二凸块焊盘230的高度更高。第二凸块焊盘230的厚度T1可以是大约5μm。第二凸块焊盘230的厚度T1可以被设置为不超过5μm的厚度。相比之下，升高焊盘240的厚度T2可以是大约10μm。升高焊盘240的厚度T2可以被设置为大于10μm的厚度。升高焊盘240和第二凸块焊盘230可以通过各种工艺形成。例如，升高焊盘240和第二凸块焊盘230可以通过利用耐电镀图案进行选择性电镀工艺来形成。
如图10所示，可以在互连结构层100的第一表面101上形成种层231。可以在第一表面101上直接沉积金属层以形成种层231。种层231可以形成为包括由钛(Ti)层和铜(Cu)层构成的多层金属层。种层231可以延伸以覆盖第一表面101的第一区域174和第二区域173。
如图11所示，可以在种层231上形成第一抗蚀图案280。第一抗蚀图案280可以形成为具有第一开口281。每一个第一开口281可以暴露种层231的可以形成第二凸块焊盘(图9的230)的一部分。第一开口281开放了种层231的分别与第一外部导电迹线图案110的第一图案112和第二图案113交叠的部分。第一开口281还可以暴露位于互连结构层100的第一表面101上的升高焊盘(图9的240)的区域。第一抗蚀图案280可以在进行选择性电镀工艺时用作耐电镀图案。第一抗蚀图案280可以由光刻胶材料形成。第一抗蚀图案280的厚度TP1可以根据第二凸块焊盘(图9的230)的厚度T1来设置。
如图12所示，第二凸块焊盘(图9的230)的第一主体层233和第一封盖层234形成在第一抗蚀图案280的第一开口281中。可以在种层231的由第一抗蚀图案280的第一开口281暴露的部分上使用镀铜溶液来执行电镀铜。第一主体层233的铜层可以被选择性地电镀以在第一开口281中生长。第一封盖层234可以被电镀在生长的第一主体层233上。第一封盖层234可以包括镍(Ni)层、金(Au)层或Ni和Au的多层。第一开口281中的第一主体层233和第一封盖层234可以被视为第二凸块焊盘230的初步图案235。
如图13所示，选择性地去除第一抗蚀图案(图12的280)以暴露种层231的除了第二凸块焊盘(图9的230)的初步图案235以外的另一部分。
如图14所示，可以在种层231上形成第二抗蚀图案290。第二抗蚀图案290可以被形成为具有第二开口291。每一个第二开口291可以暴露种层231的可以形成升高焊盘(图9的240)的另一部分。第二开口291开放了种层231的分别与第一外部导电迹线图案110的第三图案114和第四图案115交叠的部分。第二抗蚀图案290可以在进行选择性电镀工艺时用作耐电镀图案。第二抗蚀图案290可以由光刻胶材料形成。第二抗蚀图案290的厚度TP2可以根据升高焊盘(图9的240)的厚度(图9的T2)而设置。第二抗蚀图案290的厚度TP2可以比第一抗蚀图案(图11的280)的厚度TP1更厚。
如图15所示，升高焊盘(图9的240)的第二主体层243和第二封盖层244形成在第二抗蚀图案290的第二开口291中。可以在种层231的由第二抗蚀图案290的第二开口291暴露的部分上使用镀铜溶液来执行另一电镀铜。第二主体层243的另一铜层可以被选择性地电镀以在第二开口291中生长。第二主体层243的厚度比第一主体层233的厚度更厚。第二封盖层244可以被电镀在生长的第二主体层243上。第二封盖层244可以被形成为包括焊料层。在一个示例中，第二封盖层244可以形成为锡银合金焊料的焊料。第二开口291中的第二主体层243和第二封盖层244可以被视为升高焊盘(图9的240)的初步图案245。
第二凸块焊盘(图9的230)的初步图案235可以被第二抗蚀图案290覆盖以在初步图案245形成工艺中被保护。由于电镀升高焊盘(图9的240)的初步图案时第二凸块焊盘(图9的230)的初步图案235可以被隔离，因此初步图案245可以具有与初步图案235的厚度和高度不同的厚度和高度。
如图16所示，第二抗蚀图案(图15的290)被选择性地去除以暴露初步图案235和245。初步图案235和245暴露种层231的部分231E。
如图17所示，可以形成第二凸块焊盘230和升高焊盘240。可以通过刻蚀工艺选择性地去除种层231的暴露部分231E。与初步图案235和245交叠的种图案231P彼此分开。种图案231P和初步图案235的堆叠可以形成第二凸块焊盘230，并且种图案231P和初步图案245的另一堆叠可以形成升高焊盘240。
图18是例示根据一些实施方式的升高焊盘240E的结构的截面图。升高焊盘240E可以包括更多导电层以更厚。升高焊盘240E可以形成为具有种图案231-1、第二主体层243-1、第三主体层246、第四主体层243-2和第二封盖层244-1的顺序堆叠结构。第二主体层243-1可以包括镀铜层。第三主体层246可以是中间层并且可以包括镍(Ni)层。第四主体层243-2可以包括另一镀铜层。由于升高焊盘240E包括第二主体层243-1、第三主体层246和第四主体层243-2的多个主体层，因此升高焊盘240E的厚度比图17的升高焊盘240的厚度更厚。
参照图17，第二凸块焊盘230可以分别电连接至第一外部导电迹线图案110的第一图案112和第二图案113。第二凸块焊盘230的一个焊盘230A可以电连接至第一垂直互连部分162，并且第二凸块焊盘230的另一焊盘230B可以电连接至水平互连部分161。升高焊盘240可以分别电连接至第一外部导电迹线图案110的第三图案114和第四图案115。升高焊盘240的一个焊盘240A可以电连接至水平互连部分161，并且升高焊盘240的另一焊盘240B可以电连接至第二垂直互连部分163。
图19是例示在互连结构层100的第一表面101上布置第一半导体器件300的步骤的截面图。第一半导体器件300可以经由第一芯片连接体630布置为连接至第二凸块焊盘230。第一芯片连接体630可以是诸如微凸块的导电连接构件。例如，第一半导体器件300中的一个可以经由第一芯片连接体630中的一个、第二凸块焊盘230中的一个(图17的230B)和水平互连部分(图17的161)电连接至升高焊盘240中的一个焊盘240A。水平互连部分(图17的161)可以由第一外部导电迹线图案(图17的110)的第二图案(图17的113)中的一个、第一内部导电迹线图案(图17的120)的第一图案(图17的120A)和第一外部导电迹线图案(图17的110)的第三图案(图17的114)中的一个构成。第一半导体器件300中的至少一个可以电连接至第一凸块焊盘250中的一个焊盘(图17的250A)或更多个焊盘。第一半导体器件300中的至少一个可以经由另一个第一芯片连接体630、另一个第二凸块焊盘230(图17的230A)和第一垂直互连部分(图17的162)电连接至第一凸块焊盘250中的一个焊盘(图17的250A)或更多个焊盘。第一半导体器件300可以是存储器件。例如，第一半导体器件300可以是DRAM器件。
图20是例示在互连结构层100的第一表面101上布置贯穿模球连接体(TMBC)410B的步骤的截面图。具体地，TMBC 410B可以分别连接至升高焊盘240。因为升高焊盘240的厚度比第二凸块焊盘230的厚度更厚，所以升高焊盘240可以用作应力缓冲器。升高焊盘240具有第二封盖层(图17的244)。TMBC 410B可以通过封盖层244结合并固定在升高焊盘240上。
TMBC 410B可能不包括任何焊料材料。每一个TMBC 410B可以是无焊料金属球，例如，无焊料铜球。含有锡(Sn)的焊料球可以具有大约220摄氏度的相对低的熔点。因此，锡(Sn)类焊料球对于TMBC 410B可能是不合适的。铜球可以具有比锡(Sn)类焊料球的熔点更高的熔点。因此，铜球对于TMBC 410B可能是合适的。另外，铜球可以具有比锡(Sn)类焊料球的导电性更高的导电性。因此，铜球对于TMBC 410B可能是更合适的。铜球可以被分别被挑选和放置在升高焊盘240上。后来，可以使用回流焊接工艺将铜球结合至升高焊盘240以提供附接至升高焊盘240的TMBC 410B。升高焊盘240的第二封盖层(图17的244)可以回流以在升高焊盘240上结合TMBC 410B。
TMBC 410B和升高焊盘240距离互连结构层100的第一表面101的高度H1可以大于安装在第二凸块焊盘230上的第一半导体器件300的高度H2。升高焊盘240的厚度和TMBC410B的直径大小提供高度H1。因此，TMBC 410B的直径大小可以小于整个堆叠结构高度H1的大小。虽然TMBC 410B的直径保持得相对小，但是TMBC 410B的位置可以被抬高升高焊盘240的厚度T2。
虽然TMBC 410B和升高焊盘240的高度H1比高度H2更高，但是可以减小TMBC 410B的直径。因此，可以减小TMBC 410B之间的节距P3。虽然TMBC 410B的直径大小减小，但是TMBC 410B和升高焊盘240的高度H1可以比第一半导体器件300的高度H2更高。
TMBC 410B的下端410L可以位于比第一半导体器件300的表面301更低的水平。也就是说，TMBC 410B可以从第一半导体器件300向下伸出。
图21是例示在互连结构层100的第一表面101上形成模制材料450A的步骤的截面图。可以使用晶圆模制工艺来模制该模制材料以覆盖布置在互连结构层100的第一表面101上的第一半导体器件300。模制材料450A可以由诸如环氧树脂模制化合物(EMC)材料的模制构件形成。例如，EMC材料可以被加热至180摄氏度的模制温度以提供液态EMC材料，并且液态EMC材料可以被涂覆和模制在互连结构层100的第一表面101上以覆盖TMBC 410B和第一半导体器件300。
模制的EMC材料可以通过后模制固化工艺被固化以形成模制材料450A。可以在低于模制温度的约175摄氏度的固化温度执行后模制固化工艺。由于TMBC 410B的铜球具有高于模制材料450A的模制温度和固化温度的熔点，因此即使在模制材料450A上执行模制工艺和后模制固化工艺，TMBC 410B也可以不变形。一般的锡(Sn)类焊料球可以具有相对低的熔点。因此，如果TMBC 410B由锡(Sn)类焊料球形成并且不使用铜球，则TMBC可能在模制工艺和后模制固化工艺期间变形。因此，应当使用铜球而不是锡(Sn)类焊料球形成TMBC 410B以提供稳定的球连接体。
升高焊盘240可以具有相对厚的层以升高TMBC 410B。围绕升高焊盘240的模制材料450A的EMC部分可以根据模制工艺中或模制工艺后的外部环境而收缩或扩张。厚的升高焊盘240可以用作对EMC的收缩或扩张的应力缓冲器。由于升高焊盘240可以有效地用作应力缓冲器，因此升高焊盘240可以防止由于EMC的收缩或扩张而产生的可能被转移到互连结构层100的迹线图案(图17的120、130和140)的应力。因此，可以有效地防止或抑制在互连结构层100中由于应力而产生的诸如裂缝的缺陷。
图22是例示暴露TMBC 410B的表面410T的步骤的截面图。具体地，可以使模制材料450A凹进以在互连结构层100的暴露每个TMBC 410B的部分的第一表面101上形成模制层450，并且可以去除TMBC 410B的暴露的部分以提供TMBC 410B的平坦的表面。可以使用研磨工艺使模制材料450A凹进以提供模制层450。在这种情况下，可以在研磨工艺期间去除TMBC410B的下端410L。因此，可以通过去除模制材料450A的部分来暴露TMBC 410B的表面410T。由于在使模制材料450A凹进的同时去除TMBC 410B的下端410L，因此TMBC 410B的暴露表面410T可以具有平坦表面的轮廓。可以使模制材料450A凹进直到暴露第一半导体器件300的表面301为止。由于在使模制材料450A凹进之后暴露第一半导体器件300的表面301，因此从第一半导体器件300生成的热可以被高效地传播到外部空间中。生成的模制层450的表面可以是与TMBC 410B的平坦的表面410T和第一半导体器件300的暴露的表面301共面的平坦的表面。生成的模制层450的表面可以处于与平坦的表面410T和暴露的表面301相同的高度。
图23是例示在TMBC 410B上形成外连接体420的步骤的截面图。外连接体420可以被分别结合至TMBC 410B的暴露的表面410T。每个外连接体420可以具有焊料球形状。外连接体420可以由包括锡(Sn)、银(Ag)和铜(Cu)的锡类焊料材料形成。
图24是例示将载体晶圆(图23的800)与互连结构层100分开的步骤的截面图。通过减小临时粘合层(图20的810)的粘合强度，可以将载体晶圆800与互连结构层100分开。例如，通过在临时粘合层(图20的810)上照射紫外(UV)线或通过将热量施加到临时粘合层(图20的810)上，可以将载体晶圆(图23的800)与互连结构层100分开。如果载体晶圆(图23的800)与互连结构层100分开，则可以暴露互连结构层100的第二表面102、第一凸块焊盘250和第一散热器结合焊盘。
图25是例示在互连结构层100的第二表面102上布置第二半导体器件500的步骤的截面图。使用第二芯片连接器650可以将第二半导体器件500结合至第一凸块焊盘250，并且第二半导体器件500可以包括微处理器。第二芯片连接体650可以包括诸如微凸块的导电互连体。
在第二半导体器件500结合至互连结构层100之前，互连结构层100和模制层450可以通过裸片锯切工艺被分成多件。第二半导体器件500可以被结合至互连结构层100的任一件的第一凸块焊盘250，以提供包括附接至互连结构层100的第一表面101和第二表面102的第一半导体器件300和第二半导体器件500的半导体封装10。
图26是例示根据实施方式的半导体封装10的结构的截面图。图27是例示包括在图26的半导体封装10中的第一半导体器件300中的一个的颠倒的截面图。可以使用参照图1至图25描述的制造工艺来实现图26中示出的半导体封装10。
如图26所示，第二半导体器件500可以布置在互连结构层100的第二表面102上。由于使用焊接工艺经由第二芯片连接体650将第二半导体器件500结合至第一凸块焊盘250，因此第二半导体器件500可以被安装在互连结构层100的第二表面102上。第一半导体器件300可以布置在互连结构层100的第一表面101上。第一半导体器件300可以一个挨一个布置在互连结构层100的第一表面101上。由于使用焊接工艺经由第二芯片连接体630将第一半导体器件300结合至第二凸块焊盘230，因此第一半导体器件300可以被安装在互连结构层100的第一表面101上。
第二半导体器件500可以具有与第一半导体器件300不同的功能，并且第一半导体器件300和第二半导体器件500可以构成单个统一的系统级封装(CIP)。第二半导体器件500或每个第一半导体器件300可以包括诸如硅基板的半导体基板(未示出)、诸如晶体管的有源器件(未示出)和互连层。有源器件可以形成在半导体基板上，并且互连层可以形成在有源器件和半导体基板上。互连层可以形成为包括层间介电(ILD)层或金属间介电(IMD)层。
第二半导体器件500可以是中央处理器(CPU)或图形处理器(GPU)。第二半导体器件500可以被设置为芯片形式或包括保护芯片的模制构件的封装形式。第二半导体器件500可以布置在互连结构层100的第二表面102上，并且第一半导体器件300可以布置在互连结构层100的与第二半导体器件500相反的第一表面101上。第二半导体器件500可以垂直堆叠在第一半导体器件300上。第二半导体器件500可以经由接口物理层(PHY)与第一半导体器件300用信号通信。由于第二半导体器件500垂直堆叠在第一半导体器件300上，因此可以减小第二半导体器件500与每个第一半导体器件300之间的信号路径的长度以提高半导体封装10的工作速度。如果第二半导体器件500包括GPU并且第一半导体器件300是存储器件，则可以减小第二半导体器件500与每个第一半导体器件300之间的信号路径的长度以提高包括GPU的半导体封装10的图像数据处理速度。
如图27所示，第一半导体器件300可以包括垂直堆叠的多个半导体晶块310、300A、300B、300C和300D。例如，主裸片310、第一从裸片300A、第二从裸片300B、第三从裸片300C和第四从裸片300D可以依次并向下堆叠。多个晶块310、300A、300B、300C和300D可以通过包括TSV 311、321A、321B和321C、内部互连线312、322A、322B和322C以及连接焊盘330的贯穿硅通孔(TSV)结构而彼此电连接。第一半导体器件300可以进一步包括覆盖从晶块300A、300B、300C和300D的侧模制部件330M。
可以暴露第四从裸片300D的顶表面300T以提高半导体封装10的散热效率。第四从裸片300D的顶表面300T可以与第一半导体器件300的顶表面301对应。还可以暴露主裸片310的与从裸片300A、300B、300C和300D相反的表面303，并且第一芯片连接体630可以被附接至主裸片310的表面303。包括多个半导体晶块310、300A、300B、300C和300D的第一半导体器件300可以是诸如高带宽存储(HBM)器件的高性能存储器件。
可以通过沉积介电层和导电层并且将介电层和导电层图案化来形成在图28和图29中示出的半导体封装10的互连结构层100。因此，可以减小互连结构层100的厚度。可以使用诸如晶圆处理技术或硅处理技术的精细构图技术来形成该互连结构层100。因此，互连部分160可以被形成为包括具有精细节距的多条互连线。
参照图26，在半导体封装10中，TMBC 410B可以被布置在互连结构层100的第一表面101上。TMBC 410B和第一半导体器件300可以布置在互连结构层100的第一表面101上，以与第一半导体器件300相邻。每个TMBC 410B可以包括铜球。在一些实施方式中，每个TMBC410B可以包括垂直堆叠的多个铜球以具有柱状。TMBC 410B可以分别被结合至升高焊盘240。因此，TMBC 410B可以经由升高焊盘240被电连接至互连结构层100。
在半导体封装10中，可以设置模制层450以覆盖互连结构层100的第一表面101并且填充TMBC 410B与第一半导体器件300之间的空间。外连接体420可以被分别附接至TMBC410B。TMBC 410B可以充分穿透模制层450以将互连结构层100电连接至外连接体420。TMBC410B的下表面410T可以在模制层450的下表面被暴露并且可以具有平坦的表面轮廓。因为TMBC 410B的下表面是平的，因此诸如焊料球的外连接体420会更易于附接至TMBC 410B的下表面410T。
互连结构层100可以包括信号路径160(即，互连部分)。互连部分160可以包括水平互连部分161，每个水平互连部分161将一个第二凸块焊盘230电连接至一个升高焊盘240。互连部分160还可以包括第一垂直互连部分162，每个第一垂直互连部分162将一个第二凸块焊盘230电连接至一个第一凸块焊盘250。
参照图17和图26，可以经由第二芯片连接体650中的一些、第一凸块焊盘250中的一些250A、将第一外部导电迹线图案110的第一图案112连接至第二外部导电迹线图案150的第一图案150B的第一垂直互连部分162中的一些和第二凸块焊盘230中的一些230A将第二半导体器件500电连接至一个第一半导体器件300。
连接至第一垂直互连部分162的第一半导体器件300可以与第二半导体器件500的连接至相同的第一垂直互连部分162的部分交叠。在这种情况下，第一半导体器件300可以与第二半导体器件500完全交叠。互连部分160的第一垂直互连部分162可以位于第一半导体300与第二半导体500之间的部分中。因为第一半导体器件300与第二半导体器件500垂直交叠，因此可以缩短第一垂直互连部分162的长度。因此，可以缩短第一半导体器件300与第二半导体器件500之间的信号路径。因为第一半导体器件300与第二半导体器件500之间的信号路径短，所以第二半导体器件500的逻辑器件可以以高速与第一半导体器件300的存储器件通信。因此，可以提高将逻辑器件和存储器件包括在一起的系统中的工作速度。
另外，互连部分160还可以包括第二垂直互连部分163，每个第二垂直互连部分163将一个升高焊盘240电连接至一个第一凸块焊盘250。可以经由另一个第二芯片连接体650、第一凸块焊盘250中的另一个250B、将第一外部导电迹线图案110的第四图案115连接至第二外部导电迹线图案150的第二外部导电迹线图案150的第二图案150C的第二垂直互连部分163中的一些和升高焊盘240中的一些240B将第二半导体器件500电连接至外部连接体420中的一些。在没有第一半导体器件300的情况下，第二半导体器件500可以被直接连接至外部连接体420中的一些。
第一半导体器件300可以经由水平互连部分161被电连接至外部连接体420中的一些。第一半导体器件300可以被直接连接至外部连接体420中的一些而不是第二半导体器件500。如图17所示，水平互连部分161将第一半导体器件300电连接至升高焊盘240中的一些240A。
可以通过介电层和导电层的沉积工艺以及通过使介电层和导电层图案化来形成半导体封装10的互连结构层100。因此，互连结构层100可以具有非常薄的厚度。因为在形成互连结构层100时可以应用硅处理技术或半导体处理技术，所以互连部分160被形成为多条非常精细的电线。
图28是当TMBC 410B由焊料球形成时，有缺陷的半导体封装的部分的截面图。由于TMBC 410B被布置为充分穿透模制层450，因此重要的是在形成模制层450时，防止产生缺陷。
如果TMBC 410B由焊料球410形成，则当外部连接体(图23的420)附接至焊料球410时，焊料球可能从模制层450伸出。可以使用回流焊接工艺将外部连接体(图23的420)附接至焊料球410。在这种情况下，焊料球410可能熔化并且模制层450可能扩张。因此，焊料球410中的至少一个可能由于通过回流焊接工艺产生的热量和施加至焊料球410的压力而不期望地从模制层伸出。这是因为含有锡类焊料材料的焊料球410具有大约220摄氏度的相对低的熔点。如果去除至少一个焊料球410，则会在模制层450中设置空隙410V。
焊料球的损失会导致焊料球410连接失败。但是，根据实施方式，TMBC 410B可以由具有比锡(Sn)材料的熔点更高的熔点的金属球形成。因此，可以防止在模制层450中形成空隙410V。在一些实施方式中，TMBC 410B可以由具有锡(Sn)材料的熔点至少两倍的熔点的金属球形成。例如，每个TMBC 410B可以形成为包括铜球。在这种情况下，TMBC 410B也可以具有高导电性以减小TMBC 410B的电阻。可以通过镍层或镍焊料层涂覆铜球。
图29是例示根据另一实施方式的半导体封装20的截面图。半导体封装20可以被配置为包括封装基板700和安装在封装基板700上的半导体封装10(在图26中示出)。封装基板700可以将半导体封装10电连接至电子产品。封装基板700可以包括诸如焊料球的连接体710。封装基板700可以是印刷电路板(PCB)。半导体封装20还可以包括使用热界面材料层740附接至第二半导体器件500的上表面的散热器750。可以使用加强件730将第二散热器750附接至封装基板700。半导体封装10可以布置在由散热器750、加强件730和封装基板700包围的空间中。
图30是例示包括含有根据实施方式的至少一个半导体封装的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器件的存储器7810和存储控制器7820。存储器7810和存储器7820可以存储数据或读取所存储的数据。存储器7810和/或存储控制器7820包括根据一些实施方式的至少一个半导体封装。
存储器7810可以包括应用了本公开实施方式的技术的非易失性存储器件。存储控制器7820可以控制存储器7810，以便响应于来自主机7830的读请求来读出所存储的数据或/响应于来自主机7830的写请求来存储数据。
图31是例示包括根据实施方式的至少一个封装的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以经由提供数据移动所通过的路径的总线8715彼此联接。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行和这些部件相同的功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开实施方式的一个或更多个半导体封装。输入/输出装置8712可以包括选自小键盘、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储由控制器8711等执行的数据和/或命令。
存储器8713可以包括诸如DRAM的易失性存储装置和/或诸如闪存的非易失性存储装置。例如，闪存可以被安装至诸如便携式终端或台式计算机的信息处理系统。闪存可以构成固态磁盘(SSD)。在这种情况下，电子系统8710可以在闪存系统中稳定地存储大量数据。
电子系统8710还可以包括被设置为向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线型或无线型。例如，接口8714可以包括天线、有线收发器或无线收发器。
电子系统8710可以被实现为移动系统、个人计算机、工业用计算机、或是执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统、以及信息发送/接收系统中的任一种。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可以用于诸如CDMA(码分多址接入)、GSM(全球移动通信)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址接入)、WCDMA(宽带码分多址接入)、CDMA2000、LTE(长期演进)以及Wibro(无线宽带网络)的通信系统中。
已经出于例示的目的公开了本公开的实施方式。本领域技术人员将理解，在不偏离本公开和随附权利要求的范围和精神的情况下，各种修改、增加和替换是可能的。
相关申请的交叉引用
本申请要求2016年5月31日提交的韩国专利申请第10-2016-0067407号的优先权，其全部内容通过引用合并于此。

Claims (21)

1.一种制造半导体封装的方法，该方法包括以下步骤：
在虚拟晶圆上形成包括导电迹线图案和介电层的互连结构层；
将载体晶圆附接至所述互连结构层的与所述虚拟晶圆相反的第二表面；
使所述虚拟晶圆凹进以暴露所述互连结构层的与所述载体晶圆相反的第一表面；
在所述互连结构层的所述第一表面上形成第一凸块焊盘和升高焊盘，所述升高焊盘比所述第一凸块焊盘更厚；
将至少一个第一半导体器件连接至所述第一凸块焊盘；
将贯穿模球连接体连接至所述升高焊盘；
在所述互连结构层的所述第一表面上形成模制层，以暴露每个所述贯穿模球连接体的一部分；
将外部连接体分别附接至所述贯穿模球连接体的暴露的部分；以及
在所述互连结构层的所述第二表面上安装第二半导体器件。
2.根据权利要求1所述的方法，其中，所述虚拟晶圆是硅晶圆。
3.根据权利要求1所述的方法，其中，所述导电迹线图案被形成为包括将所述第一半导体器件电连接至所述第二半导体器件的第一垂直互连部分、将所述第二半导体器件电连接至所述外部连接体中的一些外部连接体的第二垂直互连部分和将所述第一半导体器件电连接至所述外部连接体中的其它一些外部连接体的水平互连部分。
4.根据权利要求1所述的方法，其中，形成所述互连结构层的步骤包括：
在所述虚拟晶圆上形成导电层；
使所述导电层图案化；以及
形成覆盖外部导电迹线图案的所述介电层。
5.根据权利要求1所述的方法，该方法还包括：在所述载体晶圆被附接至所述互连结构层的所述第二表面之前，在所述互连结构层的所述第二表面上形成第二凸块焊盘，
其中，所述第二凸块焊盘连接至所述第二半导体器件。
6.根据权利要求1所述的方法，其中，形成所述第一凸块焊盘和所述升高焊盘的步骤包括：
形成具有第一开口的第一抗蚀图案，所述第一开口暴露位于所述互连结构层的所述第一表面上的所述第一凸块焊盘的区域；
在所述第一开口中分别形成所述第一凸块焊盘；
去除所述第一抗蚀图案；
形成具有第二开口的第二抗蚀图案，所述第二开口暴露位于所述互连结构层的所述第一表面上的所述升高焊盘的区域，并且所述第二抗蚀图案比所述第一抗蚀图案更厚以覆盖所述第一凸块焊盘；以及
在所述第二开口中分别形成所述升高焊盘。
7.根据权利要求6所述的方法，该方法还包括：在所述互连结构层的所述第一表面上形成种层。
8.根据权利要求1所述的方法，其中，每个所述升高焊盘被形成为包括焊料层。
9.根据权利要求1所述的方法，其中，每个所述贯穿模球连接体形成为包括无焊料金属球。
10.根据权利要求1所述的方法，其中，每个所述贯穿模球连接体形成为包括铜球。
11.根据权利要求1所述的方法，其中，每个所述外部连接体包括焊料球。
12.根据权利要求1所述的方法，
其中，所述第二半导体器件包括微处理器；并且
其中，所述第一半导体器件包括高带宽存储HBM器件。
13.根据权利要求1所述的方法，其中，使所述虚拟晶圆凹进的步骤包括对所述虚拟晶圆应用研磨工艺。
14.根据权利要求1所述的方法，其中，形成所述模制层的步骤包括：
将覆盖布置在所述互连结构层的所述第一表面上的所述贯穿模球连接体和所述第一半导体器件的模制材料进行模制；以及
使所述模制材料凹进以形成暴露所述第一半导体器件的表面的所述模制层。
15.根据权利要求14所述的方法，其中，在使所述模制材料凹进的同时，使每一个所述贯穿模球连接体的一部分凹进以提供每一个所述贯穿模球连接体的平坦表面。
16.一种半导体封装，该半导体封装包括：
第一凸块焊盘，所述第一凸块焊盘在互连结构层的第一表面上；
升高焊盘，所述升高焊盘比在所述互连结构层的所述第一表面上的所述第一凸块焊盘更厚；
第一半导体器件，所述第一半导体器件连接在所述第一凸块焊盘上；
贯穿模球连接体，所述贯穿模球连接体分别连接在所述升高焊盘上；
模制层，所述模制层被布置为按照暴露每个所述贯穿模球连接体的一部分的方式覆盖所述互连结构层的所述第一表面；
外部连接体，所述外部连接体分别附接至所述贯穿模球连接体；以及
第二半导体器件，所述第二半导体器件在所述互连结构层的与所述模制层相反的第二表面上。
17.根据权利要求16所述的半导体封装，其中，所述第一半导体器件与所述第二半导体器件垂直交叠。
18.根据权利要求17所述的半导体封装，其中，所述互连结构层包括第一垂直互连部分，所述第一垂直互连部分将所述第一半导体器件电连接至所述第二半导体器件。
19.根据权利要求16所述的半导体封装，其中，所述互连结构层包括：
介电体；
第一垂直互连部分，所述第一垂直互连部分将所述第一半导体器件电连接至所述第二半导体器件；
第二垂直互连部分，所述第二垂直互连部分将所述第二半导体器件电连接至所述外部连接体中的一些外部连接体；以及
水平互连部分，所述水平互连部分将所述第一半导体器件电连接至所述外部连接体中的另一些外部连接体。
20.根据权利要求16所述的半导体封装，其中，连接至第二垂直互连部分的所述外部连接体被布置为与所述第二半导体器件垂直交叠。
21.一种制造半导体封装的方法，该方法包括以下步骤：
在互连结构层的第一表面上形成第一凸块焊盘和升高焊盘，所述升高焊盘比所述第一凸块焊盘更厚；
将至少一个第一半导体器件连接至所述第一凸块焊盘；
将贯穿模球连接体连接至所述升高焊盘；
按照暴露每个所述贯穿模球连接体的一部分的方式在所述互连结构层的所述第一表面上形成模制层；
将外部连接体分别附接至所述贯穿模球连接体的暴露的部分；以及
在所述互连结构层的第二表面上安装第二半导体器件。
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