KR102448098B1 - 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법 - Google Patents

관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법 Download PDF

Info

Publication number
KR102448098B1
KR102448098B1 KR1020160067407A KR20160067407A KR102448098B1 KR 102448098 B1 KR102448098 B1 KR 102448098B1 KR 1020160067407 A KR1020160067407 A KR 1020160067407A KR 20160067407 A KR20160067407 A KR 20160067407A KR 102448098 B1 KR102448098 B1 KR 102448098B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor device
connection wiring
structure layer
semiconductor
Prior art date
Application number
KR1020160067407A
Other languages
English (en)
Other versions
KR20170135453A (ko
Inventor
성기준
김종훈
배한준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160067407A priority Critical patent/KR102448098B1/ko
Priority to US15/419,267 priority patent/US9806015B1/en
Priority to TW106106424A priority patent/TWI708293B/zh
Priority to CN201710146188.4A priority patent/CN107452686A/zh
Publication of KR20170135453A publication Critical patent/KR20170135453A/ko
Application granted granted Critical
Publication of KR102448098B1 publication Critical patent/KR102448098B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/112—Mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

연결배선구조층(interconnect structure layer)의 제1표면 상에 제1반도체 소자 및 관통 몰드 볼 커넥터(TMBC)들을 배치하고, 관통 몰드 볼 커넥터(TMBC)의 표면 일부를 노출하는 몰딩(molding)층을 형성하고, 관통 몰드 볼 커넥터들 각각에 외측 커넥터(connector)들을 부착하고, 연결배선구조층의 제2표면 상에 제2반도체 소자를 배치한 반도체 패키지 및 제조 방법을 제시한다. 관통 몰드 볼 커넥터가 체결되는 엘리베이트 패드(elevated pad)는 제1반도체 소자가 체결되는 범프 패드(bump pad)에 비해 두꺼운 두께로 형성된다.

Description

관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법{Semiconductor package including through mold ball connectors with elevated pad and method for manufacturing the same}
본 출원은 관통 몰드 볼 커넥터(TMBC: Through Mold Ball Connector)들 및 엘리베이트 패드(elevated pad)들을 포함하는 반도체 패키지(semiconductor package) 및 제조 방법에 관한 것이다.
전자 제품의 다기능화, 고용량화 및 소형화 추세에 따라, 복수의 반도체 소자(semiconductor device)들을 하나의 패키지 구조 내에 통합하는 기술이 요구되고 있다. 하나로 통합된 패키지 구조는 반도체 소자 전체 크기를 줄이며 다양한 기능들을 수행하도록 설계(design)될 수 있다. 서로 다른 기능을 하는 반도체 칩(semiconductor chip)들 복수 개를 하나의 패키지로 구현하여, 다양한 기능을 수행하며 대용량의 데이터를 한번에 처리할 수 있는 패키지 구조가 시도되고 있다. 이러한 통합된 패키지 구조로서 시스템 인 패키지 (SIP: System In Package) 기술이 주목되고 있다. 마이크로-프로세서 칩(micro-processor chip)과 메모리 칩(memory chip)을 하나의 시스템 인 패키지에 함께 구비하고자 시도되고 있다.
본 출원은 관통 몰드 볼 커넥터(TMBC)들 및 엘리베이트 패드(elevated pad)를 포함하는 반도체 패키지(semiconductor package)를 제조하는 방법을 제시하고자 한다.
본 출원은 관통 몰드 볼 커넥터(TMBC)들 및 엘리베이트 패드(elevated pad)를 포함하는 반도체 패키지(semiconductor package)를 제시하고자 한다.
본 출원의 일 관점은, 더미 웨이퍼(dummy wafer) 상에 도전성 트레이스(trace) 패턴들 및 유전층들을 포함하는 연결배선구조층(interconnect structure layer)을 형성하는 단계; 상기 더미 웨이퍼에 대향되는 상기 연결배선구조층의 제1표면에 대향되는 제2표면 상에 캐리어(carrier)를 부착하는 단계; 상기 더미 웨이퍼를 리세스(recess)하여 상기 연결배선구조층의 상기 제1표면을 노출하는 단계; 상기 연결배선구조층의 상기 제1표면 상에 범프 패드(bump pad)들 및 상기 범프 패드보다 두꺼운 두께를 가지는 엘리베이트 패드(elevate pad)들을 형성하는 단계; 상기 범프 패드들에 제1반도체 소자를 접속시키는 단계; 상기 엘리베이트 패드들에 관통 몰드 볼 커넥터(TMBC)들을 접속시키는 단계; 상기 연결배선구조층의 상기 제1표면 상에 상기 관통 몰드 볼 커넥터(TMBC)의 표면 일부를 노출하는 몰딩(molding)층을 형성하는 단계; 상기 관통 몰드 볼 커넥터들 각각에 외측 커넥터(connector)들을 부착하는 단계; 및 상기 연결배선구조층의 제2표면 상에 제2반도체 소자를 배치하는 단계를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 연결배선구조층(interconnect structure layer)의 제1표면 상에 범프 패드(bump pad)들 및 상기 범프 패드보다 두꺼운 두께를 가지는 엘리베이트 패드(elevate pad)들을 형성하는 단계; 상기 범프 패드들에 제1반도체 소자를 접속시키는 단계; 상기 엘리베이트 패드들에 관통 몰드 볼 커넥터(TMBC)들을 접속시키는 단계; 상기 연결배선구조층의 상기 제1표면 상에 상기 관통 몰드 볼 커넥터(TMBC)의 표면 일부를 노출하는 몰딩(molding)층을 형성하는 단계; 상기 관통 몰드 볼 커넥터들 각각에 외측 커넥터(connector)들을 부착하는 단계; 및 상기 연결배선구조층의 제2표면 상에 제2반도체 소자를 배치하는 단계를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 연결배선구조층(interconnect structure layer)의 제1표면 상에 배치된 범프 패드(bump pad)들; 상기 범프 패드들 보다 두꺼운 두께로 상기 연결배선구조층의 제1표면 상에 배치된 엘리베이트 패드(elevate pad)들; 상기 범프 패드들에 접속된 제1반도체 소자; 상기 엘리베이트 패드들에 각각 접속된 관통 몰드 볼 커넥터(TMBC)들; 상기 연결배선구조층의 상기 제1표면을 덮고 상기 관통 몰드 볼 커넥터(TMBC)의 표면 일부를 노출하는 몰딩(molding)층; 상기 관통 몰드 볼 커넥터들 각각에 부착된 외측 커넥터(connector)들; 및 상기 연결배선구조층의 제2표면 상에 배치된 제2반도체 소자를 포함하는 반도체 패키지를 제시한다.
도 1 내지 도 25는 일 예에 따른 반도체 패키지 및 제조 방법을 보여주는 도면들이다.
도 26은 일 예에 따른 반도체 패키지 구조를 보여주는 도면이다.
도 27은 일 예에 따른 반도체 소자의 구조를 보여주는 단면도이다.
도 28는 일 예에 따른 반도체 패키지 구조에서의 불량을 보여주는 도면이다.
도 29는 일 예에 따른 반도체 패키지 구조를 보여주는 도면이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
본 출원의 반도체 패키지는 시스템 인 패키지로 구성될 수 있다. 반도체 패키지는 서로 다른 기능을 수행하도록 제작된 복수의 반도체 소자들이 하나의 패키지 형태로 조립된 형태를 가질 수 있다. 반도체 소자는 전자 회로가 집적된 반도체 기판이 반도체 다이(die) 또는 반도체 칩(chip) 형태로 절단 가공된 형태를 포함할 수 있다. 또는, 반도체 소자는 전자 회로가 집적된 반도체 다이(die)가 패키지 기판 상에 패키징(packaging)된 형태를 가질 수 있다. 반도체 소자는 복수의 반도체 다이들이 관통 실리콘 비아(TSV: Through Silicon Via) 구조를 이용하여 수직하게 3 차원(3D) 적층된 형태를 포함할 수 있다. 반도체 다이는 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩일 수 있다. 반도체 칩 또는 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
시스템 인 패키지에 반도체 칩은 하나의 시스템을 이루는 일부로 배치된 시스템 온 칩(SoC: System on Chip) 형태의 로직(logic) 칩일 수 있다. SoC는 마이크로 프로세서(microprocessor)나 마이크로 컨트롤러나(microcontroller), 디지털 신호 처리 코어(digital signal processing core) 및 신호 교환을 위한 인터페이스(interface)를 포함하는 주문형 집적회로(ASIC) 칩일 수 있다. SoC칩은 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit)일 수 있다. 이러한 SoC칩이 고속 동작하기 위해서, 데이터를 저장하는 메모리 칩과 SoC칩은 빠르게 데이터를 주고받을 필요가 있으며, 이를 위해 짧은 인터페이스 신호 경로 거리 및 보다 높은 신호 대역이 요구되고 있다. 일 예로서, GPU 칩과 광대역 메모리(HBM: High Bandwidth Memory) 칩들이 실질적으로 수직 방향에 위치하도록 하나의 시스템 인 패키지 내에 배치하여, 짧은 인터페이스 신호 경로를 확보할 수 있다.
고성능의 시스템에서, 메모리(memory) 칩과 프로세서(processor) 간의 신호 교환 병목 현상이 전체 시스템의 성능을 저하시키는 요인이 되고 있다. 이를 개선하기 위해 광대역 메모리(HBM)와 같은 고성능 메모리 소자를 메모리 칩으로 도입할 수 있다. HBM은 관통 실리콘 비아(TSV: Through Silicon Via) 기술로 상호 수직하게 적층된 메모리 다이(die)들을 연결하여 광대역 신호 교환을 수행하고 있다. HBM은 수직하게 적층된 메모리 다이들 각각을 상호 독립적으로 콘트롤(control)하기 위해서, 각각의 메모리 다이들에 독립적으로 연결되는 TSV들을 구비할 수 있다. 하나의 메모리 다이는 두 개의 메모리 채널로 구성될 수 있고, 각각의 메모리 채널이 동작하기 위한 인풋/아웃풋(I/O: Input/Output) 단자로서 예컨대 128개의 TSV들이 요구될 수 있다. 상호 적층된 4개의 메모리 다이들을 포함하는 HBM은 8개의 메모리 채널을 독립적으로 동작시키기 위해, 예컨대 1024개의 TSV들을 구비하여, 하나의 메모리 채널이 다른 메모리 채널과는 다른 독립적인 TSV를 통해 신호 교환하도록 할 수 있다. 각각의 메모리 채널이 많은 수로 구비된 TSV들에 의해 신호 인풋 및 아웃풋이 가능하므로, 신호 대역(bandwidth)를 보다 넓게 확보할 수 있다.
이와 같이 많은 수의 TSV들에 배선들을 연결시키 위해서 배선들의 피치(pitch)나 패드(pad)의 크기들이 작아져야 하므로, 보다 미세한 피치의 배선들을 웨이퍼 공정(wafer processing)으로 구현한 연결배선구조층(interconnect structure layer)을 이용하여 메모리 반도체 칩들과 ASIC 반도체 칩들을 상호 연결시킨 시스템 인 패키지 구조를 제시한다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 도 25는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 도면들이다.
도 1은 더미 웨이퍼(dummy wafer: 900)에 연결배선구조층(100)을 형성하는 과정을 보여준다. 더미 웨이퍼(900)는 서로 대향되는 제1표면(901)과 제2표면(902)을 가지는 웨이퍼 형상으로 도입될 수 있다. 더미 웨이퍼(900)의 제1표면(901)에 연결배선구조층(100)이 형성될 수 있다. 연결배선구조층(100)은 실리콘 공정(silicon processing) 또는 반도체 공정(semiconductor processing)을 이용하여 형성될 수 있다. 연결배선구조층(100)은 더미 유전층들 및 도전층들의 순차적 또는 교번적인 적층 과정 및 패터닝(pattering) 과정을 이용하여 형성될 수 있다. 연결배선구조층(100)의 제1표면(101)은 더미 웨이퍼(900)의 제1표면(901)과 마주보고, 연결배선구조층(100)의 제1표면(101)에 반대되는 제2표면(102)은 더미 웨이퍼(900)의 제1표면(901)과 동일한 방향을 바라보도록, 연결배선구조층(100)이 형성될 수 있다. 연결배선구조층(100)의 제1표면(101) 상에 배치되는 부재와 연결배선구조층(100)의 제1표면(101) 상에 배치되는 다른 부재를 상호 전기적으로 연결하기 위한 다층 배선 구조가 연결배선구조층(100) 내에 구비될 수 있다. 연결배선구조층(100)은 도전 트레이스 패턴(conductive trace pattern)들 및 이들을 상호 절연하거나 또는 격리하는 유전층들의 적층 구조로 구비될 수 있다.
더미 웨이퍼(900)는 연결배선구조층(100)을 형성하기 위한 공정이 수행될 부재 또는 서포터(supporter)로 도입될 수 있다. 더미 웨이퍼(900)는 베어 실리콘 웨이퍼(bare silicon wafer)로 도입될 수 있다. 더미 웨이퍼(900)는 웨이퍼 형상을 가지는 한 반도체 재질이 아닌 다른 재질의 웨이퍼, 예컨대, 사파이어 웨이퍼(sapphire wafer)나 실리콘 온 인슐레이터(SOI: Silicon On Insulator) 웨이퍼, 절연 물질의 웨이퍼 또는 유전 물질의 웨이퍼를 사용할 수도 있다. 더미 웨이퍼(900)로 베어 실리콘 웨이퍼를 사용할 경우, 연결배선구조층(100)을 형성하는 공정을, 웨이퍼 가공을 위한 알려진 반도체 장비들을 사용할 수 있고, 웨이퍼를 사용하는 알려진 반도체 공정 기술을 적용할 수 있다.
이후에 도면을 참조하여 상세히 설명하지만, 연결배선구조층(100)의 제1표면(101)에는 제1반도체 소자와 외측 커넥터(connector)들이 배치될 수 있고, 연결배선구조층(100)의 제1표면(101)에는 제2반도체 소자가 배치될 수 있다. 연결배선구조층(100)의 제1표면(101)에 제1반도체 소자들이 배치될 영역(173)들과 외측 커넥터(connector)들이 배치될 영역(174)들이 설정될 수 있다. 제1반도체 소자들이 배치될 영역(173)들 사이에 외측 커넥터들이 배치될 영역(174)들 중 하나의 영역이 설정될 수 있다. 연결배선구조층(100)의 제2표면(102)에 제2반도체 소자가 배치될 영역(175)이 설정될 수 있다. 어느 하나의 외측 커넥터들이 배치될 영역(174)은 제2반도체 소자가 배치될 영역(175)에 수직 방향으로 중첩되도록 설정될 수 있다.
이하 연결배선층(100)을 형성하는 과정은 웨이퍼 가공 기술을 적용하는 경우를 예시하여 설명하지만, 공정 순서나 패턴 형상을 변형하여 보다 간단하게 재배선층(RDL: ReDistributed Layer)을 형성하는 과정으로 변형될 수도 있다. 더미 웨이퍼(900)는 매우 평탄한 표면으로 제1표면(901)을 제공할 수 있으므로, 더미 웨이퍼(900)의 제1표면(901) 상에서 연결배선구조층(100)은 매우 정교하면서도 매우 작은 미세한 피치(pitch)를 가지는 도전성 트레이스 패턴들을 포함하도록 형성될 수 있다.
도 2 내지 도 4는 도 1의 연결배선구조층(100)의 일부 영역 부분을 확대 도시한 도면들로서, 연결배선구조층(100)을 형성하는 일련의 과정을 보여준다. 도 2에 보이듯이, 더미 웨이퍼(900) 상에 도전성 제1외측 트레이스 패턴(110)들을 형성할 수 있다. 더미 웨이퍼(900) 상에 금속층을 증착하고 포토리소그래피(photolithography) 및 식각(etching) 과정을 수행하여 제1외측 트레이스 패턴(110)들의 층을 형성할 수 있다. 제1외측 트레이스 패턴(110)들은 구리(Cu)층 또는 알루미늄(Al)층을 포함할 수 있다.
제1외측 트레이스 패턴(110)들은 연결배선구조층(100)을 이루는 배선 구조를 이루는 일부 패턴들로 형성될 수 있다. 제1외측 트레이스 패턴(110)들은 접속 패드(pad) 형상을 가지도록 패터닝될 수 있다. 제1외측 트레이스 패턴(110)들은 실질적으로 동일한 형상으로 패터닝된 제1외측 트레이스 제1패턴(112)들 및 제1외측 트레이스 제2패턴(113)들을 포함할 수 있다. 제1외측 트레이스 제1패턴(112)들 및 제2패턴(113)들은 실질적으로 동일한 부재, 예컨대 제1반도체 소자에 접속될 도전 부재들로 패터닝될 수 있다. 제1외측 트레이스 제3패턴(114)들 및 제4패턴(115)들은 실질적으로 동일한 도전 부재, 예컨대 솔더볼(solder ball)과 같은 외측 커넥터에 접속될 도전 부재들로 패터닝될 수 있다. 제1외측 트레이스 제3패턴(114)들 및 제4패턴(115)들은 연결배선구조층(100)의 제1표면(101)의 외측 커넥터들이 배치될 영역(174)들에 배치될 수 있다.
제1외측 트레이스 제3패턴(114)들 및 제4패턴(115)들은 제1외측 트레이스 제1패턴(112)들 및 제2패턴(113)들 보다 더 큰 피치(pitch) 또는 선폭을 가지는 패턴으로 패터닝될 수 있다. 제1외측 트레이스 제3패턴(114)들 및 제4패턴(115)들이 제1외측 트레이스 제1패턴(112)들 및 제2패턴(113)들과 서로 다른 피치를 가지더라도, 더미 웨이퍼(900)가 평탄한 표면을 가지고 있고 또한 웨이퍼 공정 장비에서 형성 공정이 진행될 수 있어, 제1외측 트레이스 패턴(110)들은 일반적인 인쇄회로기판(PCB)에서의 인쇄회로를 형성하는 과정에 비해 더 미세한 피치를 가지도록 패터닝되는 것이 가능하다.
도 3에 보이듯이, 제1외측 트레이스 패턴(110)들을 덮어 격리 또는 절연하는 제1유전층(191)을 형성할 수 있다. 제1유전층(191)은 다양한 유전 물질, 예컨대, 층간 절연 물질(ILD material)이나 금속층간 절연 물질(IMD material), 폴리 이미드(polyimide)와 같은 폴리머(polymer), 실리콘 산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 등의 절연 물질을 포함할 수 있다. 제1유전층(191)은 유전층의 합지(lamination)나 증착(deposition) 또는 도포(coating)를 이용하여 형성될 수 있다.
제1유전층(191) 상에 제1내측 트레이스 패턴(120)들을 형성할 수 있다. 제1내측 트레이스 패턴(120)은 제1외측 트레이스 패턴(110)들을 라우팅(routing)하는 배선 구조로 형성될 수 있다. 예컨대, 제1내측 트레이스 패턴(120)들의 일부 부분들은, 제1유전층(191)을 실질적으로 관통하는 비아(via: 121V) 부분에 의해서 제1외측 트레이스 패턴(110)에 전기적으로 접속될 수 있다. 제1내측 트레이스 패턴(120)들 중의 하나일 수 있는 제1내측 트레이스 제1패턴(120A)은 제1외측 트레이스 제2패턴(113)과 제1외측 트레이스 제3패턴(114)을 상호 연결시키는 수평 연결 배선부(horizontal interconnect portion: 161)를 구성하도록 패터닝될 수 있다.
도 4에 보이듯이, 제1내측 트레이스 패턴(120)들을 덮어 격리 또는 절연하는 제2유전층(193)을 형성할 수 있다. 제2유전층(193)은 다양한 유전 물질의 층으로 형성될 수 있다. 제2유전층(193) 상에 제2내측 트레이스 패턴(130)들을 형성할 수 있다. 제2내측 트레이스 패턴(130)들의 일부 부분인 제2내측 트레이스 제1패턴(130B)은 제2유전층(193)을 실질적으로 관통하는 비아(130VB) 부분들에 의해서 제1내측 트레이스 패턴(120)들의 일부들, 예컨대 제1내측 트레이스 제2패턴(120B)에 전기적으로 접속될 수 있다. 제2내측 트레이스 패턴(130)들의 다른 일부 부분인 제2내측 트레이스 제2패턴(130C)은 제2유전층(193)을 실질적으로 관통하는 비아(130V) 부분들에 의해서 제1내측 트레이스 패턴(120)들의 다른 일부인 제1내측 트레이스 제3패턴(120C)에 전기적으로 접속될 수 있다.
제2내측 트레이스 패턴(130)들을 덮어 격리 또는 절연하는 제3유전층(194)을 형성할 수 있다. 제3유전층(194)은 다양한 유전 물질의 층으로 형성될 수 있다. 제3유전층(194) 상에 제3내측 트레이스 패턴(140)들을 형성할 수 있다. 제3내측 트레이스 패턴(140)들의 일부 부분인 제3내측 트레이스 제1패턴(140B)은 제3유전층(194)을 실질적으로 관통하는 비아(140VB) 부분들에 의해서 제2내측 트레이스 패턴(130)들의 일부들, 예컨대 제2내측 트레이스 제1패턴(130B)에 전기적으로 접속될 수 있다. 제3내측 트레이스 패턴(140)들의 다른 일부 부분인 제3내측 트레이스 제2패턴(140C)은 제3유전층(194)을 실질적으로 관통하는 비아(140V) 부분들에 의해서 제2내측 트레이스 제2패턴(130C)에 전기적으로 접속될 수 있다.
제3내측 트레이스 패턴(140)들을 덮어 격리 또는 절연하는 제4유전층(195)을 형성할 수 있다. 제4유전층(195)은 다양한 유전 물질의 층으로 형성될 수 있다. 제4유전층(195)을 실질적으로 관통하여 제3내측 트레이스 패턴(140) 일부 부분에 전기적으로 각각 접속되는 제2외측 트레이스 패턴(150)들을 형성할 수 있다. 제2외측 트레이스 제1패턴(150B)은 제3내측 트레이스 제1패턴(140B)에 전기적으로 접속될 수 있다. 제2외측 트레이스 제1패턴(150B), 제3내측 트레이스 제1패턴(140B), 제2내측 트레이스 제1패턴(130B), 제1내측 트레이스 제2패턴(120B) 및 제1외측 트레이스 제1패턴(112)으로 이어지는 제1수직 연결 배선부(vertical interconnect: 162)가 구성될 수 있다.
제2외측 트레이스 제2패턴(150C)은 제3내측 트레이스 제2패턴(140C)에 전기적으로 접속될 수 있다. 제2외측 트레이스 제2패턴(150C), 제3내측 트레이스 제2패턴(140C), 제2내측 트레이스 제2패턴(130C), 제1내측 트레이스 제3패턴(120C) 및 제1외측 트레이스 제4패턴(115)으로 이어지는 제2수직 연결 배선부(163)가 구성될 수 있다.
제1 내지 제4유전층(191, 193, 194, 195)은 트레이스 패턴들(110, 120, 130, 140, 150)들을 절연하고 격리하는 상호 연결 구조층(100)의 바디(body)를 이룰 수 있다.
도 5는 연결배선구조층(100)의 제2표면(102) 상에 제1범프 패드(bump pad: 250)들을 형성하는 과정을 보여주고, 도 6은 도 5의 연결배선구조층(100) 부분을 확대 도시한 도면이다. 도 5 및 도 6에 보이듯이, 연결배선구조층(100) 상에 제2의 반도체 소자가 배치될 영역(175)에 제2반도체 소자를 접속하기 위한 도전 부재로서 제1범프 패드(250)들을 형성할 수 있다. 제1범프 패드(250)들은 범프(bump)와 같은 커넥터 부재가 랜딩(landing)되거나 접속될 위치에 형성되는 접속 패드일 수 있다. 제1범프 패드(250)들은 각각 제2외측 트레이스 패턴(150)들에 전기적으로 접속되도록 제2외측 트레이스 패턴(150)들에 각각 중첩되도록 형성될 수 있다. 제1범프 패드(250)들 중의 일부(250A)는 제1수직 연결 배선부(162)와 전기적으로 연결될 수 있고, 제1범프 패드(250)들 중의 다른 일부(250B)는 제2수직 연결 배선부(163)와 전기적으로 연결될 수 있다. 제1범프 패드(250)들은 도금 과정으로 형성될 수 있다. 제1범프 패드(250)들은 구리(Cu)층을 포함하여 형성될 수 있다.
도 7은 연결배선구조층(100)의 제2표면(102) 상에 캐리어 웨이퍼(carrier wafer: 810)를 도입하는 과정을 보여준다. 제1범프 패드(250)들을 보호하고 캐리어 웨이퍼(810)와 연결배선구조층(100)간의 접착을 위해서, 임시 접착층(temporary adhesive layer: 800)를 이용하여 캐리어 웨이퍼(810)를 연결배선구조층(100)에 결합(bonding)한다. 캐리어 웨이퍼(810)는 후속 과정에서 연결배선구조층(100)을 지지하여 핸들링(handling)할 수 있도록 하는 서포터(supporter)로 도입될 수 있다.
도 8은 연결배선구조층(100)의 제1표면(101)을 노출시키는 과정을 보여준다. 더미 웨이퍼(900)의 제2표면(902)으로부터 제거 과정을 수행하여, 더미 웨이퍼(900)를 순차적으로 제거함으로써, 연결배선구조층(100)의 제1표면(101)이 노출되도록 한다. 더미 웨이퍼(900)의 제2표면(902)에 대해 후면 그라인딩(back grinding)을 수행하여 더미 웨이퍼(900)의 두께를 줄인 후, 연결배선구조층(100)의 제1표면(101)이 노출되도록 식각(etching) 과정을 더 수행하여 나머지 더미 웨이퍼(900)의 실리콘(Si) 부분 제거할 수 있다. 더미 웨이퍼(900)를 제거함으로써, 매우 얇은 두께를 가지는 연결배선구조층(100)을 더미 웨이퍼(900)로부터 분리할 수 있다.
도 9는 연결배선구조층(100)의 제1표면(101)에 제2범프 패드(230)들 및 엘리베이트 패드(elevated pad: 240)들이 형성된 형상을 보여준다. 도 10 내지 도 17은 도 9의 연결배선구조층(100) 부분을 확대 도시한 도면들로서, 연결배선구조층(100)의 제1표면(101)에 제2범프 패드(230)들 및 엘리베이트 패드(240)들을 형성하는 과정을 보여준다.
도 9에 보이듯이, 연결배선구조층(100)의 제1표면(101)의 제1반도체 소자가 배치될 영역(173)에 제1반도체 소자가 접속하기 위한 도전 부재로서 제2범프 패드(230)들이 형성될 수 있다. 제1의 반도체 소자들이 복수 개 접속할 수 있도록, 각각의 제1의 반도체 소자들이 접속될 위치에 제2범프 패드(230)들의 그룹(group)들이 각각 위치할 수 있다. 제2범프 패드(230)들은 범프와 같은 커넥터 부재가 랜딩되거나 접속될 위치에 형성될 수 있다. 연결배선구조층(100)의 제1표면(101)의 외측 커넥터들이 배치될 영역(174)에 솔더 볼과 같은 외측 커넥터들이 접속하기 위한 도전 부재로서 엘리베이트 패드(240)들을 형성할 수 있다. 엘리베이트 패드(240)들은 제2범프 패드(230)들 양측에 각각 다른 그룹(group)들로 모여있도록 배치될 수 있다.
엘리베이트 패드(240)들은 제2범프 패드(230)들과 다른 피치를 가지도록 형성될 수 있다. 엘리베이트 패드(240)들은 제2범프 패드(230)들의 제1피치(pitch) 보다 큰 제2피치(P2)를 가지도록 형성될 수 있다. 엘리베이트 패드(240)는 제2범프 패드(230)와 다른 두께를 가지는 도전층으로 형성될 수 있다. 엘리베이트 패드(240)는 제2범프 패드(230)의 두께 T1 보다 큰 두께 T2를 가져, 연결배선구조층(100)의 제1표면(101)으로부터의 높이가 제2범프 패드(230) 보다 높은 높이를 가질 수 있다. 제2범프 패드(230)의 두께 T1은 대략 5㎛ 내외의 두께로 설정될 수 있다. 제2범프 패드(230)의 두께 T1은 5㎛ 이하의 두께로 설정될 수 있다. 이에 비해 엘리베이트 패드(240)의 두께 T2는 대략 10㎛ 내외의 두께로 설정될 수 있다. 엘리베이트 패드(240)의 두께 T2는 10㎛ 이상의 두께로 설정될 수 있다.
연결배선구조층(100)의 제1표면(101)에 서로 다른 두께를 가져 서로 다른 높이를 가지는 엘리베이트 패드(240)들과 제2범프 패드(230)들을 형성하기 위해서, 다양한 방법들이 고려될 수 있으나, 도금 레지스트(resist) 패턴들을 이용한 선택적인 도금(plating) 방법이 적용될 수 있다.
도 10은 도 9의 연결배선구조층(100) 부분을 확대 도시한 도면들로서, 연결배선구조층(100)의 제1표면(101)에 시드층(seed layer: 231)을 형성하는 과정을 보여준다. 시드층(231)은 금속층을 연결배선구조층(100)의 제1표면(101)에 직접적으로 증착하여 형성될 수 있다. 시드층(231)은 티타늄층 및 구리층의 복합층(Ti/Cu)으로 형성될 수 있다. 시드층(231)은 외측 커넥터들이 배치될 영역(174) 및 제1반도체 소자가 배치될 영역(173)의 제1표면(101)을 덮도록 연장될 수 있다.
도 11은 도 9의 연결배선구조층(100) 부분을 확대 도시한 도면들로서, 시드층(231) 상에 제1레지스트 패턴(280)을 형성하는 과정을 보여준다. 제1레지스트 패턴(280)은 제2범프 패드(230)들이 형성될 시드층(231) 부분을 선택적으로 노출하는 제1오프닝부(opening: 281)들을 제공하는 도금 레지스트 패턴으로 형성될 수 있다. 제1레지스트 패턴(280)은 포토레지스트 물질을 포함할 수 있다. 제1레지스트 패턴(280)의 제1오프닝부(281)들은 각각 제1외측 트레이스 제1 및 제2패턴(112, 113)들에 중첩되는 시드층(231) 영역들을 노출할 수 있다. 제1레지스트 패턴(280)의 두께 TP1은 제2범프 패드(도 9의 230)의 두께 T1에 의존하여 그 두께가 설정될 수 있다.
도 12는 제1레지스트 패턴(280)의 제1오프닝부(281) 내에 제2범프 패드(도 9의 230)의 제1바디층(body: 233) 및 제1캐핑층(capping layer: 234)을 형성하는 과정을 보여준다. 제1레지스트 패턴(280)의 제1오프닝부(281)에 노출된 시드층(231) 부분에 구리 도금액을 접촉시켜 구리 전기 도금 과정을 수행할 수 있다. 선택적인 구리 도금 과정으로 구리층을 포함하는 패드 제1바디층(233)이 제1오프닝부(281) 내에 성장할 수 있다. 성장된 패드 제1바디층(233) 상에 니켈(Ni)층 및 금(Au)층을 포함하는 제1캐핑층(234)를 도금하여 형성할 수 있다. 제1캐핑층(234)은 니켈이나 금을 포함하는 층으로 형성할 수 있다. 제2범프 패드(도 9의 230)를 구성하는 일부일 수 있는 제2범프 패드의 예비 형상(235)이 패드 제1바디층(233) 및 제1캐핑층(234)을 포함하는 예비 패턴으로 제1오프닝부(281) 내에 형성될 수 있다.
도 13는 제1레지스트 패턴(도 12의 280)을 제거하는 과정을 보여준다. 제1레지스트 패턴(280)을 제거하여, 제2범프 패드의 예비 형상(235) 외측에 위치하는 시드층(231) 부분을 노출시킬 수 있다.
도 14는 시드층(231) 상에 제2레지스트 패턴(290)을 형성하는 과정을 보여준다. 제2레지스트 패턴(290)은 엘리베이트 패드(도 9의 240)들이 형성될 시드층(231) 부분을 선택적으로 노출하는 제2오프닝부(291)들을 제공하는 도금 레지스트 패턴으로 형성될 수 있다. 제2레지스트 패턴(290)은 포토레지스트 물질을 포함할 수 있다. 제2레지스트 패턴(290)의 제2오프닝부(291)들은 각각 제1외측 트레이스 제3 및 제4패턴(114, 115)들에 중첩되는 시드층(231) 영역들을 노출할 수 있다. 제2레지스트 패턴(290)의 두께 TP2는 엘리베이트 패드(도 9의 240)의 두께 T2에 의존하여 그 두께가 설정될 수 있다. 제2레지스트 패턴(290)의 두께 TP2는 제1레지스트 패턴(도 11의 280)의 두께 TP1에 비해 상당히 두꺼운 두께를 가지도록 형성될 수 있다.
도 15는 제2레지스트 패턴(290)의 제2오프닝부(291) 내에 엘리베이트 패드(도 9의 240)의 제2바디층(243) 및 제2캐핑층(245)을 형성하는 과정을 보여준다. 제2레지스트 패턴(290)의 제2오프닝부(291)에 노출된 시드층(231) 부분에 구리 도금액을 접촉시켜 구리 전기 도금 과정을 수행할 수 있다. 선택적인 구리 도금 과정으로 구리층을 포함하는 패드 제2바디층(243)이 제2오프닝부(291) 내에 성장할 수 있다. 패드 제2바디층(243)은 패드 제1바디층(233)에 비해 두꺼운 두께를 가지도록 도금될 수 있다. 성장된 패드 제2바디층(243) 상에 제2캐핑층(244)이 도금될 수 있다. 제2캐핑층(244)는 제1캐핑층(241)과 다른 금속 물질을 포함하는 층으로 형성될 수 있다. 제2캐핑층(244)은 솔더 물질의 층으로 형성될 수 있다. 예컨대, 제2캐핑층(244)은 주석-은 합금(SnAg)을 포함하는 솔더층으로 형성될 수 있다. 엘리베이트 패드(도 9의 240)를 구성하는 일부일 수 있는 엘리베이트 패드의 예비 형상(245)이 패드 제2바디층(243) 및 제2캐핑층(244)을 포함하는 예비 패턴으로 제2오프닝부(281) 내에 형성될 수 있다.
엘리베이트 패드의 예비 형상(245)을 형성하는 과정에서, 제2범프 패드의 예비 형상(235)들은 제2레지스트 패턴(290)에 의해 덮여 보호될 수 있다. 제2레지스트 패턴(290)에 의해 제2범프 패드의 예비 형상(235)들이 도금 과정으로부터 차단되고 있으므로, 제2범프 패드의 예비 형상(235)과 엘리베이트 패드의 예비 형상(245)은 서로 다른 두께 또는 높이를 가지는 패턴들로 형성될 수 있다.
도 16은 제2레지스트 패턴(도 15의 290)을 제거하는 과정을 보여준다. 제2레지스트 패턴(290)을 제거하여, 제2범프 패드의 예비 형상(235)들 및 엘리베이트 패드의 예비 형상(245)들을 노출시킨다. 제2범프 패드의 예비 형상(235)들 및 엘리베이트 패드의 예비 형상(245)들 외측으로 시드층(231)의 일부 부분(231E)이 노출될 수 있다.
도 17은 제2범프 패드(230) 및 엘리베이트 패드(240)을 형성하는 과정을 보여준다. 제2범프 패드의 예비 형상(235)들 및 엘리베이트 패드의 예비 형상(245)들 외측에 노출된 시드층(도 16의 231)의 일부 부분(도 16의 231E)을 선택적으로 제거하는 식각 과정을 수행하여, 제2범프 패드의 예비 형상(235)들 및 엘리베이트 패드의 예비 형상(245)들 각각에 중첩된 시드층 패턴(231P)들이 분리되도록 한다. 이에 따라, 제2범프 패드의 예비 형상(235)과 그 아래의 시드층 패턴(231P)이 적층된 구조의 제2범프 패드(230)들이 패터닝될 수 있다. 엘리베이트 패드의 예비 형상(245)과 그 아래의 시드층 패턴(231P)이 적층된 구조의 엘리베이트 패드(240)들이 패터닝될 수 있다.
도 18은 일 예에 따른 엘리베이트 패드(도 17의 240)의 변형예(240E)를 보여준다. 엘리베이트 패드(도 17의 240)의 두께를 보다 더 두껍게 유도하기 위해서, 더 많은 도전층들이 적층될 수 있다. 예컨대, 엘리베이트 패드(240E)는 시드층 패턴(231-1) 상에 제2바디층(243-1), 제3바디층(246), 제4바디층(243-2), 및 제2캐핑층(244-1)이 순차적으로 적층된 구조를 가지도록 형성될 수 있다. 제2바디층(243-1)은 구리 도금층을 포함할 수 있다. 제3바디층(246)은 중간층으로 니켈층을 포함할 수 있다. 제4바디층(243-2)은 구리 도금층을 포함할 수 있다. 엘리베이트 패드(240E)가 다층의 바디층들, 예컨대, 제2바디층(243-1), 제3바디층(246), 제4바디층(243-2)들을 포함하도록 형성되므로, 엘리베이트 패드(240E)를 보다 더 두껍게 형성하는 것이 가능하다.
도 17을 다시 참조하면, 제2범프 패드(230)들은 각각 제1외측 트레이스 패턴(110)들 중 제1외측 트레이스 제1 및 제2패턴(112, 113)들에 전기적으로 각각 연결될 수 있다. 제2범프 패드(230)들 중의 일부(230A)는 제1수직 연결 배선부(162)와 전기적으로 연결될 수 있고, 제2범프 패드(230)들 중의 다른 일부(230B)는 수평 연결 배선부(161)와 전기적으로 연결될 수 있다.
엘리베이트 패드(240)들은 각각 제1외측 트레이스 패턴(110)들 중 제1외측 트레이스 제3 및 제4패턴(114, 115)들에 전기적으로 각각 연결될 수 있다. 엘리베이트 패드(240)들 중의 일부(240A)는 수평 연결 배선부(161)와 전기적으로 연결될 수 있고, 엘리베이트 패드(240)들 중의 다른 일부(240B)는 제2수직 연결 배선부(163)와 전기적으로 연결될 수 있다.
도 19는 연결배선구조층(100)의 제1표면(101)에 제1반도체 소자(300)를 배치하는 과정을 보여준다. 제1반도체 소자(300)는 제1칩 커넥터(chip connector: 630)들에 의해 제2범프 패드(230)들에 접속될 수 있다. 제1칩 커넥터(630)는 마이크로 범프(micro bump)와 같은 도전 연결 부재일 수 있다. 일부 제1칩 커넥터(630), 제2범프 패드(230)의 일부(도 17의 230B), 수평 연결 배선부(도 17의 161)를 경유하여, 제1반도체 소자(300)는 엘리베이트 패드(240)의 일부(240A)에 전기적으로 연결될 수 있다. 수평 연결 배선부(도 17의 161)는 제1외측 트레이스 제2패턴(도 17의 113)과 제1내측 트레이스 제1패턴(도 17의 120A)와 제1외측 트레이스 제3패턴(도 17의 114)으로 이루어진다. 다른 일부 제1칩 커넥터(630), 제2범프 패드(230)의 다른 일부(도 17의 230A), 제1수직 연결 배선부(도 17의 162)을 경유하여 제1반도체 소자(300)는 일부 제1범프 패드(250A)에 전기적으로 연결될 수 있다. 제1반도체 소자(300)는 디램(DRAM) 소자와 같은 메모리 소자를 포함할 수 있다.
도 20은 연결배선구조층(100)의 제1표면(101)에 관통 몰드 볼 커넥터(Through Mold Ball Connector, TMBC: 410B)를 배치하는 과정을 보여준다. 엘리베이트 패드(240)들 각각에 관통 몰드 볼 커넥터(410B)들을 부착시킨다. 엘리베이트 패드(240)는 제2범프 패드(230) 보다 두꺼운 두께를 가지고 있으므로, 스트레스 버퍼(stress buffer)의 기능을 할 수 있다. 또한, 엘리베이트 패드(240)는 제2캐핑층(도 17의 244)을 구비하고 있다. 제2캐핑층에 의해 관통 몰드 볼 커넥터(410B)와 엘리베이트 패드(240)가 체결되어 고정될 수 있다.
관통 몰드 볼 커넥터(410B)가 솔더 물질을 포함하지 않을 수 있으므로, 관통 몰드 볼 커넥터(410B)는 구리(Cu) 볼과 같은 솔더가 없는(solderless) 금속 볼(ball) 형상을 가질 수 있다. 주석(Sn)계 솔더 볼은 대략 220℃ 이하의 낮은 융점을 가지고 있으므로, 관통 몰드 볼 커넥터(410B)로 사용이 부적합할 수 있다. 구리를 포함하는 금속 볼인 구리 볼(copper ball)은 주석계 솔더 볼 보다 높은 융점을 가질 수 있어, 관통 몰드 볼 커넥터(410B)로 사용할 수 있다. 구리 볼은 또한 전기 전도도가 주석계 솔더 볼 보다 높아 관통 몰드 볼 커넥터(410B)에 보다 유효하다. 구리 볼(solder coated copper ball)을 집어(picking) 엘리베이트 패드(240) 상에 배치한(placing) 후, 솔더 리플로우(reflow)를 진행하여 구리 볼의 관통 몰드 볼 커넥터(410B)가 엘리베이트 패드(240)에 부착되도록 할 수 있다.
연결배선구조층(100)의 제1표면(101)으로부터 엘리베이트 패드(240)에 부착된 관통 몰드 볼 커넥터(410B)의 적층 구조의 높이(H1)는 제2범프 패드(230)에 실장된 제1반도체 소자(300)의 높이(H2) 보다 높을 수 있다. 관통 몰드 볼 커넥터(410B)의 직경 크기에 더해서, 엘리베이트 패드(240)의 두께가 적층 구조의 높이 H1을 구성하므로, 관통 몰드 볼 커넥터(410B)의 직경 크기는 전체 적층 구조의 높이 H1 크기 보다 작은 크기를 가질 수 있다. 관통 몰드 볼 커넥터(410B)의 직경 크기를 상대적으로 작게 유지하면서도, 엘리베이트 패드(240)의 두께 T2 만큼 관통 몰드 볼 커넥터(410B)의 위치가 올라갈 수 있다.
관통 몰드 볼 커넥터(410B)와 엘리베이트 패드(240)의 적층 구조의 높이 H1을 높이 H2 보다 높게 유도하면서도, 관통 몰드 볼 커넥터(410B)의 직경을 줄일 수 있어 관통 몰드 볼 커넥터(410B)들 사이의 피치 P3를 보다 작게 유도할 수 있다. 관통 몰드 볼 커넥터(410B)의 볼 직경 크기를 줄이면서도, 관통 몰드 볼 커넥터(410B)와 엘리베이트 패드(240)의 적층 구조의 H1을 제2범프 패드(230)에 실장된 제1반도체 소자(300)의 높이(H2) 보다 높게 할 수 있다. 이때, 엘리베이트 패드(240)에 부착된 관통 몰드 볼 커넥터(410B)의 하측 단부(410L)는 제1반도체 소자(300)의 표면(301) 상측으로 돌출될 수 있다.
도 21은 연결배선구조층(100)의 제1표면(101) 상에 몰딩층(molding layer: 450A)을 형성하는 과정을 보여준다. 웨이퍼 상에 몰딩층을 형성하는 웨이퍼 몰딩(wafer molding)을 수행하여, 관통 몰드 볼 커넥터(410B)들 및 제1반도체 소자(300)들 사이를 메우는 몰딩층(450A)을 형성한다. 몰딩층(450A)은 에폭시몰딩컴파운드(EMC: Epoxy Molding Compound)와 같은 몰딩 보호재를 이용하는 몰딩 과정으로 형성될 수 있다. 예컨대, EMC를 대략 180℃ 내외의 몰딩 온도로 가열하여 액상화하고, 액상화된 EMC가 제1반도체 소자(300)들 및 관통 몰드 볼 커넥터(410B)을 매몰하도록 연결배선구조층(100)의 제1표면(101)을 코팅할 수 있다. 몰딩 후 EMC의 에폭시 성분과 같은 열경화성 수지를 경화하는 몰드 후 경화(post mold cure) 과정을 수행할 수 있다. 몰드 후 경화는 몰딩 온도 보다 낮은 대략 175℃ 내외의 경화 온도에서 수행될 수 있다. 관통 몰드 볼 커넥터(410B)를 이루는 구리 볼은 이러한 몰딩 온도 및 몰드 후 경화 온도 보다 상당히 높은 융점을 가질 수 있으므로, 몰딩 과정 또는 몰드 후 경화 과정에서 녹아 소실(loss)되지 않고 유지될 수 있다. 일반적인 주석계 솔더 볼은 EMC 몰드 과정 및 몰드 후 경화 과정 이후에 소실되는 경향을 보일 수 있어, 관통 몰드 볼 커넥터(410B)의 안정적인 유지를 위해서 구리 볼이 사용되는 것이 유효하다.
관통 몰드 볼 커넥터(410B)의 위치를 올려주는 엘리베이트 패드(240)는 상대적으로 두꺼운 두께를 가지고 있다. 엘리베이트 패드(240)를 둘러싸고 있는 몰드층(450A)의 EMC 성분이 몰딩 과정 또는 몰딩 후 외부 환경에 의한 영향에 의해서 수축하거나 또는 팽창할 때, 엘리베이트 패드(240)의 두꺼운 두께를 가지는 구조는 이러한 EMC의 수축 및 팽창에 의한 스트레스를 완화시켜 버퍼링(buffering)하는 데 유효할 수 있다. 엘리베이트 패드(240)가 스트레스 버퍼로서 유효하게 작용할 수 있어, EMC의 수축 및 팽창에 의한 스트레스가 엘리베이트 패드(240) 하부의 연결배선구조층(100)내의 트레이스 패턴들(도 17의 120, 130, 140)들에 전달되어 크랙(crack)과 같은 불량이 유발되는 것이 유효하게 방지될 수 있다.
도 22는 관통 몰드 볼 커넥터(410B)의 일부 표면(410T)을 노출시키는 과정을 보여준다. 몰딩층(450A)을 드러난 표면으로부터 리세스(recess)하여 일부 두께 부분을 제거할 수 있다. 리세스 과정은 몰딩층(450A)의 드러난 표면을 그라인딩(grinding)하는 과정으로 수행될 수 있다. 몰딩층(450A)을 리세스하는 과정에 관통 몰드 볼 커넥터(410B)의 하측 단부(410L) 일부가 제거될 수 있다. 몰딩층(450A)의 일부 부분을 제거함으로써, 관통 몰드 볼 커넥터(410)의 하단 일부 표면(410T)을 리세스된 몰딩층(450)의 표면에 노출시킬 수 있다. 관통 몰드 볼 커넥터(410)의 하측 단부(410L) 일부가 제거됨으로써, 관통 몰드 볼 커넥터(410)의 하단 일부 표면(410T)의 면적을 보다 넓게 확장시키고, 표면(410T)을 실질적으로 플랫(flat)하게 유도할 수 있다. 몰딩층(450A)을 리세스하는 과정은 제1반도체 소자(300)의 표면(301)이 노출되도록 수행될 수 있다. 제1반도체 소자(300)의 표면(301)이 몰딩층(450)으로부터 노출됨으로써, 제1반도체 소자(300)의 동작 시 발생되는 열이 보다 원활하게 외부로 방출될 수 있다. 몰딩층(450)의 표면은 관통 몰드 볼 커넥터(410)의 플랫한 표면(410T) 및 제1반도체 소자(300)의 노출된 표면(301)과 실질적으로 동일한 높이로 이어지는 플랫(flat)한 표면을 가질 수 있다.
도 23은 관통 몰드 볼 커넥터(410B)에 외측 커넥터(420)을 형성하는 과정을 보여준다. 몰딩층(450)으로부터 노출된 관통 몰드 볼 커넥터(410)의 노출된 표면(410T)에 외측 커넥터(420)를 결합시킨다. 외측 커넥터(420)는 솔더 볼(solder ball) 형상을 가질 수 있다. 솔더 볼은 주석-은-구리(Sn-Ag-Cu)와 같은 주석계 솔더 물질을 포함할 수 있다.
도 24는 캐리어 웨이퍼(도 23의 810)를 분리(de-bonding)하는 과정을 보여준다. 임시 접착층(도 23의 800)의 접착력을 약화시키는 과정, 예컨대 자외선을 조사하거나 열을 인가하는 과정을 수행하여, 캐리어 웨이퍼(도 23의 810)를 연결배선구조층(100)의 제2표면(102)으로부터 탈리 또는 분리시킬 수 있다. 캐리어 웨이퍼(도 23의 810)가 분리되며, 연결배선구조층(100)의 제2표면(102) 및 제1범프 패드(250)들이 노출될 수 있다.
도 25는 연결배선구조층(100)의 제2표면(102)에 제2반도체 소자(500)를 배치하는 과정을 보여준다. 제1반도체 소자(500)는 제2칩 커넥터(650)들에 의해 제1범프 패드(250)들에 접속될 수 있다. 제2칩 커넥터(650)는 마이크로 범프(micro bump)와 같은 도전 연결 부재일 수 있다.
제2반도체 소자(500)가 연결배선구조층(100)에 부착되기 이전에, 연결배선구조층(100) 및 몰딩층(450)을 소잉(sawing)으로 절단하여 개별 패키지 형태로 분리하는 과정이 수행될 수 있다. 제2반도체 소자(500)가 연결배선구조층(100)에 부착되어, 제1반도체 소자(500)와 제2반도체 소자(300)가 연결배선구조층(100)의 상하 표면들(102, 101)에 각각 배치된 반도체 패키지(10) 구조가 이루어질 수 있다.
도 26은 일 예에 따른 반도체 패키지 구조를 보여준다. 도 27은 도 26의 제1반도체 소자(300)의 일 예를 보여준다. 도 26에 보이는 반도체 패키지(10)는 도 1 내지 도 25를 예시하여 설명한 제조 과정으로 구현될 수 있다. 반도체 패키지(10)에서 연결배선구조층(100)의 제2표면(102)에 제2반도체 소자(500)가 배치될 수 있다. 제2반도체 소자(500)의 제2칩 커넥터(650)가 제1범프 패드(250)와 솔더링(soldering)으로 체결됨으로써, 제2반도체 소자(500)가 연결배선구조층(100)의 제2표면(102)에 마운팅(mounting)될 수 있다. 반도체 패키지(10)에서 연결배선구조층(100)의 제1표면(101)에 제1반도체 소자(300)가 배치될 수 있다. 제1반도체 소자(300)는 복수 개가 상호 이격되어 나란히 배치될 수 있다. 제1반도체 소자(300)의 제1칩 커넥터(630)가 제2범프 패드(230)와 솔더링으로 체결됨으로써, 제1반도체 소자(300)가 연결배선구조층(100)의 제1표면(101)에 마운팅될 수 있다.
제2반도체 소자(500)와 제1반도체 소자(300)는 서로 다른 기능을 하는 반도체 소자로서 하나의 통합된 시스템 인 패키지(SIP)를 구현할 수 있다. 제2반도체 소자(500) 또는 제1반도체 소자(300)는, 실리콘(Si) 기판과 같은 반도체 기판(도시되지 않음), 트랜지스터(transistor: 도시되지 않음)와 같은 활성 소자(active device: 도시되지 않음)들, 연결 배선층(interconnect layer: 도시되지 않음)을 포함할 수 있다. 활성 소자는 반도체 기판 상에 형성될 수 있고, 연결 배선층은 활성 소자 및 반도체 기판 상에 형성될 수 있다. 연결 배선층은 층간 절연층(ILD)이나 금속층간 절연층(IMD)를 포함하여 반도체 기판 상에 형성될 수 있다.
제2반도체 소자(500)는 고성능의 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit)일 수 있다. 제2반도체 소자(500)는 칩(chip) 형태일 수 있고 또한 칩이 몰딩 보호재로 보호된 패키지 형태일 수도 있다. 제2반도체 소자(500)와 제1반도체 소자(300)는 연결배선구조층(100)의 서로 다른 반대되는 표면들(102, 101) 상에 각각 위치하여, 제2반도체 소자(500)와 제1반도체 소자(300)는 상호 간에 서로 간에 실질적으로 수직한 적층 관계를 가질 수 있다. 제2반도체 소자(500)와 제1반도체 소자(300)는 각각 상호 간의 전기적인 신호 교환을 위한 인터페이스(interface) 물리계층(PHY)을 구비할 수 있다. 제2반도체 소자(500)와 제1반도체 소자(300)가 실질적으로 수직한 적층 관계를 가지므로, 제2반도체 소자(500)와 제1반도체 소자(300) 간의 신호 교환을 위한 경로는 상대적으로 단축될 수 있어, 보다 빠른 신호 교환이 가능할 수 있다. 제2반도체 소자(500)가 그래픽 처리 장치(GPU)를 포함하는 소자이고, 제1반도체 소자(300)가 GPU 동작을 위한 메모리 소자일 때, 신호 교환 경로가 짧아 메모리 소자와 GPU 사이의 신호 교환이 매우 빠른 속도로 처리될 수 있어 전체 반도체 패키지(10)의 고속 화상 데이터 처리가 가능하다.
제1반도체 소자(300)는, 도 27에 보이듯이, 복수의 반도체 다이들(310, 300A, 300B, 300C, 300D)이 적층된 구조를 가질 수 있다. 예컨대 마스터 다이(master die: 310)에 제1슬레이브 다이(slave die: 300A), 제2슬레이브 다이(300B), 제3슬레이브 다이(300C), 제4슬레이브 다이(300D)들이 실질적으로 수직하게 적층되고, 다이들(310, 300A, 300B, 300C, 300D) 상호 간을 전기적으로 연결하는 관통 실리콘 비아(TSV: 311, 321A, 321B, 321C) 및 내부 연결 배선(312, 322A, 322B, 322C), 다이간 연결 범프(330)를 포함하는 TSV 연결 구조가 구비될 수 있다. 슬레이브 다이들(300A, 300B, 300C, 300D)의 측면을 덮는 측면 몰드부(side molding part: 330)가 구비될 수 있다. 최상층의 슬레이브 다이(300D)의 상면(300T)은 제1반도체 소자(300)의 상면 표면(도 26의 301)을 이루며 외부로 노출되어 열 방출을 개선할 수 있다. 마스터 다이(310)의 노출된 표면(303) 상에는 제1칩 커넥터(630)들이 부착될 수 있다. 복수의 다이들(310, 300A, 300B, 300C, 300D)이 적층된 제1반도체 소자(300)는 예컨대 광대역 메모리(High Bandwidth Memory) 소자와 같은 고성능 메모리 소자로 구성될 수 있다.
다시 도 26을 참조하면, 반도체 패키지(10)에서 연결배선구조층(100)의 제1표면(101)에 관통 몰드 볼 커넥터(410)들이 배치될 수 있다. 관통 몰드 볼 커넥터(410)들은 제1반도체 소자(300)가 배치된 부분 주위에 제1반도체 소자(300)와 나란히 배치될 수 있다. 관통 몰드 볼 커넥터(410)들은 구리 볼을 포함하여 구비될 수 있다. 관통 몰드 볼 커넥터(410)는 하나의 구리 볼을 포함하여 구성되는 형태를 예시하고 있지만, 복수 개가 적층되어 기둥 형상을 이루도록 변형될 수도 있다. 관통 몰드 볼 커넥터(410)는 엘리베이트 패드(240)에 부착되어 연결배선구조층(100)과 전기적으로 연결될 수 있다.
반도체 패키지(10)에서 연결배선구조층(100)의 제1표면(101)을 덮고 관통 몰드 볼 커넥터(410B)들 및 제1반도체 소자(300)들 사이, 관통 몰드 볼 커넥터(410B)와 제1반도체 소자(300) 사이를 메우는 몰딩층(450)이 구비될 수 있다. 관통 몰드 볼 커넥터(410B)에는 외측 커넥터(420)가 부착될 수 있다. 관통 몰드 볼 커넥터(410B)는 몰딩층(450)을 실질적으로 관통하도록 구비되어, 연결배선구조층(100)과 외측 커넥터(420)를 상호 연결시키는 부재로 도입될 수 있다. 관통 몰드 볼 커넥터(410B)의 하단 일부 표면(410T)은 몰딩층(450)으로부터 노출되고, 노출된 표면(410T)은 실질적으로 플랫(flat)한 표면을 제공할 수 있다. 관통 몰드 볼 커넥터(410)의 노출된 표면(410T)의 플랫한 형상은, 외측 커넥터(420)가 솔더 볼인 경우 관통 몰드 볼 커넥터(410B)에 보다 견고하고 정확하게 부착하도록 도움을 줄 수 있다.
연결배선구조층(100)은 유전층 바디 내에 연결배선부(160)을 구비할 수 있다. 연결배선부(160)는 제2범프 패드(230)와 엘리베이트 패드(240)를 실질적으로 수평 방향으로 라우팅하여 연결하는 수평 연결 배선부(161)를 구비할 수 있다. 연결배선부(160)는 제2범프 패드(230)와 제1범프 패드(250)를 실질적으로 수직 방향으로 라우팅하여 연결하는 제1수직 연결 배선부(162)를 구비할 수 있다. 도 17 및 도 26을 함께 참조하면, 일부 제2칩 커넥터(650), 제1범프 패드(250)의 일부(250A), 제1외측 트레이스 제1패턴(도 17의 112)과 제2외측 트레이스 제1패턴(도 17의 150B)을 연결하는 제1수직 연결 배선부(162) 및 제2범프 패드(230)들 중의 일부(230A)를 경유하여, 제2반도체 소자(500)와 제1반도체 소자(300)가 직접적으로 전기적 연결될 수 있다.
제1수직 연결 배선부(162)에 의해 상호 연결되는 제1반도체 소자(300)와 제2반도체 소자(500)는 실질적으로 수직 방향으로 일부 중첩되도록 위치할 수 있다. 경우에 따라, 제1반도체 소자(300)는 제2반도체 소자(500)에 전체적으로 중첩되도록 위치할 수도 있다. 연결배선구조층(160)의 제1수직 연결 배선부(162)는 제1반도체 소자(300)와 제2반도체 소자(500)가 중첩된 사이 부분에 위치할 수 있다. 제1반도체 소자(300)가 제2반도체 소자(500)에 대해 실질적으로 수직한 방향으로 중첩되고 있으므로, 제1수직 연결 배선부(162)의 경로 길이는 상대적으로 짧아질 수 있다. 제1수직 연결 배선부(162)의 경로 길이가 짧아, 제1반도체 소자(300)와 제2반도체 소자(500) 사이의 신호 전송 경로가 짧게 될 수 있다. 제1반도체 소자(300)를 구성하는 메모리 소자와 제2반도체 소자(500)를 구성할 수 있는 로직 소자들 사이의 신호 전송 경로가 짧아, 로직 소자와 메모리 소자 사이의 신호 데이터 전송이 상대적으로 짧은 시간 내에 이루어질 수 있다. 이는 로직 소자와 메모리 소자를 포함하는 시스템의 동작 속도를 개선하는 요소로 작용할 수 있다.
연결배선부(160)는 엘리베이트 패드(240)와 제1범프 패드(250)를 실질적으로 수직 방향으로 라우팅하여 연결하는 제2수직 연결 배선부(163)를 구비할 수 있다. 다른 일부 제2칩 커넥터(650), 다른 제1범프 패드(250)의 다른 일부(250B), 제1외측 트레이스 제4패턴(도 17의 115)과 제2외측 트레이스 제2패턴(도 17의 150C)을 연결하는 제2수직 연결 배선부(163)와, 엘리베이트 패드(240)들 중의 다른 일부(240B)를 경유하여, 제2반도체 소자(500)가 외측 커넥터(420)에 제1반도체 소자(300)를 경유하지 않고 직접적으로 전기적 연결될 수 있다.
제1반도체 소자(300)는 수평 연결 배선부(161)를 통해 제2반도체 소자(500)를 경유하지 않고 외측 커넥터(420)에 직접적으로 연결될 수 있다. 수평 연결 배선부(161)는 도 17에 예시되어 있는 바와 같이, 엘리베이트 패드의 일부(240A)와 제1반도체 소자(300)을 전기적으로 연결할 수 있다.
반도체 패키지(10)의 연결배선구조층(100)은 유전층 및 도전층들을 형성하는 과정과, 유전층 및 도전층들에 대한 패터닝 과정으로 형성되므로, 그 두께를 매우 얇게 구현할 수 있다. 이러한 연결배선구조층(100)은 웨이퍼 가공 기술 또는 실리콘 가공 공정과 같은 미세 패터닝 기술을 적용하여 형성될 수 있어, 연결배선부(160)가 매우 미세하고 매우 많은 배선 수를 가지도록 형성할 수 있다.
도 28은 일 예에 따른 반도체 패키지 구조에서의 관통 몰드 볼 커넥터(410) 소실 현상을 보여준다. 관통 몰드 볼 커넥터(410)는 몰딩층(450)을 실질적으로 관통하도록 위치하므로, 몰딩층(450)을 형성하는 과정에서 유발될 수 있는 악 영향에 대해 저항하는 내성을 가지는 것이 유효하다.
관통 몰드 볼 커넥터(410)를 이루는 볼 형상이 솔더 볼로 이루어질 경우, 관통 몰드 볼 커넥터(410)에 외측 커넥터(도 23의 420)를 실장할 때 솔더 볼의 소실 현상이 유발될 수 있다. 외측 커넥터(420)의 부착을 위해 솔더 리플로우(solder reflow)를 수행할 때, 인가되는 열에 의해서 솔더가 용융하는 동시에 몰드층(450)이 팽창하고, 팽창에 따라 관통 몰드 볼 커넥터로 사용된 솔더 볼에 압력이 인가되면서, 인가되는 압력 및 열에 의해 솔더볼이 원하지 않게 소실되는 현상이 유발될 수 있다. 솔더 볼이 소실되어 솔더 볼이 위치하던 공간에 빈 공간 또는 보이드(void: 도 28의 410V)가 유발되는 현상이 발견될 수 있다. 솔더 볼을 이루는 주석계 솔더 물질은 대략 220℃ 내외의 상대적으로 낮은 융점을 가질 수 있어, 몰딩층(450)의 팽창에 의한 가압 및 솔더 리플로우를 위한 가열 환경에서 솔더 볼이 유동되어 흘러나가 소실되는 현상이 발견될 수 있다.
솔더 볼의 소실은 관통 몰드 볼 커넥터(도 26의 410)의 연결 불량을 야기할 수 있다. 반도체 패키지(도 26의 10)에서 관통 몰드 볼 커넥터(410)는 주석계 솔더 물질이나 주석보다 높은 융점을 가지는 금속 볼 형상을 포함하여 이루어지므로, 보이드(410V)의 발생과 같은 불량을 유효하게 방지할 수 있다. 관통 몰드 볼 커넥터(410)는 EMC 몰딩 과정에서의 형상 유지 안정성을 위해서 주석의 융점 보다 적어도 2배 이상 높은 융점을 가지는 금속 볼을 포함할 수 있다. 관통 몰드 볼 커넥터(410)는 구리 볼 형상을 포함하여 이루어져, 구리의 높은 전기 전도도를 이용하여 관통 몰드 볼 커넥터(410)의 전기 저항을 감소시키는 효과 또한 구현할 수 있다. 구리 볼은 구리를 주성분으로 하는 볼 형상을 가질 수 있다. 구리 볼은 구리를 주성분으로 다른 금속 성분이 일부 합금된 볼 형상을 가질 수 있다.
도 29는 일 예에 따른 반도체 패키지 구조를 보여준다. 반도체 패키지(10)는 또 다른 패키지 기판(700) 상에 마운팅되어, 또 다른 확장된 제2반도체 패키지(20)를 구성할 수 있다. 확장된 제2반도체 패키지(20)는 내측의 제1반도체 패키지(10)를 다른 전자 제품에 연결시키는 부재로 패키지 기판(700)을 구비할 수 있다. 패키지 기판(700)은 솔더 볼과 같은 커넥터(710)을 구비할 수 있다. 패키지 기판(700)은 인쇄회로기판(PCB) 형태를 가질 수 있다. 내측에 배치된 제1반도체 패키지(10)의 제2반도체 소자(500)의 상측 표면에는 히트 스프레더(heat spreader: 750)가 열계면물질층(thermal interface material layer: 740)에 의해 부착될 수 있다. 히트 스프레더(750)는 스티프너(stiffener: 730)에 의해 패키지 기판(700)에 조립(assembly)될 수 있다. 히트 스트레더(750)와 스티프너(730)가 패키지 기판(700)에 조립되며 이루어지는 내측 공간에 제1반도체 패키지(10)가 배치될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 연결 배선 구조층,
300, 500: 반도체 소자,
240; 엘리베이트 패드,
410: 관통 몰드 볼 커넥터,
450: 몰딩층.

Claims (30)

  1. 더미 웨이퍼(dummy wafer) 상에 도전성 트레이스(trace) 패턴들 및 유전층들을 포함하는 연결배선구조층(interconnect structure layer)을 형성하는 단계;
    상기 더미 웨이퍼에 대향되는 상기 연결배선구조층의 제1표면에 대향되는 제2표면 상에 캐리어(carrier)를 부착하는 단계;
    상기 더미 웨이퍼를 리세스(recess)하여 상기 연결배선구조층의 상기 제1표면을 노출하는 단계;
    상기 연결배선구조층의 상기 제1표면 상에 범프 패드(bump pad)들 및 상기 범프 패드보다 두꺼운 두께를 가지는 엘리베이트 패드(elevate pad)들을 형성하는 단계;
    상기 범프 패드들에 제1반도체 소자를 접속시키는 단계;
    상기 엘리베이트 패드들에 관통 몰드 볼 커넥터(TMBC)들을 접속시키는 단계;
    상기 연결배선구조층의 상기 제1표면 상에 상기 관통 몰드 볼 커넥터(TMBC)들의 표면 일부를 노출하는 몰딩(molding)층을 형성하는 단계;
    상기 관통 몰드 볼 커넥터들 각각에 외측 커넥터(connector)들을 부착하는 단계; 및
    상기 연결배선구조층의 제2표면 상에 제2반도체 소자를 배치하는 단계를 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 더미 웨이퍼는
    실리콘 웨이퍼(Si wafer)로 도입되는 반도체 패키지 제조 방법.
  3. 제1항에 있어서,
    상기 도전성 트레이스 패턴들은
    상기 제1반도체 소자와 상기 제2반도체 소자를 실질적으로 수직 방향으로 라우팅(routing)하는 제1수직 연결 배선부;
    상기 제2반도체 소자와 상기 외측 커넥터들의 일부들을 실질적으로 수직 방향으로 라우팅하는 제2수직 연결 배선부; 및
    상기 제1반도체 소자와 상기 외측 커넥터들의 다른 일부들을 실질적으로 수평 방향으로 라우팅하는 수평 연결 배선부를 이루도록 형성되는 반도체 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 연결배선구조층을 형성하는 단계는
    상기 더미 웨이퍼(dummy wafer) 상에 도전층을 형성하는 단계;
    상기 도전층을 패터닝하는 단계; 및
    상기 도전층을 덮는 상기 유전층을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  5. 제1항에 있어서,
    상기 캐리어(carrier)를 부착하기 이전에
    상기 연결배선구조층의 제2표면 상에 상기 제2반도체 소자가 접속될 다른 범프 패드(bump pad)들을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  6. 제1항에 있어서,
    상기 범프 패드(bump pad)들 및 상기 엘리베이트 패드(elevate pad)들을 형성하는 단계는
    상기 연결배선구조층의 제1표면에 상기 범프 패드들이 위치할 영역들을 노출하는 제1오프닝부들을 가지는 제1레지스트 패턴을 형성하는 단계;
    상기 제1오프닝부들 내에 위치하도록 상기 범프 패드들을 형성하는 단계;
    상기 제1레지스트 패턴을 제거하는 단계;
    상기 범프 패드들을 덮고 상기 엘리베이트 패드들이 위치할 영역들을 노출하는 제2오프닝부들을 가지는 제2레지스트 패턴을 상기 제1레지스트 패턴 보다 두꺼운 두께로 형성하는 단계; 및
    상기 제2오프닝부들 내에 위치하도록 상기 엘리베이트 패드들을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 제1레지스트 패턴을 형성하기 이전에
    상기 연결배선구조층의 제1표면에 시드층(seed layer)을 형성하는 단계;를 더 포함하는 반도체 패키지 제조 방법.
  8. 제1항에 있어서,
    상기 엘리베이트 패드들은
    상기 표면에 솔더층을 포함하도록 형성되는 반도체 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 관통 몰드 볼 커넥터(TMBC)는
    솔더층을 포함하지 않은(solderless) 금속 볼 형상을 가지는 반도체 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 관통 몰드 볼 커넥터(TMBC)는
    구리 볼(copper ball)을 포함하는 반도체 패키지 제조 방법.
  11. 제10항에 있어서,
    상기 외측 커넥터는
    솔더 볼(solder ball) 형상을 가지는 반도체 패키지 제조 방법.
  12. 제1항에 있어서,
    상기 제1반도체 소자는
    마이크로 프로세서(micro processer) 소자를 포함하고,
    상기 제2반도체 소자는
    광대역 메모리(High Bandwidth Memory) 소자를 포함하는 반도체 패키지 제조 방법.
  13. 제1항에 있어서,
    상기 더미 웨이퍼를 리세스(recess)하는 단계는
    상기 연결배선구조층의 제1표면과 동일한 방향을 바라보는 상기의 더미 웨이퍼의 표면을 그라인딩(grinding)하는 단계를 포함하는 반도체 패키지 제조 방법.
  14. 제1항에 있어서,
    상기 몰딩(molding)층을 형성하는 단계는
    상기 연결배선구조층의 상기 제1표면 상에 상기 관통 몰드 볼 커넥터(TMBC) 및 상기 제1반도체 소자를 덮도록 상기 몰딩층을 몰딩하는 단계; 및
    상기 제1반도체 소자의 표면이 노출되도록 상기 몰딩층의 일부를 리세스(recess)하는 단계;를 포함하는 반도체 패키지 제조 방법.
  15. 제14항에 있어서,
    상기 몰딩층을 리세스하는 단계는
    상기 관통 몰드 볼 커넥터(TMBC)의 일부 부분이 함께 리세스하여 상기 노출되는 상기 관통 몰드 볼 커넥터(TMBC)의 표면이 플랫(flat)한 표면을 가지도록 하는 반도체 패키지 제조 방법.
  16. 연결배선구조층(interconnect structure layer)의 제1표면 상에 배치된 범프 패드(bump pad)들;
    상기 범프 패드들 보다 두꺼운 두께로 상기 연결배선구조층의 제1표면 상에 배치된 엘리베이트 패드(elevate pad)들;
    상기 범프 패드들에 접속된 제1반도체 소자;
    상기 엘리베이트 패드들에 각각 접속된 관통 몰드 볼 커넥터(TMBC)들;
    상기 연결배선구조층의 상기 제1표면을 덮고 상기 관통 몰드 볼 커넥터(TMBC)의 표면 일부를 노출하는 몰딩(molding)층;
    상기 관통 몰드 볼 커넥터들 각각에 부착된 외측 커넥터(connector)들; 및
    상기 연결배선구조층의 제2표면 상에 배치된 제2반도체 소자를 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 제1반도체 소자는 상기 제2반도체 소자에 중첩되도록 배치된 반도체 패키지.
  18. 제17항에 있어서,
    상기 연결배선구조층은
    상기 제1반도체 소자 및 상기 제2반도체 소자가 중첩된 사이 부분에 위치하고,
    상기 제1반도체 소자와 상기 제2반도체 소자를 연결하는 제1수직 연결 배선부를 포함하는 반도체 패키지.
  19. 제16항에 있어서,
    상기 연결배선구조층은
    유전층 바디(body);
    상기 제1반도체 소자와 상기 제2반도체 소자를 실질적으로 수직 방향으로 라우팅(routing)하는 제1수직 연결 배선부;
    상기 제2반도체 소자와 상기 외측 커넥터들의 일부들을 실질적으로 수직 방향으로 라우팅하는 제2수직 연결 배선부; 및
    상기 제1반도체 소자와 상기 외측 커넥터들의 다른 일부들을 실질적으로 수평 방향으로 라우팅하는 수평 연결 배선부를 포함하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 제2수직 연결 배선부에 접속되는 상기 외측 커넥터들의 일부들은
    상기 제2반도체 소자에 중첩되는 위치에 배치되는 반도체 패키지.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
KR1020160067407A 2016-05-31 2016-05-31 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법 KR102448098B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160067407A KR102448098B1 (ko) 2016-05-31 2016-05-31 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법
US15/419,267 US9806015B1 (en) 2016-05-31 2017-01-30 Semiconductor packages including through mold ball connectors on elevated pads and methods of manufacturing the same
TW106106424A TWI708293B (zh) 2016-05-31 2017-02-24 包括升高襯墊上的貫穿模球連接體的半導體封裝及其製造方法
CN201710146188.4A CN107452686A (zh) 2016-05-31 2017-03-13 包括升高焊盘上的贯穿模球的半导体封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160067407A KR102448098B1 (ko) 2016-05-31 2016-05-31 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법

Publications (2)

Publication Number Publication Date
KR20170135453A KR20170135453A (ko) 2017-12-08
KR102448098B1 true KR102448098B1 (ko) 2022-09-27

Family

ID=60142600

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160067407A KR102448098B1 (ko) 2016-05-31 2016-05-31 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법

Country Status (4)

Country Link
US (1) US9806015B1 (ko)
KR (1) KR102448098B1 (ko)
CN (1) CN107452686A (ko)
TW (1) TWI708293B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11562982B2 (en) * 2019-04-29 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming the same
CN111128994A (zh) * 2019-12-27 2020-05-08 华为技术有限公司 一种系统级封装结构及其封装方法
US11791281B2 (en) 2020-03-19 2023-10-17 Advanced Semiconductor Engineering, Inc. Package substrate and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150235993A1 (en) 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal Performance Structure for Semiconductor Packages and Method of Forming Same
US20150334831A1 (en) 2012-12-20 2015-11-19 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US20160093602A1 (en) 2011-08-19 2016-03-31 Marvell World Trade Ltd. Package-on-package structures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861669B2 (ja) 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
US9082806B2 (en) * 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
US8779601B2 (en) * 2011-11-02 2014-07-15 Stmicroelectronics Pte Ltd Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
KR20140022255A (ko) * 2012-08-13 2014-02-24 삼성전자주식회사 반도체 패키지
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
KR102492527B1 (ko) * 2015-10-12 2023-01-31 삼성전자주식회사 데이터 스토리지 소자 및 그를 포함하는 전자 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160093602A1 (en) 2011-08-19 2016-03-31 Marvell World Trade Ltd. Package-on-package structures
US20150334831A1 (en) 2012-12-20 2015-11-19 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US20150235993A1 (en) 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal Performance Structure for Semiconductor Packages and Method of Forming Same

Also Published As

Publication number Publication date
US9806015B1 (en) 2017-10-31
TW201806046A (zh) 2018-02-16
CN107452686A (zh) 2017-12-08
TWI708293B (zh) 2020-10-21
KR20170135453A (ko) 2017-12-08

Similar Documents

Publication Publication Date Title
KR102448099B1 (ko) 히트 스프레더 구조를 포함하는 반도체 패키지
KR102093303B1 (ko) 반도체 패키지 및 그 형성 방법
US9343333B2 (en) Wafer level semiconductor package and manufacturing methods thereof
TWI559419B (zh) 使用模封互連基板製程之柱頂互連（ｐｔｉ）型態半導體封裝構造及其製造方法
TWI576927B (zh) 半導體裝置及其製造方法
US9412678B2 (en) Structure and method for 3D IC package
US9373599B2 (en) Methods and apparatus for package on package devices
TWI630663B (zh) 半導體封裝結構及半導體製程
US9754928B2 (en) SMD, IPD, and/or wire mount in a package
TW202245206A (zh) 晶圓級堆疊晶片封裝及製造其之方法
TWI544599B (zh) 封裝結構之製法
KR20120010616A (ko) 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
KR101532816B1 (ko) 반도체 패키지 및 반도체 소자 패키징 방법
US20170186711A1 (en) Structure and method of fan-out stacked packages
US9548283B2 (en) Package redistribution layer structure and method of forming same
US20210074600A1 (en) Chip package structure with cavity in interposer
US20210358824A1 (en) Integrated fan-out package, package-on-package structure, and manufacturing method thereof
KR102506697B1 (ko) 관통 몰드 볼 커넥터를 포함하는 반도체 패키지
US20170358557A1 (en) Package-on-package structure and manufacturing method thereof
KR102448098B1 (ko) 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법
US9972591B2 (en) Method of manufacturing semiconductor device
US10361171B2 (en) Stacked package structure and manufacturing method thereof
KR100805092B1 (ko) 적층형 다중칩 패키지 및 그 제조 방법
TWI779917B (zh) 半導體封裝及其製作方法
KR102457349B1 (ko) 반도체 패키지들 및 이의 제조 방법들

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant