KR20140022255A - 반도체 패키지 - Google Patents

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KR20140022255A
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mold layer
lower mold
semiconductor chip
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김경만
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Abstract

파인 피치 구현이 가능한 PoP 형태의 반도체 패키지를 개시한다. 본 발명에 따른 반도체 패키지는 상면 상에 적어도 하나의 하부 반도체 칩이 부착된 하부 인쇄회로기판, 하부 인쇄회로기판 상에 배치되며, 상면 상에 적어도 하나의 상부 반도체 칩이 부착된 상부 인쇄회로기판, 하부 인쇄회로기판 및 상부 인쇄회로기판 사이에 배치되도록 하부 인쇄회로기판 상면에 형성되는 하부 몰드층, 하부 몰드층 내에 형성되는 제1 부분 공간 및 제1 부분 공간 상에 형성되는 제2 부분 공간을 포함하며, 하부 몰드층을 관통하는 관통 비아홀 및 관통 비아홀을 관통하도록 형성되며, 상부 인쇄회로기판과 하부 인쇄기판을 전기적으로 연결하는 솔더층을 포함하며, 제1 부분 공간의 수평 단면적은 제1 부분 공간 전체 높이에 걸쳐서 변화하며, 제2 부분 공간의 최하단의 수평 단면적은, 하부 몰드층의 상면으로부터 하부 몰드층의 내부까지 점차로 감소한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 PoP(Package on Package) 형태의 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화가 요구되고 있다. 또한 모바일용 제품들이 발전함에 따라서 소형화 및 다기능화를 함께 요구되고 있다.
이에 따라 다기능의 반도체 패키지를 제공하기 위하여 하나의 반도체 패키지 위에 다른 기능을 하는 반도체 패키지를 적층하는 PoP 형태의 반도체 패키지에 대한 연구가 진행되고 있다. 그러나 PoP 형태의 반도체 패키지가 포함하는 상/하부 패키지 사이의 연결을 위한 비아의 수를 증가시키고자 하는 경우, PoP 형태의 반도체 패키지의 크기가 증가하는 문제가 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자 파인 피치(Fine Pitch) 구현이 가능한 PoP 형태의 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 상면 상에 적어도 하나의 하부 반도체 칩이 부착된 하부 인쇄회로기판, 상기 하부 인쇄회로기판 상에 배치되며, 상면 상에 적어도 하나의 상부 반도체 칩이 부착된 상부 인쇄회로기판, 상기 하부 인쇄회로기판 및 상기 상부 인쇄회로기판 사이에 배치되도록 상기 하부 인쇄회로기판 상면에 형성되는 하부 몰드층, 상기 하부 몰드층 내에 형성되는 제1 부분 공간(segment space) 및 상기 제1 부분 공간 상에 형성되는 제2 부분 공간을 포함하며, 상기 하부 몰드층을 관통하는 관통 비아홀 및 상기 관통 비아홀을 관통하도록 형성되며, 상기 상부 인쇄회로기판과 상기 하부 인쇄기판을 전기적으로 연결하는 솔더층을 포함하며, 상기 제1 부분 공간의 수평 단면적은 상기 제1 부분 공간 전체 높이에 걸쳐서 변화하며, 상기 제2 부분 공간의 최하단의 수평 단면적은, 상기 하부 몰드층의 상면으로부터 상기 하부 몰드층의 내부까지 점차로 감소한다.
상기 제1 부분 공간은 상기 제1 부분 공간의 최상단에서 최대 수평 단면적을 가지며, 상기 제1 부분 공간의 최상단으로부터 최하단까지 점차로 수평 단면적이 감소할 수 있다.
상기 제1 부분 공간은, 상기 제1 부분 공간의 최상단으로부터 최하단까지 수평 단면적이 점차로 증가하다가 다시 점차로 감소할 수 있다.
상기 제1 부분 공간은 상기 제1 부분 공간의 최상단 또는 최하단에서 최소 수평 단면적을 가질 수 있다.
상기 솔더층은 상기 제1 부분 공간을 모두 채울 수 있다.
상기 솔더층은 상기 제2 부분 공간의 일부부만을 채울 수 있다.
상기 제2 부분 공간은, 상기 솔더층에 의하여 상측부의 가장자리를 따라서 빈공간(vacancy)가 형성될 수 있다.
상기 제2 부분 공간은, 상기 솔더층에 의하여 하측부의 가장자리를 따라서 빈공간(vacancy)가 더 형성될 수 있다.
상기 관통 비아홀은 상기 제1 부분 공간과 상기 제2 부분 공간 사이에 배치되며, 상기 솔더층에 의하여 모두 채워지는 적어도 하나의 제3 부분 공간을 더 포함하며, 적어도 하나의 상기 제3 부분 공간의 수평 단면적은 상기 제3 부분 공간 전체 높이에 걸쳐서 변화할 수 있다.
상기 하부 인쇄회로기판의 상면에 대한 상기 제1 부분 공간의 높이는 상기 하부 인쇄회로기판의 상면에 대한 상기 적어도 하나의 하부 반도체 칩의 높이와 동일할 수 있다.
적어도 하나의 하부 반도체 칩과 상기 하부 인쇄회로기판, 또는 적어도 하나의 상부 반도체 칩과 상기 상부 인쇄회로기판은, 와이어 본딩 방식 또는 플립 칩 방식으로 상기 하부 인쇄회로기판과 전기적으로 연결될 수 있다.
상기 하부 반도체 칩은 제1 하부 반도체 칩 및 상기 제1 하부 반도체 칩 상에 적층되는 제2 하부 반도체 칩을 포함하는 복수개이며, 상기 제2 하부 반도체 칩은 상기 제1 하부 반도체 칩을 관통하는 관통 전극을 통하여 상기 하부 인쇄회로기판과 전기적으로 연결될 수 있다.
상기 하부 반도체 칩의 상면은 상기 하부 몰드층에 의하여 노출될 수 있다.
상기 하부 몰드층과 상기 상부 인쇄회로기판는, 그들 사이에 갭(gap)이 존재하도록 이격될 수 있다.
또는 본 발명에 따른 반도체 패키지는 하부 인쇄회로기판, 상기 하부 인쇄회로기판 상에 부착된 적어도 하나의 하부 반도체 칩, 상기 하부 인쇄회로기판 상에 형성되며 적어도 하나의 상기 하부 반도체 칩의 적어도 일부분을 감싸되 관통 비아홀이 형성된 하부 몰드층을 포함하는 하부 패키지, 상기 하부 패키지 상에 부착되며, 상부 인쇄회로기판, 상기 상부 인쇄회로기판 상에 부착된 적어도 하나의 상부 반도체 칩, 상기 상부 인쇄회로기판 상에 형성되며 적어도 하나의 상기 상부 반도체 칩을 감싸는 상부 몰드층을 포함하는 상부 패키지 및 상기 상부 인쇄회로기판 및 상기 하부 인쇄회로기판을 전기적으로 연결하는 솔더층을 포함하되, 상기 관통 비아홀은 일렬로 연결되는 복수의 부분 공간들로 이루어져 상기 하부 몰드층을 관통하며, 상기 복수의 부분 공간들은 각 부분 공간들 사이의 경계(boundary)로부터 수평 단면적이 증가하며, 상기 솔더층은 상기 관통 비아홀을 관통하도록 형성되되, 상기 복수의 부분 공간들 중 상기 하부 인쇄회로기판에 인접하는 부분 공간을 모두 채우며, 상기 복수의 부분 공간들 중 최상단의 부분 공간은 상기 하부 몰드층의 상면으로부터 상기 하부 몰드층의 내부까지 수평 단면적이 점차로 감소한다.
본 발명에 따른 반도체 패키지는 하부 패키지의 하부 몰드층을 관통하는 관통홀을 2번 또는 그 이상에 걸쳐서 형성하여, 관통홀 최상단의 수평 단면적을 최소화할 수 있으며, 따라서 상부 패키지를 하부 인쇄회로기판과 전기적으로 연결시키기 위한 솔드층(비아)를 파인 피치로 구현할 수 있다. 따라서 반도체 패키지의 면적 및 부피를 증가시키지 않으면서 와이드 I/O에 대응할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 패키지 및 제조하는 단계를 나타내는 단면도들이다.
도 1은 본 발명의 일 실시 예에 따른 하부 인쇄회로기판 상에 하부 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 제1 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 제1 관통홀을 형성하는 단계를 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 제1 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 제1 솔더층을 리플로우하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 제2 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 제2 관통홀을 형성하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 제2 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 상부 패키지를 장착하여 반도체 패키지를 형성하는 단계를 나타내는 단면도이다.
도 10 본 발명의 일 실시 예의 변형에 따른 상부 패키지를 장착하여 반도체 패키지를 형성하는 단계를 나타내는 단면도이다.
도 11은 본 발명의 일 실시 예의 변형에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 일 실시 예에 따른 제1 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 13은 본 발명의 일 실시 예에 따른 제1 솔더층을 리플로우하는 단계를 나타내는 단면도이다.
도 14는 본 발명의 일 실시 예에 따른 제2 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 15는 본 발명의 일 실시 예에 따른 반도체 패키지를 형성하는 단계를 나타내는 단면도이다.
도 16은 본 발명의 일 실시 예에 따른 제1 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 17은 본 발명의 일 실시 예에 따른 제1 관통홀 및 제1 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 18은 본 발명의 일 실시 예에 따른 제1 솔더층을 리플로우한 후, 제3 하부 몰드층 및 제3 관통홀을 형성하는 단계를 나타내는 단면도이다.
도 19는 본 발명의 일 실시 예에 따른 제3 관통홀에 리플로우된 제3 솔더층을 형성한 후, 제2 하부 몰드층, 제2 관통홀 및 제2 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 20은 본 발명의 일 실시 예에 따른 상부 패키지를 장착하여 반도체 패키지를 형성하는 단계를 나타내는 단면도이다.
도 21은 본 발명의 일 실시 예에 따른 하부 인쇄회로기판 상에 하부 반도체 칩을 부착한 후, 제1 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 22는 본 발명의 일 실시 예에 따른 제1 관통홀을 형성하는 단계를 나타내는 단면도이다.
도 23은 본 발명의 일 실시 예에 따른 제1 솔더층을 형성하여 리플로우한 후, 제2 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 24는 본 발명의 일 실시 예에 따른 제2 관통홀, 제2 솔더층을 형성한 후 상부 패키지를 장착하여 반도체 패키지를 형성하는 단계를 나타내는 단면도이다.
도 25는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 26는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 27은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 28은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 29는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 30은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 31은 본 발명의 일 실시 예에 따른 관통 비아홀의 양상들을 나타내는 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 패키지 및 제조하는 단계를 나타내는 단면도들이다.
도 1은 본 발명의 일 실시 예에 따른 하부 인쇄회로기판 상에 하부 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 1을 참조하면, 하부 인쇄회로기판(120) 상에 하부 반도체 칩(140)을 부착한다. 하부 인쇄회로기판(120)은 상면(120a)과 하면(120b)에 각각 솔더 레지스트층(126)에 의하여 노출되는 제1/제2 하부 연결 패드(122a, 122b)과 제3 하부 연결 패드(122c)가 형성될 수 있다. 제1 하부 연결 패드(122a)는 하부 반도체 칩(140)에 의하여 가려지지 않도록, 하부 인쇄회로기판(120)의 상면(120a) 중 하부 반도체 칩(140)의 가장자리를 기준으로 바깥쪽에 해당되는 영역에 형성될 수 있다. 제2 하부 연결 패드(122b)는 하부 반도체 칩(140)에 의하여 가려지도록, 하부 인쇄회로기판(120)의 상면(120a) 중 하부 반도체 칩(140)의 가장자리를 기준으로 안쪽에 해당되는 영역에 형성될 수 있다. 후술하겠으나, 제2 하부 연결 패드(122b)는 하부 반도체 칩(140)의 부착 방식에 따라서 하부 인쇄회로기판(120)의 상면(120a) 중 하부 반도체 칩(140)의 가장자리를 기준으로 바깥쪽에 해당되는 영역에도 형성될 수 있다.
하부 베이스 기판(128)은 단일층으로 이루어지거나, 얇은 기판이 여러장 적층되어 이루어질 수 있다. 하부 베이스 기판(128)은 절연물질로 이루어져 있으며, BT(Bismaleimide Triazine) 수지 또는 FR4(Frame Retardant 4)와 같은 경성(rigid) 물질이거나, 폴리이미드(PI, Poly Imide) 또는 폴리에스테르(PET, Poly EsTer)와 같은 연성(flexible) 물질일 수 있다.
제1 내지 제3 하부 연결 패드(122a, 122b, 122c)은 하부 인쇄회로기판(120)의 상면(120a)과 하면(120b)에 각각 형성된 도전 배선 중 솔더 레지스트층(126)에 의하여 노출되는 부분일 수 있다. 제1 내지 제3 하부 연결 패드(122a, 122b, 122c)은 구리(Cu)와 같은 금속 물질로 이루어지거나, 구리와 같은 금속 물질로 이루어진 패턴 상에 니켈(Ni) 및/또는 금(Au)과 같은 다른 물질을 일부 도금하여 형성할 수 있다.
제1/제2 하부 연결 패드(122a, 122b)와 제3 하부 연결 패드(122c)는 도시하지는 않았으나, 하부 베이스 기판(128)내에 형성된 도전성 경로를 통하여 서로 전기적으로 연결될 수 있다.
제1 하부 연결 패드(122a) 상에는 선택적으로 접착 솔더층(124)이 형성될 수 있다. 제2 및 제3 하부 연결 패드(122b, 122c) 상에도 접착 솔더층(124)과 동일 또는 유사한 솔더층이 더 형성될 수 있다. 접착 솔더층(124)은 제1 하부 연결 패드(122a)과 연결되는 부재의 전기적 연결 및 접착력을 용이하도록 할 수 있다. 또는 접착 솔더층(124)은 형성하지 않아도 무방할 수 있다.
하부 반도체 칩(140)은 활성면(140a) 및 비활성면(140b)을 가지며, 활성면(140)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 하부 반도체 칩(140)은 예를 들면, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등을 이루는 개별 반도체 소자를 포함할 수 있다. 하부 반도체 칩(140)은 반도체 웨이퍼(미도시) 상에 집적 회로를 형성한 후, 상기 반도체 웨이퍼를 백그라인딩(backgrinding 또는 back lap)한 후 개별 칩으로 분리하여 형성할 수 있다. 하부 인쇄회로기판(120) 상에 하나의 하부 반도체 칩(140)이 부착된 것으로 도시되었으나, 두 개 또는 그 이상의 하부 반도체 칩(140)이 적층될 수도 있다.
하부 반도체 칩(140)은 활성면(140a)이 하부 인쇄회로기판(120)을 향하도록 하부 인쇄회로기판(120) 상에 플립 칩(Flip Chip) 방식으로 장착될 수 있다. 이 경우, 하부 반도체 칩(140)의 비활성면(140b)은 하부 반도체 칩(140)의 상면이라 호칭할 수 있다. 반면에, 하부 반도체 칩(140)의 비활성면(140b)이 하부 인쇄회로기판(120)을 향하도록 장착되는 경우에는 하부 반도체 칩(140)의 활성면(140a)을 하부 반도체 칩(140)의 상면이라 호칭할 수 있다. 즉, 이하에서 하부 인쇄회로기판(120) 상에 장착될 수 있는 구성 요소의 "하면"은 해당 구성 요소의 하부 인쇄회로기판(120)을 향하는 일면을 의미하며, "상면"은 해당 구성 요소의 하부 인쇄회로기판(120)을 향하는 일면에 반대되는 타면을 의미한다.
하부 반도체 칩(140)은 서로 대응되는 복수의 제2 하부 연결 패드(122b)와 복수의 하부 연결 부재(142)가 접촉하여 하부 인쇄회로기판(10)과 전기적으로 연결될 수 있다. 하부 연결 부재(142)는 예를 들면, 솔더볼, 범프 등일 수 있다.
도 2는 본 발명의 일 실시 예에 따른 제1 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 2를 참조하면, 하부 인쇄회로기판(120)을 덮도록 하부 인쇄회로기판(120) 상에 제1 하부 몰드층(162)을 형성한다. 제1 하부 몰드층(162)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다. 제1 하부 몰드층(162)은 하부 반도체 칩(140)의 비활성면(140b)을 노출시키도록, 하부 반도체 칩(140)의 측면을 덮어, 제1 하부 몰드층(162)의 상면과 하부 반도체 칩(140)의 비활성면(140b)이 동일 평면을 가지도록 형성할 수 있다. 또는 제1 하부 몰드층(162)은 하부 반도체 칩(140)의 측면의 일부분만을 덮어 제1 하부 몰드층(162)의 상면이 하부 반도체 칩(140)의 비활성면(140b)보다 낮도록 형성하거나, 하부 반도체 칩(140)의 비활성면(140b)을 모두 덮어 제1 하부 몰드층(162)의 상면이 하부 반도체 칩(140)의 비활성면(140b)보다 높도록 형성할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 제1 관통홀을 형성하는 단계를 나타내는 단면도이다.
도 3을 참조하면, 제1 하부 몰드층(162)을 관통하는 제1 관통홀(510)을 형성한다. 제1 관통홀(510)은 식각 공정 또는 레이저 드릴링(Laser Drilling) 방법에 의하여 제1 하부 몰드층(162)의 일부분을 제거하여 형성될 수 있다. 또는 제1 관통홀(510)은 도 2에서 보인 것과 같이 제1 관통홀(510)이 없는 제1 하부 몰드층(162)을 형성하는 대신에, 제1 관통홀(510)의 내부를 채우는 형상을 가지는 금형을 이용하여 제1 하부 몰드층(162)을 형성하는 단계에서 함께 형성할 수 있다. 제1 관통홀(510)에 의하여 노출되는 제1 하부 몰드층(162)의 내면은 하부 인쇄회로기판(120)의 상면에 대한 수직 방향을 기준으로 소정 각도의 경사를 가질 수 있다. 따라서 제1 관통홀(510)은 제1 하부 몰드층(162)의 상면으로부터 수평 단면적이 점차적으로(gradually) 감소하도록 형성할 수 있다. 이하에서 "수평 단면적"이라 함은 하부 인쇄회로기판(120)의 상면(120a)과 평행한 면을 따라 절단한 단면의 면적을 의미한다. 제1 관통홀(510)은 정원, 타원 또는 다각형의 수평 단면을 가지도록 형성할 수 있다. 따라서 제1 관통홀(510)의 높이에 따른 수평 단면적은 제1 관통홀(510)의 높이에 따른 폭의 제곱에 비례할 수 있다. 따라서 도 3 및 이하의 도면에서, 수직 단면도만 도시되어 있어도, 수평 단면적이 폭의 제곱에 비례함은 당업자에게 자명하므로, 수평 단면도는 생략하도록 한다.
제1 관통홀(510)은 하부 인쇄회로기판(120)이 노출되도록 형성될 수 있다. 제1 관통홀(510)은 하부 인쇄회로기판(120)의 접착 솔더층(124) 또는 하부 연결 패드(122a)가 노출되도록 형성될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 제1 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 4를 참조하면, 제1 관통홀(510) 내에 제1 솔더층(710)을 형성한다. 제1 솔더층(710)은 솔더 페이스트(solder paste)를 스크린 프린팅(screen printing) 방법 또는 솔더 분사(solder jetting) 방법으로 주입하여 형성하거나, 솔더 볼을 집어 넣는(pick & place) 방법으로 형성할 수 있다. 제1 관통홀(510)에 주입하는 솔더 페이스트의 양 또는 제1 관통홀(510)에 집어 넣는 솔더 볼의 크기는 후술한 제1 솔더층(710)의 리플로우 결과를 고려하여 결정할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 제1 솔더층을 리플로우하는 단계를 나타내는 단면도이다.
도 5를 참조하면, 열을 가하는 리플로우(reflow) 공정을 통하여 리플로우된 제1 솔더층(710a)을 형성한다. 리플로우된 제1 솔더층(710a)은 제1 관통홀(510)의 하측부를 모두 채울 수 있고, 리플로우된 제1 솔더층(710a)의 상측부는 표면 장력에 의하여 볼록한 형상을 가질 수 있다. 또한 리플로우된 제1 솔더층(710a)의 상부 표면은 제1 하부 몰드층(162)의 상부 표면과 동일한 높이를 가지거나, 제1 하부 몰드층(162)의 상면 표면보다 낮은 높이를 가지는 형태로서 제1 관통홀(510) 내부에 형성될 수도 있다. 리플로우된 제1 솔더층(710a)의 최상단은 제1 하부 몰드층(162)의 상면과 동일 평면에 접하거나, 제1 하부 몰드층(162)의 상면보다 돌출될 수 있다. 따라서, 도 4에서 설명한 제1 관통홀(510)에 주입하는 솔더 페이스트의 양 또는 제1 관통홀(510)에 집어 넣는 솔더 볼의 크기는, 리플로우된 제1 솔더층(710a)을 형상을 고려하여 결정할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 제2 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 제1 하부 몰드층(162) 상에 제2 하부 몰드층(164)을 형성한다. 제2 하부 몰드층(164)은 리플로우된 제1 솔더층(710a), 제1 관통홀(510) 및 하부 반도체 칩(140)을 모두 덮도록 형성할 수 있다. 제1 관통홀(510) 중 제1 솔더층(710a)에 의하여 채우지지 않은 부분은 제2 하부 몰드층(164)에 의하여 모두 채워질 수 있다. 제2 하부 몰드층(164)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
제1 하부 몰드층(162)과 제2 하부 몰드층(164)이 동일한 물질로 이루어지는 경우, 제1 하부 몰드층(162)과 제2 하부 몰드층(164)은 경계가 구분되지 않을 수 있으며, 제1 하부 몰드층(162)과 제2 하부 몰드층(164)을 함께 하부 몰드층(160)이라 호칭할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 제2 관통홀을 형성하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 하부 몰드층(160)을 관통하여 리플로우된 제1 솔더층(710a)을 노출시키는 제2 관통홀(520)을 형성한다. 제2 관통홀(520)은 식각 공정 또는 레이저 드릴링(Laser Drilling) 방법에 의하여 제2 하부 몰드층(164)의 일부분을 제거하여 형성될 수 있다. 또는 제2 관통홀(520)은 도 4에서 보인 것과 같이 제2 관통홀(520)이 없는 제2 하부 몰드층(164)을 형성하는 대신에, 제2 관통홀(520)의 내부를 채우는 형상을 가지는 금형을 이용하여 제2 하부 몰드층(164)을 형성하는 단계에서 함께 형성할 수 있다. 제2 관통홀(520)에 의하여 노출되는 하부 몰드층(160)의 내면은 하부 인쇄회로기판(120)의 상면에 대한 수직 방향을 기준으로 소정 각도의 경사를 가질 수 있다. 따라서 제2 관통홀(520)은 하부 몰드층(160)의 상면으로부터 수평 단면적이 점차적으로(gradually) 감소하도록 형성할 수 있다.
리플로우된 제1 솔더층(710a)의 표면을 감싸는 하부 몰드층(160)의 내면이 이루는 공간을 제1 관통 비아홀(512)이라 호칭할 수 있다. 제1 관통홀(510)에서 리플로우된 제1 솔더층(710a)이 완전히 채우지 못한 부분을 제2 하부 몰드층(164)의 일부분이 채우므로, 제1 관통홀(510) 중에서 제2 하부 몰드층(164)의 일부분이 채운 부분을 제외한 부분이 제1 관통 비아홀(512)을 의미한다. 제1 관통 비아홀(512)과 제2 관통홀(520)을 함께 관통 비아홀(500)이라 호칭할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 제2 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 8을 참조하면, 제2 관통홀(520) 내에 제2 솔더층(720)을 형성한다. 제2 솔더층(720)은 솔더 페이스트(solder paste)를 스크린 프린팅(screen printing) 방법 또는 솔더 분사(solder jetting) 방법으로 주입하여 형성하거나, 솔더 볼을 집어 넣는(pick & place) 방법으로 형성할 수 있다. 제2 솔더층(720)은 리플로우된 제1 솔더층(710a)과 접하여 전기적으로 연결되도록 형성될 수 있다. 제2 솔더층(720)의 최상단은 제2 하부 몰드층(164)의 상면과 동일 평면에 접하거나, 제2 하부 몰드층(164)의 상면보다 돌출되거나 함몰되도록 형성될 수 있다.
리플로우된 제1 솔더층(710a)과 제2 솔드층(720)을 함께 솔더층(700)이라 호칭할 수 있다. 솔더층(700)은 관통 비아홀(500)을 통하여 형성되어 하부 인쇄회로기판(120)과 전기적으로 연결되도록 형성될 수 있다.
하부 인쇄회로기판(120), 하부 반도체 칩(140) 및 하부 몰드층(160)을 함께 하부 패키지(100)라 호칭할 수 있다. 하부 패키지(100)의 하부 몰드층(160)에는 관통 비아홀(500)이 형성되며, 관통 비아홀(500) 내에는 하부 인쇄회로기판(120)과 전기적으로 연결되는 솔더층(700)이 형성될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 상부 패키지를 장착하여 반도체 패키지를 형성하는 단계를 나타내는 단면도이다.
도 9를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)을 장착하여 반도체 패키지(1)를 형성한다.
상부 패키지(200)는 상부 인쇄회로기판(220), 상부 인쇄회로기판(220) 상에 부착된 상부 반도체 칩(240) 및 상부 반도체 칩(240)을 감싸는 상부 몰드층(260)을 포함할 수 있다.
상부 인쇄회로기판(220)은 상면(220a)과 하면(220b)에 각각 솔더 레지스트층(226)에 의하여 노출되는 제1 상부 연결 패드(222a) 및 제2 상부 연결 패드(222b)가 형성될 수 있다. 제1 상부 연결 패드(222a)은 상부 반도체 칩(240)에 의하여 가려지지 않도록, 상부 인쇄회로기판(220)의 상면(220a) 중 상부 반도체 칩(240)의 가장자리를 기준으로 바깥쪽에 해당되는 영역에 형성될 수 있다. 후술하겠으나, 상부 반도체 칩(240)의 부착 방식에 따라서, 제2 상부 연결 패드(222b)는 상부 반도체 칩(240)에 의하여 가려지도록 상부 인쇄회로기판(220)의 상면(220a) 중 상부 반도체 칩(240)의 가장자리를 기준으로 안쪽에 해당되는 영역에 형성될 수 있다.
상부 베이스 기판(228)은 단일층으로 이루어지거나, 얇은 기판이 여러장 적층되어 이루어질 수 있다. 상부 베이스 기판(228)은 절연물질로 이루어질 수 있다.
제1 및 제2 상부 연결 패드(222a, 222b)은 상부 인쇄회로기판(220)의 상면(220a) 및 하면(220b)에 각각 형성된 도전 배선 중 솔더 레지스트층(226)에 의하여 노출되는 부분일 수 있다. 제1 상부 연결 패드(222a)와 제2 상부 연결 패드(222b)는 상부 베이스 기판(228)내에 형성된 도전성 경로를 통하여 서로 전기적으로 연결될 수 있다.
상부 반도체 칩(240)은 활성면(240a) 및 비활성면(240b)을 가지며, 활성면(240)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 상부 반도체 칩(240)은 예를 들면, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등을 이루는 개별 반도체 소자를 포함할 수 있다. 상부 인쇄회로기판(220) 상에 하나의 상부 반도체 칩(240)이 부착된 것으로 도시되었으나, 두 개 또는 그 이상의 하부 반도체 칩(240)이 적층될 수도 있다.
상부 반도체 칩(240)은 비활성면(240b)이 상부 인쇄회로기판(220)을 향하도록 상부 접착층(248)을 사이에 두고 상부 인쇄회로기판(220) 상에 장착될 수 있다. 이 경우, 상부 반도체 칩(240)의 활성면(240a)은 상부 반도체 칩(240)의 상면이라 호칭할 수 있다. 상부 반도체 칩(240)은 상부 본딩 와이어(244)에 의한 와이어 본딩 방식에 의하여 상부 인쇄회로기판(220)과 전기적으로 연결될 수 있다. 상부 본딩 와이어(244)는 상부 반도체 칩(240)의 활성면(240a)에 형성된 패드와 상부 인쇄회로기판(220)의 상면(220a)에 형성된 제1 상부 연결 패드(222a)를 연결하도록 형성될 수 있다.
상부 몰드층(260)은 상부 반도체 칩(240) 및 상부 본딩 와이어(244)를 덮도록 상부 인쇄회로기판(220) 상에 형성될 수 있다. 상부 몰드층(260)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
상부 패키지(200)는 상부 인쇄회로기판(220)의 하면(220b)에 형성된 제2 상부 연결 패드(222b)와 솔더층(700)이 접하도록 하부 패키지(100) 상에 부착될 수 있다. 도시되지는 않았으나, 제2 상부 연결 패드(222b) 상에도 하부 인쇄회로기판(120)의 제1 하부 연결 패드(122a) 상에 형성된 접착 솔더층(124)과 유사한 솔더 물질이 더 형성될 수 있다. 제2 상부 연결 패드(222b)와 솔더층(700)의 전기적 연결 및 접착력을 향상시키기 위하여, 상부 패키지(200)를 하부 패키지(100) 상에 부착한 후 열처리를 수행할 수 있다. 솔더층(700)은 상부 패키지(200)와 하부 패키지(100)를 전기적으로 연결하기 위한 비아(via)의 기능을 수행할 수 있다.
반도체 패키지(1)는 상면(120a)에 하부 반도체 칩(140)이 부착된 하부 인쇄회로기판(120), 하부 인쇄회로기판(120) 상에 배치되며 상면(220a)에 상부 반도체 칩(240)이 부착된 상부 인쇄회로기판(220), 하부 인쇄회로기판(120) 및 상부 인쇄회로기판(220) 사이에 배치되도록 하부 인쇄회로기판(120)의 상면(120a)에 형성되는 하부 몰드층(160), 하부 몰드층(160) 내에 형성되며 하부 몰드층(160)을 관통하는 관통 비아홀(500) 및 관통 비아홀(500)을 통하여 형성되며 상부 인쇄회로기판(220)과 하부 인쇄기판(120)을 전기적으로 연결하는 솔더층(700)을 포함한다.
관통 비아홀(500)은 높이에 따라서 수평 단면적이 변화할 수 있다. 관통 비아홀(500)의 수평 단면적이 감소되었다가 증가하는 경계를 기준으로, 관통 비아홀(500) 내부의 공간은 복수 개의 부분 공간(segment space)들로 구분할 수 있다. 따라서, 제1 관통 비아홀(512) 및 제2 비아홀(520) 내부의 공간은 각각 부분 공간에 해당하며, 각각 제1 부분 공간(512) 및 제2 부분 공간(520)으로 호칭할 수 있다.
제1 부분 공간(512)의 수평 단면적은 제1 부분 공간(512)의 전체 높이에 걸쳐서 변화할 수 있다. 제1 부분 공간(512)은 최상단, 즉 제2 부분 공간(520)과의 경계로부터 최하단, 즉 하부 인쇄회로기판(120)의 상면까지 수평 단면적이 점차로 증가하다가 다시 점차로 감소할 수 있다. 따라서 제1 부분 공간(512)의 수평 단면적은 제1 부분 공간(512)의 최상단 또는 최하단에서 최소일 수 있다.
솔더층(700) 중 일부분인 리플로우된 제1 솔더층(710a)은 제1 부분 공간(512)을 모두 채울 수 있다. 도 5에 보인 제1 관통홀(510) 중 리플로우된 제1 솔더층(710a)을 제외한 부분을 제2 하부 몰드층(164)에 의하여 채웠기 때문에, 제1 관통홀(510) 중 제2 하부 몰드층(164)에 의하여 채워진 나머지 부분인 제1 부분 공간(512)은 리플로우된 제1 솔더층(710a)에 의하여 모두 채워질 수 있다.
리플로우된 제1 솔더층(710a)의 최상단이 제1 하부 몰드층(162)의 상면과 동일 평면에 접하고, 제1 하부 몰드층(162)의 상면과 하부 반도체 칩(140)의 상면(140b)이 동일 평면을 가지도록 형성한 경우, 하부 인쇄회로기판(120)의 상면(120a)에 대한 제1 부분 공간(512)의 높이는 하부 인쇄회로기판(120)의 상면(120a)에 대한 하부 반도체 칩(140)의 높이와 동일할 수 있다.
제2 부분 공간(520)은 최상단인 하부 몰드층(160)의 상면으로부터 최하단인 하부 몰드층(160)의 내부, 즉 리플로우된 제1 솔더층(710a)까지 수평 단면적이 점차로 감소할 수 있다. 따라서 제2 부분 공간(520)은 최하단의 수평 단면적이 최소 수평 단면적일 수 있다.
솔더층(700)의 일부인 제2 솔더층(720)은 제2 부분 공간(520)의 일부분만을 채울 수 있다. 제2 관통홀(520), 즉 제2 부분 공간(520)에 제2 솔더층(720)을 형성한 후 빈공간을 채우는 별도의 공정이 수행되지 않는 경우, 솔더층(700)은 제2 부분 공간(520)의 일부분만이 채워지므로, 빈공간(552, 554)이 형성될 수 있다. 따라서, 제2 부분 공간(520)은 솔더층(700)에 의하여 상측부의 가장자리를 따라서 제1 빈공간(vacancy, 552)이 형성될 수 있다. 또는 제2 부분 공간(520)은 솔더층(700)에 의하여 하측부의 가장자리를 따라서 제2 빈공간(vacancy, 554)이 형성될 수 있다.
선택적으로 제1 빈공간(552) 및/또는 제2 빈공간(554)에는 하부 몰드층(160)과는 다른 절연물질이 채워질 수 있다.
하부 몰드층(160)을 구성하는 제1 하부 몰드층(162) 및 제2 하부 몰드층(164)은 서로 동일 또는 유사한 두께를 가지도록 형성될 수 있다. 이 경우, 제1 빈 공간(552)과 제2 빈공간(554)은 서로 동일 또는 유사한 높이를 가지도록 형성될 수 있다. 또는 제2 하부 몰드층(164)은 제1 하부 몰드층(162)보다 큰 두께를 가지도록 형성될 수 있다. 이 경우, 제2 빈공간(554)은 제1 빈 공간(552)보다 큰 높이를 가지도록 형성될 수 있다.
이하에서는 도 1 내지 도 9에서 보인 본 발명의 일 실시 예에 따른 반도체 패키지 및 그 제조 방법의 변형 또는 다른 실시 예가 도시되고 설명된다. 따라서 이하에서 도 1 내지 도 9에서 설명된 내용과 동일한 내용은 생략될 수 있다.
도 10 본 발명의 일 실시 예의 변형에 따른 상부 패키지를 장착하여 반도체 패키지를 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 10은 도 7 이후의 단계를 나타내는 단면도이다.
도 10을 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 장착한다. 도 8에 보인 것과 달리 제2 솔더층(720)은 상부 패키지(200)에 먼저 부착된 상태로 형성될 수 있다. 제2 솔더층(720)은 상부 인쇄회로기판(220)의 하면(220b)에 부착될 수 있다. 예를 들면, 제2 솔더층(720)은 상부 인쇄회로기판(220)의 하면(22b)에 솔더 레지스트(226)에 의하여 노출되는 제2 하부 연결 패드(222b) 상에 전기적으로 연결되도록 부착될 수 있다.
상부 패키지(200)는 제2 솔더층(720)이 제2 관통홀(520) 내에 들어가도록 하부 패키지(100) 상에 부착될 수 있다. 상부 패키지(200)가 하부 패키지(100) 상에 부착되면, 제2 솔더층(720)은 도 9에 보인 것과 같이 리플로우된 제1 솔더층(710a)과 접하여 전기적으로 연결될 수 있으며, 이를 통하여 도 9에 보인 반도체 패키지(1)가 형성될 수 있다. 제2 솔더층(720)과 리플로우된 제1 솔더층(710a)의 전기적 연결 및 접착력을 향상시키기 위하여, 상부 패키지(200)를 하부 패키지(100) 상에 부착한 후 열처리를 수행할 수 있다
도 11은 본 발명의 일 실시 예의 변형에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 반도체 패키지(2)는 하부 패키지(100) 및 상부 패키지(200)를 포함한다. 도 8에 보인 제2 솔더층(720)을 형성한 후, 또는 도 9에 보인 상부 패키지(200)를 부착한 후, 열을 가하는 리플로우 공정을 통하여 리플로우된 제2 솔더층(720a)을 형성한다. 리플로우된 제2 솔더층(720a)은 제2 부분 공간(520)의 하측부를 모두 채울 수 있다. 따라서 도 11에 보인 반도체 패키지(2)는 도 9에 보인 반도체 패키지(1)와 비교하여 제2 빈공간(554)이 형성되지 않고, 제2 부분 공간(520)의 상측부에 제1 빈공간(552)만이 형성될 수 있다.
이하에서는 본 발명의 일 실시 예의 다른 실시 예들이 도시되고 설명되며, 설명이 생략되는 부분은 도 1 내지 도 10에서 설명된 내용과 동일할 수 있다. 그러나, 도 9과 도 11의 차이에 해당하는 제1 빈공간(552)만이 형성되는 실시 예의 변형은 이하의 실시 예에서도 모두 적용될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 제1 솔더층을 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 12는 도 3 이후의 단계를 나타내는 단면도이다.
도 12를 참조하면, 제1 관통홀(510) 내에 제1 솔더층(712)을 형성한다. 제1 솔더층(710)은 솔더 페이스트(solder paste)를 스크린 프린팅(screen printing) 방법 또는 솔더 분사(solder jetting) 방법으로 주입하여 형성하거나, 솔더 볼을 집어 넣는(pick & place) 방법으로 형성할 수 있다. 도 12에서 형성한 제1 솔더층(712)은 도 4에서 형성한 제1 솔더층(710)과 비교할 때, 상대적으로 많은 양의 솔더 페이스트를 주입하거나 상대적으로 더 큰 솔더 볼을 집어넣어 형성할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 제1 솔더층을 리플로우하는 단계를 나타내는 단면도이다.
도 13을 참조하면, 열을 가하는 리플로우(reflow) 공정을 통하여 리플로우된 제1 솔더층(712a)을 형성한다. 리플로우된 제1 솔더층(712a)은 제1 관통홀(510)을 모두 채울 수 있다. 리플로우된 제1 솔더층(712a)의 상면은 제1 하부 몰드층(162)의 상면과 동일한 평면에 있거나, 표면 장력에 의하여 볼록한 형상을 가질 수 있다.
도 14는 본 발명의 일 실시 예에 따른 제2 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 14를 참조하면, 제1 하부 몰드층(162) 상에 제2 하부 몰드층(164)을 형성한다. 제2 하부 몰드층(164)은 리플로우된 제1 솔더층(712a) 및 하부 반도체 칩(140)을 모두 덮도록 형성할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 반도체 패키지를 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 15는 도 14에 보인 제2 하부 몰드층을 형성하는 단계 후에 도 7 내지 도 10에 보인 제2 관통홀의 형성 및 상부 패키지의 장착을 통하여 반도체 패키지를 형성하는 단계를 나타내는 단면도이다.
도 15를 참조하면, 제2 하부 몰드층(164)을 관통하여 리플로우된 제1 솔더층(712a)을 노출시키는 제2 관통홀(520)을 형성한 후, 제2 관통홀(520) 내에 제2 솔더층(720)을 형성한다. 제1 관통홀(510)과 제2 관통홀(520)을 함께 관통 비아홀(502)이라 호칭할 수 있다. 또한 리플로우된 제1 솔더층(712a)과 제2 솔더층(720)을 함께 솔더층(702)이라 호칭할 수 있다.
이후, 하부 몰드층(160) 상에 상부 패키지(200)를 장착하여 반도체 패키지(3)를 형성한다.
이 경우, 관통 비아홀(520)을 이루는 제1 관통홀(510)과 제2 관통홀(520)이 각각 관통 비아홀(500)의 내부 공간을 이루는 부분 공간에 해당할 수 있으므로, 제1 관통홀(510)과 제2 관통홀(520)을 각각 제1 부분 공간(510)과 제2 부분 공간(520)으로 호칭할 수 있다. 이는, 제1 관통홀(510)을 리플로우된 제1 솔더층(712a)으로 모두 채웠기 때문에, 제1 관통홀(510) 자체가 제1 부분 공간(510)에 해당할 수 있기 때문이다. 따라서 제1 부분 공간(510)은 최상단에서 최대 수평 단면적으로 가지며, 제1 부분 공간(510)의 최상단에서 최하단까지 점차로 수평 단면적이 감소할 수 있다.
리플로우된 제1 솔더층(712a)의 상면이 제1 하부 몰드층(162)의 상면과 동일한 평면에 접하고, 제1 하부 몰드층(162)의 상면과 하부 반도체 칩(140)의 상면(140b)이 동일 평면을 가지도록 형성한 경우, 하부 인쇄회로기판(120)의 상면(120a)에 대한 제1 부분 공간(510)의 높이는 하부 인쇄회로기판(120)의 상면(120a)에 대한 하부 반도체 칩(140)의 높이와 동일할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 제1 하부 몰드층을 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 16은 도 1 이후의 단계를 나타내는 단면도이다.
도 16을 참조하면, 하부 인쇄회로기판(120)을 덮도록 하부 인쇄회로기판(120) 상에 제1 하부 몰드층(162a)을 형성한다. 제1 하부 몰드층(162a)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다. 제1 하부 몰드층(162a)은 하부 반도체 칩(140)의 비활성면(140b)을 노출시키고, 하부 반도체 칩(140)의 측면의 일부분만을 덮어 제1 하부 몰드층(162a)의 상면이 하부 반도체 칩(140)의 비활성면(140b)보다 낮도록 형성할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 제1 관통홀 및 제1 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 17을 참조하면, 제1 하부 몰드층(162a)을 관통하는 제1 관통홀(510a)을 형성한 후, 제1 관통홀(510a) 내에 제1 솔더층(714)을 형성한다.
도 18은 본 발명의 일 실시 예에 따른 제1 솔더층을 리플로우한 후, 제3 하부 몰드층 및 제3 관통홀을 형성하는 단계를 나타내는 단면도이다.
도 18을 참조하면, 열을 가하는 리플로우(reflow) 공정을 통하여 리플로우된 제1 솔더층(714a)을 형성한다. 제1 솔더층(714a)은 제1 관통홀(510a)의 일부분만을 채우거나 모두 채울 수 있다.
이후, 제1 하부 몰드층(162a) 상에 제3 하부 몰드층(166a)을 형성한 후, 제3 하부 몰드층(166a)을 관통하여 리플로우된 제1 솔더층(714a)을 노출시키는 제3 관통홀(530)을 형성한다. 제3 하부 몰드층(166a)은 하부 반도체 칩(140)을 모두 덮도록 형성할 수 있다. 또는 제3 하부 몰드층(166a)은 하부 반도체 칩(140)의 상면, 즉 비활성면(140a)을 노출하도록 형성할 수 있다. 제1 관통홀(510) 중 제1 솔더층(714a)에 의하여 채워지지 않은 부분은 제3 하부 몰드층(166a)에 의하여 채워질 수 있으며, 리플로우된 제1 솔더층(714a)을 감싸는 제1 및 제3 하부 몰드층(162a, 166a)의 내면이 이루는 공간은 제1 관통 비아홀(512a)이라 호칭할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 제3 관통홀에 리플로우된 제3 솔더층을 형성한 후, 제2 하부 몰드층, 제2 관통홀 및 제2 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 19를 참조하면, 제3 관통홀(530) 내에 리플로우된 제3 솔더층(732a)을 형성한다. 리플로우된 제3 솔더층(732a)의 제조 방법은 리플로우된 제1 솔더층(714a)의 제조 방법과 동일할 수 있다. 이후, 제3 하부 몰드층(166a) 상에 제2 하부 몰드층(164a)을 형성하고, 리플로우된 제3 솔더층(732a)을 노출시키며 제2 하부 몰드층(164a)을 관통하는 제2 관통홀(520a)을 형성할 수 있다. 제2 관통홀(520a)에는 제2 솔더층(720a)을 형성할 수 있다.
제3 관통홀(530) 중 제3 솔더층(730a)에 의하여 채워지지 않은 부분은 제2 하부 몰드층(146a)에 의하여 채워질 수 있으며, 리플로우된 제2 솔더층(730a)을 감싸는 제2 및 제3 하부 몰드층(164a, 166a)의 내면이 이루는 공간은 제3 관통 비아홀(532)이라 호칭할 수 있다.
제1 관통 비아홀(512a), 제3 관통 비아홀(532) 및 제2 관통홀(520a)을 함께 관통 비아홀(500a)이라 호칭할 수 있다. 또한 리플로우된 제1 솔더층(714a), 리플로우된 제3 솔더층(732a) 및 제2 솔더층(720a)을 함께 솔더층(700a)이라 호칭할 수 있다. 또한 제1 내지 제3 하부 몰드층(162a, 164a, 166a)을 함께 하부 몰드층(160a)이라 호칭할 수 있다.
도 20은 본 발명의 일 실시 예에 따른 상부 패키지를 장착하여 반도체 패키지를 형성하는 단계를 나타내는 단면도이다.
도 20을 참조하면, 하부 몰드층(160a) 상에 상부 패키지(200)를 장착하여 반도체 패키지(4)를 형성한다.
도 9에 보인 반도체 패키지(1)의 솔더층(700)이 리플로우된 제1 솔더층(710a) 및 제2 솔더층(720)으로 이루어진 것과 달리, 도 20에 보인 반도체 패키지(4)는 솔더층(700a)이 리플로우된 제1 솔더층(714a)과 제2 솔더층(720a) 사이에 리플로우된 제3 솔더층(732a)을 더 포함한다. 따라서 도 9에 보인 반도체 패키지(1)의 솔더층(700)이 제1 부분 공간(512) 및 제2 부분 공간(520)이 이루는 관통 비아홀(500)에 형성된 것과 달리, 도 20에 보인 반도체 패키지(4)는 솔더층(700a)이 제1 부분 공간(512a)과 제2 부분 공간(520a) 사이에 제3 부분 공간(532)이 더 연결되는 관통 비아홀(500a)에 형성된다.
제3 부분 공간(532)은 제1 부분 공간(512a)과 마찬가지로, 제3 부분 공간(532)의 전체 높이에 걸쳐서 변화할 수 있다.
따라서 반도체 패키지(4)는 하부 패키지(100a), 상부 패키지(200) 및 솔더층(700a)을 포함할 수 있다. 하부 패키지(100a)는 하부 인쇄회로기판(120), 하부 인쇄회로기판(120) 상에 부착된 하부 반도체 칩(140), 하부 인쇄회로기판(140) 상에 형성되며 하부 반도체 칩(140)을 감싸되 관통 비아홀(700a)이 형성된 하부 몰드층(160a)을 포함할 수 있다. 상부 패키지(200)는 하부 패키지(200a) 상에 부착되며, 상부 인쇄회로기판(220), 상부 인쇄회로기판(220) 상에 부착된 상부 반도체 칩(240), 상부 인쇄회로기판(120) 상에 형성되며 상부 반도체 칩(240)을 감싸는 상부 몰드층(260)을 포함할 수 있다. 솔더층(700a)은 상부 인쇄회로기판(200) 및 하부 인쇄회로기판(120)을 연결하여, 상부 패키지(200)와 하부 패키지(100a)를 전기적으로 연결할 수 있다.
관통 비아홀(500a)은 일렬로 연결되는 복수의 부분 공간들(512a, 532, 520a)로 이루어져 하부 몰드층(160a)을 관통하며, 복수의 부분 공간들(512a, 532, 520a)은 각 부분 공간들(152a, 532, 520a) 사이의 경계(boundary)로부터 수평 단면적이 증가할 수 있다.
솔더층(700a)은 관통 비아홀(500a)을 통하여 형성되되, 복수의 부분 공간들(512a, 532, 520a) 중 하부 인쇄회로기판(120)에 가장 인접하는 부분 공간인 제1 부분 공간(512a)을 모두 채울 수 있다. 또한 솔더층(700a)은 제3 부분 공간(532)를 모두 채울 수 있다.
복수의 부분 공간들(512a, 532, 520a) 중 하부 몰드층(160a)의 상면과 직접 연결되는 최상단 부분 공간인 제2 부분 공간(520a)은 하부 몰드층(160a)의 상면으로부터 하부 몰드층(160a)의 내부까지 수평 단면적이 점차로 감소할 수 있다.
도 21은 본 발명의 일 실시 예에 따른 하부 인쇄회로기판 상에 하부 반도체 칩을 부착한 후, 제1 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 21을 참조하면, 하부 인쇄회로기판(120) 상에 하부 반도체 칩(140)을 부착한다. 하부 반도체 칩(140)은 비활성면(140b)이 하부 인쇄회로기판(120)을 향하도록 하부 접착층(148)을 사이에 두고 하부 인쇄회로기판(120) 상에 장착될 수 있다. 이 경우, 하부 반도체 칩(140)의 활성면(140a)은 하부 반도체 칩(140)의 상면이라 호칭할 수 있다.
하부 인쇄회로기판(120)은 상면(120a)과 하면(120b)에 각각 솔더 레지스트층(126)에 의하여 노출되는 제1/제2 하부 연결 패드(122a, 122b)과 제3 하부 연결 패드(122c)가 형성될 수 있다. 제1 및 제2 하부 연결 패드(122a, 122b)는 하부 반도체 칩(140)에 의하여 가려지지 않도록, 하부 인쇄회로기판(120)의 상면(120a) 중 하부 반도체 칩(140)의 가장자리를 기준으로 바깥쪽에 해당되는 영역에 형성될 수 있다. 또한 제1 하부 연결 패드(122a)는 하부 반도체 칩(140)의 가장자리를 기준으로, 제2 하부 연결 패드(122b)보다 더 바깥쪽에 해당되는 영역에 형성될 수 있다.
하부 반도체 칩(140)은 하부 본딩 와이어(144)에 의한 와이어 본딩 방식에 의하여 하부 인쇄회로기판(120)과 전기적으로 연결될 수 있다. 하부 본딩 와이어(144)는 하부 반도체 칩(140)의 활성면(140a)에 형성된 패드와 하부 인쇄회로기판(120)의 상면(120a)에 형성된 제2 하부 연결 패드(122b)를 연결하도록 형성될 수 있다.
제1 하부 몰드층(162b)은 하부 인쇄회로기판(120)의 제1 하부 연결 패드(122a)를 덮도록 하부 인쇄회로기판(120) 상에 형성될 수 있다. 제2 하부 몰드층(162b)는 제2 하부 연결 패드(122b), 하부 반도체 칩(140) 및 하부 본딩 와이어(144)를 덮지 않고 이들과 이격되도록, 제1 하부 연결 패드(122a)가 형성된 영역을 따라서 형성될 수 있다.
제1 하부 몰드층(162b)은 하부 인쇄회로기판(120) 상에 하부 반도체 칩(140) 및 하부 본딩 와이어(144)가 부착된 후에 형성할 수도 있으나, 제1 하부 몰드층(162b)을 먼저 형성한 후, 하부 인쇄회로기판(120) 상에 하부 반도체 칩(140) 및 하부 본딩 와이어(144)를 부착할 수도 있다.
도 22는 본 발명의 일 실시 예에 따른 제1 관통홀을 형성하는 단계를 나타내는 단면도이다.
도 22를 참조하면, 제1 하부 몰드층(162b)을 관통하는 제1 관통홀(510b)을 형성한다. 제1 관통홀(510b)은 식각 공정, 레이저 드릴링(Laser Drilling) 방법 또는 금형을 이용한 몰딩 방법에 의하여 제1 하부 몰드층(162b)의 일부분을 제거하여 형성될 수 있다. 제1 관통홀(510b)은 하부 인쇄회로기판(120)이 노출되도록 형성될 수 있다. 제1 관통홀(510b)은 하부 인쇄회로기판(120)의 접착 솔더층(124)이 노출되도록 형성될 수 있다.
도 23은 본 발명의 일 실시 예에 따른 제1 솔더층을 형성하여 리플로우한 후, 제2 하부 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 23을 참조하면, 열을 가하는 리플로우(reflow) 공정을 통하여 리플로우된 제1 솔더층(710b)을 형성한다. 제1 솔더층(710b)은 제1 관통홀(510b)의 일부분만을 채우거나 모두 채울 수 있다.
이후, 제1 하부 몰드층(162b) 상에 제2 하부 몰드층(164b)을 형성한다. 제2 하부 몰드층(164b)은 리플로우된 제1 솔더층(710b), 하부 반도체 칩(140) 및 하부 본딩 와이어(144)를 모두 덮도록 형성할 수 있다.
도 24는 본 발명의 일 실시 예에 따른 제2 관통홀, 제2 솔더층을 형성한 후 상부 패키지를 장착하여 반도체 패키지를 형성하는 단계를 나타내는 단면도이다.
도 24를 참조하면, 도 7 내지 도 9에서 보인 것과 같이, 제2 관통홀(520b), 제2 솔더층(720b)을 형성한 후, 상부 패키지(200)를 부착하여, 반도체 패키지(5)를 형성한다.
도 9에 보인 반도체 패키지(1)는 하부 패키지(100)의 하부 반도체 칩(140)이 플립 칩 방식으로 하부 인쇄회로기판(120)에 부착된 반면에, 도 24에 보인 반도체 패키지(5)는 하부 패키지(100)의 하부 반도체 칩(140)이 와이어 본딩 방식으로 하부 인쇄회로기판(120)에 부착되는 차이가 있다.
도 9에 보인 반도체 패키지(1)는 제1 하부 몰드층(162)이 하부 인쇄회로기판(120)의 노출면을 모두 덮도록 형성되나, 도 24에 보인 반도체 패키지(5)는 제1 하부 몰드층(162b)이 제1 하부 연결 패드(122a)가 형성된 영역에 형성되고, 제2 하부 연결 패드(122b)가 형성된 영역 및 하부 반도체 칩(140)이 부착되는 영역에는 형성되지 차이가 있다.
도시하지는 않았으나, 도 9에 보인 하부 반도체 칩(140)의 부착 방식(플립 칩 방식)과 도 24에 보인 제1 하부 몰드층(162b)의 형성 방법을 함께 사용하거나, 도 24에 보인 하부 반도체 칩(140)의 부착 방식(와이어 본딩 방식)과 도 9에 보인 제1 하부 몰드층(162)의 형성 방법을 함께 사용하는 것 또한 가능하다.
도 25는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 9 및 도 25를 함께 참조하면, 도 9에 보인 반도체 패키지(1)에서 제1 하부 몰드층(162)의 상면과 하부 반도체 칩(140)의 상면은 동일 면상에 있는 것으로 도시되었으나, 도 25에 보인 반도체 패키지(6)는 제1 하부 몰드층(162c)의 상면이 하부 반도체 칩(140)의 상면보다 낮도록 형성된다. 이 경우, 하부 반도체 칩(140) 상에 형성된 하부 몰드층(160c)의 부분이 얇아져서, 하부 패키지(100c) 전체의 두께를 감소할 수 있다.
또는 제1 부분 공간(512c)의 최하단에서 최상단까지의 높이보다 제2 부분 공간(520c)의 최하단에서 최상단까지의 높이가 크도록 할 수 있다. 제2 솔더층(720c)은 상대적으로 중심부가 상측부보다 수평 단면적이 크고, 리플로우된 제1 솔더층(710c)은 상대적으로 중심부보다 상측부가 수평 단면적이 클 수 있다. 따라서 제2 부분 공간(520c)의 높이를 제1 부분 공간(512c)의 높이보다 크게하면, 제2 솔더층(720c)의 상측부의 수평 단면적을 상대적으로 증가시킬 수 있기 때문에 솔더층(700c)과 상부 패키지(200) 사이의 전기적 연결 및 접착력을 향상시킬 수 있다.
도 26은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 26을 참조하면, 하부 패키지(100d) 상에 상부 패키지(200)를 부착하여, 반도체 패키지(7)를 형성한다. 하부 패키지(100d)에서 제1 및 제2 하부 몰드층(162d, 164d)을 포함하는 하부 몰드층(160d)은 하부 반도체 칩(140)의 상면을 노출시키도록 형성할 수 있다. 도 9와 비교하여 도 26의 하부 반도체 칩(140)이 상대적으로 두껍거나, 제1 및 제2 하부 몰드층(162d, 164d)을 상대적으로 얇게 형성하면, 하부 몰드층(160d)이 하부 반도체 칩(140)의 상면을 노출시킬 수 있다.
또한 하부 몰드층(160d)의 상면 및 하부 반도체 칩(140)의 상면보다, 제2 솔더층(720d)이 돌출되도록 형성한 후 상부 패키지(200)를 부착하여, 상부 패키지(200), 즉 상부 인쇄회로기판(220)과 하부 반도체 칩(140)의 사이, 또는 상부 인쇄회로기판(220)과 하부 몰드층(140)의 사이에 갭(gap, 250)이 형성되도록 할 수 있다. 하부 반도체 칩(140)은 갭(250)에 의하여 노출되므로, 하부 반도체 칩(140)에서 발생하는 열이 반도체 패키지(7)로부터 쉽게 발산될 수 있다.
도 27은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 27을 참조하면, 하부 패키지(100) 상에 상부 패키지(200a)를 부착하여 반도체 패키지(8)를 형성한다. 도 9에서 보인 상부 패키지(200)가 와이어 본딩 방식으로 상부 반도체 칩(240)을 상부 인쇄회로기판(220) 상에 부착한 반면에, 도 27의 상부 패키지(200a)는 플립 칩 방식으로 상부 반도체 칩(240)을 상부 인쇄회로기판(220) 상에 부착한다.
플립 칩 방식으로 상부 반도체 칩(240)을 상부 인쇄회로기판(220)에 부착한 상부 패키지(200a)는 본 발명의 다른 실시 예들에서 와이어 본딩 방식으로 상부 반도체 칩(240)을 상부 인쇄회로기판(220) 상에 부착한 상부 패키지(200)을 대체하여 적용할 수 있다.
도 28은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 28을 참조하면, 하부 패키지(100b) 상에 상부 패키지(200a)를 부착하여 반도체 패키지(9)를 형성한다.
하부 패키지(100b)는 와이어 본딩 방식으로 하부 반도체 칩(140)을 하부 인쇄회로기판(120) 상에 부착하고, 상부 패키지는 플립 칩 방식으로 상부 반도체 칩(240)을 상부 인쇄회로기판(220) 상에 부착할 수 있다.
도 29는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 29를 참조하면, 하부 패키지(100e) 상에 상부 패키지(200)를 부착하여, 반도체 패키지(10)를 형성한다. 하부 패키지(100e)는 제1 하부 반도체 칩(140I)과 제2 하부 반도체 칩(140II)을 포함할 수 있다. 하부 인쇄회로기판(120I)은 제2 하부 연결 1 패드(122Ib)와 제2 하부 연결 2 패드(122IIb)가 형성될 수 있다. 제1 하부 반도체 칩(140I)과 제2 하부 반도체 칩(II)은 순차적으로 하부 인쇄회로기판(120I) 상에 적층될 수 있으며, 제2 하부 반도체 칩(140II)은 제1 하부 반도체 칩(140I) 상에 하부 접착층(148a)을 이용하여 부착될 수 있다. 제1 하부 반도체 칩(140I)은 제2 하부 연결 1 패드(122Ib)를 통하여 플립 칩 방식으로 하부 인쇄회로기판(120I)과 전기적으로 연결될 수 있다. 제2 하부 반도체 칩(140II)은 제2 하부 연결 2 패드(122IIb)를 통하여 와이어 본딩 방식으로 하부 인쇄회로기판(120I)과 전기적으로 연결될 수 있다. 제1 하부 반도체 칩(140I)은 활성면(140Ia)이 하부 인쇄회로기판(120I)을 향하도록, 제2 하부 반도체 칩(140II)는 비활성면(140IIb)이 하부 인쇄회로기판(120I)을 향하도록 하부 인쇄회로기판(120I) 상에 적층될 수 있다.
도 29에서 하부 반도체 칩(140I, 140II)은 2개의 반도체 칩, 즉 제1 하부 반도체 칩(140I) 및 제2 하부 반도체 칩(140II)가 적층된 것으로 도시되었으나, 3개 이상의 반도체 칩이 적층될 수 있으며, 선택적으로 플립 칩 방식 및/또는 와이어 본딩 방식을 이용하여 하부 인쇄회로기판(120I)과 전기적으로 연결될 수 있다.
도 30은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 30을 참조하면, 하부 패키지(100f) 상에 상부 패키지(200)를 부착하여, 반도체 패키지(11)를 형성한다. 하부 패키지(100f)는 제1 하부 반도체 칩(140I)과 제2 하부 반도체 칩(140II)을 포함할 수 있다. 제1 하부 반도체 칩(140I)과 제2 하부 반도체 칩(II)은 순차적으로 하부 인쇄회로기판(120) 상에 적층될 수 있다. 제1 하부 반도체 칩(140I)은 제2 하부 연결 패드(122b)를 통하여 플립 칩 방식으로 하부 인쇄회로기판(120)과 전기적으로 연결될 수 있다. 제2 하부 반도체 칩(140II)은 제1 하부 반도체 칩(140I)을 관통하는 관통 전극(146I)을 통하여 하부 인쇄회로기판(120)과 전기적으로 연결될 수 있다. 제1 하부 반도체 칩(140I)과 제2 하부 반도체 칩(140II)는 모두 활성면(140Ia, 140IIa)이 하부 인쇄회로기판(120)을 향하도록 하부 인쇄회로기판(120) 상에 적층될 수 있다.
도 30에서 하부 반도체 칩(140I, 140II)은 2개의 반도체 칩, 즉 제1 하부 반도체 칩(140I) 및 제2 하부 반도체 칩(140II)가 적층된 것으로 도시되었으나, 3개 이상의 반도체 칩이 관통 전극을 이용하는 TSV(Through Silicon Via) 방식에 의하여 하부 인쇄회로기판(120)과 전기적으로 연결될 수 있다.
도 31은 본 발명의 일 실시 예에 따른 관통 비아홀의 양상들을 나타내는 단면도들이다.
도 31을 참조하면, 관통 비아홀(500)은 제1 비아홀(500-1)과 제2 비아홀(500-2)이 결합된 형태를 가질 수 있다. 제1 비아홀(500-1)은 도 3에서 형성한 제1 관통홀(510)이거나 또는 그 일부분일 수 있다. 또는 제1 비아홀(500-1)은 도 9에 보인 제1 관통 비아홀(512)이거나 또는 그 일부분일 수 있다. 제2 비아홀(500-2)은 도 7에서 형성한 제2 관통홀(510)이거나 또는 그 일부분일 수 있다.
관통 비아홀(500)은 도 3 및 도 7에서 각각 형성한 제1 관통홀(510) 및 제2 관통홀(520)이 결합되어 형성되나, 도 5에서 형성한 리플로우된 제1 솔더층(710a), 도 6에서 형성한 제2 하부 몰드층(164) 및 도 8에서 형성한 제2 솔더층(720)로 인하여, 제1 관통홀(510) 및 제2 관통홀(520)의 형상이 그대로 유지될 수도 있고, 일부 변형될 수도 있다. 제1 비아홀(500-1) 및 제2 비아홀(500-2)은 각각 도 3 및 도 7에서 각각 형성한 제1 관통홀(510) 및 제2 관통홀(520) 중 후속 공정을 통하여 그 형상이 그대로 유지되는 부분을 의미한다. 제1 비아홀(500-1)과 제2 비아홀(500-2)이 연결되는 부분은 도 5에서 형성한 리플로우된 제1 솔더층(710a), 도 6에서 형성한 제2 하부 몰드층(164) 및 도 8에서 형성한 제2 솔더층(720)에 의하여 그 형상이 여러가지로 변형될 수 있다.
제1 비아홀(500-1)은 최상부의 직경인 제1 직경(D1)이 최하부의 직경인 제2 직경(D2)보다 큰 값을 가지며, 최상부로부터 최하부까지 지속적으로 직경이 감소될 수 있다. 따라서, 제1 비아홀(500-1)은 최상부로부터 최하부까지 수평 단면적 또한 지속적으로 감소될 수 있다. 제2 비아홀(500-2)은 최상부의 직경인 제3 직경(D3)이 최하부의 직경인 제4 직경(D4)보다 큰 값을 가지며, 최상부로부터 최하부까지 지속적으로 직경이 감소될 수 있다. 따라서, 제2 비아홀(500-2)은 최상부로부터 최하부까지 수평 단면적 또한 지속적으로 감소될 수 있다. 또한 제2 비아홀(500-2)의 최상부의 직경인 제3 직경은 제1 비아홀(500-1)의 최하부의 직경인 제2 직경(D2)보다 큰 값을 가질 수 있다(D1>D2, D3>D4, D3>D2).
관통 비아홀(500)의 제1 양상(a)은 제1 비아홀(500-1)의 최하부가 제2 비아홀(500-2)의 최상부보다 높도록 위치할 수 있다. 관통 비아홀(500)의 제2 양상(b)은 제1 비아홀(500-1)의 최하부와 제2 비아홀(500-2)의 최상부와 동일 높이에 위치할 수 있다. 관통 비아홀(500)의 제3 양상(c)은 제1 비아홀(500-1)의 최하부가 제2 비아홀(500-2)의 최상부보다 낮도록 위치할 수 있다.
관통 비아홀(500)의 제1 양상(a)은 도 5에서 형성한 리플로우된 제1 솔더층(720a)이 표면장력에 위하여 위로 볼록한 형상을 가질 경우에 나타날 수 있다. 관통 비아홀(500)의 제2 양상(b)은 도 5에서 형성한 리플로우된 제1 솔더층(720a)이 평평한 표면을 가질 경우에 나타날 수 있다. 관통 비아홀(500)의 제3 양상(c)은 도 5에서 형성한 리플로우된 제1 솔더층(720a)이 표면장력에 위하여 아래로 오목한 형상을 가질 경우에 나타날 수 있다. 도 4에서 형성한 제1 솔더층(710)의 양이 상대적으로 많을 경우에는 관통 비아홀(500)의 제1 양상(a)이 형성될 수 있고, 제1 솔더층(710)의 양이 상대적으로 적을 경우에는 관통 비아홀(500)의 제3 양상(c)이 형성될 수 있으며, 제1 솔더층(710)의 양이 상대적으로 중간 정도일 경우에는 관통 비아홀(500)의 제2 양상(b)이 형성될 수 있다.
즉, 관통 비아홀(500)의 최상부에서 관통 비아홀(500)의 내부까지 점차로 감소하다가, 다시 증가한 후에 관통 비아홀(500)의 최하부까지 다시 그 직경(수평 단면적)이 점차로 감소하는 형상을 가질 수 있다. 관통 비아홀(500)의 직경(수평 단면적)이 점차로 감소하다가 다시 증가하는 부분에서는 형상은 전술한 관통 비아홀(500)의 제1 내지 제3 양상(a, b, c)과 같이 도 4에서 형성한 제1 솔더층(710)의 양에 따라서 달라질 수 있다.
또한 관통 비아홀(500)의 제1 내지 제3 양상(a, b, c)을 조합하여 직경(수평 단면적)이 점차로 감소하다가 증가한 후 다시 점차로 감소하는 형상이 2번 이상 반복되어 나타날 수도 있다.
도 1 내지 도 31을 함께 참조하면, 한번의 식각 공정, 레이저 드릴링 방법 또는 금형을 이용한 몰딩 방법에 의하여 하부 몰드층을 관통하는 관통홀을 형성하는 경우 관통홀은 상측부에서 하측부로 갈수록 수평 단면적이 좁아질 수 있다. 따라서, 관통홀 내에 형성되는 솔더층이 하부 인쇄회로기판과 전기적으로 연결되고 신뢰성을 확보하기 하기 위해서는 관통홀 최하단이 일정 면적 이상의 수평 단면적을 가져야한다. 따라서 관통홀 최상단의 수평 단면적은 상대적으로 커져야하므로, 관통홀들을 파인 피치(fine pitch)로 구현하기에 어려움이 있으며, 와이드 I/O(wide input/ouput)와 같이 상부 패키지와 하부 패키지를 연결하기 위한 솔드층(비아)의 개수가 많아져야 하는 경우, 반도체 패키지의 면적 및 부피가 증가될 수 있다. 그러나, 본 발명의 실시 예와 같이 관통홀을 2번 또는 그 이상에 걸쳐서 형성하면, 관통홀 최상단의 수평 단면적을 최소화할 수 있으며, 따라서 상부 패키지를 하부 인쇄회로기판과 전기적으로 연결시키기 위한 솔드층(비아)를 파인 피치로 구현할 수 있으며, 반도체 패키지의 면적 및 부피를 증가시키지 않으면서 와이드 I/O에 대응할 수 있다.
도 9, 도 11, 도 54, 도 20 및 도 24 내지 도 30에 도시한 반도체 패키지(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11)가 포함하는 하부 패키지(100, 100a, 100b, 100c, 100d, 100e, 100f)와 상부 패키지(200, 200a)를 조합하는 모든 반도체 패키지 또한 구현 가능하다. 또한 상부 패키지(200, 200a) 또한 도 29 및 도 30에 도시한 하부 패키지(100e, 100f)와 유사하게, 복수의 상부 반도체 칩을 포함하도록 형성할 수 있다. 그 외에도 도 9, 도 11, 도 15, 도 20 및 도 24 내지 도 30에 도시한 반도체 패키지(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11) 각각만이 가지고 있는 특징을 다른 반도체 패키지에 적용하는 것 또한 가능하다.
1~11 : 반도체 패키지, 100, 100a~100f : 하부 패키지, 120 : 하부 인쇄회로기판, 140 : 하부 반도체 칩, 142 : 하부 연결 부재, 144 : 하부 본딩 와이어, 146I : 관통 전극, 160 : 하부 몰드층, 162 : 제1 하부 몰드층, 164 : 제2 하부 몰드층, 166 : 제3 하부 몰드층, 200, 200a : 상부 패키지, 220 : 상부 인쇄회로기판, 240 : 상부 반도체 칩, 242 : 상부 연결 부재, 244 : 상부 본딩 와이어, 500 : 관통 비아홀, 510 : 제1 관통홀, 512 : 제1 관통 비아홀 520 : 제2 관통홀, 700 : 솔더층, 710 : 제1 솔더층, 720 : 제2 솔더층,

Claims (10)

  1. 상면 상에 적어도 하나의 하부 반도체 칩이 부착된 하부 인쇄회로기판;
    상기 하부 인쇄회로기판 상에 배치되며, 상면 상에 적어도 하나의 상부 반도체 칩이 부착된 상부 인쇄회로기판;
    상기 하부 인쇄회로기판 및 상기 상부 인쇄회로기판 사이에 배치되도록 상기 하부 인쇄회로기판 상면에 형성되는 하부 몰드층;
    상기 하부 몰드층 내에 형성되는 제1 부분 공간(segment space) 및 상기 제1 부분 공간 상에 형성되는 제2 부분 공간을 포함하며, 상기 하부 몰드층을 관통하는 관통 비아홀; 및
    상기 관통 비아홀을 관통하도록 형성되며, 상기 상부 인쇄회로기판과 상기 하부 인쇄기판을 전기적으로 연결하는 솔더층;을 포함하며,
    상기 제1 부분 공간의 수평 단면적은 상기 제1 부분 공간 전체 높이에 걸쳐서 변화하며,
    상기 제2 부분 공간의 수평 단면적은, 상기 하부 몰드층의 상면으로부터 상기 하부 몰드층의 내부까지 점차로 감소하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 부분 공간은 상기 제1 부분 공간의 최상단에서 최대 수평 단면적을 가지며, 상기 제1 부분 공간의 최상단으로부터 최하단까지 점차로 수평 단면적이 감소하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 부분 공간은, 상기 제1 부분 공간의 최상단으로부터 최하단까지 수평 단면적이 점차로 증가하다가 다시 점차로 감소하는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 부분 공간은 상기 제1 부분 공간의 최상단 또는 최하단에서 최소 수평 단면적을 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 솔더층은 상기 제2 부분 공간의 일부부만을 채우는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제2 부분 공간은, 상기 솔더층에 의하여 상측부의 가장자리를 따라서 빈공간(vacancy)가 형성되는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제2 부분 공간은, 상기 솔더층에 의하여 하측부의 가장자리를 따라서 빈공간(vacancy)가 더 형성되는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 관통 비아홀은 상기 제1 부분 공간과 상기 제2 부분 공간 사이에 배치되며, 상기 솔더층에 의하여 모두 채워지는 적어도 하나의 제3 부분 공간을 더 포함하며,
    적어도 하나의 상기 제3 부분 공간의 수평 단면적은 상기 제3 부분 공간 전체 높이에 걸쳐서 변화하는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 하부 몰드층과 상기 상부 인쇄회로기판은, 그들 사이에 갭(gap)이 존재하도록 이격되는 것을 특징으로 하는 반도체 패키지.
  10. 하부 인쇄회로기판, 상기 하부 인쇄회로기판 상에 부착된 적어도 하나의 하부 반도체 칩, 상기 하부 인쇄회로기판 상에 형성되며 적어도 하나의 상기 하부 반도체 칩의 적어도 일부분을 감싸되 관통 비아홀이 형성된 하부 몰드층을 포함하는 하부 패키지;
    상기 하부 패키지 상에 부착되며, 상부 인쇄회로기판, 상기 상부 인쇄회로기판 상에 부착된 적어도 하나의 상부 반도체 칩, 상기 상부 인쇄회로기판 상에 형성되며 적어도 하나의 상기 상부 반도체 칩을 감싸는 상부 몰드층을 포함하는 상부 패키지; 및
    상기 상부 인쇄회로기판 및 상기 하부 인쇄회로기판을 전기적으로 연결하는 솔더층;을 포함하되,
    상기 관통 비아홀은 일렬로 연결되는 복수의 부분 공간들로 이루어져 상기 하부 몰드층을 관통하며, 상기 복수의 부분 공간들은 각 부분 공간들 사이의 경계(boundary)로부터 수평 단면적이 증가하며,
    상기 솔더층은 상기 관통 비아홀을 관통하도록 형성되되, 상기 복수의 부분 공간들 중 상기 하부 인쇄회로기판에 인접하는 부분 공간을 모두 채우며,
    상기 복수의 부분 공간들 중 최상단의 부분 공간은 상기 하부 몰드층의 상면으로부터 상기 하부 몰드층의 내부까지 수평 단면적이 점차로 감소하는 반도체 패키지.
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