TWI630663B - 半導體封裝結構及半導體製程 - Google Patents

半導體封裝結構及半導體製程 Download PDF

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Abstract

半導體封裝包括一基板、複數個元件、一中介層、一電性連接件及一第一封裝體。該基板具有一第一表面及與該第一表面相對之一第二表面。一第一元件設置於該基板之該第一表面上，且一第二元件設置於該基板之該第二表面上。該中介層具有一第一表面。該電性連接件將該中介層之該第一表面連接至該基板之該第二表面。該第一封裝體設置於該基板之該第二表面上，且覆蓋該第二組件、該電性連接件及至少一部分之該中介層。

Description

半導體封裝結構及半導體製程
本發明係關於一種半導體封裝結構及一種半導體製程，且更確切地說，係關於一種雙側半導體封裝結構及其製造方法。
在至少部分地由針對較小尺寸及增強之加工速度之需求的驅動下，半導體裝置已變得愈來愈複雜。同時，存在使含有這些半導體裝置之許多電子產品進一步小型化之需求。半導體裝置通常被封裝，並且接著可設置在包含電路之基板(諸如電路板)上。這使得空間被半導體裝置封裝及基板兩者所佔據，且基板上之表面積被半導體裝置封裝所佔據。可能會藉由執行作為獨立製程之封裝、板製造及裝配而發生額外費用。
因此，所希望的係減少基板上由半導體裝置佔據之空間，且簡化並組合應用於半導體裝置及基板之封裝、板製造及裝配製程。
此外，諸如射頻(RF)裝置之無線電發射裝置可不利地影響半導體裝置之操作，且可容易出現電磁干擾(EMI)。EMI可中斷、妨礙或以其他方式降級或限制電路之有效效能。
因此，所希望的係開發出半導體封裝結構來解決前述問題。
根據本發明之實施例，提出一種半導體封裝。半導體封裝包含 基板、複數個元件、中介層、電性連接件及封裝體。該基板具有第一表面及與該第一表面相對之第二表面。複數個元件包括設置於基板之第一表面上之第一元件，及設置於基板之第二表面上之第二元件。中介層具有第一表面。電性連接件將中介層之第一表面連接至基板之第二表面。封裝體設置於基板之第二表面上，且覆蓋設置於基板之第二表面上之第二元件、電性連接件及至少一部分之中介層。
根據本發明之另一實施例，半導體封裝包含基板、第一元件、第二元件、內插件、電互連件及封裝本體。基板具有上表面及下表面，第一元件安裝於基板之上表面上，且第二元件安裝於基板之下表面上。內插件具有上表面，且電互連件在內插件之上表面與基板之下表面之間延伸。封裝本體安置於基板之下表面上，且覆蓋第二元件、電互連件及內插件之至少一部分，其中內插件界定中心開口，且封裝本體至少部分填充中心開口。
根據本發明之另一實施例，提供一種形成半導體封裝之製造方法。提供具有第一表面及與第一表面相對之第二表面之基板。複數個元件設置於基板之第二表面上。內插件藉由至少一個電互連件連接至基板之第二表面。封裝本體形成於基板之第二表面上以覆蓋設置於基板之第二表面上之複數個元件、電互連件及內插件之至少一部分，其中內插件界定間隙，且封裝本體至少部分填充間隙。
1‧‧‧半導體封裝結構
2‧‧‧半導體封裝結構
3‧‧‧半導體封裝結構
4‧‧‧半導體封裝結構
100‧‧‧基板
100b‧‧‧第二表面
100d‧‧‧介電層
100s‧‧‧側表面
100t‧‧‧走線
100u‧‧‧第一表面
100v‧‧‧通孔
101‧‧‧焊料球
102‧‧‧中介層
102b‧‧‧第二表面
102s‧‧‧側表面
102u‧‧‧第一表面
102v‧‧‧通孔
103‧‧‧半導體裝置
104‧‧‧半導體裝置
105‧‧‧被動元件
106‧‧‧封裝體
106s‧‧‧側表面
206‧‧‧封裝體
206s‧‧‧側表面
307‧‧‧共形屏蔽
408‧‧‧分隔物
T1‧‧‧切割路徑
圖1A及圖1B說明根據本發明之實施例之半導體封裝結構。
圖2說明根據本發明之另一實施例之半導體封裝結構。
圖3說明根據本發明之另一實施例之半導體封裝結構。
圖4說明根據本發明之另一實施例之半導體封裝結構。
圖5A、圖5B、圖5C、圖5D及圖5E說明根據本發明之實施例之製造製程。
圖6A、圖6B及圖6C說明根據本發明之另一實施例之製造製程。
圖7A、圖7B、圖7C及圖7D說明根據本發明之另一實施例之製造製程。
貫穿圖式及詳細描述使用共同參考數字以指示相同或類似元件。自以下結合附圖作出之詳細描述，本發明將會更顯而易見。
圖1A說明根據本發明之實施例之半導體封裝結構1的透視圖。半導體封裝結構1包括基板100、半導體裝置104、被動元件105、焊料球101、中介層102及封裝本體106。
圖1B說明沿著圖1A之線A-A'截取之半導體封裝結構1的截面圖。
基板100由例如印刷電路板形成，諸如紙基銅箔層合物、複合銅箔層合物或聚合物浸漬之玻璃纖維基銅箔層合物。基板100可包括用於設置於基板100之第一表面100u(例如，上表面)及第二表面100b(例如，下表面)上之元件之間的電連接之重布層(RDL)。RDL包括介電層100d及由介電層100d包封之數個走線100t及通孔100v。走線100t中之一或多者之一部分曝露於基板100之第二表面100b上。
半導體裝置103及至少一個被動元件105設置於基板100之第一表面100u上。
半導體裝置104及至少一個被動元件105設置於基板100之第二表面100b上。
半導體裝置103及104可藉由覆晶接合、導線接合或兩者電連接至基板100。半導體裝置103及104還可被實施為覆晶封裝、導線接合封裝或兩者。被動元件105可為例如電容器、電阻器、電感器或此等元件之組合。
藉由使用例如球植入技術將焊料球101(或由導電材料形成之其他類型之電互連件)設置至基板100之第二表面100b上之曝露走線100t。 如圖1A中所示，焊料球101可佈置於基板100之第二表面100b邊緣中或附近，且焊料球101中之每一者彼此隔開自大約50μm至大約200μm之距離(對應於間距)，諸如自大約50μm至大約100μm或自大約100μm至大約200μm。焊料球101可具有自大約200μm至大約500μm之直徑或高度，諸如自大約200μm至大約300μm、自大約300μm至大約400μm或自大約400μm至大約500μm。
中介層102可包括自中介層102之第一表面102u(例如，上表面)延伸至第二表面102b(例如，下表面)以用於電連接之至少一個通孔102v。基板100之第二表面100b上之曝露走線100t經由焊料球101與中介層102之通孔102v電連接。中介層102可包括例如印刷電路板，諸如紙基銅箔層合物、複合銅箔層合物或聚合物浸漬之玻璃纖維基銅箔層合物。中介層102及焊料球101可佈置於基板100之第二表面100b之邊緣中或附近。中介層102之厚度可自大約90μm至大約300μm，諸如自大約90μm至大約200μm或自大約200μm至大約300μm。
焊料球101及中介層102可提供用於半導體封裝結構1之電連接。中介層102之厚度與單一焊料球101之直徑之總和等於或大於設置於基板100的第二表面100b上之最高或最厚元件之高度，或等於或大於設置於基板100的第二表面100b上之每一元件之高度，以便防止設置於基板100之第二表面100b上之元件(例如，半導體裝置104或被動元件105受到損壞。舉例而言，假定半導體裝置104可具有在基板100之第二表面100b上之元件當中的最大厚度/高度H，中介層102之厚度與單一焊料球101之直徑之總和可等於或大於H。如圖1A及圖1B中所示，中介層102界定中心間隙或開口，且半導體裝置104至少部分延伸至由中介層102界定之中心間隙或開口中。
封裝本體106安置於基板100之第二表面100b上，且覆蓋設置於基板100之第二表面100b上之半導體裝置104及被動元件105、焊料球 101及中介層102之至少一部分。如圖1A及圖1B中所示，封裝本體106延伸至由中介層102界定之中心間隙或開口中，且填充該中心間隙或開口，該中心間隙或開口原本未被半導體裝置104佔據。中介層102之第二表面102b及中介層102之側表面102s之至少一部分可不由封裝本體106覆蓋或覆蓋。亦即，中介層102之第二表面102b及中介層102的側表面102s之至少一部分自封裝本體106曝露。在所說明之實施例中，中介層102之厚度與焊料球101中之一者的直徑之總和實質上等於安置於基板100的第二表面100b上之封裝本體106之高度，其中在所說明之實施例中，若兩個值之間的任一差不大於10μm(諸如不大於8μm，不大於5μm或不大於1μm)，則兩個值可被認為係實質上相等的。封裝本體106可包括例如具有散佈於其中之填充劑之環氧樹脂。
在所說明之實施例中，封裝本體106之側表面106s、基板100之側表面100s及中介層102之側表面102s實質上為共平面的，其中在所說明之實施例中，若表面106s、100s及102s之間的任何位移不大於10μm(諸如不大於8μm，不大於5μm或不大於1μm)，則表面106s、100s及102s可被認為係實質上共平面的。
圖2說明根據本發明之另一實施例之半導體封裝結構2。半導體封裝結構2類似於如參看圖1A及圖1B所說明及描述之半導體封裝結構1，惟半導體封裝結構2還包含封裝本體206除外。
封裝本體206安置於基板100之第一表面100u上，且覆蓋設置於基板100之第一表面100u上之半導體裝置103及被動元件105。封裝本體206可包括例如具有散佈於其中之填充劑之環氧樹脂。
在所說明之實施例中，基板100之側表面100s、中介層102之側表面102s、封裝本體106之側表面106s及封裝本體206之側表面206s實質上為共平面的，其中在所說明之實施例中，若表面106s、100s、102s及206s之間的任何位移不大於10μm(諸如不大於8μm，不大於5μm 或不大於1μm)，則表面106s、100s、102s及206s可被認為係實質上共平面的。
圖3說明根據本發明之另一實施例之半導體封裝結構3。半導體封裝結構3類似於如參看圖2所說明及描述之半導體封裝結構2，惟半導體封裝結構3還包含保形屏蔽罩307除外。
保形屏蔽罩307覆蓋封裝本體206之上表面、封裝本體106之側表面106s、基板100之側表面100s、封裝本體206之側表面206s及中介層102之側表面102s。安置於基板之第二表面100b上之封裝本體106的下表面及中介層102之第二表面102b不由保形屏蔽罩307覆蓋。保形屏蔽罩307可經沈積為導電薄膜，且可包括例如鋁(Al)、銅(Cu)、鉻(Cr)、錫(Sn)、金(Au)、銀(Ag)、鎳(Ni)、不鏽鋼或混合物、合金或其其他組合。保形屏蔽罩307可包括單一導電層。根據本發明之另一實施例，保形屏蔽罩307可包括由相同材料及不同材料形成之若干導電層。
基板100包括鄰近於基板100之側表面100s安置之接地元件100g。接地元件100g電連接至基板100及保形屏蔽罩307中包括之其他電互連件以提供電路徑，從而減小EMI。在所說明之實施例中，接地元件100g經實施為接地通孔，且更確切地說，根據如下文進一步描述之一組單粒化操作經實施為接地通孔之殘餘物。或者，接地元件100g為自基板100之側表面100s曝露之金屬走線。在所說明之實施例中，接地元件100g曝露於基板100之側表面100s處，且與保形屏蔽罩307直接或實體接觸。
圖4說明根據本發明之另一實施例之半導體封裝結構4。半導體封裝結構4類似於如參看圖3所說明及描述之半導體封裝結構3，惟半導體封裝結構4還包含分隔物408除外。
分隔物408安置於基板100之第一表面100u上以將基板100之第一 表面100u分隔成至少兩個隔室或區。分隔物408電連接至接地區段(未說明)，該接地區段經實施為鄰近於基板100之第一表面100u安置之墊，且電連接至接地區段端子(未說明)。分隔物408電連接至保形屏蔽罩307。因此，分隔物408可防止一個區中之元件以免於由另一區中之元件產生的EMI、雜訊或串擾。分隔物408可對應於設置於基板100之第一表面100u上之金屬框，且可包括例如銅(Cu)、銅-鎳合金、銅-鎳-鋅合金或銅-鉻-鎳合金。在所說明之實施例中，分隔物408自封裝本體206曝露，且與保形屏蔽罩307直接或實體接觸。
圖5A、圖5B、圖5C、圖5D、圖5E及圖5F說明根據本發明之實施例之半導體製程。
參看圖5A，提供包括複數個基板100之基板結構。每一基板100可具有第一表面100u及與第一表面100u相對之第二表面100b。半導體裝置104及被動元件105設置於基板100之第二表面100b上。基板100可包括用於設置於基板100之第一表面100u及第二表面100b上之元件之間的電連接之重布層(RDL)。RDL可包括介電層100d及由介電層100d包封之數個走線100t及通孔100v。走線100t中之一或多者之一部分曝露於基板100的第二表面100b上。
參看圖5B，中介層102經由焊料球101電連接至基板100之第二表面100b上之走線100t的曝露部分。中介層102及焊料球101可佈置於基板100之第二表面100b之邊緣中或附近，如圖1A中所示。中介層102之厚度可為大約250μm至大約1000μm。焊料球101可具有大約50μm至大約200μm之間距。
在一個實施例中，中介層102之複數個通孔102v可藉由以下操作形成：(i)鑽孔介層孔以穿過中介層102；(ii)在介層孔之每一側表面上且在中介層102之第一表面102u及第二表面102b之圍繞介層孔之部分上電鍍金屬；(iii)用導電材料及環氧樹脂填充介層孔；以及(iv)在中 介層102之第一及第二表面102u及102b上之電鍍部分上提供金屬蓋以覆蓋介層孔。
在另一實施例中，中介層102之複數個通孔102v可藉由以下操作形成：(i)藉由雷射束在中介層102之第一表面102u上鑽孔第一孔，但不完全穿過中介層102；(ii)藉由雷射束在中介層102之與第一表面102u相對之第二表面102b上鑽孔第二孔，以使得第一孔及對應第二孔接合於中介層102中；以及(iii)用導電材料電鍍第一孔及第二孔以形成通孔102v。
參看圖5C，封裝本體106形成於基板100之第二表面100b上以便覆蓋半導體裝置104、被動元件105、焊料球101及中介層102之至少一部分。中介層102之第二表面102b及中介層102之側表面102s之至少一部分不由封裝本體106覆蓋。
可藉由諸如轉移模製或壓縮模製之模製技術形成封裝本體106。因為焊料球101之直徑及焊料球101之間的距離在本發明中受到良好控制，所以可經由由中介層102及焊料球101界定的空間注入諸如環氧樹脂之覆蓋劑以覆蓋半導體裝置104、被動元件105、焊料球101及中介層102之至少一部分。
在一個實施例中，封裝本體106可藉由以下操作形成：(i)在經由每一鄰近對焊料球101之間的空間注入覆蓋劑之前，將緩衝層放置在設置於基板100之第二表面100b上之元件中的最高元件(諸如半導體裝置104)上；以及(ii)在注入之後移除緩衝層。
參看圖5D，半導體裝置103及被動元件105設置於基板100之第一表面100u上。
參看圖5E，執行單粒化製程以將複數個互連半導體封裝結構分隔成包括如圖1B中所示之半導體封裝結構1之個別封裝結構。使用適當雷射或其他切割工具執行單粒化製程，且側表面102s、106s及100s 隨即分別形成於中介層102、封裝本體106及基板100上。亦即，單粒化路徑T1可穿過中介層102、封裝本體106及基板100。
因為中介層102經由焊料球101而非黏著劑材料與基板100之第二表面100b連接，所以不需要元件104及105與中介層102之間的緩衝空間。因此，與習知半導體封裝結構相比較，半導體封裝結構1可為相對緊湊的。
另外，可藉由經由由中介層102及焊料球101界定之空間注入封裝劑以覆蓋半導體裝置104、被動元件105、焊料球101及中介層102之至少一部分來形成封裝本體106。因此，設置於基板100之第二表面100b上的元件可受到比習知半導體封裝結構中之元件更佳之保護。
此外，與空氣之熱導率相比較，封裝體106可提供較高之熱導率。由半導體裝置103及104以及被動元件105產生之熱可由封裝體106耗散掉。換句話說，本發明之半導體封裝結構1之散熱可比習知半導體封裝結構更佳。
圖6A、圖6B及圖6C說明根據本發明之另一實施例的半導體製程。
參看6A，半導體封裝結構類似於如參看圖5D所描述及說明之半導體封裝結構，惟封裝本體206在形成封裝本體106之後形成於基板100之第一表面100u上以便覆蓋設置於基板100之第一表面100u上的半導體裝置103及被動元件105除外。在其他實施例中，形成封裝體106及封裝體206之次序可為相反的。
在另一實施例中，可在形成封裝體106於基板100之第二表面100b上之前，將半導體裝置103及被動元件105設置於基板100之第一表面100u上。亦即，在半導體裝置103、104以及被動元件105設置於基板100之第一表面100u及第二表面100b上之後，經由基板100之第二表面100b上之鄰近對焊料球101之間的空間注入囊封劑以分開形成封 裝本體106及封裝本體206。在另一實施例中，同時或在共同操作中形成基板100之第二表面100b上的封裝本體106及基板100之第一表面100u上的封裝本體206，且複數個通孔(未圖示)形成於基板100之邊緣上以使得囊封劑穿過複數個通孔，且流至基板100之第一表面100u及第二表面100b。在另一實施例中，可藉由不同模製技術形成封裝本體106及封裝本體206以減小基板彎曲。舉例而言，藉由轉移模製形成封裝本體106，藉由壓縮模製形成封裝本體206，或反之亦然。
參看圖6B，執行單粒化製程以將複數個互連半導體封裝結構分隔成包括如圖2中所示之半導體封裝結構2之個別封裝結構。使用適當雷射或其他切割工具執行單粒化製程，且側表面102s、106s、100s及206s隨即分別形成於中介層102、封裝本體106、基板100及封裝本體206上。亦即，單粒化路徑T1可穿過中介層102、封裝本體106、基板100及封裝本體206。
參看圖6C，藉由形成保形屏蔽罩307以覆蓋封裝本體206之上表面、封裝本體206之側表面206s、基板100之側表面100s、封裝本體106之側表面106s及中介層102之側表面102s來形成如圖3中所示之半導體封裝結構3。保形屏蔽罩307曝露安置於基板100之第二表面100b上之封裝本體106之下表面，且曝露中介層102之第二表面102b。亦即，保形屏蔽罩307之下表面與封裝本體106之下表面實質上齊平或共平面，其中在所說明之實施例中，若表面之間的任何位移不大於10μm(諸如不大於8μm，不大於5μm或不大於1μm)，則下表面可被認為係實質上齊平或共平面的。
因為焊料球101由封裝本體106予以囊封，所以保形屏蔽罩307在形成保形屏蔽罩307之塗佈或電鍍製程期間不接觸焊料球101。因此，可由保形屏蔽罩307大幅減輕影響半導體裝置103、104及被動元件105之EMI。此外，保形屏蔽罩307可接觸電連接至基板100中之接地層之 RDL的一部分，且因此可減小基板100之第一表面100u上之接地墊的數目。
圖7A、圖7B及圖7C說明根據本發明之另一實施例之製造製程。
參看7A，半導體封裝結構類似於如參看圖5D所描述及說明之半導體封裝結構，惟分隔物408安置或形成於基板100之第一表面100u上以將半導體裝置103與被動元件105分離、且分隔物408諸如藉由黏著劑電連接至經實施為鄰近於基板100之第一表面100u安置之墊的接地區段除外。
參看7B，封裝本體206形成於基板100之第一表面100u上以便囊封半導體裝置103、被動元件105及分隔物408之至少一部分。自封裝本體206曝露分隔物408之上表面。
參看圖7C，執行單粒化製程以將複數個互連半導體封裝結構分隔成個別封裝結構。使用適當雷射或其他切割工具執行單粒化製程，且側表面102s、106s、100s及206s隨即分別形成於中介層102、封裝本體106、基板100及封裝本體206上。亦即，單粒化路徑T1可穿過中介層102、封裝本體106、基板100及封裝本體206。
參看圖7D，藉由形成保形屏蔽罩307以覆蓋封裝本體206之上表面及封裝本體206之側表面206s、基板100之側表面100s、封裝106之側表面106s、中介層102之側表面102s及分隔物408之上表面來形成半導體封裝結構4。曝露安置於基板100之第二表面100b上的封裝本體106之下表面及中介層102的第二表面102b。保形屏蔽罩307電連接至分隔物408之上表面。
如本文中所使用，術語「實質上」、「實質的」、「大約」及「約」用以描述及考慮小變化。當與事件或情形結合使用時，該等術語可以指其中事件或情形明確發生之情況以及其中事件或情形極近似於發生之情況。舉例而言，該等術語可以指小於或等於±10%，諸如 小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或小於或等於±0.05%。
另外，有時在本文中按範圍格式呈現量、比率及其他數值。應理解，此範圍格式係出於便利及簡潔起見，且應靈活地理解，不僅包含明確地指定為範圍限制之數值，而且包含涵蓋於彼範圍內之所有個別數值或子範圍，如同明確地指定每一數值及子範圍一般。
雖然已參考本發明之特定實施例描述及說明本發明，但這些描述及說明並不限制本發明。熟習此項技術者應理解，在不脫離如由所附申請專利範圍界定之本發明之真實精神及範疇的情況下，可作出各種改變且可取代等效物。該等說明可未必按比例繪製。歸因於製造製程及容限，本發明中之藝術再現與實際設備之間可存在區別。可存在並未特定說明之本發明之其他實施例。應將本說明書及圖式視為說明性的而非限制性的。可作出修改，以使特定情況、材料、物質組成、方法或製程適應於本發明之目標、精神及範疇。所有此等修改意欲在所附申請專利範圍之範疇內。雖然本文中所揭示之方法已參考按特定次序執行之特定操作加以描述，但應理解，可在不脫離本發明之教示的情況下組合、細分或重新排序這些操作以形成等效方法。因此，除非本文中特別指示，否則操作之次序及分組並非本發明之限制。

Claims (22)

  1. 一種半導體封裝，其包含：一基板，其具有一第一表面、與該第一表面相對之一第二表面及從該第一表面延伸至該第二表面的一側表面；複數個元件，其包括安裝於該基板之該第一表面上之一第一元件，及安裝於該基板之該第二表面上之一第二元件；一中介層，其具有一第一表面、一第一側表面及與該第一側表面相對之一第二側表面；一電性連接件，其將該中介層之該第一表面連接至該基板之該第二表面；以及一第一封裝體，其設置於該基板之該第二表面上且覆蓋該第二元件、該電性連接件及該中介層之該第一表面及該第二側表面；其中，該基板之該側表面、該中介層之該第一側表面及該第一封裝體之一側表面實質上共平面。
  2. 如請求項1之半導體封裝，其中該中介層之一厚度與該電性連接件之一高度之一總和等於或大於設置於該基板的該第二表面上之該第二元件之一高度。
  3. 如請求項1之半導體封裝，其中該基板包含嵌入於其中之一走線，且該走線之至少一部分曝露於該基板之該第二表面上；以及該中介層包含穿過該中介層之一通孔。
  4. 如請求項3之半導體封裝，其中曝露於該基板之該第二表面上之該走線之該部分藉由該電性連接件與該中介層之該通孔電性連接。
  5. 如請求項1之半導體封裝，其中該中介層之一厚度與該電性連接件之一高度之一總和實質上等於該第一封裝體的一高度。
  6. 如請求項1之半導體封裝，其中該中介層具有與該中介層之該第一表面相對之一第二表面，該中介層之該第一側表面與該第二側表面於該中介層之該第一表面與該第二表面之間延伸，其中該第二表面及該中介層之該第一側表面自該第一封裝體曝露。
  7. 如請求項1之半導體封裝，其進一步包含：一第二封裝體，其設置於該基板之該第一表面上，且覆蓋設置於該基板之該第一表面上之該第一元件。
  8. 如請求項7之半導體封裝，其中該基板之該側表面、該中介層之該第一側表面、該第一封裝體之該側表面及該第二封裝體之一側表面實質上共平面。
  9. 如請求項8之半導體封裝，其進一步包含：一共形屏蔽，其覆蓋該第二封裝體之一上表面、該第一封裝體之該側表面、該第二封裝體之該側表面、該基板之該側表面及該中介層之該第一側表面。
  10. 如請求項9之半導體封裝，其進一步包含：一第三元件，其設置於該基板之該第一表面上；以及一分隔物，其設置於該第一元件與該第三元件之間的該基板之該第一表面上，其中該分隔物電連接至該共形屏蔽。
  11. 如請求項1之半導體封裝，其中該中介層界定一中心開口，且該第二元件延伸至該中心開口中。
  12. 一種半導體封裝，其包含：一基板，其具有一上表面、一側表面及一下表面；一第一元件，其設置於該基板之該上表面上；一第二元件，其設置於該基板之該下表面上；一中介層，其具有一上表面、一第一側表面及相對於該第一側表面之一第二側表面；一電性連接件，其在該中介層之該上表面與該基板之該下表面之間延伸；以及一第一封裝體，其設置於該基板之該下表面上，且覆蓋該第二元件、該電性連接件及該中介層之該第二側表面，其中該中介層界定一中心開口，且該第一封裝體至少部分填充該中心開口；其中，該基板之該側表面、該中介層之該第一側表面及該第一封裝體之一側表面實質上共平面。
  13. 如請求項12之半導體封裝，其中該電性連接件包含一焊料球。
  14. 如請求項12之半導體封裝，其中該第二元件延伸至該中心開口中。
  15. 如請求項12之半導體封裝，其進一步包含：一第二封裝體，其安置於該基板之該上表面上，且覆蓋該第一元件。
  16. 如請求項15之半導體封裝，其進一步包含：一導電層，其覆蓋該第二封裝體之一上表面及該第二封裝體之一側表面。
  17. 一種製作一半導體封裝之方法，其包含：(a)提供一基板，其具有一側表面、一第一表面及與該第一表面相對之一第二表面；(b)在該基板之該第二表面上設置第一複數個元件；(c)藉由至少一個電性連接件將一中介層連接至該基板之該第二表面，其中該中介層界定一間隙，該中介層具有一上表面、一第一側表面及一第二側表面；以及(d)在該基板之該第二表面上形成一第一封裝體以覆蓋該第一複數個元件、該電性連接件及該中介層之該上表面及該第二側表面，且該第一封裝本體至少部分填充該間隙；其中，該基板之該側表面、該中介層之該第一側表面及該第一封裝體之一側表面實質上共平面。
  18. 如請求項17之方法，其進一步包含在該基板之該第一表面上設置第二複數個元件。
  19. 如請求項18之方法，其進一步包含：在該基板之該第一表面上形成一第二封裝體以覆蓋該第二複數個元件。
  20. 如請求項19之方法，其進一步包含：形成一共形屏蔽，其覆蓋該第二封裝體之一上表面、該第一封裝體之一側表面、該基板之一側表面、該第二封裝體之一側表面及該中介層之該第一側表面。
  21. 如請求項18之方法，其進一步包含：將一分隔物設置於該基板之該第一表面上以將該第二複數個元件中之至少一者與該第二複數個元件中之至少另一者分離；在該基板之該第一表面上形成一第二封裝體以覆蓋該第二複數個元件及該分隔物之至少一部分，同時曝露該分隔物之一上表面；以及形成一共形屏蔽，其覆蓋該分隔物之該上表面、該第二封裝體之一上表面、該第一封裝體之一側表面、基板之一側表面、該第二封裝體之一側表面及該中介層之該第一側表面，其中該共形屏蔽電性連接至該分隔物。
  22. 如請求項17之方法，其中該中介層之一厚度與該電性連接件之一高度之一總和等於或大於設置於該基板的該第二表面上之該第一複數個元件中之每一元件的一高度。
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