TWI601248B - 電子封裝件及其製法 - Google Patents

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江政嘉
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Description

電子封裝件及其製法
本發明係有關一種封裝技術，尤指一種半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足電子封裝件微型化(miniaturization)的封裝需求，係發展出晶圓級封裝(Wafer Level Packaging，簡稱WLP)的技術。
第1A至1E圖係為習知晶圓級半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，形成一熱化離形膠層(thermal release tape)100於一承載件10上；接著，置放複數半導體元件11於該熱化離形膠層100上，該些半導體元件11具有相對之作用面11a與非作用面11b，各該作用面11a上均具有複數電極墊110，且各該作用面11a黏著於該熱化離形膠層100上。
如第1B圖所示，形成一封裝膠體14於該熱化離形膠層100上，以包覆該半導體元件11。
如第1C圖所示，烘烤該封裝膠體14，同時硬化該熱化離形膠層100，而移除該熱化離形膠層100與該承載件10，以外露出該半導體元件11之作用面11a。
如第1D圖所示，形成一線路結構16於該封裝膠體14與該半導體元件11之作用面11a上，令該線路結構16電性連接該電極墊110。接著，形成一絕緣保護層18於該線路結構16上，且該絕緣保護層18外露該線路結構16之部分表面，以供結合如銲球之導電元件17。
如第1E圖所示，沿如第1D圖所示之切割路徑L進行切單製程，以獲取複數個半導體封裝件1。
惟，習知半導體封裝件1於運作時，因其不具有用於防止電磁干擾(Electromagnetic interference，簡稱EMI)的屏蔽(shielding)結構，故該半導體元件11容易遭受到外界之電磁干擾(EMI)，導致該半導體封裝件1的電性運作功能不正常，因而影響整體該半導體封裝件1的電性效能。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明提供一種電子封裝件，係包括：承載結構；電子元件，係設於該承載結構上；屏蔽件，係設於該承載結構上；包覆層，係形成於該承載結構上，以令該包覆層包覆該電子元件與該屏蔽件；金屬層，係形成於該包覆層上並電性連接該屏蔽件；以及對位件，係位於該包覆層之側面。
本發明復提供一種電子封裝件之製法，係包括：設置電子元件、屏蔽件與對位件於一承載結構上；形成包覆層於該承載結構上，以令該包覆層包覆該電子元件與屏蔽件，且令該對位件外露於該包覆層；以及形成金屬層於該包覆層上，且令該金屬層電性連接該屏蔽件。
前述之製法中，該對位件係為盒體。
前述之製法中，該對位件具有外露於該包覆層之容置空間，以作為對位基準。復包括移除該包覆層之部分材質及該對位件之部分材質，使該容置空間外露於該包覆層。
前述之電子封裝件及其製法中，該電子元件係電性連接該承載結構。
前述之電子封裝件及其製法中，該屏蔽件係電性連接該承載結構。
前述之電子封裝件及其製法中，該屏蔽件外露於該包覆層，例如，藉由該對位件作為對位基準，以於該包覆層中形成外露該屏蔽件之凹部，因此，該金屬層延伸至該凹部中，以接觸該屏蔽件。
前述之電子封裝件及其製法中，該金屬層係接觸該屏蔽件。
前述之電子封裝件及其製法中，該金屬層復形成於該對位件上。
前述之電子封裝件及其製法中，該對位件之高度係高於該電子元件之高度。
前述之電子封裝件及其製法中，該對位件之上表面係 齊平該包覆層之上表面。
前述之電子封裝件及其製法中，該對位件之硬度係小於布式硬度650HB。
由上可知，本發明之電子封裝件及其製法，主要藉由該電子元件外圍覆蓋有該屏蔽件與該金屬層，以於該電子封裝件運作時，該電子元件不會遭受電磁干擾，故相較於習知技術，本發明之電子封裝件的電性運作功能得以正常運作，避免電性效能受到影響。
1‧‧‧半導體封裝件
10‧‧‧承載件
100‧‧‧熱化離形膠層
11‧‧‧半導體元件
11a,21a‧‧‧作用面
11b,21b‧‧‧非作用面
110‧‧‧電極墊
14‧‧‧封裝膠體
16‧‧‧線路結構
17,26‧‧‧導電元件
18‧‧‧絕緣保護層
2‧‧‧電子封裝件
20‧‧‧承載結構
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧線路層
201‧‧‧絕緣層
21,21’‧‧‧電子元件
210‧‧‧導電凸塊
210’‧‧‧銲線
22‧‧‧屏蔽件
23‧‧‧對位件
230‧‧‧容置空間
24‧‧‧包覆層
24a‧‧‧第一表面
24b‧‧‧第二表面
24c‧‧‧側面
240,240’‧‧‧凹部
25,250‧‧‧金屬層
260‧‧‧凸塊底下金屬層
L‧‧‧切割路徑
h,t‧‧‧高度
第1A至1E圖係為習知半導體封裝件之製法之剖面示意圖；以及第2A至2F圖係為本發明之電子封裝件之製法的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如 「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一承載結構20，其具有相對之第一側20a與第二側20b，且於該承載結構20之第一側20a上設有相互分隔之至少一電子元件21,21’、複數屏蔽件22與複數對位件23。
於本實施例中，該承載結構20係為具有核心層之線路結構或無核心層(coreless)之線路結構，其具有絕緣層201與設於該絕緣層201上之線路層200，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)，且形成該線路層200之材質係為銅，而形成該絕緣層201之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。應可理解地，該承載結構20亦可為其它承載晶片之承載件，如有機板材、晶圓(wafer)、或其他具有金屬佈線(routing)之載板，並不限於上述。
再者，該電子元件21,21’係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。具體地，該電子元件21,21’係為射頻晶片(例如：藍芽晶片或Wi-Fi晶片)， 但亦可為其它不受電磁波干擾之電子元件。例如，該電子元件21係具有相對之作用面21a及非作用面21b，該作用面21a具有複數電極墊(圖略)，其藉由複數如銲錫材料之導電凸塊210以覆晶方式設於該承載結構20上並電性連接該線路層200；或者，該電子元件21’可藉由複數銲線210’以打線方式電性連接該線路層200。然而，有關該電子元件電性連接該承載結構之方式不限於上述。
又，該屏蔽件22係為導電材板體，其立設於該承載結構20上且位於各該電子元件21,21’周圍並電性連接該線路層200，以藉由該些屏蔽件22作為電磁波屏障，而防止各該電子元件21,21’之間相互電磁波(或訊號)干擾。
另外，該對位件23係為絕緣材、半導體材或導電材，其硬度係小於布式硬度650HB(較佳為小於15HB，最佳為小於7.0HB)，且該對位件23相對該第一側20a之高度h係高於該電子元件21,21’相對該第一側20a之高度t，且其呈現盒體狀，例如，具有至少一容置空間230，而該容置空間230係朝該第一側20a之方向封蓋。具體地，該對位件23之設置位置可位在該電子元件21,21’及該屏蔽件22整體之外圍，例如位於該第一側20a之虛設(dummy)區域，即未設有線路之區域，亦即位於後續進行切單之切割路徑上，以減少材料的耗損。應可理解地，該對位件23亦可為中空狀或實心狀，如虛設蓋體(dummy lid)。
如第2B圖所示，形成一包覆層24於該承載結構20之第一側20a上，以令該包覆層24包覆該電子元件 21,21’、該些屏蔽件22與該些對位件23。接著，形成複數如銲球之導電元件26於該承載結構20之第二側20b之線路層200上，俾供後續接置如封裝結構或其它結構(如晶片)之電子裝置(圖略)。
於本實施例中，該包覆層24係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該承載結構20之第一側20a上。
再者，該包覆層24係具有相對之第一表面24a與第二表面24b，使該包覆層24之第一表面24a結合至該承載結構20之第一側20a上。
又，於最外層之線路層200上可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)260，以利於結合該導電元件26。
如第2C圖所示，移除該包覆層24之第二表面24b之部分材質及該對位件23之部分材質，使該些對位件23之容置空間230外露於該包覆層24之第二表面24b。
於本實施例中，係藉由研磨方式或雷射方式移除該包覆層24之第二表面24b之部分材質及該對位件23之部分材質，且該包覆層24之第二表面24b(上表面)可齊平該些對位件23之上表面(或該容置空間230之端面)。應可理解地，由於該對位件23高於該電子元件21,21’與銲線210’，故於研磨時不會磨傷該電子元件21,21’與銲線 210’。
再者，當形成該包覆層24時，該包覆層24之第二表面24b已齊平該些對位件23之表面，故只需移除該對位件23之部分材質，使該容置空間230外露於該包覆層24之第二表面24b，而不需移除該包覆層24之部分材質。
或者，該些對位件23之容置空間230亦可朝上設置(即朝遠離該第一側20a之方向外露)，故當形成該包覆層24時，該包覆層24可形成於該容置空間230中或不形成於該容置空間230中，且只需移除該包覆層24之部分材質，另視需求可移除或不移除該對位件23之部分材質。
如第2D圖所示，形成複數凹部240於該包覆層24之第二表面24b上，使該些屏蔽件22之端部外露於該凹部240。
於本實施例中，係以該對位件23(或該容置空間230)作為對位基準，藉由雷射燒除該包覆層24之部分材質，以形成該些凹部240。
如第2E圖所示，透過如電鍍之方式形成一金屬層25於該包覆層24之第二表面24b與該對位件23上，且該金屬層250延伸至該凹部240中，使該金屬層250接觸該屏蔽件22，以令該金屬層25,250電性連接該屏蔽件22，俾供作為電磁屏蔽隔間(EMI partition)。
於本實施例中，形成該金屬層25,250之材質如金、銀、銅(Cu)、鎳(Ni)、鐵(Fe)、鋁(Al)、不銹鋼(Sus)等。
再者，亦可藉由塗佈(coating)、濺鍍(sputtering)、化 鍍、無電鍍或蒸鍍等方式形成該金屬層25,250。
又，於其它實施例中，該金屬層25亦可延伸至該容置空間230中。
如第2F圖所示，將該對位件23之容置空間230作為切割路徑，而沿其進行切單製程，以得到本發明之電子封裝件2，且該對位件23之部分材質可保留於該包覆層24之側面24c上。
因此，本發明之電子封裝件2之製法係藉由該些電子元件21,21’外圍覆蓋有該屏蔽件22與該金屬層25，故該電子封裝件2於運作時，該些電子元件21,21’不會遭受外界之電磁干擾(EMI)，且該些電子元件21,21’之間亦不會相互電磁干擾，因而該電子封裝件2的電性運作功能得以正常，進而不會影響整體該電子封裝件2的電性效能。
再者，藉由該對位件23作為對位基準，以於形成該些凹部240時，能有效外露該些屏蔽件22。相對地，若未設置該對位件23，於形成該凹部240時將會移位(shift)而未對齊於該屏蔽件22上方，因而無法外露該屏蔽件22，如第2D圖所示之凹部240’(以虛線表示)，導致該金屬層250無法與該屏蔽件22接觸電性導通，進而衍生產品不良的問題。
本發明亦提供一種電子封裝件2，其包括：一承載結構20、至少一電子元件21,21’、一屏蔽件22、一包覆層24、一金屬層25,250以及一對位件23。
所述之電子元件21,21’係設於該承載結構20上並電 性連接該承載結構20。
所述之屏蔽件22係設於該承載結構20上並電性連接該承載結構20。
所述之包覆層24係形成於該承載結構20上，以令該包覆層24包覆該電子元件21,21’與該屏蔽件22。
所述之金屬層25,250係形成於該包覆層24上並電性連接該屏蔽件22，且復形成於該對位件23上。
所述之對位件23係位於該包覆層24之側面24c，且該對位件23可作為屏蔽結構。
於一實施例中，該屏蔽件22外露於該包覆層24，例如，該包覆層24係具有外露該屏蔽件22之凹部240，使該金屬層250延伸至該凹部240中，以接觸該屏蔽件22。
於一實施例中，該對位件23之高度h係高於該電子元件21,21’之高度t，且該對位件23之上表面係齊平該包覆層24之上表面(包覆層24之第二表面24b)。
綜上所述，本發明之電子封裝件及其製法，係藉由該屏蔽件與該金屬層之設計，以於運作該電子封裝件時，能避免該電子元件遭受電磁干擾，故該電子封裝件的電性運作功能得以正常運作，而該電子封裝件的電性效能不會受到影響。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範 圍所列。
2‧‧‧電子封裝件
20‧‧‧承載結構
20a‧‧‧第一側
20b‧‧‧第二側
21,21’‧‧‧電子元件
22‧‧‧屏蔽件
23‧‧‧對位件
24‧‧‧包覆層
240‧‧‧凹部
24c‧‧‧側面
25,250‧‧‧金屬層
26‧‧‧導電元件

Claims (16)

  1. 一種電子封裝件，係包括：承載結構；電子元件，係設於該承載結構上；屏蔽件，係設於該承載結構上；包覆層，係形成於該承載結構上，以令該包覆層包覆該電子元件與部分該屏蔽件，且該包覆層係具有凹部，以令該屏蔽件之端部外露於該凹部；金屬層，係形成於該包覆層上並電性連接該屏蔽件；以及對位件，係設於該承載結構上並鄰接該包覆層之側面。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該對位件之高度係高於該屏蔽件之高度。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該屏蔽件係具複數個並位於該電子元件周圍，且該屏蔽件電性連接該承載結構。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該金屬層延伸至該凹部中，以接觸該屏蔽件。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該金屬層復形成於該對位件上。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該對位件之上表面係齊平該包覆層之上表面。
  7. 如申請專利範圍第1項所述之電子封裝件，其中，該對 位件之硬度係小於布式硬度650HB。
  8. 一種電子封裝件之製法，係包括：設置電子元件、屏蔽件與對位件於一承載結構上；形成包覆層於該承載結構上，以令該包覆層包覆該電子元件與屏蔽件，且令該對位件外露於該包覆層；將該包覆層藉由該對位件作為對位基準，以形成外露該屏蔽件之凹部；以及形成金屬層於該包覆層上，且令該金屬層電性連接該屏蔽件。
  9. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該金屬層延伸至該凹部中，以接觸該屏蔽件。
  10. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該金屬層復形成於該對位件上。
  11. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該對位件之高度係高於該屏蔽件之高度。
  12. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該對位件之上表面係齊平該包覆層之上表面。
  13. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該對位件係為盒體。
  14. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該對位件具有外露於該包覆層之容置空間，以作為該對位基準。
  15. 如申請專利範圍第14項所述之電子封裝件之製法，復包括移除該包覆層之部分材質及該對位件之部分材 質，使該容置空間外露於該包覆層。
  16. 如申請專利範圍第8項所述之電子封裝件之製法，其中，該對位件之硬度係小於布式硬度650HB。
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