TW201818529A - 電子封裝件及其製法 - Google Patents

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張懷瑋
劉鴻汶
許習彰
姜亦震
張晃銓
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矽品精密工業股份有限公司
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Abstract

一種電子封裝件係包括：承載結構、設於該承載結構上之電子元件與屏蔽件、形成於該承載結構上且包覆該電子元件與該屏蔽件之包覆層、以及形成於該包覆層上並電性連接該屏蔽件之遮蔽層，使該電子元件外圍覆蓋有屏蔽件與遮蔽層，而避免該電子元件受外界之電磁干擾。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種封裝技術，尤指一種能防止電磁干擾之半導體封裝件及其製法。
隨著半導體技術的演進，半導體產品已開發出不同封裝產品型態，而為提升電性品質，多種半導體產品具有屏蔽之功能，以防止電磁干擾(Electromagnetic Interference，簡稱EMI)產生。
請參閱第1A至1C圖，係為習知避免EMI之射頻(Radio frequency,RF)模組之製法，該射頻模組1係將複數如射頻及非射頻式晶片之電子元件11電性連接在一基板10上，再以係如環氧樹脂之封裝層13包覆各該電子元件11，之後進行切單製程(如第1B圖所示之切割路徑，其以虛線表示)，再於該封裝層13之頂面13a與側面13c及該基板10之側面10c上形成一金屬薄膜15，以藉由該金屬薄膜15保護該些電子元件11免受外界EMI影響。
惟，習知射頻模組1中，係於切單製程後，再分別於單一射頻模組1上形成該金屬薄膜15，故需一一於各該射 頻模組1上形成該金屬薄膜15，因而無法一次形成該金屬薄膜15於各該射頻模組1上，導致該射頻模組1之整體製作較為費時且生產成本較高。另外，習知射頻模組1具有一般的基板10，使得整體結構之厚度較厚。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明提供一種電子封裝件，係包括：承載結構；電子元件，係設於該承載結構上；屏蔽件，係設於該承載結構上；包覆層，係形成於該承載結構上，且包覆該電子元件與該屏蔽件，其中，該包覆層係具有結合該承載結構之第一表面、相對該第一表面之第二表面與連接該第一表面及第二表面之側面；以及遮蔽層，係形成於該包覆層之第二表面上並電性連接該屏蔽件且未覆蓋該包覆層之側面。
本發明復提供一種電子封裝件之製法，係包括：設置電子元件與屏蔽件於一承載結構上；形成包覆層於該承載結構上，以令該包覆層包覆該電子元件與屏蔽件，其中，該包覆層係具有結合該承載結構之第一表面、相對該第一表面之第二表面與連接該第一表面及第二表面之側面；以及形成遮蔽層於該包覆層之第二表面上且未覆蓋該包覆層之側面，並令該遮蔽層電性連接該屏蔽件。
前述之製法中，復包括於形成該遮蔽層後，進行切單製程。
前述之製法中，該承載結構之製程係包括：形成絕緣層與設於該絕緣層上之線路層於一承載件上，使該屏蔽件電性連接該線路層；以及形成該包覆層後，移除該承載件。例如，該承載件係為晶圓、玻璃板、鋁板、或表面具鋁層之板體。
前述之電子封裝件及其製法中，該承載結構係為具有核心層之線路構造或無核心層之線路構造。
前述之電子封裝件及其製法中，該承載結構具有扇出型重佈線路層。
前述之電子封裝件及其製法中，該承載結構上設有複數個該電子元件，且至少二該電子元件之間設有該屏蔽件。
前述之電子封裝件及其製法中，該屏蔽件係電性連接該承載結構。
前述之電子封裝件及其製法中，該屏蔽件係位於該電子元件周圍。
前述之電子封裝件及其製法中，該屏蔽件之部分表面係外露於該包覆層之第二表面。例如，該包覆層之第二表面上係具有外露該屏蔽件之部分表面之凹部，使該遮蔽層係延伸至該凹部中，以接觸該屏蔽件；或者，該包覆層之第二表面係齊平該屏蔽件外露之部分表面。
前述之電子封裝件及其製法中，該遮蔽層係接觸該屏蔽件。
前述之電子封裝件及其製法中，該遮蔽層係為金屬層、金屬板或導電膜。
由上可知，本發明之電子封裝件及其製法，主要藉由先於該承載結構上設置屏蔽件，故相較於習知技術，只需進行一次形成遮蔽層製程(以令該遮蔽層電性連接該屏蔽件)，即可於複數個電子封裝件上形成由屏蔽件及遮蔽層所構成之屏蔽結構，而無需於複數電子封裝件之外露表面上一一進行形成遮蔽層之製程，因而能有效縮短該電子封裝件之整體製作時間，且利於量產化及降低成本。
1‧‧‧射頻模組
10‧‧‧基板
10c,13c,24c,34c‧‧‧側面
11,21,21’‧‧‧電子元件
13‧‧‧封裝層
13a‧‧‧頂面
15‧‧‧金屬薄膜
2,3‧‧‧電子封裝件
20‧‧‧承載結構
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧線路層
201‧‧‧絕緣層
21a‧‧‧作用面
21b‧‧‧非作用面
210‧‧‧導電凸塊
210’‧‧‧銲線
22‧‧‧屏蔽件
22a‧‧‧端部
24,34‧‧‧包覆層
24a,34a‧‧‧第一表面
24b,34b‧‧‧第二表面
240‧‧‧凹部
25‧‧‧遮蔽層
26‧‧‧導電元件
260‧‧‧凸塊底下金屬層
8‧‧‧承載件
L,S‧‧‧切割路徑
第1A至1C圖係為習知射頻模組之製法之剖面示意圖；第2A至2E圖係為本發明之電子封裝件之製法的剖面示意圖；以及第3圖係為第2E圖之另一實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如 「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一承載結構20，其具有相對之第一側20a與第二側20b，且於該承載結構20之第一側20a上設有相互分隔之電子元件21,21’與複數屏蔽件22。
於本實施例中，該承載結構20係為具有核心層之線路構造或無核心層(coreless)之線路構造，其具有絕緣層201與設於該絕緣層201上之線路層200，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)，且形成該線路層200之材質係為銅，而形成該絕緣層201之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。應可理解地，該承載結構20亦可為其它承載晶片之承載件，如有機板材、晶圓(wafer)、或其他具有金屬佈線(routing)之載板，並不限於上述。
再者，有關該線路層200之製程係可於一承載件8上形成絕緣層201與扇出型重佈線路層(RDL)，且該承載件8之種類繁多，例如，該承載件8係為晶圓、玻璃板、鋁板、或表面具鋁層之板體，並無特別限制。
又，該電子元件21,21’係為封裝件、主動元件、被動 元件或其組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。具體地，該電子元件21,21’係為射頻晶片(例如：藍芽晶片或Wi-Fi晶片)，但亦可為其它不受電磁波干擾之電子元件。例如，該電子元件21係具有相對之作用面21a及非作用面21b，該作用面21a具有複數電極墊(圖略)，其藉由複數如銲錫材料之導電凸塊210以覆晶方式設於該承載結構20上並電性連接該線路層200；或者，該電子元件21’可藉由複數銲線210’以打線方式電性連接該線路層200。然而，有關該電子元件電性連接該承載結構之方式不限於上述。
另外，該屏蔽件22係為導電材板體或框架體，其立設於該承載結構20上且位於各該電子元件21,21’周圍並電性連接該線路層200及接地，以藉由該些屏蔽件22作為電磁波屏障，而防止各該電子元件21,21’之間相互電磁波(或訊號)干擾。
如第2B圖所示，形成一包覆層24於該承載結構20之第一側20a上，以令該包覆層24包覆該電子元件21,21’與該些屏蔽件22。接著，先移除該承載件8，再形成複數如銲球之導電元件26於該承載結構20之第二側20b上，並電性連接該線路層200，俾供後續接置如封裝結構、晶片或電路板等電子裝置(圖略)。
於本實施例中，該包覆層24係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材(molding compound)，其可用壓合(lamination) 或模壓(molding)之方式形成於該承載結構20之第一側20a上。
再者，由於該承載結構20之線路層200係為重佈線路層(redistribution layer，簡稱RDL)之規格，故可採用晶圓級(wafer form)之模壓規格形成該包覆層24。
又，該包覆層24係具有相對之第一表面24a與第二表面24b，使該包覆層24之第一表面24a結合至該承載結構20之第一側20a上。
另外，於最外層之線路層200上可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)260，以利於結合該導電元件26。
如第2C圖所示，移除該包覆層24之第二表面24b之部分材質，使該些屏蔽件22之端部22a外露於該包覆層之第二表面24b。
於本實施例中，係藉由研磨方式或雷射方式移除該包覆層24之第二表面24b之部分材質，以形成複數凹部240於該包覆層24之第二表面24b上，使該些屏蔽件22之端部22a外露於該凹部240。
於其它實施例中，如第3圖所示，亦可藉由整平製程，研磨移除部分之包覆層34(甚或部分之屏蔽件22)，使該包覆層34之第二表面34b齊平該些屏蔽件22之端部22a。
如第2D圖所示，透過如電鍍金屬之方式形成一遮蔽層25於該包覆層24之第二表面24b上，且該遮蔽層25延伸至該凹部240中，使該遮蔽層25接觸該屏蔽件22，以 令該遮蔽層25電性連接該屏蔽件22，俾供作為電磁屏蔽隔間(EMI partition)。
於本實施例中，形成該遮蔽層25之材質如金、銀、銅(Cu)、鎳(Ni)、鐵(Fe)、鋁(Al)、不銹鋼(Sus)等。
再者，亦可藉由塗佈(coating)、濺鍍(sputtering)、化鍍、無電鍍或蒸鍍等方式形成該遮蔽層25。或者，該遮蔽層25可為金屬蓋板或導電膜，以置放方式(如藉由導電凸塊或直接壓合)結合於該包覆層24之第二表面24b上。
如第2E圖所示，沿如第2D圖所示之切割路徑S進行切單製程，以得到本發明之電子封裝件2，且該屏蔽件22係位於該包覆層24之側面24c內而未外露於該包覆層之側面24c。
於本實施例中，該包覆層24之側面24c係鄰接該第一表面24a與第二表面24b。
因此，本發明之電子封裝件2之製法係先於該承載結構20上設置該屏蔽件22，使該遮蔽層25只需形成於該包覆層24之第二表面24a上，而無需延伸至包覆層24之側面24c及該承載結構20之側面，故於切單製程前，只需進行一次形成該遮蔽層25之製程(如第2D圖所示)，而無需於切單製程後，一一於各該電子封裝件2之外露表面形成遮蔽層25，因而能有效縮短該電子封裝件2之整體製作時間，且利於量產化及降低成本。
再者，由於該承載結構20與該包覆層24係採用晶圓級規格製作，故可批次生產，因而可節省生產時間及降低 成本。
又，以RDL形式製作該承載結構20(線路構造)，因而無需使用一般基板，故可減少該電子封裝件2之厚度。
另外，藉由該些電子元件21,21’外圍覆蓋有該屏蔽件22與該遮蔽層25，故該電子封裝件2於運作時，該些電子元件21,21’不會遭受外界之電磁干擾(EMI)，且該些電子元件21,21’之間亦不會相互電磁干擾，因而該電子封裝件2的電性運作功能得以正常，進而不會影響整體該電子封裝件2的電性效能。
本發明亦提供一種電子封裝件2,3，其包括：一承載結構20、至少一電子元件21,21’、一屏蔽件22、一包覆層24,34、以及一遮蔽層25。
所述之電子元件21,21’係設於該承載結構20上並電性連接該承載結構20。
所述之屏蔽件22係設於該承載結構20上並電性連接該承載結構20。
所述之包覆層24,34係形成於該承載結構20上以包覆該些電子元件21,21’與該屏蔽件22，其中，該包覆層24,34係具有結合該承載結構20之第一表面24a,34a、相對該第一表面24a之第二表面24b,34b與連接該第一表面24a,34a及第二表面24b,34b之側面24c,34c，且該屏蔽件22係位於該包覆層24,34之側面24c,34c內，並令該屏蔽件22之端部22a係外露於該包覆層24,34之第二表面24b,34b。
所述之遮蔽層25係形成於該包覆層24,34之第二表面 24b,34b上並電性連接該屏蔽件22，且該遮蔽層25未覆蓋於該包覆層24之側面24c,34c。
於一實施例中，該承載結構20係為具有核心層之線路構造或無核心層之線路構造。
於一實施例中，該承載結構20具有扇出型重佈線路層。
於一實施例中，該承載結構20上設有複數個該電子元件21,21’，且至少二該電子元件21,21’之間設有該屏蔽件22。
於一實施例中，該包覆層24之第二表面24b上係具有外露該屏蔽件22端部22a之凹部240，使該遮蔽層25延伸至該凹部240中，以接觸該屏蔽件22之端部22a。
於一實施例中，該包覆層34之第二表面34b係齊平該屏蔽件22之端部22a，使該遮蔽層25接觸該屏蔽件22。
於一實施例中，該遮蔽層25係接觸該屏蔽件22之端部22a。
於一實施例中，該遮蔽層25係為金屬層、金屬板或導電膜。
綜上所述，本發明之電子封裝件及其製法，係藉由先於該承載結構上設置屏蔽件，使該遮蔽層只需形成於該包覆層之第二表面上，而無需延伸至該包覆層之側面，故只需進行一次形成遮蔽層製程(以令該遮蔽層電性連接該屏蔽件)，即可於複數個電子封裝件上形成由屏蔽件及遮蔽層所構成之屏蔽結構，而無需於複數電子封裝件之外露表面 上一一進行形成遮蔽層之製程，因而能有效縮短該電子封裝件之整體製作時間，且利於量產化及降低成本。
再者，該電子封裝件係採用晶圓級規格進行封裝，故可批次生產，因而可節省生產時間及降低成本。
又，可以RDL形式製作該承載結構(線路構造)，因而無需使用一般基板，故可減少該電子封裝件之厚度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (27)

  1. 一種電子封裝件，係包括：承載結構；電子元件，係設於該承載結構上；屏蔽件，係設於該承載結構上；包覆層，係形成於該承載結構上，且包覆該電子元件與該屏蔽件，其中，該包覆層係具有結合該承載結構之第一表面、相對該第一表面之第二表面與連接該第一表面及第二表面之側面；以及遮蔽層，係形成於該包覆層之第二表面上並電性連接該屏蔽件且未覆蓋該包覆層之側面。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該承載結構係為具有核心層之線路構造或無核心層之線路構造。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該承載結構具有扇出型重佈線路層。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該承載結構上設有複數個該電子元件，且至少二該電子元件之間設有該屏蔽件。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該屏蔽件係電性連接該承載結構。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該屏蔽件係位於該電子元件周圍。
  7. 如申請專利範圍第1項所述之電子封裝件，其中，該屏 蔽件之部分表面係外露於該包覆層之第二表面。
  8. 如申請專利範圍第7項所述之電子封裝件，其中，該包覆層之第二表面上係具有外露該屏蔽件之部分表面之凹部。
  9. 如申請專利範圍第8項所述之電子封裝件，其中，該遮蔽層係延伸至該凹部中，以接觸該屏蔽件。
  10. 如申請專利範圍第7項所述之電子封裝件，其中，該包覆層之第二表面係齊平該屏蔽件外露之部分表面。
  11. 如申請專利範圍第1項所述之電子封裝件，其中，該遮蔽層係接觸該屏蔽件。
  12. 如申請專利範圍第1項所述之電子封裝件，其中，該遮蔽層係為金屬層、金屬板或導電膜。
  13. 一種電子封裝件之製法，係包括：設置電子元件與屏蔽件於一承載結構上；形成包覆層於該承載結構上，以令該包覆層包覆該電子元件與屏蔽件，其中，該包覆層係具有結合該承載結構之第一表面、相對該第一表面之第二表面與連接該第一表面及第二表面之側面；以及形成遮蔽層於該包覆層之第二表面上且未覆蓋該包覆層之側面，並令該遮蔽層電性連接該屏蔽件。
  14. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該承載結構係為具有核心層之線路構造或無核心層之線路構造。
  15. 如申請專利範圍第13項所述之電子封裝件之製法，其 中，該承載結構具有扇出型重佈線路層。
  16. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該承載結構上設有複數個該電子元件，且至少二該電子元件之間設有該屏蔽件。
  17. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該屏蔽件係電性連接該承載結構。
  18. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該屏蔽件係位於該電子元件周圍。
  19. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該屏蔽件之部分表面係外露於該包覆層之第二表面。
  20. 如申請專利範圍第19項所述之電子封裝件之製法，其中，該包覆層之第二表面上係具有外露該屏蔽件之部分表面之凹部。
  21. 如申請專利範圍第20項所述之電子封裝件之製法，其中，該遮蔽層係延伸至該凹部中，以接觸該屏蔽件。
  22. 如申請專利範圍第19項所述之電子封裝件之製法，其中，該包覆層之第二表面係齊平該屏蔽件外露之部分表面。
  23. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該遮蔽層係接觸該屏蔽件。
  24. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該遮蔽層係為金屬層、金屬板或導電膜。
  25. 如申請專利範圍第13項所述之電子封裝件之製法，復 包括於形成該遮蔽層後，進行切單製程。
  26. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該承載結構之製程係包括：形成絕緣層與設於該絕緣層上之線路層於一承載件上，使該屏蔽件電性連接該線路層；以及形成該包覆層後，移除該承載件。
  27. 如申請專利範圍第26項所述之電子封裝件之製法，其中，該承載件係為晶圓、玻璃板、鋁板、或表面具鋁層之板體。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761756B (zh) * 2020-02-04 2022-04-21 矽品精密工業股份有限公司 電子封裝件及其基板結構
TWI771762B (zh) * 2020-09-16 2022-07-21 大陸商鵬鼎控股（深圳）股份有限公司 封裝電路結構及其製作方法
US11869850B2 (en) 2020-06-19 2024-01-09 Wistron Neweb Corporation Package structure comprising conductive metal board and ground element

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI723414B (zh) * 2019-06-05 2021-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR20210131689A (ko) * 2020-04-24 2021-11-03 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI474462B (zh) * 2011-12-16 2015-02-21 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI594390B (zh) * 2014-05-16 2017-08-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI553807B (zh) * 2014-06-13 2016-10-11 思鷺科技股份有限公司 封裝結構

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761756B (zh) * 2020-02-04 2022-04-21 矽品精密工業股份有限公司 電子封裝件及其基板結構
US11869850B2 (en) 2020-06-19 2024-01-09 Wistron Neweb Corporation Package structure comprising conductive metal board and ground element
TWI771762B (zh) * 2020-09-16 2022-07-21 大陸商鵬鼎控股（深圳）股份有限公司 封裝電路結構及其製作方法

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