CN106910736A - 半导体封装及其制造方法 - Google Patents

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layer
chip
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chips
connector
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郑然丞
孙晧荣
朴寿显
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Hynix Semiconductor Inc
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Abstract

半导体封装及其制造方法。可提供一种半导体封装和/或该半导体封装的制造方法。该半导体封装可包括第一晶片、电连接至第一晶片的至少一个第二晶片以及设置在互连结构层上的多个第一连接器。该半导体封装可包括电连接至所述多个第一连接器的封装基板。该封装基板可具有空腔，所述至少一个第二晶片被至少部分地设置在所述空腔中。互连结构层可包括电连接至第一晶片以及所述至少一个第二晶片的信号路径。所述至少一个第二晶片可被设置为使信号路径的长度最小化。

Description

半导体封装及其制造方法
技术领域
本公开的实施方式总体上涉及半导体封装技术，更具体地讲，涉及包括垂直层叠的半导体芯片的半导体封装及其制造方法。
背景技术
随着诸如移动系统的较小电子系统的发展，越来越需要能够处理大量数据的半导体封装。更具体地讲，越来越需要能够一次处理大量数据并且执行各种功能的半导体封装。响应于这种需求，各个半导体封装被实现为包括具有不同功能的多个半导体芯片。系统封装(SIP)技术是用于实现能够一次处理大量数据并且执行各种功能的半导体封装的非常有吸引力的候选。近来，已提出将具有不同功能的多个半导体芯片包封在单个封装中的系统封装(SIP)技术来实现高性能电子系统。作为SIP技术的结果，大量努力集中在实现各自包括至少一个微处理器芯片和至少一个存储器芯片的2.5维(2.5D)或3维(3D)SIP上，以改进半导体封装的功能。
发明内容
根据实施方式，提供了一种制造半导体封装的方法。该方法可包括提供虚设晶圆。该方法可包括在虚设晶圆上形成互连结构层。该方法可包括在互连结构层上安装第一晶片。该方法可包括在互连结构层上形成模制部(molding part)以保护第一晶片。该方法可包括使虚设晶圆凹陷以暴露互连结构层的与第一晶片相对的表面。该方法可包括将至少一个第二晶片安装在互连结构层的暴露表面的一个部分上以与第一晶片的一部分交叠。该方法可包括在互连结构层的暴露表面的另一部分上形成多个第一连接器。该方法可包括将封装基板附接至所述多个第一连接器。封装基板中具有空腔，所述至少一个第二晶片被部分地或整个地设置在所述空腔中。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器的第二再分配图案、以及将第一晶片电连接至所述多个第一连接器中的其它第一连接器的第三再分配图案。
根据实施方式，提供了一种制造半导体封装的方法。该方法可包括提供虚设晶圆。该方法可包括在虚设晶圆上形成互连结构层。该方法可包括将第一晶片安装在互连结构层上。该方法可包括在互连结构层上形成第一模制部以保护第一晶片。该方法可包括使虚设晶圆凹陷以暴露互连结构层的与第一晶片相对的表面。该方法可包括将至少一个第二晶片安装在互连结构层的暴露表面的一个部分上以与第一晶片的一部分交叠。该方法可包括在互连结构层的暴露表面的另一部分上形成第二模制部以包围所述至少一个第二晶片。该方法可包括形成穿透第二模制部以电连接至互连结构层的多个贯通模制过孔。该方法可包括将封装基板附接至所述多个贯通模制过孔。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔的第二再分配图案以及将第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔的第三再分配图案。
根据实施方式，一种半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括设置在互连结构层上的多个第一连接器。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片以及电连接至所述多个第一连接器的封装基板。该封装基板中可包括空腔，所述至少一个第二晶片被部分地或整个地设置在所述空腔中。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器的第二再分配图案以及将第一晶片电连接至所述多个第一连接器中的其它第一连接器的第三再分配图案。
根据实施方式，一种半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片。该半导体封装可包括被设置在互连结构层的表面上以包围所述至少一个第二晶片的模制部。该半导体封装可包括穿透模制部的多个贯通模制过孔。该半导体封装可包括电连接至所述多个贯通模制过孔的封装基板。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔的第二再分配图案以及将第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔的第三再分配图案。
根据实施方式，可提供一种包括半导体封装的存储卡。该半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括设置在互连结构层上的多个第一连接器。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片以及电连接至所述多个第一连接器的封装基板。该封装基板中可包括空腔，所述至少一个第二晶片被部分地或整个地设置在所述空腔中。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器的第二再分配图案以及将第一晶片电连接至所述多个第一连接器中的其它第一连接器的第三再分配图案。
根据实施方式，可提供一种包括半导体封装的存储卡。该半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片。该半导体封装可包括被设置在互连结构层的表面上以包围所述至少一个第二晶片的模制部。该半导体封装可包括穿透模制部的多个贯通模制过孔。该半导体封装可包括电连接至所述多个贯通模制过孔的封装基板。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔的第二再分配图案以及将第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔的第三再分配图案。
根据实施方式，可提供一种包括半导体封装的电子系统。该半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括设置在互连结构层上的多个第一连接器。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片以及电连接至所述多个第一连接器的封装基板。该封装基板中可包括空腔，所述至少一个第二晶片被部分地或整个地设置在所述空腔中。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器的第二再分配图案以及将第一晶片电连接至所述多个第一连接器中的其它第一连接器的第三再分配图案。
根据实施方式，可提供一种包括半导体封装的电子系统。该半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片。该半导体封装可包括被设置在互连结构层的表面上以包围所述至少一个第二晶片的模制部。该半导体封装可包括穿透模制部的多个贯通模制过孔。该半导体封装可包括电连接至所述多个贯通模制过孔的封装基板。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔的第二再分配图案以及将第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔的第三再分配图案。
该半导体封装可包括第一晶片、电连接至第一晶片的至少一个第二晶片以及设置在互连结构层上的多个第一连接器。该半导体封装可包括电连接至所述多个第一连接器的封装基板。该封装基板可具有空腔，所述至少一个第二晶片被至少部分地设置在所述空腔中。互连结构层可包括电连接至第一晶片以及所述至少一个第二晶片的信号路径。所述至少一个第二晶片可被设置为使信号路径的长度最小化。
可提供一种制造半导体封装的方法。该方法可包括以下步骤：提供虚设晶圆；在虚设晶圆上形成互连结构层；在互连结构层上连接第一晶片；以及在互连结构层上形成模制部以保护第一晶片。该方法可包括以下步骤：使虚设晶圆凹陷以暴露互连结构层的与第一晶片相对的表面；将至少一个第二晶片设置在互连结构层的暴露表面的一个部分上；在互连结构层的暴露表面的另一部分上形成多个第一连接器；以及将封装基板连接至所述多个第一连接器。封装基板中可具有空腔，第二晶片被至少部分地设置在所述空腔中。互连结构层可包括电连接至第一晶片以及所述至少一个第二晶片的信号路径。所述至少一个第二晶片可被设置为使信号路径的长度最小化。
附图说明
图1至图5示出根据实施方式的半导体封装的示例的表示。
图6是示出根据实施方式的半导体封装的示例的表示的横截面图。
图7至图16是示出根据实施方式的半导体封装的制造方法的示例的表示的横截面图。
图17是示出根据实施方式的半导体封装的示例的表示的横截面图。
图18至图22是示出根据实施方式的半导体封装的制造方法的示例的表示的横截面图。
图23是示出根据实施方式的采用包括封装的存储卡的电子系统的示例的表示的框图。
图24是示出根据实施方式的包括封装的电子系统的示例的表示的框图。
具体实施方式
本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词，术语的含义可根据实施方式所属领域的普通技术人员而不同地解释。如果被详细定义，则术语可根据所述定义来解释。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有与实施方式所属领域的普通技术人员通常理解的含义相同的含义。
将理解，尽管本文中可使用术语第一、第二、第三等来描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离说明书的教导的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
根据以下实施方式的半导体封装可对应于系统封装(SIP)。各个半导体封装可被实现为包括多个半导体芯片，其中的至少两个半导体芯片被设计为具有不同的功能。可通过利用划片工艺将包括电子电路的诸如晶圆的半导体基板分离成多片来获得半导体芯片。半导体芯片可具有包括封装基板和安装在封装基板上的半导体晶片的封装形式。在这种情况下，半导体晶片可包括集成在其中的电子电路。半导体芯片可包括垂直地层叠以具有三维结构的多个半导体晶片，所述多个半导体晶片可利用穿透所述多个半导体晶片的硅通孔(TSV)来彼此电连接。半导体芯片可对应于集成在半导体基板上的存储器芯片，其包括例如动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪存电路、磁随机存取存储器(MRAM)电路、电阻随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或者相变随机存取存储器(PcRAM)电路。半导体芯片或半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或者可穿戴电子系统中。
在一些实施方式中，半导体芯片可对应于具有系统芯片(SoC)形式的逻辑芯片。SoC可以是包括微处理器、微控制器、数字信号处理核心或者接口的专用集成电路(ASIC)芯片。SoC可包括中央处理单元(CPU)或者图形处理单元(GPU)。为了SoC高速操作，SoC必须高速地与存储数据的存储器芯片通信。即，可能需要短接口路径和高信号带宽以改进SoC的操作速度。例如，如果GPU芯片和高带宽存储器(HBM)芯片垂直地层叠在单个SIP中，则可减小GPU芯片与HBM芯片之间的接口路径以改进GPU芯片的操作速度。
在电子系统中，存储器芯片与处理器芯片之间的通信中的瓶颈现象可能使电子系统的性能劣化。因此，可采用诸如HBM芯片的高性能存储器芯片作为电子系统的存储器芯片。HBM芯片可被配置为包括利用TSV技术垂直地层叠的多个存储器晶片以获得其高带宽。HBM芯片可包括垂直地层叠的多个TSV，其连接至各个存储器晶片以独立地控制相应存储器晶片。各个存储器晶片可被配置为包括两个存储器通道，可能需要充当输入/输出(I/O)引脚的多个TSV(例如，一百二十八个TSV)以用于各个存储器通道的操作。因此，由四个层叠的存储器晶片组成的HBM芯片可包括一千零二十四个TSV以独立地控制八个存储器通道。在这种情况下，八个存储器通道中的一个可通过TSV与八个存储器通道中的另一个独立地通信。因此，由于各个存储器通道通过TSV独立地并且直接地接收或输出信号，所以HBM芯片的信号带宽可加宽。然而，如果TSV的数量增加以改进HBM芯片的带宽，则包括在HBM芯片中的互连线或焊盘的间距大小可减小。因此，以下实施方式提供具有利用互连结构层将存储器芯片电连接至ASIC芯片的配置的各种SIP，所述互连结构层利用能够形成精细图案的晶圆处理技术来实现。
贯穿说明书，相同的标号表示相同的元件。因此，即使没有参照附图提及或描述标号，也可参照另一附图提及或描述该标号。另外，即使附图中未示出标号，也可参照另一附图提及或描述它。
图1至图5示出根据实施方式的半导体封装10。
参照图1，半导体封装10可被配置为包括互连结构层100、设置在互连结构层100的顶表面101上的第一晶片200以及与第一晶片200相对设置在互连结构层100的底表面103上的第二晶片400。半导体封装10可以是集成电路(IC)封装。第一晶片200和各个第二晶片400可具有不同的功能以构成单个系统。在这种情况下，半导体封装10可被配置为具有SIP形式。
第一晶片200可被设置为电连接至互连结构层100。第一晶片200可包括半导体基板(未示出)、诸如晶体管的有源器件(未示出)以及互连线(未示出)。有源器件可形成在半导体基板上，互连线可形成在有源器件和半导体基板上。互连线可形成在半导体基板上以包括层间介电(ILD)层或金属间介电(IMD)层。
第一晶片200可以是微处理器、高性能中央处理单元(CPU)或者高性能图形处理单元(GPU)。参照图2，第一晶片200可被设置为与各个第二晶片400的至少一部分交叠，互连结构层100可被设置在第一晶片200与各个第二晶片400之间。第一晶片200可与各个第二晶片400垂直地交叠。第一晶片200可包括用于与第二晶片400电通信的接口物理层PHY1，各个第二晶片400还可包括用于与第一晶片200电通信的接口物理层PHY2(参见图2)。第一晶片200和第二晶片400可被适当地设置在互连结构层100上，以使得第一晶片200的接口物理层PHY1与第二晶片400的接口物理层PHY2垂直地交叠。由于接口物理层PHY1被设置为与接口物理层PHY2垂直地交叠，所以接口物理层PHY1与各个接口物理层PHY2之间的信号路径134A的长度可被最小化以改进第一晶片200与第二晶片400之间的信号传输速度。如果第一晶片200包括GPU装置，各个第二晶片400包括存储器装置，则第一晶片200和第二晶片400可通过接口物理层PHY1和PHY2之间的信号路径134A来彼此高速通信。结果，半导体封装10可利用高操作速度呈现优异的特性。
半导体封装10可包括电连接以及机械连接至第一晶片200、互连结构层100和第二晶片400的封装基板500。封装基板500可具有顶表面503，第一晶片200和第二晶片400以及互连结构层100设置在该顶表面503上。外部连接端子340可与第一晶片200和第二晶片400以及互连结构层100相对地设置在封装基板500的底表面501上。外部连接端子340可以是焊球或凸块。
与集成有集成电路的半导体基板不同，封装基板500可包括封装互连结构530+540+550，其充当电路互连线以将第一晶片200和第二晶片400电连接至外部装置。封装基板500可包括用于将封装互连结构530+540+550彼此电绝缘的介电体。封装基板500可以是包括设置在介电体中和介电体上的封装互连结构530+540+550的印刷电路板(PCB)。封装互连结构530+540+550可包括第一封装互连焊盘540，其被设置在封装基板500的顶表面503上并且电连接至第一晶片200和第二晶片400。封装互连结构530+540+550可包括与外部连接端子340组合的第二封装互连焊盘550以及用于将第一封装互连焊盘540电连接至第二封装互连焊盘550的封装互连线530。封装互连线530可以是基本上穿透封装基板500的基板主体的导电构件。由于第二封装互连焊盘550分别连接至外部连接端子340，所以第二封装互连焊盘550可被设置为具有与外部连接端子340的间距P4相等的间距。外部连接端子340的间距P4可考虑外部连接端子340的宽度W4和高度H4来设定。因此，第二封装互连焊盘550的宽度也可考虑外部连接端子340的宽度W4和高度H4来设定。第二封装互连焊盘550的宽度和间距可分别被设定为显著大于第一封装互连焊盘540的宽度和间距。
封装基板500的顶表面503的一部分可具有凹形状以在封装基板500中提供空腔509。在一些实施方式中，空腔509可被设置为穿透封装基板500。第二晶片400可以至少部分地插入空腔509中。即，各个第二晶片400的整个部分或者一部分可插入空腔509中。因此，封装基板500与互连结构层100之间的距离可小于第二晶片400的高度。即，由于第二晶片400插入空腔509中，所以封装基板500的顶表面503与互连结构层100的底表面103之间的距离可减小。
在利用诸如焊接电极或焊球的连接器将半导体芯片或半导体封装安装在基板上的情况下，焊接电极的间距可与焊接电极的高度成比例。即，如果焊接电极的高度增加，则在回流焊接工艺期间可能在彼此相邻的焊接电极之间形成不期望的电路径。因此，如果焊接电极的高度增大，则焊接电极之间的距离必须增大以防止焊接电极之间的电连接。这可能导致焊接电极的间距的增加。在这种情况下，设置在有限区域中的焊接电极的数量可能减少，从而使得难以实现高性能半导体封装。
半导体封装10可包括设置在互连结构层100的底表面103上的多个第一连接器330。所述多个第一连接器330可以是具有球形状的导电构件(例如，焊接凸块)。第一连接器330可被设置在互连结构层100的底表面103和封装基板500的顶表面503之间以具有柱形状并且支撑互连结构层100。由于第二晶片400被插入空腔509中，所以第一连接器330的高度H3可减小。如果第一连接器330的高度H3减小，则第一连接器330的宽度W3也可减小。如果第一连接器330的高度H3增大，第一连接器330的宽度W3必须增大，并且第一连接器330的间距也可增大。然而，根据实施方式，由于第二晶片400被插入空腔509中，所以第一连接器330的高度H3可减小。因此，第一连接器330的间距P3可减小。即，第一连接器330可被设置为具有精细的间距。结果，设置在有限区域中的第一连接器330(充当I/O信号引脚)的数量可增加，以实现高性能半导体封装。换言之，半导体封装10的宽度可相对减小以实现具有减小的形状因子的半导体封装。
参照图3的平面图，多个第二晶片400可彼此相邻地设置在空腔509中。例如，四个第二晶片400可在空腔509的底表面上成两行和两列二维排列，以具有矩阵形式。即，这四个第二晶片400可被设置为具有镶嵌阵列。由于第二晶片400彼此相邻设置，所以用于将第二晶片400彼此电连接的互连线可在没有任何复杂性的情况下简单且容易地设置。
再参照图1，第二晶片400可通过第二连接器320来电连接和机械连接至互连结构层100的底表面103。第二连接器320可被设置在互连结构层100的与第二晶片400交叠的部分上。由于第二连接器320直接与第二晶片400组合，所以第二连接器320可被排列以具有分别与第二晶片400的信号I/O焊盘(未示出)的宽度和间距相等的宽度W1和间距P1。第二连接器320的宽度W1和间距P1可分别小于第一连接器330的宽度W3和间距P3。由于第二连接器320的宽度W1小于第一连接器330的宽度W3，所以第二连接器320的高度H1也可小于第一连接器330的高度H3。第二连接器320可以是微凸块。
第一晶片200可通过第三连接器310电连接和机械连接至互连结构层100的顶表面101。第三连接器310可被设置在互连结构层100的与第一晶片200交叠的部分上。由于第三连接器310直接与第一晶片200组合，所以第三连接器310可被排列为具有分别与第一晶片200的信号I/O焊盘(未示出)的宽度和间距相等的宽度W2和间距P2。第三连接器310的宽度W2和间距P2可分别小于第一连接器330的宽度W3和间距P3。由于第三连接器310的宽度W2小于第一连接器330的宽度W3，所以第三连接器310的高度H2也可小于第一连接器330的高度H3。第三连接器310可以是微凸块。第三连接器310的宽度W2和间距P2可分别等于或基本上等于第二连接器320的宽度W1和间距P1。
互连结构层100可包括设置在其底表面103上以具有精细间距的第一连接焊盘143以及设置在其顶表面101上以具有精细间距的第三连接焊盘120，以使得被排列为具有精细间距P1和P2的第二连接器320和第三连接器310被安装在互连结构层100上。第一连接焊盘143可被排列为具有小于第一连接器330的间距P3的间距。第一连接焊盘143可被排列为具有基本上等于第二连接器320的间距P1的间距。第三连接焊盘120可被排列为具有小于第一连接器330的间距P3的间距。第三连接焊盘120可被排列为具有基本上等于第三连接器310的间距P2的间距。第三连接焊盘120的宽度和间距可分别基本上等于第一连接焊盘143的宽度和间距。充当信号I/O焊盘的多个晶片焊盘(未示出)可被设置在第一晶片200和第二晶片400的表面上以实现高性能半导体封装。如果设置在有限区域中的晶片焊盘的数量增加，晶片焊盘的间距可减小。如果焊球被设置在晶片焊盘上并且晶片焊盘的间距减小，则相邻焊球可能彼此电连接从而导致半导体封装的故障。因此，必须减小焊球的大小(例如，宽度)以防止相邻焊球彼此电连接。第一连接焊盘143和第三连接焊盘120可排列在互连结构层100的表面上以具有等于第一晶片200和第二晶片400的晶片焊盘的间距的间距。即，第三连接焊盘120和第三连接器310的间距可被设定为基本上等于第一晶片200的晶片焊盘(未示出)的间距。因此，第三连接器310的大小可取决于第三连接器310的间距。第一连接焊盘143和第二连接器320的间距可被设定为基本上等于第一晶片200的晶片焊盘(未示出)的间距，并且第二连接器320的大小可依据第二连接器320的间距而减小。互连结构层100还可包括与第一连接焊盘143相邻设置的第二连接焊盘146，第二连接焊盘146可被排列为具有大于第一连接焊盘143的间距的间距。由于第一连接器330被安装在第二连接焊盘146上，所以第二连接焊盘146可被设置为具有基本上等于第一连接器330的间距P3的间距。如果第二晶片400的整个部分完全被插入空腔509中以使得第一连接器330的高度H3基本上等于第二连接器320的高度H1，则第二连接焊盘146的宽度和间距可分别等于第一连接焊盘143的宽度和间距。
互连结构层100可包括提供电连接路径以用于改变连接位置的再分配图案130。再分配图案130可包括：第一再分配图案134，其基本上在垂直方向上延伸以将第一晶片200电连接至第二晶片400；第二再分配图案135，其基本上在水平方向上延伸以将第二晶片400电连接至一些第一连接器330；以及第三再分配图案132，其基本上在水平方向上延伸以将第一晶片200电连接至其它第一连接器330。
第一连接焊盘143中的一些焊盘142可直接连接至第一再分配图案134的第一端，第三连接焊盘120中的一些焊盘124可直接连接至第一再分配图案134的第二端。第一再分配图案134可垂直地穿透互连结构层100的主体。第一连接焊盘143的连接至第一再分配图案134的第一端的焊盘142可被设置为分别与第三连接焊盘120的连接至第一再分配图案134的第二端的焊盘124交叠。
第一连接焊盘143中的其它焊盘141可直接连接至第二再分配图案135的第一端，第二连接焊盘146中的一些焊盘144可直接连接至第二再分配图案135的第二端。由于第二连接焊盘146中的焊盘144和第一连接焊盘143中的焊盘141全部设置在互连结构层100的底表面103上，所以用于将第二连接焊盘146中的焊盘144电连接至第一连接焊盘143中的焊盘141的第二再分配图案135可被设置为与互连结构层100的底表面103平行基本上在水平方向上延伸。第二再分配图案135可被设置在互连结构层100的主体中。另选地，第二再分配图案135可被设置在互连结构层100的表面(即，底表面103)上以减小其长度。
第三连接焊盘120的其它焊盘122可直接连接至第三再分配图案132的第一端，第二连接焊盘146的其它焊盘145可直接连接至第三再分配图案132的第二端。尽管第三再分配图案132基本上在垂直方向上穿透互连结构层100的主体，第三再分配图案132可包括在水平方向上延伸的水平部分以便将第三连接焊盘120的焊盘122连接至相对于焊盘122偏移的第二连接焊盘146的焊盘145。
第一再分配图案134可提供用来发送第一晶片200和第二晶片400之间的电信号的电路径，第二再分配图案135可提供用来发送封装基板500和第二晶片400之间的电信号的电路径。第三再分配图案132可提供用来发送第一晶片200和封装基板500之间的电信号的电路径。第一再分配图案134、第二再分配图案135和第三再分配图案132可以是独立的路径。第二再分配图案135可仅用于将封装基板500连接至第二晶片400。因此，第二再分配图案135可用于将仅用于选择性地测试第二晶片400或者仅用于选择性地修复第二晶片400的信号施加到第二晶片400。
参照图4，各个第二晶片400可包括垂直地层叠的多个晶片410、420A、420B、420C和420D。例如，各个第二晶片400可包括垂直地层叠的主晶片410、第一从晶片420A、第二从晶片420B、第三从晶片420C和第四从晶片420D，所述多个晶片410、420A、420B、420C和420D可通过硅通孔(TSV)411、421A、421B和421C以及内部互连器412、422A、422B和422C来彼此电连接。从晶片420A、420B、420C和420D的侧壁可被侧模制部430覆盖。最上面的从晶片(即，第四从晶片420D)的顶表面425D可被暴露以改进第二晶片400的散热效率。第二连接器320可被设置在主晶片410的表面413上。第二连接器320中的一些连接器321可被设置在接口物理层PHY2上以用于与第一晶片200通信，第二连接器320中的其它连接器324可被设置在表面413的一部分上以用于与封装基板500通信。包括层叠的晶片410、420A、420B、420C和420D的各个第二晶片400可以是诸如HBM芯片的高性能存储器装置。
再参照图1，半导体封装10还可包括包围并保护第一晶片200的模制部250。模制部250可包围第一晶片200的侧壁以暴露第一晶片200的顶表面203。可在第一晶片200的顶表面203上设置散热结构(未示出)。该散热结构(例如，散热器)可利用热界面材料(TIM)附接至第一晶片200的顶表面203。
参照图1，空腔509可位于封装基板500的中心部分处，第二晶片400可被插入空腔509中以与第一晶片200的中心部分交叠。参照图5，空腔509A可被设置在封装基板500A中以分别与封装基板500A的四个拐角503A相邻。在这种情况下，空腔509A可被设置为关于封装基板500A的中心点点对称或基本上点对称。因此，被插入相应空腔509A中的第二晶片400A(与图1的第二晶片400对应)也可被设置为分别与封装基板500A的四个拐角相邻，并且第二晶片400A的接口物理层PHY2可与第一晶片200交叠。在这种情况下，第二晶片400A可被设置为彼此间隔开，并且也可关于封装基板500A的中心点点对称或基本上点对称。
图6是示出根据实施方式的半导体封装20的横截面图。图6所示的一些元件可与图1所示的一些元件基本上相同。
参照图6，半导体封装20可被配置为包括互连结构层1100、设置在互连结构层1100的顶表面1101上的第一晶片1200以及与第一晶片1200相对设置在互连结构层1100的底表面1103上的第二晶片1400。半导体封装20可包括封装基板1500，其电连接并且机械连接至第一晶片1200、互连结构层1100和第二晶片1400。封装基板1500可具有顶表面1503，第一晶片1200和第二晶片1400以及互连结构层1100设置在该顶表面1503上。外部连接端子1340可与第一晶片1200和第二晶片1400以及互连结构层1100相对地设置在封装基板1500的底表面1501上。
封装基板1500可包括封装互连结构1530+1540+1550，其充当将第一晶片1200和第二晶片1400电连接至外部装置的电路互连线。封装互连结构1530+1540+1550可包括第一封装互连焊盘1540，第一封装互连焊盘1540被设置在封装基板1500的顶表面1503上并且电连接至第一晶片1200和第二晶片1400。另外，封装互连结构1530+1540+1550可包括与外部连接端子1340组合的第二封装互连焊盘1550以及用于将第一封装互连焊盘1540电连接至第二封装互连焊盘1550的封装互连线1530。可在封装基板1500中提供空腔1509。空腔1509可穿透封装基板1500的主体的一部分以具有通孔形状。第二晶片1400可被至少部分地插入空腔1509中。
半导体封装20可包括设置在互连结构层1100的底表面1103上的多个第一连接器1330。第二晶片1400可通过第二连接器1320电连接并且机械连接至互连结构层1100的底表面1103。第一晶片1200可通过第三连接器1310电连接并且机械连接至互连结构层1100的顶表面1101。
互连结构层1100可包括设置在其底表面1103上以具有精细间距的第一连接焊盘1143以及设置在其顶表面1101上以具有精细间距的第三连接焊盘1120。互连结构层1100还可包括与第一连接焊盘1143相邻设置的第二连接焊盘1146，并且第二连接焊盘1146可被排列为具有大于第一连接焊盘1143的间距的间距。
互连结构层1100可包括再分配图案1130，其提供用于改变连接位置的电连接路径。再分配图案1130可包括：第一再分配图案1134，其基本上在垂直方向上延伸以将第一晶片1200电连接至第二晶片1400；第二再分配图案1135，其基本上在水平方向上延伸以将第二晶片1400电连接至一些第一连接器1330；以及第三再分配图案1132，其基本上在水平方向上延伸以将第一晶片1200电连接至其它第一连接器1330。
第一连接焊盘1143的一些焊盘1142可直接连接至第一再分配图案1134的第一端，第三连接焊盘1120的一些焊盘1124可直接连接至第一再分配图案1134的第二端。第一连接焊盘1143的其它焊盘1141可直接连接至第二再分配图案1135的第一端，第二连接焊盘1146的一些焊盘1144可直接连接至第二再分配图案1135的第二端。第三连接焊盘1120的其它焊盘1122可直接连接至第三再分配图案1132的第一端，第二连接焊盘1146的其它焊盘1145可直接连接至第三再分配图案1132的第二端。
半导体封装20还可包括包围并保护第一晶片1200的模制部1250。模制部1250可包围第一晶片1200的侧壁以暴露第一晶片1200的顶表面1203。
图7至图16是示出根据实施方式的半导体封装的制造方法的横截面图。图7至图16示出图1所示的半导体封装10的制造方法。图7至图16所示的一些元件可与参照图1描述的一些元件基本上相同。
图7示出在虚设晶圆2000上形成导电焊盘2140的阵列的步骤。导电焊盘2140可包括第一连接焊盘2143和第二连接焊盘2146。虚设晶圆2000可充当在互连结构层(图1的100)的形成中使用的支撑件。虚设晶圆2000可以是裸硅晶圆。虚设晶圆2000可被引入以形成由构成互连结构层(图1的100)的导电图案和介电层组成的层叠结构。因此，在一些实施方式中，虚设晶圆2000可以是不同于裸硅晶圆的晶圆。例如，虚设晶圆2000可以是蓝宝石晶圆、绝缘体上硅(SOI)晶圆、绝缘材料晶圆或介电材料晶圆。如果裸硅晶圆用作虚设晶圆2000，则半导体工艺可被应用于虚设晶圆2000以形成互连结构层100。形成互连结构层100可包括在虚设晶圆2000上形成再分配线。随后的工艺可包括晶圆处理技术。在一些实施方式中，随后的工艺的顺序或者图案的形状可被修改或改变以简化用于形成再分配线的工艺。由于虚设晶圆2000具有平坦表面，所以导电焊盘2140可被形成为具有精细间距并且可精确地控制导电焊盘2140的尺寸。
具体地讲，导电层可形成在虚设晶圆2000上，可对该导电层进行构图以形成第一连接焊盘2143和第二连接焊盘2146。第一连接焊盘2143中的一些焊盘2142可形成在虚设晶圆2000的一部分上以直接连接至第一再分配图案(图1的134)的第一端，第一连接焊盘2143中的其它焊盘2141可形成在虚设晶圆2000的另一部分上以直接连接至第二再分配图案(图1的135)的第一端。第二连接焊盘2146中的一些焊盘2144可形成在虚设晶圆2000的另一部分上以直接连接至第二再分配图案(图1的135)的第二端，第二连接焊盘2146中的其它焊盘2145可形成在虚设晶圆2000的另一部分上以直接连接至第三再分配图案(图1的132)的第一端。
即使第一连接焊盘2143的间距不同于第二连接焊盘2146的间距，与形成在印刷电路板(PCB)上的电路互连相比，第一连接焊盘2143和第二连接焊盘2146可被形成为具有精细间距。这是因为虚设晶圆2000的表面平坦度优于PCB的表面平坦度。
参照图8，第一介电层2151可形成在虚设晶圆2000上以将第一连接焊盘2143和第二连接焊盘2146彼此电绝缘。第一介电层2151可被形成为包括各种介电层中的至少一个。例如，第一介电层2151可被形成为包括用作层间介电层的绝缘层、用作金属间介电层的绝缘层、聚合物层(例如，聚酰亚胺层)、硅氧化物层、硅氮化物层等。第一介电层2151可利用层压工艺、沉积工艺或涂覆工艺来形成。
充当第二再分配图案(图1的135)的第一导电图案2135可形成在第一介电层2151上以将第一连接焊盘2143中的焊盘2142电连接至第二连接焊盘2146中的焊盘2144。第一导电图案2135的第一端可延伸到第一介电层2151中以接触第一连接焊盘2143中的焊盘2142，第一导电图案2135的第二端可延伸到第一介电层2151中以接触第二连接焊盘2146中的焊盘2144。
参照图9，第二介电层2153可形成在第一介电层2151上以将第一导电图案2135彼此电绝缘。第二介电层2153可被形成为包括各种介电层中的至少一个。例如，第二介电层2153可被形成为包括用作层间介电层的绝缘层、用作金属间介电层的绝缘层、聚合物层(例如，聚酰亚胺层)、硅氧化物层、硅氮化物层等。第二介电层2153可利用层压工艺、沉积工艺或涂覆工艺来形成。
与第三再分配图案(图1的132)的部分对应的第二导电图案2132A可形成在第二介电层2153上。第二导电图案2132A的第一端可延伸到第一介电层2151和第二介电层2153中以接触第二连接焊盘2146中的其它焊盘2145。因此，第二导电图案2132A的第一端可具有过孔形状。
参照图10，第三介电层2155可形成在第二介电层2153上以将第二导电图案2132A彼此电绝缘。第三介电层2155可被形成为包括各种介电层中的至少一个。与第一再分配图案(图1的134)对应的第三导电图案2134可被形成为垂直地穿透第一至第三介电层2151、2153和2155。第三导电图案2134的第一端可分别连接至第一连接焊盘2143中的其它焊盘2141。第四导电图案2132B可被形成为垂直地穿透第三介电层2155。第四导电图案2132B的第一端可连接至第二导电图案2132A。第二导电图案2132A和第四导电图案2132B可构成与第三再分配图案(图1的132)对应的再分配图案2132。
参照图11，第三连接焊盘2120可形成在第三介电层2155上以与第三导电图案2134和第四导电图案2132B交叠。即，第三连接焊盘2120可被形成为电连接至导电图案2134和第四导电图案2132B。第三连接焊盘2120中的一些焊盘2124可连接至与第一再分配图案(图1的134)对应的第三导电图案2134，第三连接焊盘2120中的其它焊盘2122可连接至与第三再分配图案(图1的132)对应的再分配图案2132的第四导电图案2132B。随后，第四介电层2157可形成在第三介电层2155上以将第三连接焊盘2120彼此电绝缘。第一至第四介电层2151、2153、2155和2157可构成互连结构层2100的主体。
第一晶片2200可被安装在互连结构层2100上。第一晶片2200可通过第三连接器2310连接至第三连接焊盘2120。
参照图12，可形成模制部2250以保护第一晶片2200。模制部2250可利用模制工艺由模制复合材料形成以覆盖第一晶片2200的侧壁并且暴露第一晶片2200的顶表面2203。
参照图13，虚设晶圆(图12的2000)的后侧表面可凹陷以暴露互连结构层2100的表面2152。使虚设晶圆(图12的2000)的后侧表面凹陷可包括将虚设晶圆(图12的2000)从互连结构层2100去除。可通过对与互连结构层2100相对的虚设晶圆2000的后侧表面应用背面研磨工艺并且蚀刻背面研磨的虚设晶圆直至互连结构层2100的表面2152暴露，来去除虚设晶圆(图12的2000)。互连结构层2100的厚度可能不足以维持其原始形状。然而，可在虚设晶圆(图12的2000)被去除之前形成模制部2250和第一晶片2200。因此，即使虚设晶圆(图12的2000)被去除，互连结构层2100也可由模制部2250和第一晶片2200支撑以维持其原始平坦形状。因此，可能不需要附加的载体或附加的支撑件来支撑互连结构层2100。
参照图14，第二晶片2400可被安装在互连结构层2100的底表面2152上。第二晶片2400可通过第二连接器2320连接至第一连接焊盘2143。
参照图15，多个第一连接器2330可附接至设置在互连结构层2100的底表面2152上的第二连接焊盘2146。第一连接器2330可利用球安装工艺附接至第二连接焊盘2146。
参照图16，封装基板2500可电连接至第一连接器2330。封装基板2500可包括封装互连结构2530+2540+2550，其充当将第一晶片2200和第二晶片2400电连接至外部装置的电路互连线。封装基板2500可包括用于将封装互连结构2530+2540+2550彼此电绝缘的介电体。封装互连结构2530+2540+2550可包括第一封装互连焊盘2540，第一封装互连焊盘2540被设置在封装基板2500的顶表面2503上并且电连接至第一晶片2200和第二晶片2400。另外，封装互连结构2530+2540+2550可包括与附接至封装基板2500的底表面2501的外部连接端子(图1的340)组合的第二封装互连焊盘2550以及用于将第一封装互连焊盘2540电连接至第二封装互连焊盘2550的封装互连线2530。封装基板2500的顶表面2503的一部分可凹陷以提供位于封装基板2500中的空腔2509。第二晶片2400可被至少部分地插入空腔2509中。
图17是示出根据另一实施方式的半导体封装40的横截面图。图17所示的一些元件可基本上与图1或图6所示的一些元件相同。
参照图17，半导体封装40可被配置为包括互连结构层4100、设置在互连结构层4100的顶表面4101上的第一晶片4200以及与第一晶片4200相对设置在互连结构层4100的底表面4103上的第二晶片4400。半导体封装40可包括电连接和机械连接至第一晶片4200、互连结构层4100和第二晶片4400的封装基板4500。半导体封装40还可包括包围第一晶片4200的侧壁以暴露第一晶片4200的顶表面4203的第一模制部4250。
封装基板4500可具有顶表面4503，第二晶片4400设置在该顶表面4503上。外部连接端子4340可与第二晶片4400相对地设置在封装基板4500的底表面4501上。封装基板4500可包括封装互连结构4530+4540+4550，其充当将第一晶片4200和第二晶片4400电连接至外部装置的电路互连线。封装互连结构4530+4540+4550可包括第一封装互连焊盘4540，第一封装互连焊盘4540被设置在封装基板4500的顶表面4503上并且电连接至第一晶片4200和第二晶片4400。另外，封装互连结构4530+4540+4550可包括与设置在封装基板4500的底表面4501上的外部连接端子4340组合的第二封装互连焊盘4550以及用于将第一封装互连焊盘4540电连接至第二封装互连焊盘4550的封装互连线4530。
半导体封装40可包括连接至互连结构层4100的底表面4103的多个贯通模制过孔(through mold via)4650。半导体封装40还可包括包围贯通模制过孔4650的侧壁的第二模制部4600。第二模制部4600可覆盖互连结构层4100的底表面4103的与第二晶片4400相邻的一部分，并且可使互连结构层4100的底表面4103的设置有第二晶片4400的另一部分开放。
第二模制部4600可利用模制工艺由诸如环氧模制复合(EMC)材料的模制复合材料形成。第二模制部4600可被设置为面对第一模制部4250，使得互连结构层4100设置在第一模制部4250和第二模制部4600之间。第一模制部4250的EMC材料的热膨胀系数可非常不同于包括在第一晶片4200或第二晶片4400中的硅基板的热膨胀系数。因此，如果缺少第二模制部4600，则第一模制部4250可能导致半导体封装40的翘曲或开裂。即，由于第二模制部4600与第一模制部4250相对地被设置在互连结构层4100的底表面4103上，所以第二模制部4600可补偿由于第一模制部4250的热膨胀系数导致的半导体封装40的翘曲或开裂，以防止半导体封装40的变形。贯通模制过孔4650可由填充垂直地穿透第二模制部4600的通孔4651的导电材料组成。类似于图1所示的第一连接器330，贯通模制过孔4650可提供用于将封装基板4500电连接至互连结构层4100的路径。即，贯通模制过孔4650可具有与图1所示的第一连接器330基本上相同或相似的功能。
第二晶片4400可通过第一连接器4320电连接和机械连接至互连结构层4100的底表面4103。第一连接器4320可对应于图2的第二连接器320。第一晶片4200可通过第二连接器4310电连接和机械连接至互连结构层4100的顶表面4101。
互连结构层4100可包括设置在其底表面4103上以具有精细间距的第一连接焊盘4143以及设置在其顶表面4101上以具有精细间距的第三连接焊盘4120。互连结构层4100还可包括与第一连接焊盘4143相邻设置的第二连接焊盘4146，并且第二连接焊盘4146可被排列为具有大于第一连接焊盘4143的间距的间距。
互连结构层4100可包括再分配图案4130，再分配图案4130提供用于改变连接位置的电连接路径。再分配图案4130可包括基本上在垂直方向上延伸以将第一晶片4200电连接至第二晶片4400的第一再分配图案4134、基本上在水平方向上延伸以将第二晶片4400电连接至一些贯通模制过孔4650的第二再分配图案4135以及将第一晶片4200电连接至其它贯通模制过孔4650的第三再分配图案4132。
第一连接焊盘4143中的一些焊盘4142可直接连接至第一再分配图案4134的第一端，第三连接焊盘4120中的一些焊盘4124可直接连接至第一再分配图案4134的第二端。第一连接焊盘4143中的其它焊盘4141可直接连接至第二再分配图案4135的第一端，第二连接焊盘4146中的一些焊盘4144可直接连接至第二再分配图案4135的第二端。第三连接焊盘4120中的其它焊盘4122可直接连接至第三再分配图案4132的第一端，第二连接焊盘4146中的其它焊盘4145可直接连接至第三再分配图案4132的第二端。
图18至图22是示出根据另一实施方式的半导体封装的制造方法的横截面图。图18至图22示出图17所示的半导体封装40的制造方法。图18至图22所示的一些元件可基本上与参照图1或17所描述的一些元件或者参照图7至图16所描述的一些元件相同。
图18示出在虚设晶圆(图7的2000)上形成导电焊盘5140的阵列的步骤。导电焊盘5140可被形成为包括第一连接焊盘5143和第二连接焊盘5146。具体地讲，如参照图7所描述的，导电层可形成在虚设晶圆2000上，并且可对该导电层进行构图以形成第一连接焊盘5143和第二连接焊盘5146。第一连接焊盘5143中的一些焊盘5142可形成在虚设晶圆的一部分上以直接连接至第一再分配图案(图1的134)的第一端，第一连接焊盘5143中的其它焊盘5141可形成在虚设晶圆的另一部分上以直接连接至第二再分配图案(图1的135)的第一端。第二连接焊盘5146中的一些焊盘5144可形成在虚设晶圆的另一部分上以直接连接至第二再分配图案(图1的135)的第二端，第二连接焊盘5146中的其它焊盘5145可形成在虚设晶圆的另一部分上以直接连接至第三再分配图案(图1的132)的第一端。
如参照图8所描述的，第一介电层5151可形成在虚设晶圆上以将第一连接焊盘5143和第二连接焊盘5146彼此电绝缘。充当第二再分配图案(图1的135)的第一导电图案5135可形成在第一介电层5151上以将第一连接焊盘5143中的焊盘5142电连接至第二连接焊盘5146中的焊盘5144。第一导电图案5135的第一端可延伸至第一介电层5151中以接触第一连接焊盘5143的焊盘5142，第一导电图案5135的第二端可延伸至第一介电层5151中以接触第二连接焊盘5146的焊盘5144。
如参照图9所描述的，第二介电层5153可形成在第一介电层5151上以将第一导电图案5135彼此电绝缘。与第三再分配图案(图1的132)的部分对应的第二导电图案5132A可形成在第二介电层5153上。第二导电图案5132A的第一端可延伸到第一介电层5151和第二介电层5153中以接触第二连接焊盘5146中的其它焊盘5145。因此，第二导电图案5132A的第一端可具有过孔形状。
如参照图10所描述的，第三介电层5155可形成在第二介电层5153上以将第二导电图案5132A彼此电绝缘。第三介电层5155可被形成为包括各种介电层中的至少一个。与第一再分配图案(图1的134)对应的第三导电图案5134可被形成为垂直地穿透第一至第三介电层5151、5153和5155。第三导电图案5134的第一端可分别连接至第一连接焊盘5143中的其它焊盘5141。第四导电图案5132B可被形成为垂直地穿透第三介电层5155。第四导电图案5132B的第一端可连接至第二导电图案5132A。第二导电图案5132A和第四导电图案5132B可构成与第三再分配图案(图1的132)对应的再分配图案5132。
如参照图11所描述的，第三连接焊盘5120可形成在第三介电层5155上以与第三导电图案5134和第四导电图案5132B交叠。即，第三连接焊盘5120可被形成为电连接至导电图案5134和第四导电图案5132B。第三连接焊盘5120中的一些焊盘5124可连接至与第一再分配图案(图1的134)对应的第三导电图案5134，第三连接焊盘5120中的其它焊盘5122可连接至与第三再分配图案(图1的132)对应的再分配图案5132的第四导电图案5132B。随后，第四介电层5157可形成在第三介电层5155上以将第三连接焊盘5120彼此电绝缘。第一至第四介电层5151、5153、5155和5157可构成互连结构层5100的主体。
第一晶片5200可被安装在互连结构层5100上。第一晶片5200可通过第二连接器5310连接至第三连接焊盘5120。
如参照图12所描述的，可形成模制部5250以保护第一晶片5200。模制部5250可利用模制工艺由模制复合材料形成以覆盖第一晶片5200的侧壁并且暴露第一晶片5200的顶表面5203。
如参照图13所描述的，虚设晶圆(图12的2000)的后侧表面可凹陷以暴露互连结构层5100的表面5152。
如参照图14所描述的，第二晶片5400可被安装在互连结构层5100的底表面5152上。第二晶片5400可通过第一连接器5320连接至第一连接焊盘5143。
再参照图18，第二模制部5600可形成在互连结构层5100的底表面5152上以暴露第二晶片5400。第二模制部5600可通过利用模制工艺对模制复合材料部分地进行模制来形成。在这种情况下，模制工艺可被控制以使得第二模制部5600被形成为与第二晶片5400间隔开。
参照图19，可对第二模制部5600进行构图以形成穿透第二模制部5600的通孔5651以暴露第二连接焊盘5146。
参照图20，可利用导电材料填充通孔5651以形成贯通模制过孔(TMV)5650。
参照图21，可分别在贯通模制过孔(TMV)5650上形成第三连接器5670。第三连接器5670可利用落球工艺由焊球形成。
参照图22，封装基板5500可附接至第二模制部5600以电连接至第三连接器5670。封装基板5500可包括封装互连结构5530+5540+5550，其充当用于将第一晶片5200和第二晶片5400电连接至外部装置的电路互连线。封装基板5500可包括用于将封装互连结构5530+5540+5550彼此电绝缘的介电体。封装互连结构5530+5540+5550可包括第一封装互连焊盘5540，第一封装互连焊盘5540被设置在封装基板5500的顶表面5503上并且电连接至第一晶片5200和第二晶片5400。另外，封装互连结构5530+5540+5550可包括与附接至封装基板5500的底表面5501的外部连接端子(图17的4340)组合的第二封装互连焊盘5550以及用于将第一封装互连焊盘5540电连接至第二封装互连焊盘5550的封装互连线5530。
图23是示出根据实施方式的包括存储卡7800的电子系统的框图，存储卡7800包括至少一个半导体封装。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读取存储的数据。存储器7810和/或存储控制器7820可包括设置在根据实施方式的半导体封装中的一个或更多个半导体晶片。
存储器7810可包括本公开的实施方式的技术所应用于的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求读出所存储的数据或者存储数据。
图24是示出包括根据实施方式的至少一个封装的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的一个或更多个半导体封装。输入/输出装置8712可包括从键区、键盘、显示装置、触摸屏等中选择出的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711等执行的数据和/或命令。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括接口8714，接口8714被配置为向通信网络发送数据以及从通信网络接收数据。接口8714可以是有线型或无线型的。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带互联网)的通信系统中。
为了例示性目的而公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和附图的范围和精神的情况下，可进行各种修改、添加和替代。
相关申请的交叉引用
本申请要求2015年12月22日提交的韩国专利申请No.10-2015-0184106的优先权，其整体以引用方式并入本文。

Claims (37)

1.一种半导体封装，该半导体封装包括：
第一晶片；
互连结构层，该互连结构层电连接至所述第一晶片；
多个第一连接器，所述多个第一连接器被设置在所述互连结构层上；
至少一个第二晶片，所述至少一个第二晶片被设置为与所述第一晶片的一部分交叠；以及
封装基板，该封装基板电连接至所述多个第一连接器，
其中，所述封装基板中具有空腔，并且所述至少一个第二晶片被至少部分地设置在所述空腔中，并且
其中，所述互连结构层包括：
第一再分配图案，所述第一再分配图案基本上在垂直方向上延伸以将所述第一晶片电连接至所述至少一个第二晶片；
第二再分配图案，所述第二再分配图案基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器；以及
第三再分配图案，所述第三再分配图案将所述第一晶片电连接至所述多个第一连接器中的其它第一连接器。
2.根据权利要求1所述的半导体封装，该半导体封装还包括：
多个第二连接器，所述多个第二连接器被设置在所述至少一个第二晶片与所述互连结构层之间以将所述至少一个第二晶片电连接至所述互连结构层，其中，所述多个第二连接器被设置为具有小于所述多个第一连接器的间距和宽度的间距和宽度；
多个第一连接焊盘，所述多个第一连接焊盘被设置在所述互连结构层的一个表面的与所述至少一个第二晶片交叠的一部分上以直接连接至所述第一再分配图案的第一端和所述第二再分配图案的第一端，其中，所述多个第二连接器被安装在所述多个第一连接焊盘上；以及
多个第二连接焊盘，所述多个第二连接焊盘被设置在所述互连结构层的所述一个表面的未与所述第一连接器交叠的另一部分上以具有大于所述第一连接焊盘的间距的间距，其中，所述第二连接焊盘中的一些第二连接焊盘直接连接至所述第二再分配图案的第二端，所述第二连接焊盘中的其它第二连接焊盘直接连接至所述第三再分配图案的第一端，
其中，所述多个第一连接器被安装在所述第二连接焊盘上。
3.根据权利要求1所述的半导体封装，该半导体封装还包括：
多个第三连接器，所述多个第三连接器被设置在所述第一晶片与所述互连结构层之间以将所述第一晶片电连接至所述互连结构层，其中，所述多个第三连接器被设置为具有小于所述多个第一连接器的间距和宽度的间距和宽度；以及
多个第三连接焊盘，所述多个第三连接焊盘被设置在所述互连结构层的与所述第一连接器相对的表面上并且直接连接至所述第一再分配图案的第二端和所述第三再分配图案的第二端，其中，所述第三连接器被安装在所述第三连接焊盘上，
其中，所述第三连接焊盘被设置在所述互连结构层的与所述第一连接焊盘相对的表面上。
4.根据权利要求1所述的半导体封装，
其中，所述第一再分配图案在所述第一晶片与所述至少一个第二晶片之间提供信号路径；
其中，所述第二再分配图案在所述至少一个第二晶片与所述封装基板之间提供信号路径；
其中，所述第三再分配图案在所述第一晶片与所述封装基板之间提供信号路径；并且
其中，所述第一再分配图案至所述第三再分配图案提供独立的路径。
5.根据权利要求1所述的半导体封装，
其中，所述第一晶片包括微处理器；并且
其中，所述至少一个第二晶片包括高带宽存储器HBM装置。
6.根据权利要求1所述的半导体封装，其中，所述封装基板的所述空腔被设置为使得所述至少一个第二晶片与所述第一晶片的中心部分交叠。
7.根据权利要求6所述的半导体封装，其中，所述至少一个第二晶片包括被并排设置在所述空腔中的多个第二晶片。
8.根据权利要求1所述的半导体封装，
其中，所述空腔包括彼此间隔开的多个子空腔；并且
其中，所述多个子空腔包括分别与所述封装基板的四个拐角相邻设置的四个子空腔。
9.根据权利要求1所述的半导体封装，其中，所述空腔延伸以穿透所述封装基板。
10.一种半导体封装，该半导体封装包括：
第一晶片；
互连结构层，该互连结构层电连接至所述第一晶片；
至少一个第二晶片，所述至少一个第二晶片被设置为与所述第一晶片的一部分交叠；
模制部，该模制部被设置在所述互连结构层的表面上以包围所述至少一个第二晶片；
多个贯通模制过孔，所述多个贯通模制过孔穿透所述模制部；以及
封装基板，该封装基板电连接至所述多个贯通模制过孔，
其中，所述互连结构层包括：
第一再分配图案，所述第一再分配图案基本上在垂直方向上延伸以将所述第一晶片电连接至所述至少一个第二晶片；
第二再分配图案，所述第二再分配图案基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔；以及
第三再分配图案，所述第三再分配图案将所述第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔。
11.根据权利要求10所述的半导体封装，其中，所述至少一个第二晶片和所述模制部被设置在所述互连结构层的一个表面上。
12.根据权利要求10所述的半导体封装，其中，所述模制部被设置为暴露所述互连结构层的一个表面的设置有所述至少一个第二晶片的一部分，并且覆盖所述互连结构层的所述一个表面的其它部分。
13.一种半导体封装，该半导体封装包括：
第一晶片：
至少一个第二晶片，所述至少一个第二晶片电连接至所述第一晶片；
互连结构层，该互连结构层电连接至所述第一晶片；
多个第一连接器，所述多个第一连接器被设置在所述互连结构层上；以及
封装基板，该封装基板电连接至所述多个第一连接器，
其中，所述封装基板具有空腔，并且所述至少一个第二晶片被至少部分地设置在所述空腔中，
其中，所述互连结构层包括电连接至所述第一晶片以及所述至少一个第二晶片的信号路径，并且
其中，所述至少一个第二晶片被设置为使所述信号路径的长度最小化。
14.根据权利要求13所述的半导体封装，
其中，所述信号路径包括基本上在垂直方向上延伸以将所述第一晶片电连接至所述至少一个第二晶片的第一再分配图案。
15.根据权利要求13所述的半导体封装，
其中，所述第一晶片垂直地与所述至少一个第二晶片至少部分地交叠。
16.根据权利要求13所述的半导体封装，
其中，所述第一晶片和所述至少一个第二晶片各自包括接口物理层，并且
其中，所述信号路径电连接至所述第一晶片的所述接口物理层以及所述至少一个第二晶片的所述接口物理层。
17.根据权利要求16所述的半导体封装，其中，所述互连结构层包括：
第二再分配图案，所述第二再分配图案基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器；以及
第三再分配图案，所述第三再分配图案将所述第一晶片电连接至所述多个第一连接器中的其它第一连接器。
18.根据权利要求13所述的半导体封装，
其中，所述封装基板与所述互连结构层之间的距离小于所述至少一个第二晶片的高度。
19.根据权利要求13所述的半导体封装，该半导体封装还包括：
多个第二连接器，所述多个第二连接器被设置在所述至少一个第二晶片与所述互连结构层之间以将所述至少一个第二晶片电连接至所述互连结构层，其中，所述多个第二连接器被设置为具有小于所述多个第一连接器的间距和宽度的间距和宽度。
20.根据权利要求19所述的半导体封装，该半导体封装还包括：
多个第三连接器，所述多个第三连接器被设置在所述第一晶片与所述互连结构层之间以将所述第一晶片电连接至所述互连结构层，其中，所述多个第三连接器被设置为具有小于所述多个第一连接器的间距和宽度的间距和宽度。
21.根据权利要求13所述的半导体封装，该半导体封装还包括：
外部连接端子，所述外部连接端子联接至所述封装基板的底表面并且具有大于所述第一连接器的间距，
其中，所述封装基板包括面向所述互连结构层的顶表面以及与所述顶表面相对的所述底表面。
22.一种制造半导体封装的方法，该方法包括以下步骤：
提供虚设晶圆；
在所述虚设晶圆上形成互连结构层；
在所述互连结构层上连接第一晶片；
在所述互连结构层上形成模制部以保护所述第一晶片；
使所述虚设晶圆凹陷以暴露所述互连结构层的与所述第一晶片相对的表面；
将至少一个第二晶片设置在所述互连结构层的暴露表面的一个部分上以与所述第一晶片的一部分交叠；
在所述互连结构层的所述暴露表面的另一部分上形成多个第一连接器；以及
将封装基板连接至所述多个第一连接器，
其中，所述封装基板中具有空腔，并且所述第二晶片被至少部分地设置在所述空腔中，并且
其中，所述互连结构层包括：
第一再分配图案，所述第一再分配图案基本上在垂直方向上延伸以将所述第一晶片电连接至所述至少一个第二晶片；
第二再分配图案，所述第二再分配图案基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器；以及
第三再分配图案，所述第三再分配图案将所述第一晶片电连接至所述多个第一连接器中的其它第一连接器。
23.根据权利要求22所述的方法，其中，所述虚设晶圆是硅晶圆。
24.根据权利要求22所述的方法，
其中，形成所述互连结构层的步骤包括在所述虚设晶圆上形成介电层和导电图案；并且
其中，所述导电图案被形成为包括所述第一再分配图案至所述第三再分配图案。
25.根据权利要求22所述的方法，其中，安装所述至少一个第二晶片的步骤包括利用多个第二连接器将所述至少一个第二晶片连接至所述互连结构层的所述暴露表面，所述多个第二连接器被排列成具有小于所述第一连接器的间距和宽度的间距和宽度。
26.根据权利要求25所述的方法，
其中，形成所述互连结构层的步骤包括同时在所述虚设晶圆上形成第一连接焊盘和第二连接焊盘；
其中，所述第一连接焊盘被设置在所述互连结构层的与所述至少一个第二晶片交叠的一部分上并且直接连接至所述第一再分配图案的第一端和所述第二再分配图案的第一端；
其中，所述第二连接器被安装在所述第一连接焊盘上；
其中，所述第二连接焊盘被形成为与所述第一连接器交叠并且具有大于所述第一连接焊盘的间距的间距；
其中，所述第二连接焊盘中的一些第二连接焊盘直接连接至所述第二再分配图案的第二端，所述第二连接焊盘中的其它第二连接焊盘直接连接至所述第三再分配图案的第一端；并且
其中，所述第一连接器被安装在所述第二连接焊盘上。
27.根据权利要求26所述的方法，其中，形成所述互连结构层的步骤还包括形成用于将所述第一连接焊盘和所述第二连接焊盘彼此电绝缘的第一介电层。
28.根据权利要求27所述的方法，其中，形成所述互连结构层的步骤还包括以下步骤：
在所述第一介电层上形成充当所述第二再分配图案的第一导电图案以将所述第一连接焊盘中的一些第一连接焊盘电连接至所述第二连接焊盘中的一些第二连接焊盘；以及
在所述第一介电层上形成第二介电层以将所述第一导电图案彼此电绝缘。
29.根据权利要求28所述的方法，其中，形成所述互连结构层的步骤还包括以下步骤：
在所述第二介电层上形成充当所述第三再分配图案的第二导电图案，其中，所述第二导电图案延伸至所述第一介电层和所述第二介电层中以接触所述第二连接焊盘中的其它第二连接焊盘；以及
在所述第二介电层上形成第三介电层以将所述第二导电图案彼此电绝缘。
30.根据权利要求29所述的方法，其中，形成所述互连结构层的步骤还包括形成充当所述第一再分配图案的第三导电图案，所述第三导电图案垂直地穿透所述第一介电层至所述第三介电层以接触所述第一连接焊盘中的其它第一连接焊盘。
31.根据权利要求30所述的方法，
其中，形成所述互连结构层的步骤还包括在所述第三介电层上形成第三连接焊盘以与所述第三导电图案和所述第二导电图案交叠；并且
其中，所述第三连接焊盘电连接至所述第三导电图案和所述第二导电图案。
32.一种制造半导体封装的方法，该方法包括以下步骤：
提供虚设晶圆；
在所述虚设晶圆上形成互连结构层；
在所述互连结构层上安装第一晶片；
在所述互连结构层上形成第一模制部以保护所述第一晶片；
使所述虚设晶圆凹陷以暴露所述互连结构层的与所述第一晶片相对的表面；
在所述互连结构层的暴露表面的一个部分上安装至少一个第二晶片以与所述第一晶片的一部分交叠；
在所述互连结构层的所述暴露表面的另一部分上形成第二模制部以包围所述至少一个第二晶片；
形成穿透所述第二模制部以电连接至所述互连结构层的多个贯通模制过孔；以及
将封装基板附接至所述多个贯通模制过孔，
其中，所述互连结构层包括：
第一再分配图案，所述第一再分配图案基本上在垂直方向上延伸以将所述第一晶片电连接至所述至少一个第二晶片；
第二再分配图案，所述第二再分配图案基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔；以及
第三再分配图案，所述第三再分配图案将所述第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔。
33.根据权利要求32所述的方法，其中，安装所述至少一个第二晶片的步骤包括利用多个第一连接器将所述至少一个第二晶片连接至所述互连结构层的所述暴露表面，所述多个第一连接器被排列成具有小于所述贯通模制过孔的间距和宽度的间距和宽度。
34.根据权利要求33所述的方法，
其中，形成所述互连结构层的步骤包括在所述虚设晶圆上同时形成第一连接焊盘和第二连接焊盘；
其中，所述第一连接焊盘被设置在所述互连结构层的与所述至少一个第二晶片交叠的一部分上并且直接连接至所述第一再分配图案的第一端和所述第二再分配图案的第一端；
其中，所述第一连接器被安装在所述第一连接焊盘上；
其中，所述第二连接焊盘被形成为与所述贯通模制过孔交叠并且具有大于所述第一连接焊盘的间距的间距；
其中，所述第二连接焊盘中的一些第二连接焊盘直接连接至所述第二再分配图案的第二端，所述第二连接焊盘中的其它第二连接焊盘直接连接至所述第三再分配图案的第一端；并且
其中，所述贯通模制过孔被形成为连接至所述第二连接焊盘。
35.根据权利要求32所述的方法，其中，形成所述第二模制部的步骤包括对模制复合材料部分地进行模制以覆盖所述互连结构层的所述暴露表面的所述另一部分并且暴露所述至少一个第二晶片。
36.根据权利要求32所述的方法，其中，形成所述多个贯通模制过孔的步骤包括以下步骤：
对所述第二模制部进行构图以形成暴露所述互连结构层的部分的通孔；以及
利用导电材料填充所述通孔以在所述通孔中形成导电过孔。
37.一种制造半导体封装的方法，该方法包括以下步骤：
提供虚设晶圆；
在所述虚设晶圆上形成互连结构层；
在所述互连结构层上连接第一晶片；
在所述互连结构层上形成模制部以保护所述第一晶片；
使所述虚设晶圆凹陷以暴露所述互连结构层的与所述第一晶片相对的表面；
将至少一个第二晶片设置在所述互连结构层的暴露表面的一个部分上；
在所述互连结构层的所述暴露表面的另一部分上形成多个第一连接器；以及
将封装基板连接至所述多个第一连接器，
其中，所述封装基板中具有空腔，并且所述第二晶片被至少部分地设置在所述空腔中，其中，所述互连结构层包括电连接至所述第一晶片以及所述至少一个第二晶片的信号路径，并且
其中，所述至少一个第二晶片被设置为使所述信号路径的长度最小化。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427701A (zh) * 2017-08-28 2019-03-05 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN110609805A (zh) * 2018-06-14 2019-12-24 格科微电子（上海）有限公司 系统级芯片的实现方法
CN111883489A (zh) * 2019-05-02 2020-11-03 爱思开海力士有限公司 包括扇出子封装件的层叠封装件
CN112331635A (zh) * 2020-11-04 2021-02-05 中国科学院微电子研究所 一种基于转接板的垂直封装结构及封装方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
KR20170044919A (ko) * 2015-10-16 2017-04-26 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
WO2017078709A1 (en) * 2015-11-04 2017-05-11 Intel Corporation Three-dimensional small form factor system in package architecture
KR102019352B1 (ko) 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
US10529666B2 (en) * 2016-11-29 2020-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10032702B2 (en) * 2016-12-09 2018-07-24 Dyi-chung Hu Package structure and manufacturing method thereof
US10319690B2 (en) * 2017-04-28 2019-06-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US11031285B2 (en) * 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
KR102534734B1 (ko) 2018-09-03 2023-05-19 삼성전자 주식회사 반도체 패키지
DE102018122515B4 (de) * 2018-09-14 2020-03-26 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiteroxid- oder Glas-basierten Verbindungskörpers mit Verdrahtungsstruktur
KR102615197B1 (ko) 2018-11-23 2023-12-18 삼성전자주식회사 반도체 패키지
FR3089056B1 (fr) * 2018-11-28 2022-01-21 St Microelectronics Grenoble 2 Dispositif électronique comprenant un substrat de support et des puces électroniques, empilés
JP2020126921A (ja) * 2019-02-04 2020-08-20 株式会社村田製作所 高周波モジュールおよび通信装置
US11088100B2 (en) * 2019-02-21 2021-08-10 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US20210005542A1 (en) * 2019-07-03 2021-01-07 Intel Corporation Nested interposer package for ic chips
US11233010B2 (en) * 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
TWI711131B (zh) * 2019-12-31 2020-11-21 力成科技股份有限公司 晶片封裝結構
US11309246B2 (en) * 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration
WO2021171639A1 (ja) * 2020-02-28 2021-09-02 キオクシア株式会社 半導体記憶装置
CN115176235A (zh) * 2020-02-28 2022-10-11 铠侠股份有限公司 半导体存储装置
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11495531B2 (en) * 2020-07-09 2022-11-08 Advanced Semiconductore Engineering Korea, Inc. Semiconductor device package and method of manufacturing the same
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
KR20220077762A (ko) 2020-12-02 2022-06-09 에스케이하이닉스 주식회사 방열층을 포함한 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030201521A1 (en) * 2002-04-25 2003-10-30 Macronix International Co., Ltd. Semiconductor packaging device and manufacture thereof
CN1491439A (zh) * 2001-11-22 2004-04-21 ���ṫ˾ 多芯片电路模块及其制造方法
CN101681886A (zh) * 2007-06-15 2010-03-24 美光科技公司 半导体组合件、堆叠式半导体装置及制造半导体组合件及堆叠式半导体装置的方法
US20150235993A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal Performance Structure for Semiconductor Packages and Method of Forming Same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012061304A1 (en) * 2010-11-02 2012-05-10 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1491439A (zh) * 2001-11-22 2004-04-21 ���ṫ˾ 多芯片电路模块及其制造方法
US20030201521A1 (en) * 2002-04-25 2003-10-30 Macronix International Co., Ltd. Semiconductor packaging device and manufacture thereof
CN101681886A (zh) * 2007-06-15 2010-03-24 美光科技公司 半导体组合件、堆叠式半导体装置及制造半导体组合件及堆叠式半导体装置的方法
US20150235993A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal Performance Structure for Semiconductor Packages and Method of Forming Same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427701A (zh) * 2017-08-28 2019-03-05 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109427701B (zh) * 2017-08-28 2022-04-01 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN110609805A (zh) * 2018-06-14 2019-12-24 格科微电子（上海）有限公司 系统级芯片的实现方法
CN110609805B (zh) * 2018-06-14 2024-04-12 格科微电子（上海）有限公司 系统级芯片的实现方法
CN111883489A (zh) * 2019-05-02 2020-11-03 爱思开海力士有限公司 包括扇出子封装件的层叠封装件
CN111883489B (zh) * 2019-05-02 2023-06-13 爱思开海力士有限公司 包括扇出子封装件的层叠封装件
CN112331635A (zh) * 2020-11-04 2021-02-05 中国科学院微电子研究所 一种基于转接板的垂直封装结构及封装方法

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Publication number Publication date
US20170179078A1 (en) 2017-06-22
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