CN1491439A - 多芯片电路模块及其制造方法 - Google Patents

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Abstract

一种上面装有半导体芯片和带有电路图形，用于连接半导体芯片的输入/输出端子等的多芯片电路模块。通过将相应单元线路层(8)～(12)的上面单元线路层，层叠在表面作成平面形的下部单元线路层上；并用通孔对通孔结构的内层连接，使这些线路层互相连接而形成多层的线路部分(2)。抛光安装在这个多层线路部分(2)上的半导体芯片(6)和密封树脂层(7)，以减少厚度。

Description

多芯片电路模块及其制造方法
技术领域
本发明涉及一种多芯片电路模块，该组件上放置着多个半导体芯片(例如，IC或LSI-大规模集成电路)，另外还形成与半导体芯片和输入/输出端子互相连接的电路图形。另外，本发明还涉及制造该多芯片电路模块的方法。本申请对2001年11月22日提出的日本专利申请2001-358246号有优先权。这里全部引入该专利申请供参考。
背景技术
安装着多个半导体芯片(例如IS或LSI)的多芯片电路模块，可用于处理数字信号的电子设备(例如个人计算机，移动电话，视频设备或音频设备)。在这类电子设备中，要力图减小尺寸、重量和厚度，改善性能和功能、使功能多样化和加快处理。通常所用的方法是，可通过减少电路图形的设计规则，减小IC插件的尺寸，改善集成程度，增加插件插头数目，和改善安装方法、来达到减小多芯片电路模块的尺寸和改善其功能的目的。
在某些形式的多芯片电路模块中，通过装入不同的功能(例如逻辑存储功能或模拟数字功能)，形成所谓的系统LSI。在某些形式的多芯片电路模块中，通过将单个的半导体芯片安装在同一个基片上，形成所谓的多芯片电路模块，来制造相应过程的功能块。
为了进一步改善多芯片电路模块的性能，在必需处理由信号线引起的滞后问题时，传输速度和微处理器和存储器芯片上的信号线密度成为瓶颈。在多芯片电路模块中，即使在每一个装置(芯片)内，时钟频率超过GHz数量级，但因为有信号滞后或反射的问题，必需将时钟频率降低一个数位的幅值的数量级。在多芯片电路组片中，必需采取措施，通过提高传输速度和信号线密度，来克服(例如)电磁干扰(EMI)或电磁兼容性(EMC)。因此，在多芯片电路模块中，必需不但作为芯片工艺，而且作为包括插件和电路板安装方法在内的系统工艺，改善集成情况和性能。图38表示一个通常的多芯片电路模块。图38所示的多芯片电路模块100为倒装式的，其中，多个半导体芯片102A，102B安放在插入件101的主表面101a上。在这个多芯片电路模块100中，相应的电路图形，接合区或输入/输出端子(没有示出)在插入件101的正面和背面的主表面101a，101b上形成。在多芯片电路模块100中，半导体芯片102A，102B，利用倒装式连接，与插入件101的主表面101a上的预先确定的接合区103连接；并且连接处用底层填料104涂覆。在多芯片电路模块100中，在插入件101的主表面101b上作出的接合区上，安放着低温焊料球105。当将多芯片电路模块安装在母板上时，利用回流钎焊，使低温焊料球105熔化和固化，可以安装多芯片电路模块100。
在通常的多芯片电路模块100中，多个半导体芯片102A，102B呈横向排列状态安装在插入件101的主表面101a上。在这种情况下，在插入件101上形成的电路图形与连接半导体芯片102A，102B的线路干扰。在多芯片电路模块100中，为了保持多样化的功能和增加装置的速度，半导体芯片102A，102B的数目逐渐增加，因此需要增加线路的数目，在多芯片电路模块100中，由于制造条件的限制，用常规的基片制造方法制造的插入件101上形成的线路间距较大，至少为大约100微米左右，因此，插入件101的面积大，或者在多个半导体芯片102A，102B上要进行许多相互连接的情况下，要作成多个层。
如果在多芯片电路模块100中使用多层的插入件101，则在半导体芯片102A，102B上的内层连接或连接可通过通孔来进行。由于工作条件限制，通孔直径至少大约为50微米，而接合区直径至少大约为50微米，因此，插入件101的尺寸大。在多芯片电路模块100中，连接半导体芯片102A，102B的插入件101的线路延长，使L-C-R分量增加。
在多芯片电路模块100中，多个半导体芯片102A，102B安装在插入件101的一个主表面上，而另一个主表面上带有许多连接凸块，可以用作安装在母板上的安装表面。这样，多芯片电路模块100作成在其安装表面没有半导体芯片102A，102B或其他电子元件的单表面安装式组件，因此很难放入半导体芯片102A，102B的周边电路，或很难达到高的安装密度。
发明内容
因此，本发明的一个目的是提供一种可以克服通常的多芯片电路模块固有的缺点的多芯片电路模块及其制造方法。
本发明的另一个目的是要提供一种在多层的线路部分中，可以高密度地形成精细的线路图形，组件厚度减小和半导体芯片的线路长度减小，可改善处理速度和工作可靠性的多芯片电路模块。
为了达到上述目的，本发明提供了一种多芯片电路模块，它包括：一个多层的线路部分；其中多个单元线路层的预先设定的电路图形作在绝缘层上，并且所述单元线路层具有平的表面，并层对层连接，形成一个多层结构；另外，在形成最外层的单元线路层上作有连接端子；一个半导体芯片，它安装在所述多层线路部分的至少一个最外单元线路层的主表面上；和一个密封树脂层，它作在最外的单元线路层的主表面上，用于密封半导体芯片和连接端子。在该多芯片电路模块中，抛光该密封树脂层，以抛光半导体芯片，将连接端子露在外面。
在本发明的多芯片电路模块中，利用相应的上部单元线路层层叠在作成平面的下部单元线路层上的所谓通孔对通孔结构的内层连接，将相应单元线路层层叠在一起，因此可在多层线路部分内，高精度地形成满足连接相应半导体芯片的大容量、高速、高密度总线要求的精细的电路图形。在这种多芯片电路模块中，半导体芯片直接装在多层线路部分上，形成高密度的精细电路图形，并且互相连接，以减小线路长度，减小传送信号的衰减和信号滞后。另外，通过将半导体芯片安装在厚度减小的多层线路部分上，和通过抛光各个半导体芯片而抛光密封半导体芯片的密封树脂层，可以进一步减小根据本发明的多芯片电路模块的厚度。
为了达到上述目的，本发明还提供了一种生产多芯片电路模块的方法，它包括下列工序：释放层形成工序；用以在作成平面形的基础基片的主表面上形成厚度均匀的释放层；第一层单元线路层形成工序；它通过在所述基础基片的所述释放层上形成绝缘层，和在所述绝缘层上形成预先确定的电路图形而形成第一层单元线路层；弄平所述第一层单元线路层的作出平面工序；单元线路层形成工序；它在作成平面形的第一层单元线路层上形成绝缘层，在所述绝缘层上形成预先设定的电路图形，将得出的第一层单元线路层作成平面形，再将第二层单元线路层等层叠起来，利用内层连接将层叠的单元线路层连接起来，形成多层结构；和半导体芯片安装工序；它将至少一个或多个半导体芯片安装在所述多层线路部分的最上单元线路层的主表面上；密封树脂层形成工序；它形成用于密封在所述最上面的单元线路层的主表面上的所述半导体芯片的密封树脂层；抛光工序；它在所述密封树脂层上进行抛光处理，抛光所述半导体芯片；和剥离工序；它通过所述释放层，将所述多层线路部分从所述基础基片上剥离；这样，形成多芯片电路模块，其中，所述半导体芯片经过抛光，厚度减小，线路长度缩短。
本发明还提供了一种生产多芯片电路模块的方法，所述单元线路层形成工序包括第一个连接端子形成工序，它在所述最上面的单元线路层的主表面上形成第一个连接端子；所述第一个抛光工序是抛光所述第一个密封树脂层和所述第一半导体芯片，使所述第一连接端子露出的工序；作为第一个抛光工序的后阶段工序，第二个基础基片的粘接工序，将具有在其平的主表面上形成的释放层的第二个基础基片粘接在所述最上面的单元线路层的主表面上；第一个基础基片分离工序，通过所述释放层，将所述第一个基础基片从所述第一层单元线路层上剥离；第二连接端子形成工序，在所述第一层单元线路层的主表面上形成第二连接端子；第二个半导体芯片安装工序安装至少一个第二半导体芯片；第二个密封树脂层形成工序形成密封在所述第一层单元线路层的主表面上的所述第二连接端子和所述第二半导体芯片的第二个密封树脂层；和第二个抛光工序抛光所述第二个密封树脂层和所述第二半导体芯片，使所述第二连接端子露出；这样，可以生产具有装在所述多层线路部分的前后主表面上，线路长度和厚度分别减小的第一个半导体芯片和第二个半导体芯片的多芯片电路模块。
利用包括上述工序的生产多芯片电路模块的方法，可将相应单元线路层作成平面，并层叠在下面部件的线路部分上，形成多层线路部分，因此，可生产具有高精度的多层线路部分的多芯片电路模块。该组件可形成满足半导体芯片之间大容量、高速、高密度总线要求的高密度精细电路图形，并减少相应半导体芯片之间的线路长度。利用多芯片电路模块的制造方法，可以生产通过剥离过程将一定厚度的基础基片从多层线路部分上剥离，和抛光密封树脂层与半导体芯片而大大减小厚度的多芯片电路模块。利用这种多芯片电路模块的制造方法可以生产厚度小的多芯片电路模块，在该组件中，虽然没有形成刚性部分的基础基片，但作在多层线路部分和抛光的半导体芯片上的密封树脂层可形成一个刚性部分，因此，电路模块可用与通常系统基本上相同的方法安装在母板上。
利用多芯片电路模块的制造方法，可生产多芯片电路模块，该组件中，通过抛光多层线路部分的第二个主表面而减小厚度的半导体芯片，装在多层线路部分的主表面上，而第一个基础基片已从该线路部分上剥离。这样，可生产安装着大量半导体芯片的、厚度小的高精度的多功能多芯片电路模块。利用多芯片电路模块的制造方法，安装在多层线路部分的二个侧面上的半导体芯片之间，可通过在多层线路部分上作出的精细的高密度电路图形，利用长度最短的线路互相连接，因此可以生产传送信号衰减和信号滞后减小的多芯片电路模块。
本发明的其他目的、特点和优点从下面结合附图对实施例的说明中将会清楚。
附图说明
图1为表示根据本发明的多芯片电路模块的横截面图；
图2为用于多芯片电路模块的制造过程的一个基础基片的横截面图；
图3表示形成在基础基片上作出的第一层部件的线路部分的绝缘层的过程；
图4表示在第一层部件的线路部分的绝缘层上形成电路图形的腐蚀掩膜的安装过程；
图5表示在第一层部件的线路部分的绝缘层上，形成线路图形槽的过程；
图6表示在第一层部件的线路部分的绝缘层上加金属镀层的过程；
图7表示在第一层部件的线路部分的绝缘层上进行平面处理的过程；
图8表示在第一层部件的线路部分的绝缘层上形成TaN层的过程；
图9表示在TaN层上粘接形成掩膜的装置的过程；
图10表示在TaN层上形成成为电容器装置的下电极薄膜的TaO薄膜的过程；
图11表示在TaN层上形成电容器装置和电阻装置图形的过程；
图12表示形成电容器装置的上电极的过程；
图13表示另一个装置的形成方法，特别是形成TaO薄膜的过程；
图14表示形成电容装置和电阻装置的过程；
图15表示在第一个基础基片上形成多层线路部分的状态；
图16表示将半导体芯片安装在多层线路部分上的过程；
图17表示形成用于密封半导体芯片的密封树脂层的过程；
图18表示抛光密封树脂层的抛光过程；
图19表示粘接第二个基础基片的过程；
图20表示剥开第一个基础基片的过程；
图21表示形成连接端子部分的过程；
图22表示剥开第二个基础基片的过程；
图23为表示装有一个多芯片电路模块的数字通讯组件装置的基本部分的横截面图；
图24为表示带有一个热辐射件的多芯片电路模块的基本部分的横截面图；
图25为表示作为根据本发明的多芯片电路模块的第二个实施例的，半导体芯片安装在多层线路部分的二个表面中的每一个表面上的，多芯片电路模块的基本部分的横截面图；
图26表示多芯片电路模块的制造过程，并特别表示将半导体芯片和连接端子部分安装在多层线路部分的第二个主表面上的过程；
图27表示形成用于密封第一个半导体芯片和第一个连接端子部分的第一个密封树脂层的过程；
图28表示抛光密封树脂层的过程；
图29表示粘接第二个基础基片的过程；
图30表示剥开第一个基础基片的过程；
图31表示形成用于密封在多层线路部分的第一个主表面上的第二个半导体芯片第二个连接端子部分的密封树脂层的过程；
图32表示形成用于密封第二个半导体芯片和第二个连接端子部分的第二个密封树脂层的过程，特别是表示在抛光状态下的第二个密封树脂层；
图33表示剥开第二个基础基片的过程；
图34为表示数字电路模块装置的基本部分的横截面图，特别是表示利用线路粘接方法，将多芯片电路模块安装在插入件上的状态；
图35为表示数字电路模块装置的基本部分的横截面图，并特别表示利用表面向下的方法，将多芯片电路模块安装在插入件上的状态；
图36表示带有热辐射件的多芯片电路模块的基本部分的横截面图；
图37为多层的多芯片电路模块的主体部件的基本部分的横截面图；
图38为表示通常的多芯片电路模块的主体部件的基本部分的横截面图。
具体实施方式
现参照附图来详细说明本发明的几个优选实施例。
实现本发明的多芯片电路模块1(以下简称为电路模块1)具有信息通讯功能或存储功能，并形成超小尺寸的通讯功能组件装置的高频电路。该多芯片线路组件可装在各种电子设备(例如移动电话或音频设备)中，或作为任选装置插入或卸下。虽然没有详细示出，该电路模块1包括一个超外差系统式的高频传输/接收电路部分，它可将传输/接收的信号转换为中频信号；或者包括一个直接转换系统式的高频传输/接收电路部分，它可传输/接收信息信号，而不将该信号转换为中频信号。
参见图1可看出，根据本发明的电路模块1包括一个多层的线路部分2，在其第一个主表面2a上形成大量的供安装在插入件3上用的安装凸块4；并在该线路部分的第二个主表面2b上，通过在第二个主表面上作出的许多半导体安装凸块5，装入多个(这里为二个)半导体芯片(LSI)6A，6B和用于密封半导体芯片6A，6B的密封树脂层7。利用以后要详细说明的方法，通过将第二层单元线路层9层叠在第一层单元线路层8的主表面上，将第三层单元线路层10层叠在第二层单元线路层9的主表面上等，直至第5层单元线路层12，可以将电路模块1的多层线路部分2作成5个层的结构。
对于电路模块1的多层线路部分2，利用第一层单元线路层8至第5层单元线路层12的全部层，上层和下层或多个层横向的通孔13，可以预设内层的相互连接。电路模块1的多层线路部分2的相应单元线路层，为所谓的通孔对通孔结构，其中一个单元线路层的通孔直接作在下面单元线路层上。电路模块1安装在插入件3上，因此，预先确定的信号或功率可从插入件3的电路部分送至多层线路部分2。
这样，电路模块1的线路长度，被插入件3和通过通孔13安装在多层线路部分2的第二个主表面2b上的相应的半导体芯片6A，6B缩短。在电路模块1上进行互相连接，以减小插入件3和相应的半导体芯片6A，6B之间的传输信号衰减，并将信号滞后减小至最小。
如下面将要详细说明的那样，抛光半导体芯片6A，6B和密封树脂层7，可将电路模块1的整个厚度减小。如后面所述，在电路模块1中，通过将第一个层单元线路层8至第5层单元线路层12层叠在带有主表面为平面形的释放层21的第一个基础基片20上，可以形成多层线路部分2。通过预先确定过程，可通过释放层21，将多层线路部分2从第一个基础基片20上剥离。如需要，可以重新使用第一个基础基片20。
将第一层单元线路层8至第5层单元线路层12的主表面作成平面形，和将相应单元线路层层叠在下面的单元线路层上，可以形成电路模块1的多层线路部分2。这样，可以高精度和高密度地形成电路模块1的相应单元线路层的电路图形，同时缩小线路组件1的厚度。由于电路模块1的多层线路部分2的厚度减小，因此，相应的半导体芯片6A，6B的线路长度减小。
在电路模块1的多层线路部分2内，利用薄膜技术或厚膜技术，形成电容装置14，电阻装置18或电感装置16。电容装置16可以为去耦电容器或直流切断电容器，并由氧化钽(TaO)薄膜制成。电容装置14也可以为氮化钽(TaN)薄膜。电阻装置15为端子电阻的电阻，并由氮化钽薄膜制成。由于电路模块1的第一层单元线路层8至第5层单元线路层12作在相应的平面形下面单元线路层上，因此可以高精度地形成电容装置14，电阻装置15和电感装置16。由于作为芯片元件的电容式电阻，在多层线路部分2中作成薄膜，因此可以安装尺寸极小和性能好的无源装置。
电路模块1的相应单元线路层，由相应的绝缘层；和包含上述装置并在绝缘层上形成的电路图形构成。电路模块1的电路图形，是通过将导电性很好的Cu电镀在绝缘层上形成的。在形成电路模块1的相应单元线路层时，线路图形部位是由细小的槽构成的，并且，整个上表面镀Cu。抛光所得出的电镀层和绝缘层，将主表面作成平面。在相应单元线路层中，在绝缘层的预设位置上预先形成通孔，使得在镀Cu时，在通孔中也可形成镀Cu层，以形成内层连接的通孔13。
上述的电路模块1是通过多层线路部分形成工序，半导体芯片安装工序，和密封树脂层形成工序制成的。多层线路部分形成工序将第一层单元线路层8至第5层单元线路层12，层叠在第一个基础基片20上，形成上述的多层线路部分2。半导体芯片安装工序则将半导体芯片6A，6B安装在多层线路部分2上。密封树脂层形成工序利用密封树脂层7密封半导体芯片6A和6B。通过同时抛光半导体芯片6A，6B和密封树脂层7的抛光工序，与将多层线路部分2从第一个基础基片20上剥离的剥离工序而完成该电路模块1。
在制造电路模块1时，作为剥离第一个基础基片20的工序的预备工序，将第二个基础基片40粘接在表面抛光的密封树脂层7上；再以第二个基础基片40作为支承基片，进行后处理工序。通过下面将详述的相应工序，制造电路模块1，从而可将表面积减小至在通常的线路基片的通常制造过程中所用的印刷法或湿腐蚀法产生的表面积的大约1/10，同时可以生产使用的极限频率范围增加至200GHz的高频电路。
在电路模块1中，多层线路部分2A第一层单元线路层8至第5层单元线路层12中的每一个层的厚度均为5微米，因此，多层线路部分2的总厚度可以保持大约为几十微米。电路模块1的厚度可以减小，因为半导体芯片6A，6B可以最大可能地抛光至厚度约为100微米。当通过直径大约为几微米时，可将电路模块1制造得很精确和光洁，同时，电路图形厚度可作到几微米。由于电路模块1带有平面形多层结构的第一层单元线路层8至第5层单元线路层12，因此可以形成阻抗控制的电路图形(例如由夹在上层和下层之间的接地连接构成的微型带线)。
在电路模块1的制造过程中，形成如图2所示的第一个基础基片20。第一个基础基片20由基片材料(例如Si，玻璃或石英)制成，该材料耐热和化学药物，可以高精度和高光洁地形成具有机械韧性的平面形表面。当第一个基础基片20由这种基片材料制成时，在溅射时可以抑制热的变化，防止表面温度升高，使得电路模块1的制造精度高，从而可保持金属版印刷处理时的聚焦深度，和改善掩膜接触对准特性。同时，不但可使用上述的基片材料，而且可以使用其他适当的加工成平面形的基片材料。
抛光第一个基础基片20，使主表面20a作成高精度的平面形。释放层21利用溅射方法或化学蒸气沉积方法，由铜或铝的金属薄膜层22构成，它作在第一个基础基片20的主表面20a的整个表面上，厚度均匀，约为1000A(埃)；而聚酰亚胺树脂制成的薄的树脂薄膜层23则利用旋转涂层法作在金属薄膜层22的整个表面上形成，其厚度大约为1～2微米。利用释放层21，在剥离工序中，可将多层线路部分2从第一个基础基片20上剥离，而利用第一层单元线路层8作为释放表面。
在第一层单元线路层8的制造过程中，在第一个基础基片20的释放层21上形成第一个绝缘层24为第一个工序。第一个绝缘层24由介电常数和Tanδ小的绝缘介电材料制成，即其高频特性，耐热性和耐化学物品腐蚀性很好。这些化学物品是：例如聚酰亚胺，苯环丁烯(BCB)，液晶聚合物(LCP)，聚异菠烯(PNB)，bismaleidotriazine(BT-树脂)，聚苯乙烯(PPE)，环氧树脂或丙烯酸树脂。第一个绝缘层24由具有上述特性的适当的绝缘材料制成。
除了以后成为通孔的部分(例如图3所示的开口24a)以外，利用上述的液体绝缘材料，在释放层21上形成厚度均匀的第一个绝缘层24。具体地说是，利用旋转涂层法，幕帘涂层法，滚子涂层法或浸入涂层法，将液体绝缘材料涂在释放层21上，形成第一个绝缘层24；保证涂层均匀性和厚度的可控性，形成厚度均匀的整个绝缘层；然后作出图形。如果使用光感绝缘材料，则可利用光刻方法，通过在绝缘层上形成图形而作出第一个绝缘层24。如果使用非光敏绝缘材料，则可利用光刻方法，干腐蚀处理或利用激光加工作出图形的方法，在整个绝缘层上作出图形，而形成第一个绝缘层24。
在第一层单元线路层8的制造过程中，腐蚀第一个绝缘层24，形成第一个电路图形25的过程为第二个工序。如图4所示，作有与第一个电路图形2 5相应的预设开口26a的腐蚀掩膜26，粘接在第一个绝缘层24的规定位置上。如图5所示，应用干腐蚀(其例子为由氧等离子体进行反应离子腐蚀(RIE))进行腐蚀处理，可以在第一个绝缘层24上形成与第一个电路图形25相应的线路槽27。相应的线路槽27的深度，使第一个绝缘层24只是部分地留在释放层21上。
在第一层单元线路层8的制造过程中，在第一个绝缘层24上进行金属电镀，由以上工序形成线路槽27的工序为第三个工序。在电路模块1中，如果形成接地或电源部件，则第一个电路图形25最好有一定厚度，并可由金属电镀处理作成厚膜。金属电镀处理可以为电解电镀或无电涂敷。如图6所示，厚度预先设定的金属电镀层28，在从第一个绝缘层24的包括线路槽27的整个表面，至通过在第一个绝缘层上作出的开口24a露出的释放层21的表面的整个区域上形成。如果在金属电镀处理中，金属电镀层28由电解电镀形成，则释放层21可作为加电压的电极。金属电镀处理就是镀铜，形成导电性很好的铜电镀层28。
在第一层单元线路层8的制造过程中，抛光铜镀层28，使其主表面成为平面形的工序为第4个工序。如图7所示，在作成平面形的处理中，第一层单元线路层8的表面8a作成高精度的平面。由于同时抛光由不同材料制成的第一个绝缘层24和铜电镀层28，因此，在抛光工序中可以使用化学机械抛光(CMP)。CMP可以选择用于高精度的抛光，即可选择提高铜电镀层28的抛光速度，形成非常平的抛光表面。
如上所述，在第一层单元线路层8中，线路槽27作在第一个绝缘层24中；作在整个表面上的铜电镀层28用CMP处理，直至第一个绝缘层24露出，形成平面形的第一个电路图形25为止。如图7所示，在第一层单元线路层8中，在与通孔相应的开口24a上镀铜，因此可同时形成内层连接通孔13。如后所述那样，在第一层单元线路层8中，内层连接通孔13的表面也可作成高精度的平面，因此可直接通过单元线路层制造过程，从上面第二层单元线路层9至第5层单元线路层12，形成内层连接通孔，从而形成上述的通孔对通孔结构。通孔对通孔结构通过以最短的线路长度连接第一层单元线路层8和第5层单元线路层12，可使多层线路部分2与插入件3之间的线路长度最短。
对第一层单元线路层8实行装置形成工序，在其表面8a上形成电容装置14和电阻装置15。在装置形成工序中，如需要，也可形成电感装置。在装置形成工序中，可利用薄膜形成方法形成阳极氧化的TaO电容装置14和TaN电阻装置15。如图8所示，在装置形成工序中，利用溅射方法或CVD方法在第一层单元线路层8的整个表面8a上形成氮化钽(TaN)层30的工序为第一个工序。
在装置形成工序中，如图9所示，形成与TaN层30上的电容装置14的形成区域对齐的开口31a的装置形成掩膜31的工序为第二个工序。将常规的光阻材料涂在TaN层30上，使其厚度较大(不小于大约10微米)，可以形成装置的形成掩膜31。在装置形成工序中，如图10所示，对TaN层30进行阳极氧化，在作在第一个电路图形25的一部分上的电容装置14的下电极上形成TaO层32，为第三个工序。在阳极氧化处理中，在利用TaN层30作为种子金属材料，在硼酸铵溶液中加上大约为50～200V电压，形成与装置形成掩膜31的开口31a对齐的TaO层32。TaO层32形成电容装置14的介电薄膜。
在装置形成工序中，按预先确定的方式在TaN层30上作图形，形成电容装置14，和通过作用形成电阻装置15的工序为第4个工序。在作图形处理中，将TaN层30掩蔽起来，保持所需要的图形，并进行光刻加工，除去TaN层30的不需要部分。如图11所示，在第一层单元线路层8的表面8a上，形成与电容装置14的形成区域对齐的TaO层32，同时形成电阻装置图形33，使在TaN层30上留下与电阻装置15的形成区域对齐的一部分。
在装置形成工序中，如图12所示，在与电容装置14的形成区域对齐的地方形成上部电极34的工序为第5个工序。在上部电极形成工序中，当加上具有与电容装置14的形成区域对齐的开口的掩膜时，可用发射方法形成由铜层和镍层构成的上部电极34。在上部电极形成工序中，可以利用湿腐蚀方法形成上部电极34。如上所述，在装置形成工序中，可同时在第一层单元线路层8的表面8a上，形成作为薄膜的电容装置14和电阻装置15。
在电路模块1的制造过程中，在非常平的第一个基础基片20上形成可耐热的第一层单元线路层8。然而将第一层单元线路层8作成平面形。这样，在装置形成工序中，可同时在第一层单元线路层8上，高精度地形成作为薄膜的电容装置14和电阻装置15，不会受到溅射热或用于腐蚀的化学药品的影响，并可保持光刻处理时的聚焦深度和掩蔽时的接触对准。
装置形成工序不是仅限于上述第一至第5个工序。例如，可以不使用装置形成掩膜31，在形成作为薄膜的TaN层30后，同时形成作为薄膜的电容装置14和电阻装置15。如图13所示，在装置形成工序中，可以用阳极氧化来处理带有TaN层30的第一层单元线路层8，在TaN层30的整个表面上形成预先确定厚度的TaO层35。又如图14所示，在装置形成工序中，通过以预先确定的方式作出TaN层30和TaO层35的图形，形成电容装置14的上部电极34，可以同时形成作为薄膜的电容装置14和电阻装置15。电阻装置15是由带有TaO层35的TaN层形成的。
如后所述，在装置形成工序中，在电容和电阻装置不在相应的单元线路层中形成的情况下，可用相应的独立工序形成电容装置14和电阻装置15。可利用溅射方法或CVD方法直接在线路图形上形成作为介电层薄膜的电容装置14。电阻装置15也可通过与电容装置14的工序不同的工序，利用光刻方法，溅射方法或CVD方法，形成电阻装置形成材料(例如TaN，Ta，Ni-Cr或RuO2)的薄膜，而在线路图形上形成。
如同在上述第一层单元线路层8的制造过程中一样，在电路模块1的制造过程中，可通过第二个绝缘层形成工序，腐蚀工序，线路槽形成工序，电镀工序和作出平面工序，沉积第二层单元线路层9。电容装置14和电阻装置15用形成第二层单元线路层9的第二个绝缘层36涂覆，带有线路槽和在作出平面工序中用CMP处理的第二个绝缘层36的厚度，使电容装置14和电阻装置15保持在涂覆状态，不使线路槽或表面露出。电容装置14B和电阻装置15B作在第二个电路图形的一部分中的也作成薄膜的第二层单元线路层9，也可带有通过电镀出一个是螺旋形延伸的凹下图形，而形成的电感装置16B。
在多层线路部分2的制造过程中，利用上述的过程工序，可使第三个单元线路层10沉积在第二层单元线路层9的平面形表面上；第4层单元线路层11沉积在第三层单元线路层10上，和第5层单元线路层12沉积在第4层单元线路层11上，从而在第一个基础基片20上形成由5个单元线路层构成的多层线路部分，如图15所示那样。
在多层线路部分2中，电容装置14C和电阻装置15C作为薄膜沉积在第三层单元线路层10的第三个电路图形上。在第4层单元线路层11的第4个电路图形上形成电感装置16D，而电容装置14D和电阻装置15D作成薄膜。第5层单元线路层12的表面12a，形成多层线路部分2的第二个主表面2b，使第5个电路图形与绝缘层齐平。如后所述，在多个层线路部分2的第5层单元线路层12的第5个电路图形中，通过安装过程形成大量的安装半导体芯片6A，6B用的电极垫37和与组件的其他电子零件或组件连接用的连接端子部分38。
在相应单元线路层沉积在下面部件的平面形线路层上的多层线路部分2的制造过程中，可以形成没有翘曲，横竖或微型凹凸不平的第5层单元线路层12，而相应的下面电路图形的厚度累积起来，不会影响相应的上层的单元线路层。这样，在第5层单元线路层12作在第4层单元线路层11的平面11a上的多层线路部分2的制造过程中，可以高精度地形成间距窄的电极垫37。同时，在多层线路部分2的制造过程中，对电极垫37和连接端子部分38进行无电镀镍/铜，形成端子。
在通过上述工序制造的多层线路部分2中，进行半导体芯片的安装过程，将半导体芯片6A和6B安装在第二个主表面2b的表面2a上，即第5层单元线路层12的表面12a上。半导体芯片安装过程由将半导体凸块39安装在作在第5层单元线路层12上的相应电极垫37上的工序，和在放置和安装半导体芯片6A、6B后进行钎焊的工序组成。在半导体芯片安装过程中，通过如图16所示的过程工序，将半导体芯片6A，6B安装在第5层单元线路层12上。利用倒装法，高精度地将半导体芯片6A，6B安装在以高精度作出的第5层单元线路层12的表面12a上。同时，在半导体芯片安装过程中，可以利用表面向下的安装方法(例如胶带自动粘接(TAB)或光束引导粘接)代替倒装粘接，将半导体芯片6A，6B安装在第5层单元线路层12上。
在线路组件1的制造过程中，可以进行用密封树脂层7密封半导体芯片6A，6B的形成密封树脂层的工序，作为半导体芯片安装过程的后续工序。如图17所示，在密封树脂层形成工序中，可利用转移模制方法或印刷方法形成密封树脂层7，以全部密封包括半导体芯片6A，6B在内的多层线路部分2的第二个主表面2b。对于密封树脂层7，可以使用热固收缩比小的树脂材料(例如环氧树脂)。这样，在硬化后，在第一个基础基片20中不会产生由翘曲等引起的应力。
在电路模块1的制造过程中，将在多层线路部分2的主表面2b上形成的密封树脂层7抛光至预先确定的厚度。抛光过程可用利用研磨机的机械抛光和利用湿腐蚀或CMP的化学抛光方法进行，这是一种机械抛光和化学抛光综合的抛光方法。如图18所示，半导体芯片6A，6B和密封树脂层7表面抛光至最大程度，以减小其厚度，但不妨碍其功能。在抛光过程中，利用第一个基础基片20作为支承基片，抛光半导体芯片6A，6B。因为半导体芯片6A，6B用密封树脂层7密封，因此可以最大程度地和精确地抛光，不会使半导体芯片6A，6B损坏(例如，边缘缺陷)。
如图19所示，在电路模块1的制造过程中，第二个基础基片40通过释放层41粘接在抛光的密封树脂层7的表面7a上。第二个基础基片40的机械刚性大，其主表面4a为平面。由于在以后的预先设置的在多层线路部分2的第一个主表面2a上形成连接端子的过程中，第二个基础基片40形成支承基片，因此，第二个基础基片40由具有对处理内容有承受特性的基片材料制成。第二个基础基片40可由Si基片，玻璃基片或石英基片制成。然而，对材料形式没有特别的限制，第二个基础基片可由任何适当的基片材料形式制成。
与上述的第一个基础基片20的释放层21相同，释放层41由铜或铝的金属薄膜层42和聚酰亚胺树脂的薄树脂层43构成。该薄金属薄膜层42用溅射法或CVD法在第二个基础基片40的主表面40a上形成均匀的厚度，而薄树脂层43则在薄金属薄膜层42上形成均匀的厚度。如后面所述，释放层41的薄树脂层43粘接在密封树脂层7的表面7a上，使得在剥离工序中，可将多层线路部分2从第二个基础基片40上剥离，而此时用密封树脂层7的表面7a作为剥离表面。
如图20所示，在电路模块1的制造过程中，进行从多层线路部分2上剥离第一个基础基片20的剥离工序。在剥离工序中，将由上述相应的过程工序得到的半成品电路模块1浸入酸溶液(例如盐酸)中。在半成品的电路模块1中，剥开在金属薄膜层22和树脂薄层23之间进行，将多层线路部分2从第一个基础基片20上剥离，而在第一个主表面2a留下薄的树脂层23。
应当注意，在剥离工序中，当将半成品的电路模块1浸入硝酸溶液中时，因为硝酸溶液进入金属薄膜层22和薄的树脂层23之间的空间中，轻微地溶解金属薄膜层2，因此可将多层线路部分2从第一个基础基片20上剥离。这样，在电路模块1中，可以在第一层单元线路层8的开始处形成一个保护层。在剥离工序中，可以利用激光烧蚀，将多层线路部分2从第一个基础基片20上剥离。
在电路模块1的制造过程中，如上所述，将留在由剥离工序从第一个基础基片20上剥离的多层线路部分2的第一个主表面2a上的树脂薄膜层23的一些部分除去。除去的处理可由使用氧等离子体的干腐蚀来实现。这可使在多层线路部分2中的第一层单元线路层8的第一个电路图形25上形成的连接端子25a或接合区25b向外露出。如上所述，由于多层线路部分2的第一层单元线路层8在第一个基础基片20的平的主表面20a上形成，因此也可将第一层单元线路层8的露出的第二个表面8b作得非常平。
在电路模块1的制造过程中，在多层线路部分2的主表面2a上进行形成端子的处理。即，在多层线路部分2中，在如图21所示的露出的第一层单元线路层8的连接端子25a或接合区25b上，安装连接用的软焊料凸块44。在将电路模块1安装在插入件3上时，该软焊料凸块44形成连接的材料。这样，通过电解电镀或无电敷镀，可以在软焊料凸块的表面上形成Au-Ni层。如上所述，在电路模块1的制造过程中，当以第二个基础基片40作为支承基片，使多层线路部分2保持在没有挠曲的状态下时，可使软焊料凸块44以高的表面光洁度安装在第一层单元线路层8上。
如图22所示，在电路模块1的制造过程中，可用与第一个基础基片20的上述剥离过程中相同的方法，进行将多层线路部分2从第二个基础基片40上剥离的工序。在剥离工序中，将半成品的电路模块1浸入酸溶液(例如盐酸)中。即：在释放层41的金属薄膜层42和树脂薄层43之间的边界表面上，将半成品的电路模块1剥离，使多层线路部分2从第一个基础基片20上剥离，而薄的树脂层43则留在第二个主表面2b上。另外，在电路模块1的制造过程中，利用干腐蚀法，将留在第二个主表面2b上的树脂薄层43去除，以制成如图1所示的多层线路部分2。
同时，在电路模块1的制造过程中，通常使用尺寸较大的基础基片20、40一次生产大量的通过连接部分连接的块状电路模块1。这样，在电路模块1的制造过程中，切断连接相应的多层线路部分2的连接部分的处理，可以作为从第二个基础基片40上剥离过程的预先过程来进行。相应的多层线路部分2彼此切断，但仍保持在第二个基础基片40上。在电路模块1的制造过程中，通过上述剥离工序，使多层线路部分2彼此分开。
应当注意，当在上述切断时，所用切刀在固化的多层线路部分2上的切痕会留在第二个基础基片40的主表面40a上，损坏其平面性，因此不能再使用第二个基础基片40。因此，可以在第二个基础基片40和释放层41之间的开始处，设置一个合成树脂的平面形的模型层。可以有控制地切割第二个基础基片40，使切刀的最前端部分被该模型层阻挡。在剥离相应的多层线路部分2以后，除去模型层，并再形成一个新的模型层。在电路模块1的制造过程中，可重新使用较昂贵的第二个基础基片40，以降低成本和缩短处理时间。
如图23所示，上述这样制成的电路模块1可以用作安装零件部分，它是以第一层单元线路层8的第二个表面8b作为安装表面，利用表面向下的方法安装在插入件46上；而其他芯片零件47A，47B则形成数字电路模块装置45。数字电路模块装置45包括利用常规的多层基片制造过程制造的插入件46。插入件46中形成一个电源电路图形48和一个接地图形49，并包括大量的从由保护膜制成的保护层50中露出在上述安装零件部分的安装表面46a上的连接端子部分51。
同时，与该零件部分的安装表面46a相对的插入件46的主表面形成一个装载表面46b，插入件可利用该装载表面装在装置的侧基片上。在装载表面46b上还形成信号或电能从装置送出的大量的连接端子部分52。薄膜式的保护层53则使连接端子部分52露出在外面。在插入件46中，在零件部分安装表面46a上的连接端子部分51，电源电路图形48和接地图形49，作为内层和在装载表面46b上的连接端子部分52，通过大量的通孔54互相连接。
当软焊料凸块44与连接端子部分51的连接端子对齐时，可将电路模块上装在插入件46的上述零件部分的安装表面46a规定的位置上。当电路模块上装在插入件46上的规定位置上时，将底层填料55装入多层线路部分2的主表面2b和零件部分安装表面46a之间的空间中。在这种状态下，将插入件46送至软焊料回流容器中，使相应的软焊料凸块44固化，和固定在连接端子部分51上，以安装电路模块1，制成数字电路模块装置45。
在数字电路模块装置45中，在向着插入件46的侧面上设有电源电路或接地连接，并送入低速信号(例如控制信号)；而通过半导体芯片6A，6B的高速信号则在电路模块1内处理。在数字电路模块装置45中，不能在电路模块1内形成的无源装置，与电路模块1一起，通过与线路长度减小的芯片零件47互补，安装在插入件46的零件部分安装表面46a上。带有厚度小的多功能电路模块1的数字电路模块装置45的厚度可以减小，并且功能也可以多样化。利用在插入件46内形成有足够大面积的电源电路图形48和接地图形49的数字电路模块装置45，可以构成可调节的电源。
同时，如上所述，在电路模块1的制造过程中，由任何适当的基片材料制成的第二个基础基片40，通过释放层41与密封树脂层7的表面7a粘接，形成在多层线路部分2的主表面2a上的端子。在电路模块1的制造过程中，在形成端子后，将第二个基础基片40剥离。在电路模块1中，第二个基础基片40可以留在多层线路部分2的第二个主表面2b上，作为其他零件的装载零件使用。在电路模块1的使用状态下，半导体芯片6A，6B可以放出热。这样，如图24所示，第二个基础基片40可以作为热辐射件的装载件使用。
即：在电路模块1中，使用由导热性好的基片材料(例如，与金属材料或金属粉末(铝粉)混合的树脂材料)制成的第二个基础基片57。在电路模块1中，第二个基础基片57不剥离，而留在多层线路部分2的主表面2b原处；并且，热辐射件56(例如散热片)固定在第二个基础基片57的主表面上。在电路模块1中，由半导体芯片6A，6B放出的热高效地传递至第二个基础基片57，再通过第二个基础基片57辐射至热辐射件56上。这样，利用电路模块，可以稳定地进行信号处理，不会因从半导体芯片6A，6B辐射出的热而使特性恶化。
如上所述，在电路模块1中，半导体芯片6A，6B安装在多层线路部分2的主表面2b上。作为改进，如图25所示，双侧面安装式的电路模块60包括多个以第二个基础基片40作为支承基片，安装在多层线路部分2的第一个主表面2a上的第二半导体芯片61A，61B。在多层线路部分2由多个单元线路层8～12，高精度地层叠在一起制成并且具有第一和第二个平的主表面2a，2b的电路模块60中，多个第一半导体芯片6A，6B安装在第二个主表面2b上；而多个第二半导体芯片61A，61B也高精度地安装在第一个主表面2a上。
多个第一半导体芯片6A，6B和多个第二半导体芯片61A，61B不是仅安装在主表面上，而是沿着厚度互相面对的电路模块60的尺寸和厚度可以减小。在电路模块60中，构成多层线路部分2的第一层单元线路层8至第5层单元线路层12中的每一个的厚度约为5微米，并通过直径为几微米的通孔13，利用所谓的通孔对通孔结构形成内层的相互连接。这样，在电路模块60中，不但第一半导体芯片6A，6B或多个第二半导体芯片61A、61B的线路长度可以减小；而且横跨第一和第二半导体芯片的线路长度也可减小，从而保证高的功能和高的处理速度。
如图25所示，在电路模块60中，在安装着半导体芯片6A、6B的多层线路部分2的第二个主表面2b上的第二半导体芯片6A、6B的安装区域外面，设有大量的第一连接端子部分62。如下面将要详细说明的那样，在电路模块60中，与第一半导体芯片6A、6B相同，抛光第一连接端子部分62，减小其厚度，使其平面62a露出在外面，与第一个密封树脂层7齐平。与第一连接端子部分62一样，电路模块的第一半导体芯片6A、6B抛光至厚度约为0.05mm。同时，第一连接端子部分62的相应表面可以镀金，形成连接端子63。
由第二个密封树脂层64密封的第二半导体芯片61A、61B装在电路模块60的多层线路部分2的第一个主表面2a上；同时大量的第二连接端子部分65安装在第二半导体芯片61A、61B的安装区域的外面。与第一半导体芯片6A、6B和第一连接端子部分62相同，电路模块60的第二半导体芯片61A、61B和第二连接端子部分65的厚度减小，并通过抛光第二个密封树脂层6 4而作成平面，并露出在外面，与第二个密封树脂层64齐平。通过抛光第二半导体芯片61A、61B，可将电路模块60的整个厚度减小至大约150微米；而第二连接端子部分65的厚度减小至大约0.05mm。同时，第二连接端子部分65的相应表面可以镀金，形成连接端子66。
为了输入/输出控制信号，电路模块60通过第一连接端子部分62或第二连接端子部分65，与控制基片的插入件信号输入/输出端子连接。电路模块60中送入低速信号(例如控制信号、功率或接地信号)，而通过第一半导体芯片6A、6B和第二半导体芯片61A、61B的高速信号，在多层线路部分2内处理。电路模块60带有厚度减小的多层线路部分2，并具有平的第一和第二个主表面2a与2b。这样，整个电路模块60的厚度减小，功能多样化。另外，还可以形成阻抗控制的电路图形(例如由夹在上层和下层之间的接地连接组成的微型带状线)，以保证电源可调节。
现参照图26～33来说明上述的电路模块60的制造过程。电路模块60的其他结构与上述的电路模块1相同，因此，相应零件用相同的标号表示。为简单起见，省略其详细说明。
在电路模块60的制造过程中，软焊料凸块39安装在第5层单元线路层12上形成的电极垫37上；如同在上述电路模块1的制造过程中，如图15所示，多层线路部分2在第一个基础基片20上形成一样。在这种状态下，利用倒装安装方法，安装第一半导体芯片6A、6B。在电路模块60的制造过程中，如图26所示，在多层线路部分2的第5层单元线路层12上作出的连接端子部分38上，安装第一半导体芯片6A、6B，和形成第一连接端子部分62。第一连接端子部分62由Cu凸块制成，并且因在露出的连接端子部分38上镀Cu而厚度增加。通过将软焊料球粘结或使软焊料镀在连接端子部分38上，可以形成第一连接端子部分62。
如图27所示，在电路模块60的制造过程中，作为安装第一半导体芯片6A、6B的安装工序的后处理工序，进行利用第一个密封树脂层7密封第一半导体芯片6A、6B和第一连接端子部分62的第一个密封树脂层形成工序。如同电路模块1的制造方法一样，进行第一个密封树脂层形成工序，用转移模制法或印刷法形成第一个密封树脂层7，用以将包括第一半导体芯片6A、6B和第一连接端子部分62在内的多层线路部分2的整个主表面2b密封至预先确定的厚度。
在电路模块60的制造方法中，进行抛光工序，将在多层线路部分2内第二个主表面2b上形成的第一个密封树脂层7抛光至预先设定的厚度。在由机械抛光方法，通过湿腐蚀或CMP实现的化学抛光方法，即机械和化学抛光方法的综合方法进行的抛光过程中，将第一半导体芯片6A、6B和第一连接端子部分62抛光成平的表面。第一半导体芯片6A、6B的表面抛光至最大程度，但不应妨碍其功能。用这种方法减小第一半导体芯片的厚度，使它与第一个密封树脂层7的表面7a齐平。与第一半导体芯片6A、6B相同，第一连接端子部分62的厚度也减小，形成与第一个密封树脂层7的表面7a齐平的表面。
如图29所示，在电路模块60的制造方法中，进行粘接工序，将第二个基础基片40通过释放层41粘接至第一个密封树脂层7的表面7a上，再通过抛光处理作成平面。
如后所述，在进行多层线路部分2的第一个主表面2a的预先设定处理时作为支承基片用的第二个基础基片40的主表面40a作成平面，并具有机械韧性。与第一个基础基片20的释放层21相同，释放层41由金属薄膜层42和树脂薄膜层43构成。金属薄膜层42由溅射法或CVD法在第二个基础基片40的主表面40a上作成均匀的厚度；而树脂薄膜层43用旋转涂层法在金属薄膜层42作成均匀厚度。在剥离层41上，树脂薄层43粘接在第一个密封树脂层7的表面7a上；而在剥离过程中，以表面7a成为剥离表面，将多层线路部分2从第二个基础基片40上剥离。
在电路模块60的制造过程中，在粘接了第二个基础基片40后，进行将第一个基础基片20从多层线路部分2上剥离的剥离工序。在剥离过程中，将电路模块60的向着第一个基础基片20的一侧浸入例如盐酸的酸溶液中，只将第一个基础基片20从多层线路部分2上剥离。在剥离状态下，剥离在释放层21的金属薄膜层22和树脂薄膜层23之间的边界表面上进行。这样，如图30所示，多层线路部分2从第一个基础基片20上剥离，而树脂薄膜层23留在第一个主表面2a上。同时，进行剥离过程，还使酸溶液流入第二个基础基片40。利用激光烧蚀，将多层线路部分2从第一个基础基片20上剥离，可以进行该剥离工序。通过重新形成释放层21，可以重新利用第一个基础基片20。
在电路模块60的制造过程中，第二个基础基片40作为支承基片。这样，在电路模块60的制造过程中，可以进行对加在多层线路部分2的第一个主表面2a上的树脂薄膜层23进行去除或抛光的处理，而不会损坏多层线路部分2。
在电路模块60的制造过程中，通过上述剥离过程从第一个基础基片20上剥离的，留在多层线路部分2的第一个主表面2a上的树脂薄膜23，可利用由氧等离子体进行的干腐蚀去除。在电路模块60的制造过程中，第二半导体芯片61A、61B和第二连接端子部分65安装在通过去除树脂薄膜层23而露出在外面的，在第一层单元线路层8的第一个电路图形25上形成的连接端子部分25a或接合区25b上。利用倒装安装法，将软焊料凸块44安装在接合区25b上，可将第二半导体芯片61A、61B安装在多层线路部分2的第一个主表面2a上。对连接端子部分25a镀Cu，可以形成第二连接端子部分65。
在电路模块60的制造过程中，进行利用第二个密封树脂层64密封第二半导体芯片61A、61B和第二连接端子部分65的第二个密封树脂层的形成过程。在第二个密封树脂层形成工序中，如同在第一个密封树脂层形成工序中一样，利用转移模制法或印刷方法，将包括第二半导体芯片61A、61B和第二连接端子部分65在内的密封多层线路部分2的整个第一主表面2a的第二个密封树脂层64作成预先确定的厚度。
在电路模块60的制造过程中，同样进行将第二个密封树脂层64抛光至预先确定厚度的抛光过程。在利用用研磨机的机械抛光方法，用湿腐蚀的化学抛光方法，或利用机械抛光方法与化学抛光方法的CMP法的抛光过程中，将第二半导体芯片61A、61B和第二连接端子部分65与第二个密封树脂层64一起，抛光至薄的厚度，同时将第二个密封树脂层64的表面64a作成平面。第二个半导体芯片61A、61B的表面抛光至最大限度，但不应妨碍其功能，用这种方法，减小第二半导体芯片61A、61B的厚度，使它与第二个密封树脂层64的表面64a齐平。第二连接端子部分65的厚度也减小，并且与第二半导体芯片61A、61B相同，形成与第二个密封树脂层64的表面64a齐平的表面。在抛光过程中，利用第二个基础基片40作为支承基片，通过抛光第二个密封树脂层64，可以做到高度精确的抛光。
在电路模块60的制造过程中，进行利用上述过程工序的将第二个基础基片40从多层线路部分2上剥离的剥离过程。在剥离工序中，将半成品的电路模块60浸入酸溶液(例如盐酸)中，将第二个基础基片40从多层线路部分2上剥离。在剥开过程中，剥开在释放层41的金属薄膜层42和树脂薄层43之间的边界面上进行，将多层线路部分2从第二个基础基片40上剥离，树脂薄层43留在多层线路部分2的第一个主表面2b上。注意，第二个基础基片40也可以用激光烧蚀从多层线路部分2上剥离。
在电路模块60的制造过程中，利用氧等离子体进行干腐蚀，除去用上述剥离过程从第二个基础基片40上剥离的，留在多层线路部分2的第一个主表面2a上的树脂薄膜层43。在电路模块60的制造过程中，通常利用尺寸较大的基础基片20、40一次生产大量的、通过连接部分连接的块状的电路模块60。因此，为了将相应的电路模块60彼此切断，在电路模块60的制造过程中，作为从第二个基础基片40上剥离的过程的预先过程，要进行切断将相应的多层线路部分2连接起来的连接部分的处理。
与电路模块1相同，可以如图34所示，为导线粘接方法，利用由上述工序制成的电路模块60作为安装在插入件70上的零件部分，形成数字电路模块装置时，或者如图35所示，线路是利用表面向下的方法制造的数字电路模块装置69，可以利用第一个密封树脂层7的表面7a或第二个树脂密封层64作为安装表面，将电路模块60安装在插入件70上。电路模块60还可用其他方法安装在插入件70或其他电路基片上。
插入件70是与数字电路模块装置45中用的插入件46相同的零件部分。具体地说，它由普通的多层基片制造方法制造，并且形成电源电路图形71和接地图形72。插入件70具有大量从由保护膜制的保护层73露出在上述零件部分安装表面70a上的接合区74。与该零件部分安装表面70a相对的插入件70的主表面形成装在装置的基片上的装载表面70b。在插入件70的装载表面70b上还形成从侧面装置送入信号或电力的大量的连接端子部分75。另外，形成保护层76，使这些连接端子部分75露在外面。在插入件70中，接合区24，零件部分安装表面70a上的电源电路图形71或接地图形72，与装载表面70b的连接端子部分75，通过大量的通孔77互相连接。
如图34所示，在数字电路模块装置68中，利用第二个密封树脂层64作为安装表面将电路模块60装在插入件70的零件部分安装表面70a的安装区域上。在数字电路模块装置68中，作在电路模块60的第一个密封树脂层7上的第一连接端子部分62的连接端子63，通过导线78与包围插入件70的安装区域的接合区74连接。安装着电路模块60的数字电路模块装置68，在插入件70的零件部分安装表面70a上形成密封树脂层79，以密封电路模块60。
在数字电路模块装置69中，以第二个密封树脂层64作为安装表面，将电路模块60装在插入件70的零件部分安装表面70a的安装区域上。在数字电路模块装置68中，软焊料凸块81粘接在插入件70的零件部分安装表面70a上形成的接合区80上。当使作在第二个密封树脂层64上的第二连接端子部分65的连接端子66与软焊料凸块81对齐时，可将电路模块60装在规定位置上。在数字电路模块装置68中，将底层填料82装入电路模块60和插入件70之间的空间中，并在这个状态下，使软焊料回流，将电路模块60安装在插入件70上。
在电路模块60中，与电路模块1一样，第二个基础基片40可以留在多层线路部分2的第二个主表面2b上，用作其他零件的装载件。如图36所示，在电路模块60中，在第二个基础基片40的主表面上安装热辐射件56(例如散热片)，用于辐射由第一半导体芯片6A、6B或第二半导体芯片61A、61B在使用状态下放出的热。
在上述实施例，只使用一个电路模块60。另一种方案是，可将多个电路模块60A～60C堆叠在一起，形成一个多层电路模块83。在电路模块60中，在第一个密封树脂层7的表面7a和第二个密封树脂层64的表面64a上，分别形成大量的连接端子部分62和大量的连接端子部分65。在电路模块60中，通过对连接端子部分62和65的表面镀金可以形成连接端子63、66。
在多层电路模块83中，当用第二个密封树脂层64B作为安装表面，使连接端子部分62A和65A互相对齐，则可将第二个电路模块60B层叠在第一个电路模块60A的第一个密封树脂层7A的规定位置上。在多层电路模块83中。将底层填料84A加入第一个电路模块60A和第二个电路模块60B之间的空间中，保持绝缘和保证层叠状态。
在多层电路模块83中，通过金对金的热压力粘接，达到层叠成一个整体，可对第一个电路模块60A和第二个电路模块60B加压，使连接端子部分62A的连接端子63A，与连接端子部分65B的连接端子66A粘接。当然，可以利用超声波粘接方法或表面向下的粘接方法，在多层电路模块83中，将连接端子部分62A的连接端子63A，和连接端子部分65B的连接端子66A粘接。
在多层电路模块83中，利用第二个密封树脂层64C作为安装表面，将第三个电路模块60C层叠在第二个电路模块60B的第一个密封树脂层7B上，和第一与第二个电路模块60A和60B的层叠部件上。当连接端子部分62C、65B互相对齐时，可将第三个电路模块60C层叠在第二个电路模块60B的规定位置上。在多层电路模块83中，通过将第三个电路模块加压力压在由第一个电路模块60A和第二个电路模块60B组成的层叠部件上，可将电路模块60A～60C层叠在一起成为一体。
在多层电路模块83中，多个半导体芯片6A、6B、61A和61B可以三维高密度地安装。由于多层电路模块83的电路模块60A～60C的厚度减小，因此通过它们层叠在一起得出的多层电路模块的厚度也减小。在多层电路模块83中，高密度三维安装的半导体芯片6A、6B、61A和61B的线路长度减小，因此控制信号的传播损失或恶化少，可以进行高速处理。
同时，所示的结构相同的电路模块60A～60C层叠在一起成一整体的多层电路模块83只是为了说明方便。然而，多层线路部分2的内部结构或半导体芯片的安装结构不同的电路模块也可以层叠在一起。另一方面，多层电路模块83的层叠部件的电路模块1的一个表面上可以安装半导体芯片6A、6B，或者该组件83可以包括这种电路模块1。另外，在多层电路模块83中，第二个基础基片40C可以留在外电路模块60C上，并且安装一个热辐射件。
本发明不是仅限于上述实施例，技术熟练的人可在不偏离本发明的范围的条件下，对实施例进行改进或替换。
工业上的适用性
如上所述，根据本发明，多层线路部分由多层线路部件构成，在该部件中，相应的平的上层部件的线路部分层叠在平的下面的单元线路层上，并且对安装在多层线路部分上的半导体芯片进行抛光、减小其厚度，因此可以高精度地形成高密度的精细的电路图形，以适应连接多层线路部分中的相应半导体芯片的高容量、高速、高密度总线的需要。减小线路长度，以减小传递的信号衰减和减小信号滞后。多层线路部分的密度增加，功能增强和速度提高，而尺寸和厚度减小。

Claims (23)

1.一种多芯片电路模块，它包括：
一个多层的线路部分；其中多个单元线路层的预先设定的电路图形作在绝缘层上，并且所述单元线路层具有平的表面，并层对层连接，形成一个多层结构；另外，在形成最外层的单元线路层上作有连接端子；
一个半导体芯片，它安装在所述多层线路部分的至少一个最外单元线路层的主表面上；和
一个密封树脂层，它作在最外的单元线路层的主表面上，用于密封半导体芯片和连接端子；
其特征为，抛光所述半导体芯片和露出所述连接端子的抛光处理施加在所述密封树脂层上，以减小电路模块的厚度和半导体芯片的线路长度。
2.如权利要求1所述的多芯片电路模块，其特征为，通过在所述绝缘层上作出图形槽而形成所述的电路图形，在包括图形槽的内部的所述绝缘层上形成导体层，和通过抛光所述导体层，直至利用作出平面的处理，使所述绝缘层露出。
3.如权利要求1所述的多芯片电路模块，其特征为，通过将单元线路层层叠在其平的表面上有释放层的基础基片上，形成所述的多层线路部分，在所述抛光处理后，通过所述释放层，分离所述基础基片。
4.如权利要求1所述的多芯片电路模块，其特征为，相应的单元线路层表面利用化学-机械抛光方法弄平。
5.如权利要求1所述的多芯片电路模块，其特征为，在所述单元线路层上，形成作为薄膜的无源装置，例如电容装置或电阻装置。
6.如权利要求5所述的多芯片电路模块，其特征为，所述电容装置具有根据钽的阳极氧化形成的氮化钽薄膜或氧化钽薄膜作为介电材料。
7.如权利要求5所述的多芯片电路模块，其特征为，所述电阻装置由氮化钽或钽形成薄膜。
8.如权利要求1所述的多芯片电路模块，其特征为，电路模块通过所述连接端子安装在一插入件上。
9.如权利要求1所述的多芯片电路模块，其特征为，在所述多层线路部分的第一层单元线路层上形成第二个连接端子，所述第一个基础基片在带着释放层的第二个基础基片粘接在抛光的最外的单元线路层上的状态下，从所述多层线路部分上剥离。
10.如权利要求9所述的多芯片电路模块，其特征为，多个电路模块通过所述最外层单元线路层上形成的第一个连接端子，和在所述第一层单元线路层上形成的第二个连接端子，层叠在一起，形成一个多层的多芯片电路模块。
11.如权利要求9所述的多芯片电路模块，其特征为，所述第二个基础基片留在所述第一层单元线路层上，作为零件部分的安装材料工作。
12.如权利要求9所述的多芯片电路模块，其特征为，所述第二个基础基片由导热性好的材料制成，并且安装着热辐射件，用于消散从所述半导体芯片放出的热。
13.一种生产多芯片电路模块的方法，其特征为，它包括下列工序：
释放层形成工序；用以在作成平面形的基础基片的主表面上形成厚度均匀的释放层；
第一层单元线路层形成工序；它通过在所述基础基片的所述释放层上形成绝缘层，和在所述绝缘层上形成预先确定的电路图形而形成第一层单元线路层；
弄平所述第一层单元线路层的作出平面工序；
单元线路层形成工序；它在作成平面形的第一层单元线路层上形成绝缘层，在所述绝缘层上形成预先设定的电路图形，将得出的第一层单元线路层作成平面形，再将第二层单元线路层等层叠起来，利用内层连接将层叠的单元线路层连接起来，形成多层结构；和
半导体芯片安装工序；它将至少一个或多个半导体芯片安装在所述多层线路部分的最上单元线路层的主表面上；
密封树脂层形成工序；它形成用于密封在所述最上面的单元线路层的主表面上的所述半导体芯片的密封树脂层；
抛光工序；它在所述密封树脂层上进行抛光处理，抛光所述半导体芯片；和
剥离工序；它通过所述释放层，将所述多层线路部分从所述基础基片上剥离；
这样，形成多芯片电路模块，其中，所述半导体芯片经过抛光，厚度减小，线路长度缩短。
14.如权利要求13所述的生产多芯片电路模块的方法，其特征为，所述单元线路层形成工序包括在所述绝缘层中作出图形槽和通孔的工序；在包括所述图形槽内部和所述通孔内部的所述绝缘层上形成导体层的工序；和抛光与弄平所述导体层，直至所述绝缘层露出在外面的工序。
15.如权利要求13所述的生产多芯片电路模块的方法，其特征为，在所述单元线路层形成工序中，利用化学-机械抛光方法进行所述作出平面的处理。
16.如权利要求13所述的生产多芯片电路模块的方法，其特征为，所述单元线路层形成工序包括在所述单元线路层中形成无源装置，例如电容装置或电阻装置，的薄膜的工序。
17.如权利要求16所述的生产多芯片电路模块的方法，其特征为，所述形成所述电容装置或所述电阻装置的工序形成根据钽薄膜阳极氧化得到的氮化钽或氧化钽薄膜作为介电材料和用氮化钽或钽薄膜形成电阻装置。
18.如权利要求13所述的生产多芯片电路模块的方法，其特征为，所述单元线路层形成工序包括连接端子形成工序，它在所述最上面的单元线路层的主表面上形成第二连接端子；在所述抛光工序中，所述密封树脂层与所述半导体芯片一起被抛光，使所述第二连接端子露在外面。
19.如权利要求18所述的生产多芯片电路模块的方法，其特征在于，它还包括：
通过所述第二连接端子，将电路模块安装在插入件上的工序。
20.如权利要求13所述的生产多芯片电路模块的方法，其特征为，它还包括下列工序：
第二个基础基片的粘接工序；它将具有在平的主表面上形成的释放层的第二个基础基片粘接在所述最上面的单元线路层的主表面上；第一个基础基片分离工序；  它通过所述释放层，将所述第一个基础基片从所述第一层单元线路层上剥离；第二半导体芯片的安装工序，它将至少一个半导体芯片安装在所述第一层单元线路层的主表面上；第二个密封树脂层形成工序，它形成密封在所述第一层单元线路层的主表面上的所述半导体芯片的第二个密封树脂层；和第二个抛光工序；它作为抛光工序的后阶段工序，对所述第二个密封树脂层进行抛光处理，以抛光第二半导体芯片；
厚度减小和线路长度缩短的半导体芯片安装在所述多层线路部分的前后主表面的每一个主表面上。
21.如权利要求13所述的生产多芯片电路模块的方法，其特征为，
所述单元线路层形成工序包括第一个连接端子形成工序，它在所述最上面的单元线路层的主表面上形成第一个连接端子；所述第一个抛光工序是抛光所述第一个密封树脂层和所述第一半导体芯片，使所述第一连接端子露出的工序；
作为第一个抛光工序的后阶段工序，第二个基础基片的粘接工序将具有在其平的主表面上形成的释放层的第二个基础基片粘接在所述最上面的单元线路层的主表面上；第一个基础基片分离工序，通过所述释放层，将所述第一个基础基片从所述第一层单元线路层上剥离；第二连接端子形成工序，在所述第一层单元线路层的主表面上形成第二连接端子；第二个半导体芯片安装工序安装至少一个第二半导体芯片；第二个密封树脂层形成工序形成密封在所述第一层单元线路层的主表面上的所述第二连接端子和所述第二半导体芯片的第二个密封树脂层；和第二个抛光工序抛光所述第二个密封树脂层和所述第二半导体芯片，使所述第二连接端子露出；
这样，可以生产具有装在所述多层线路部分的前后主表面上，线路长度和厚度分别减小的第一个半导体芯片和第二个半导体芯片的多芯片电路模块。
22.如权利要求21所述的生产多芯片电路模块的方法，其特征为，多层的多芯片电路模块是通过下列工序这样制造的：在所述第二个抛光工序后，通过所述释放层，将所述第二个基础基片从所述最上面的单元线路层上剥离的第二个基础基片剥离工序；将最上面的单元线路层的第一批连接端子粘接在第一层单元线路层的第二连接端子上，层叠大量的电路模块以形成多层的多芯片电路模块的层叠工序。
23.如权利要求21所述的生产多芯片电路模块的方法，其特征为，它具有形成具有高的导热性基片的形成所述第二个基础基片，将形成的第二个基础基片留在所述最上面单元线路层上，和安装热辐射件，消散从在所述第二个基础基片上的所述第二半导体芯片放出的热的工序。
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WO (1) WO2003044859A1 (zh)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100383958C (zh) * 2004-09-10 2008-04-23 株式会社东芝 半导体器件
US7928001B2 (en) 2006-10-02 2011-04-19 Renesas Electronics Corporation Electronic device and method of manufacturing the same
CN102194740A (zh) * 2010-03-15 2011-09-21 新科金朋有限公司 半导体器件及其形成方法
CN102194711A (zh) * 2010-02-25 2011-09-21 新科金朋有限公司 半导体器件和在fo-wlcsp中形成ipd的方法
CN101937916B (zh) * 2005-11-30 2012-07-25 瑞萨电子株式会社 半导体设备
CN102738026A (zh) * 2011-03-31 2012-10-17 索泰克公司 形成接合半导体结构的方法及用该方法形成的半导体结构
CN102812546A (zh) * 2010-03-31 2012-12-05 Ev集团E·索尔纳有限责任公司 制造双面装备有芯片的晶片的方法
US8354340B2 (en) 2006-10-02 2013-01-15 Renesas Electronics Corporation Electronic device and method of manufacturing the same
CN101742813B (zh) * 2008-11-19 2013-02-13 索尼株式会社 安装板和半导体模块
CN103258782A (zh) * 2012-02-16 2013-08-21 索泰克公司 含接插件的半导体结构体的制造方法及相关结构体和器件
CN103650136A (zh) * 2012-05-10 2014-03-19 松下电器产业株式会社 具有电源电压的稳定化结构的三维集成电路及其制造方法
CN106876358A (zh) * 2015-12-11 2017-06-20 安世有限公司 电子元件及其制造方法
CN106910736A (zh) * 2015-12-22 2017-06-30 爱思开海力士有限公司 半导体封装及其制造方法
CN107431027A (zh) * 2015-03-30 2017-12-01 高通股份有限公司 用于管芯拆分架构的腔体桥连接
WO2024050911A1 (zh) * 2022-09-05 2024-03-14 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

Families Citing this family (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004039867A (ja) * 2002-07-03 2004-02-05 Sony Corp 多層配線回路モジュール及びその製造方法
JP3925378B2 (ja) * 2002-09-30 2007-06-06 ソニー株式会社 高周波モジュール装置の製造方法。
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
JP2005045191A (ja) * 2003-07-04 2005-02-17 North:Kk 配線回路基板の製造方法、及び多層配線基板の製造方法
EP1643552A1 (en) * 2003-05-09 2006-04-05 Matsushita Electric Industrial Co., Ltd. Module including circuit elements
EP1636842B1 (en) 2003-06-03 2011-08-17 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
AT500259B1 (de) * 2003-09-09 2007-08-15 Austria Tech & System Tech Dünnschichtanordnung und verfahren zum herstellen einer solchen dünnschichtanordnung
JP4120562B2 (ja) * 2003-10-31 2008-07-16 沖電気工業株式会社 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。
TWI278048B (en) 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
FR2858111A1 (fr) * 2003-12-12 2005-01-28 Commissariat Energie Atomique Procede d'assemblage et d'interconnexion de composants, modules et empilements de modules ainsi obtenus
US20060134831A1 (en) * 2003-12-31 2006-06-22 Microfabrica Inc. Integrated circuit packaging using electrochemically fabricated structures
US20080142369A1 (en) * 2003-12-31 2008-06-19 Microfabrica Inc. Integrated Circuit Packaging Using Electrochemically Fabricated Structures
FR2866328B1 (fr) * 2004-02-16 2006-05-26 Saint Gobain Verre plat au plomb par flottage sur un bain de metal
JP3925809B2 (ja) 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
KR20060000106A (ko) * 2004-06-28 2006-01-06 삼성전자주식회사 최외곽 수지층의 접착성을 향상시킨 인쇄 회로 기판과 그제조방법, 그 인쇄 회로 기판을 포함하는 반도체 패키지및 그 제조방법
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4559163B2 (ja) * 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置
JP2006121147A (ja) * 2004-10-19 2006-05-11 Alps Electric Co Ltd 携帯電話機用高周波モジュール
KR20070063499A (ko) * 2004-10-26 2007-06-19 로무 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP4351148B2 (ja) * 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
US20060211167A1 (en) * 2005-03-18 2006-09-21 International Business Machines Corporation Methods and systems for improving microelectronic i/o current capabilities
JP4216825B2 (ja) 2005-03-22 2009-01-28 株式会社日立製作所 半導体パッケージ
JP2006309151A (ja) * 2005-03-28 2006-11-09 Seiko Epson Corp 光学ローパスフィルタ
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20060270104A1 (en) * 2005-05-03 2006-11-30 Octavio Trovarelli Method for attaching dice to a package and arrangement of dice in a package
US7435627B2 (en) * 2005-08-11 2008-10-14 International Business Machines Corporation Techniques for providing decoupling capacitance
US7807505B2 (en) * 2005-08-30 2010-10-05 Micron Technology, Inc. Methods for wafer-level packaging of microfeature devices and microfeature devices formed using such methods
JP4671829B2 (ja) 2005-09-30 2011-04-20 富士通株式会社 インターポーザ及び電子装置の製造方法
US20070080458A1 (en) * 2005-10-11 2007-04-12 Tsuyoshi Ogawa Hybrid module and method of manufacturing the same
US7947535B2 (en) * 2005-10-22 2011-05-24 Stats Chippac Ltd. Thin package system with external terminals
JP4835124B2 (ja) * 2005-11-29 2011-12-14 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
JP2007188986A (ja) * 2006-01-12 2007-07-26 Tdk Corp 多層回路基板及びその製造方法
US7475801B2 (en) * 2005-12-29 2009-01-13 Dukane Corporation Systems for providing controlled power to ultrasonic welding probes
US8169014B2 (en) * 2006-01-09 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitive structure for an integrated circuit
US7755457B2 (en) * 2006-02-07 2010-07-13 Harris Corporation Stacked stripline circuits
US20070196979A1 (en) * 2006-02-21 2007-08-23 Advanpack Solutions Pte Ltd Flip chip in package using flexible and removable leadframe
US7510323B2 (en) * 2006-03-14 2009-03-31 International Business Machines Corporation Multi-layered thermal sensor for integrated circuits and other layered structures
JP4849926B2 (ja) * 2006-03-27 2012-01-11 富士通株式会社 半導体装置及び半導体装置の製造方法
JP4899603B2 (ja) * 2006-04-13 2012-03-21 ソニー株式会社 三次元半導体パッケージ製造方法
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JP4956128B2 (ja) * 2006-10-02 2012-06-20 ルネサスエレクトロニクス株式会社 電子装置の製造方法
JP2008091795A (ja) * 2006-10-04 2008-04-17 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2008205111A (ja) * 2007-02-19 2008-09-04 Fujitsu Ltd 配線基板および半導体装置、配線基板の製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP2008258520A (ja) * 2007-04-09 2008-10-23 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
JP2008294423A (ja) * 2007-04-24 2008-12-04 Nec Electronics Corp 半導体装置
US7869225B2 (en) * 2007-04-30 2011-01-11 Freescale Semiconductor, Inc. Shielding structures for signal paths in electronic devices
KR100907896B1 (ko) 2007-06-22 2009-07-14 주식회사 동부하이텍 시스템 인 패키지의 금속 전극 형성방법
KR100909322B1 (ko) 2007-07-02 2009-07-24 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
WO2009020240A2 (en) * 2007-08-08 2009-02-12 Casio Computer Co., Ltd. Semiconductor device and method for manufacturing the same
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4752825B2 (ja) * 2007-08-24 2011-08-17 カシオ計算機株式会社 半導体装置の製造方法
US7867878B2 (en) * 2007-09-21 2011-01-11 Infineon Technologies Ag Stacked semiconductor chips
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US9318441B2 (en) 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
US8343809B2 (en) 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
US8183095B2 (en) 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
US8456002B2 (en) 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US7767496B2 (en) 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
KR100955948B1 (ko) * 2007-12-21 2010-05-03 삼성전기주식회사 다중대역 송신단 모듈 및 이의 제조 방법
US7759212B2 (en) * 2007-12-26 2010-07-20 Stats Chippac, Ltd. System-in-package having integrated passive devices and method therefor
JP2009246104A (ja) * 2008-03-31 2009-10-22 Kyushu Institute Of Technology 配線用電子部品及びその製造方法
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5300558B2 (ja) * 2009-03-27 2013-09-25 日東電工株式会社 半導体装置の製造方法
FR2946795B1 (fr) * 2009-06-12 2011-07-22 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
JP5280945B2 (ja) * 2009-06-19 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
US8407871B2 (en) 2009-07-06 2013-04-02 Delphi Technologies, Inc. Method of manufacturing a shapeable short-resistant capacitor
KR101095130B1 (ko) * 2009-12-01 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5665020B2 (ja) * 2009-12-22 2015-02-04 国立大学法人九州工業大学 配線用電子部品の製造方法
JP2011165741A (ja) 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US9548240B2 (en) 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
JP5486376B2 (ja) * 2010-03-31 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US8525334B2 (en) * 2010-04-27 2013-09-03 International Rectifier Corporation Semiconductor on semiconductor substrate multi-chip-scale package
US9735113B2 (en) * 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
JP5454681B2 (ja) * 2010-05-26 2014-03-26 株式会社村田製作所 モジュール基板およびその製造方法
US8411459B2 (en) 2010-06-10 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Interposer-on-glass package structures
US8999179B2 (en) 2010-07-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in a substrate
SE535236C2 (sv) * 2010-10-22 2012-06-05 Alfa Laval Corp Ab Värmeväxlarplatta och plattvärmeväxlare
US8970045B2 (en) * 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
US9704766B2 (en) * 2011-04-28 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interposers of 3-dimensional integrated circuit package systems and methods of designing the same
TWI473551B (zh) * 2011-07-08 2015-02-11 Unimicron Technology Corp 封裝基板及其製法
US20130025839A1 (en) * 2011-07-25 2013-01-31 Endicott Interconnect Technologies, Inc. Thermal substrate
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
US9698123B2 (en) 2011-09-16 2017-07-04 Altera Corporation Apparatus for stacked electronic circuitry and associated methods
US9748203B2 (en) * 2011-12-15 2017-08-29 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
FR2987494B1 (fr) * 2012-02-29 2015-04-10 Soitec Silicon On Insulator Procedes de fabrication de structures semi-conductrices comprenant des dispositifs d'interposition avec des trous d'interconnexion conducteurs, et structures et dispositifs associes
TWI483365B (zh) * 2012-09-26 2015-05-01 Ind Tech Res Inst 封裝基板及其製法
JP6122606B2 (ja) * 2012-10-16 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置
US9806011B2 (en) * 2012-12-06 2017-10-31 Intel Corporation Non-uniform substrate stackup
US9237648B2 (en) 2013-02-25 2016-01-12 Invensas Corporation Carrier-less silicon interposer
US8933551B2 (en) * 2013-03-08 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D-packages and methods for forming the same
US9691693B2 (en) 2013-12-04 2017-06-27 Invensas Corporation Carrier-less silicon interposer using photo patterned polymer as substrate
KR101605600B1 (ko) * 2014-02-04 2016-03-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
JP2014096609A (ja) * 2014-02-14 2014-05-22 Renesas Electronics Corp 電子装置
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9837278B2 (en) * 2014-02-27 2017-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Wafer level chip scale package and method of manufacturing the same
US9679841B2 (en) * 2014-05-13 2017-06-13 Qualcomm Incorporated Substrate and method of forming the same
JP6352447B2 (ja) * 2014-12-24 2018-07-04 ルネサスエレクトロニクス株式会社 半導体装置
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9437536B1 (en) 2015-05-08 2016-09-06 Invensas Corporation Reversed build-up substrate for 2.5D
US10211160B2 (en) * 2015-09-08 2019-02-19 Invensas Corporation Microelectronic assembly with redistribution structure formed on carrier
US9666560B1 (en) * 2015-11-25 2017-05-30 Invensas Corporation Multi-chip microelectronic assembly with built-up fine-patterned circuit structure
FR3044864B1 (fr) * 2015-12-02 2018-01-12 Valeo Systemes De Controle Moteur Dispositif electrique et procede d'assemblage d'un tel dispositif electrique
US10586817B2 (en) * 2016-03-24 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and separation apparatus
TWI563602B (en) * 2016-04-15 2016-12-21 Phoenix Pioneer Technology Co Ltd Method of fabricating a package substrate
KR102506697B1 (ko) 2016-05-18 2023-03-08 에스케이하이닉스 주식회사 관통 몰드 볼 커넥터를 포함하는 반도체 패키지
KR102448098B1 (ko) 2016-05-31 2022-09-27 에스케이하이닉스 주식회사 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법
KR102448099B1 (ko) 2016-06-02 2022-09-27 에스케이하이닉스 주식회사 히트 스프레더 구조를 포함하는 반도체 패키지
KR102179806B1 (ko) * 2016-10-06 2020-11-17 미쓰이금속광업주식회사 다층 배선판의 제조 방법
US10074602B2 (en) * 2016-11-11 2018-09-11 Advanced Semiconductor Engineering, Inc. Substrate, semiconductor package structure and manufacturing process
CN109997418B (zh) * 2016-11-28 2023-05-05 三井金属矿业株式会社 多层布线板的制造方法
JP7112962B2 (ja) * 2016-11-28 2022-08-04 三井金属鉱業株式会社 多層配線板の製造方法
KR20180065426A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 반도체 저장 장치
FR3060846B1 (fr) * 2016-12-19 2019-05-24 Institut Vedecom Procede d’integration de puces de puissance et de bus barres formant dissipateurs thermiques
US10879197B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating package structure
EP3462486B1 (en) 2017-09-29 2021-03-24 Qorvo US, Inc. Process for making a double-sided module with electromagnetic shielding
US10763239B2 (en) * 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
KR102019355B1 (ko) 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
US11682599B2 (en) * 2018-06-27 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
KR102652266B1 (ko) * 2019-01-31 2024-03-28 (주)포인트엔지니어링 다층 배선 기판 및 이를 포함하는 프로브 카드
US11024604B2 (en) 2019-08-10 2021-06-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11201467B2 (en) 2019-08-22 2021-12-14 Qorvo Us, Inc. Reduced flyback ESD surge protection
EP4115190A4 (en) * 2020-03-04 2024-04-03 Liquid Wire Inc DEFORMABLE INDUCTORS
CN112349687B (zh) * 2020-09-28 2023-06-16 中国电子科技集团公司第二十九研究所 一种六层布线任意层互联lcp封装基板、制造方法及多芯片系统级封装结构
CN112349696B (zh) * 2020-09-28 2023-05-09 中国电子科技集团公司第二十九研究所 一种lcp封装基板、制造方法及多芯片系统级封装结构
TWI780972B (zh) 2021-11-02 2022-10-11 頎邦科技股份有限公司 半導體裝置之製造方法
CN115101512B (zh) * 2022-06-16 2023-06-27 宁波芯健半导体有限公司 一种晶圆级mpw芯片封装结构及封装方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3862017A (en) * 1970-02-04 1975-01-21 Hideo Tsunemitsu Method for producing a thin film passive circuit element
JPH02106968A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体集積回路装置及びその形成方法
US5151388A (en) * 1991-05-07 1992-09-29 Hughes Aircraft Company Flip interconnect
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
US5231751A (en) 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
JPH0758254A (ja) * 1993-08-19 1995-03-03 Fujitsu Ltd マルチチップモジュール及びその製造方法
US5640051A (en) * 1993-12-13 1997-06-17 Matsushita Electric Industrial Co., Ltd. Chip package, a chip carrier, a terminal electrode for a circuit substrate and a chip package-mounted complex
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
WO1998052220A1 (fr) * 1997-05-09 1998-11-19 Citizen Watch Co., Ltd. Procede de production d'un boitier pour semi-conducteur et systeme de carte de circuits
US6156870A (en) * 1997-07-31 2000-12-05 Hitachi Chemical Company, Ltd. Resin composition which can be cured by application of heat or irradiation of light, film, laminate and production of multilayer wiring board
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6110806A (en) * 1999-03-26 2000-08-29 International Business Machines Corporation Process for precision alignment of chips for mounting on a substrate
JP2001127088A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
JP4320492B2 (ja) * 1999-12-08 2009-08-26 株式会社デンソー 半導体素子の実装構造および半導体素子の実装構造の製造方法
US6535398B1 (en) * 2000-03-07 2003-03-18 Fujitsu Limited Multichip module substrates with buried discrete capacitors and components and methods for making
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
KR100463092B1 (ko) * 2000-06-27 2004-12-23 마츠시타 덴끼 산교 가부시키가이샤 세라믹 적층 소자
JP2002093831A (ja) * 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002170921A (ja) 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100383958C (zh) * 2004-09-10 2008-04-23 株式会社东芝 半导体器件
CN101937916B (zh) * 2005-11-30 2012-07-25 瑞萨电子株式会社 半导体设备
US8823174B2 (en) 2006-10-02 2014-09-02 Renesas Electronics Corporation Electronic device
US9847325B2 (en) 2006-10-02 2017-12-19 Renesas Electronics Corporation Electronic device
US10879227B2 (en) 2006-10-02 2020-12-29 Renesas Electronics Corporation Electronic device
US10580763B2 (en) 2006-10-02 2020-03-03 Renesas Electronics Corporation Electronic device
US10224318B2 (en) 2006-10-02 2019-03-05 Renesas Electronics Corporation Electronic device
US8354340B2 (en) 2006-10-02 2013-01-15 Renesas Electronics Corporation Electronic device and method of manufacturing the same
US8975750B2 (en) 2006-10-02 2015-03-10 Renesas Electronics Corporation Electronic device
US9406602B2 (en) 2006-10-02 2016-08-02 Renesas Electronics Corporation Electronic device
US8633591B2 (en) 2006-10-02 2014-01-21 Renesas Electronics Corporation Electronic device
US20160307875A1 (en) 2006-10-02 2016-10-20 Renesas Electronics Corporation Electronic device
US7928001B2 (en) 2006-10-02 2011-04-19 Renesas Electronics Corporation Electronic device and method of manufacturing the same
CN101742813B (zh) * 2008-11-19 2013-02-13 索尼株式会社 安装板和半导体模块
CN102194711A (zh) * 2010-02-25 2011-09-21 新科金朋有限公司 半导体器件和在fo-wlcsp中形成ipd的方法
US9343396B2 (en) 2010-02-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming IPD in fan-out wafer level chip scale package
CN102194740B (zh) * 2010-03-15 2015-03-18 新科金朋有限公司 半导体器件及其形成方法
US8951839B2 (en) 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
CN102194740A (zh) * 2010-03-15 2011-09-21 新科金朋有限公司 半导体器件及其形成方法
US10141222B2 (en) 2010-03-15 2018-11-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
US9224630B2 (en) 2010-03-31 2015-12-29 Ev Group E. Thallner Gmbh Method for producing a wafer provided with chips
CN102812546B (zh) * 2010-03-31 2015-08-26 Ev集团E·索尔纳有限责任公司 制造双面装备有芯片的晶片的方法
CN102812546A (zh) * 2010-03-31 2012-12-05 Ev集团E·索尔纳有限责任公司 制造双面装备有芯片的晶片的方法
CN102738026B (zh) * 2011-03-31 2014-11-05 索泰克公司 形成接合半导体结构的方法及用该方法形成的半导体结构
CN102738026A (zh) * 2011-03-31 2012-10-17 索泰克公司 形成接合半导体结构的方法及用该方法形成的半导体结构
CN103258782A (zh) * 2012-02-16 2013-08-21 索泰克公司 含接插件的半导体结构体的制造方法及相关结构体和器件
CN103258782B (zh) * 2012-02-16 2017-10-20 索泰克公司 含接插件的半导体结构体的制造方法及相关结构体和器件
CN103650136A (zh) * 2012-05-10 2014-03-19 松下电器产业株式会社 具有电源电压的稳定化结构的三维集成电路及其制造方法
CN103650136B (zh) * 2012-05-10 2017-05-24 松下知识产权经营株式会社 具有电源电压的稳定化结构的三维集成电路及其制造方法
CN107431027A (zh) * 2015-03-30 2017-12-01 高通股份有限公司 用于管芯拆分架构的腔体桥连接
CN107431027B (zh) * 2015-03-30 2018-12-11 高通股份有限公司 用于管芯拆分架构的腔体桥连接
CN106876358A (zh) * 2015-12-11 2017-06-20 安世有限公司 电子元件及其制造方法
CN106910736A (zh) * 2015-12-22 2017-06-30 爱思开海力士有限公司 半导体封装及其制造方法
WO2024050911A1 (zh) * 2022-09-05 2024-03-14 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

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Publication number Publication date
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