CN1320846C - 电路基板及其制造方法 - Google Patents

电路基板及其制造方法 Download PDF

Info

Publication number
CN1320846C
CN1320846C CNB2003101246299A CN200310124629A CN1320846C CN 1320846 C CN1320846 C CN 1320846C CN B2003101246299 A CNB2003101246299 A CN B2003101246299A CN 200310124629 A CN200310124629 A CN 200310124629A CN 1320846 C CN1320846 C CN 1320846C
Authority
CN
China
Prior art keywords
mentioned
circuit
electroconductive
insulating barrier
circuit substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2003101246299A
Other languages
English (en)
Other versions
CN1525804A (zh
Inventor
塚原法人
西川和宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1525804A publication Critical patent/CN1525804A/zh
Application granted granted Critical
Publication of CN1320846C publication Critical patent/CN1320846C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/167Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed resistors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4664Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/09Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092Dispersed materials, e.g. conductive pastes or inks
    • H05K1/095Dispersed materials, e.g. conductive pastes or inks for polymer thick films, i.e. having a permanent organic polymeric binder
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0183Dielectric layers
    • H05K2201/0187Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0562Details of resist
    • H05K2203/0568Resist used for applying paste, ink or powder
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/53Means to assemble or disassemble
    • Y10T29/53796Puller or pusher means, contained force multiplying operator
    • Y10T29/53848Puller or pusher means, contained force multiplying operator having screw operator
    • Y10T29/53857Central screw, work-engagers around screw
    • Y10T29/53861Work-engager arms along or parallel to screw
    • Y10T29/53874Pivotal grippers on screw

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

一种电路基板,其包括:作为基底层的基底膜(11);在基底膜(11)上按规定形状形成导电性糊材料后,经固化制造的第一导电性电路(13);在包含第一导电性电路(13)的基底膜(11)上形成绝缘性糊材料后,经固化制造的第一绝缘层(15);在第一绝缘层(15)上按规定形状形成导电性糊材料,经固化制造的第二导电性电路(19),通过第一绝缘层(15)和第二绝缘层(17)内置的电子部件(4)与第二导电性电路(19)连接,通过通孔连接第一导电性电路(13)与第二导电性电路(19)。因此,就可以在较低温度下实现多层电路的结构,使用廉价的塑料薄膜可以实现薄型化、具有可弯曲性的电路基板。

Description

电路基板及其制造方法
技术领域
本发明涉及一种具有导电性电路的电路基板、而且是内置有电阻、电容和半导体集成电路元件的电路基板及其制造方法。
背景技术
近年来,要求以移动电话为代表的电子设备大幅度小型化,也要求在电子设备中内置的电路基板小型、薄型化和高密度安装化。例如,在特开2001-53413号公告中公开了用树脂以至少暴露一个电子部件的连接部的方式覆盖电子部件,在包含暴露的连接部的树脂表面上形成金属图形,由此制造内置电子部件的电子部件内置基板。而且还公开了叠层这些电子部件内置基板制造多层电子部件内置基板。通过采用这种结构,可以实现大幅度薄型化,并且能够进一步提高安装密度。
此外,在特开2001-93934号公告中公开了在基材内插入半导体部件的同时、在基材的图形形成表面上暴露上述半导体部件的电路连接部,在含有此电路连接部的基材的图形形成表面上利用导电性糊形成电路图形的方法。这样,因为安装时不使用各向异性导电树脂,而且可以防止半导体部件陷入基材中,所以可以提高生产率和降低成本,而且还能够防止电路图形的断线等缺陷的发生。
但是,在利用这些方法制造多层基板时,与现有的多层基板的制造方法同样,通过多层重叠内置电子部件的电路基板虽然实现了多层电路基板,但其厚度增加了。在构成复杂的电子电路时,由于增加内置电子部件的电路基板的叠层数量,所以存在变厚的倾向。因此,使薄型化困难。
发明内容
鉴于上述课题中存在的问题,本发明的目的在于实现多层电路基板的进一步薄型化。
本发明的电路基板包含以下结构。
该电路基板包括:
在一侧的表面上形成有电极端子的电子部件;
基底层;
在上述基底层上按规定形状形成导电性糊材料后,经固化制造成的第一导电性电路;
在包含上述第一导电性电路的上述基底层上形成绝缘性糊材料后,经固化制造成的第一绝缘层;
在上述第一绝缘层上形成绝缘性糊材料之后,经固化制造的第二绝缘层;
在上述第二绝缘层上按规定形状形成导电性糊材料,经固化制造成的第二导电性电路,
上述电子部件插入到形成于上述第一绝缘层的开口部,其至少除上述电极端子的表面之外的部分被第二绝缘层覆盖,并且上述电极端子与上述第二导电性电路电连接。
根据这种结构,通过使用导电性糊材料和绝缘性糊材料的涂敷方式,在较低温度下就可以实现多层电路结构。结果,不仅可以实现使用廉价塑料薄膜的薄型电路基板,而且由于叠层这些后也是薄型,因此还能够保持可弯曲性。
另外,本发明的电路基板还可以是以下结构。
该电路基板包括:
使在其一侧表面上形成电极端子的电子部件的上述电极端子从表面露出配置所述电子部件的部件配置层;
在上述部件配置层上与上述电极端子电连接,按规定形状形成的第二导电性电路;
上述部件配置层具有:
按规定形状涂敷导电性糊材料,经固化形成的第一导电性电路;
在上述第一导电性电路上涂敷绝缘性糊材料经固化形成的绝缘层;并构成在上述绝缘层表面上暴露上述电子部件的上述电极端子。
根据这种结构,可以在较低温度下形成导电性电路和绝缘层,即使内置半导体集成电路元件等电子部件也不会损害其可靠性,因此可以实现高可靠性的电路基板。此外,同样可以实现即使内藏电子部件,作为整体是薄型的电路基板。
附图说明
图1示出根据本发明第一实施例的电路基板的主要制造工序的剖面图,其中示出基底膜的剖面形状图;
图2示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第一导电性电路的状态剖面图;
图3示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第一绝缘层的状态的剖面图;
图4示出该实施例的电路基板的主要制造工序的剖面图,其中示出在第一开口部插入电子部件的状态的剖面图;
图5示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第二绝缘层的状态的剖面图;
图6示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成电介质层的状态的剖面图;
图7示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第二导电性电路的状态的剖面图;
图8示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成电阻层的状态的剖面图;
图9示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第三绝缘层的状态的剖面图;是表示电路基板的制造方式图;
图10示出根据该实施例的电路基板的成品的截面形状图;
图11示出根据该实施例的电路基板的主要制造工序的流程图;
图12示出根据该实施例的电路基板变型例的制造工序说明图,其中示出在第一开口部涂敷粘接剂的状态图;
图13示出的是说明上述变型例的制造工序图,其中示出在第一开口部插入电子部件并用粘接剂粘接固定的状态图;
图14是说明上述变型例的制造工序的流程图的一部分;
图15示出根据本发明第二实施例的电路基板的主要制造工序的剖面图,其中示出形成第一导电性电路的状态的剖面图;
图16示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第一绝缘层的状态的剖面图;
图17示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出在第一开口部插入电子部件的状态的剖面图;
图18示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第二绝缘层的状态的剖面图;
图19示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第二导电性电路状态的剖面图;
图20示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第三绝缘层的状态的剖面图;
图21示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出在第三开口部插入其它电子部件的状态的剖面图;
图22示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第四绝缘层的状态的剖面图;
图23示出根据该实施例的电路基板的主要制造工序的剖面图,其中示出形成第三导电性电路状态的剖面图;
图24示出根据该实施例的电路基板的成品的截面形状图;
图25示出根据该实施例的电路基板的主要制造工序的流程图;
图26示出根据本发明第三实施例的电路基板的剖面形状图;
图27是用于说明利用本发明的导电性电路的变型例的图,是示出导电性电路的一部分和金属布线相连接构成的平面图;
图28是示出本发明的电路基板的变型例的图,是连接根据第一实施例的电路基板和板状部件后粘接构成的电路基板的剖面图;
图29示出根据本发明第一实施例的以电路基板为中心、在两个表面上连接板状部件的双面粘接结构的电路基板的剖面图;
图30示出根据本发明第一实施例的电路基板的另一变型例的剖面图;
图31示出根据本发明第一实施例的电路基板的另一变型例的剖面图;
图32是在图29所示的电路基板中,突出基底膜构成的电路基板的剖面图;
图33是在图29所示的电路基板中,在突出基底膜的同时在突出区域形成电路、安装电子部件所构成的电路基板的剖面图。
编号说明
1、100、700、750、755、760、765、770电路基板
4、400、402、802、804、806、810电子部件  6、808片状元件
11、702基底膜  13、202第一导电性电路  15、302第一绝缘层
17、304第二绝缘层  19、204第二导电性电路  22间隙
23、306第三绝缘层  206第三导电性电路
41、410、412、8021、8041、8061电极端子
51电介质层  52电阻层  53粘接剂  61、720、722、724电容器
71、730电阻  111、712、904、924、934贯通电极
191、726电感器  308第四绝缘层  309第五绝缘层
310、312、340、342通孔  320、322第一开口部  324第三开口部
330第二开口部  500一部分图形  520金属布线  601电极
704导电性电路  706高散热层  708绝缘层  710内置通孔
714密封膜  902、912、922电路  900、910、920、930板状部件
具体实施方式
下面,将参照附图详细说明本发明的电路基板及其制造方法。此外,在下面的图中,对于相同的构成元件赋予相同的符号。
第一实施例
从图1至图9示出了根据本发明第一实施例的电路基板1的主要制造工序的剖面图、图10示出了完成的电路基板1的截面形状。此外,图11是本实施例的制造工序的流程图。另外,以图10所示的本实施例的电路基板1为例,对应于所要求的特性可以多次重复执行从图1至图9所示的工序,也可以省略不需要的工序。
制造电路基板1时,首先如图1所示,使用厚度为100μm左右的基底膜作为基底层。在本实施例中,以下用基底膜11来说明基底层。就此基底膜11而言,希望使用聚对苯二甲酸乙二酯(PET)树脂、丙烯腈丁二烯苯乙烯共聚(ABS)树脂以及聚碳酸酯树脂等,而且最好使用聚酰亚胺树脂等耐热性较高的树脂。
其次,如图2所示通过网板印刷和胶板印刷等在基底膜11上印刷银糊等导电性糊材料构成的布线图形,通过加热固化形成第一导电性电路13(步骤S11)。
银糊是将具有热固化性和热收缩性的树脂和银粒子混合形成的,如果印刷这种银糊后进行加热,在树脂固化的同时会发生收缩,就形成了第一导电性电路13。
接着,如图3所示,在包含此第一导电性电路13的基底膜11上使用绝缘性糊材料通过丝网印刷的方法进行印刷,加热固化后形成第一绝缘层15(步骤S12)。此时,可以不在第一导电性电路13的规定部位设置第一绝缘层15。这些规定的部位用于与此后形成的第二导电性电路19进行电连接的连接用开口的通孔310和用于形成电介质糊材料的第二开口部330。此外,在形成此第一绝缘层时,在基底膜11上形成用于插入电子部件4的第一开口部320。
此外,如图4所示,在第一开口部320中以埋入方式插入电子部件4(步骤S13)。例如希望将使用裸芯片构成的半导体集成电路元件(裸芯片IC)作为电子部件4,如图4所示,最好形成凸起作为电极端子41。电子部件4以电极端子41面向基底膜11的相对侧面,也就是说,通过电极端子41的相对面与基底膜11触接方式插入。而且,作为电子部件4除了裸芯片IC以外,也可以使用封装构成的半导体集成电路元件(封装IC)。此外,也可以使用电阻以及电容等片状部件,或使用将多个这些部件集成在一起的多连片状部件。
接着,如图5所示,在第一绝缘层15和插入的电子部件4上通过丝网印刷等方法印刷绝缘性糊材料,经加热固化形成第二绝缘层17(步骤S14)。此时,在第一绝缘层15上设置的通孔310和第二开口部330处未进行印刷,并且电子部件4呈仅在电极端子41的表面部分在第二绝缘层17暴露的状态。因此,利用第二绝缘层17使电子部件4作为整体处于被埋入的状态。此外,为了防止电子部件4的损伤,希望使用在120℃以下、最好是在110℃以下固化的绝缘性糊材料。
接着,如图6所示,在第二开口部330涂敷电介质糊材料后,进行加热固化(步骤S15)。因此,在第二开口部330内形成了电介质层51。并且,电介质糊材料的加热固化也可以与第二绝缘层17的加热固化同时进行。
接着,如图7所示,利用丝网印刷在第二绝缘层17和电介质层51上印刷由银糊构成的导电性糊材料后,经加热固化形成第二导电性电路19(步骤S16)。此时,如图6和图7所示,在通孔310内也形成银糊,通过此通孔310第一导电性电路13与第二导电性电路19电连接。因此,形成第二导电性电路19与通过通孔310连接第一导电性电路13也可以同时进行。因而,还可以简化制造工序。而且,在这种印刷时,也能利用连接电子部件4的电极端子41的印刷,得到与电子部件4的电极端子41连接的第二导电性电路19。
此外,在印刷第二导电性电路19的同时形成近似涡旋状或弯曲状的图形,经加热固化也形成电感器191。在具有涡旋状图形的电感器的情况下,也可以将一侧电极与第一导电性电路13连接。此外,通过形成第二导电性电路19,由于电介质层51夹在第一导电性电路13和第二导电性电路19的厚度方向的两侧面内,因此由第一导电性电路13的导体、电介质层51和第二导电性电路19的导体构成了电容器61。
在此工序中,为了防止电子部件4的损伤,希望使用在120℃以下、最好是在110℃以下固化的导电性糊材料。此外,第一绝缘层15和第二绝缘层71中在通孔310以外的部分,起将第一导电性电路13与第二导电性电路19电绝缘的作用。
然后,在第二导电性电路19中设置间隙22。如图8所示,在间隙22涂敷电阻糊材料。并且,经加热固化这种电阻糊材料形成电阻层52。间隙22的电阻层52的两端分别与第一导电性电路13的导体电连接,构成电阻71(步骤S17)。并且,电阻糊材料的加热固化也可以和第二导电性电路19的加热固化处理同时进行。
接着,如图9所示,在第二导电性电路19、电阻17和第二绝缘层17上利用丝网印刷等印刷绝缘性糊材料,经加热固化形成第三绝缘层23(步骤S18)。在第三绝缘层23根据需要设置作为暴露第二导电性电路19的连接用开口的通孔340。
最后,如图10所示,在第三绝缘层23上安装有作为电子部件的电阻和电容等片状元件6。这些片状元件6通过通孔340用锡焊或利用导电性粘接材料与第二导电性电路19和片状元件6的电极601进行电连接(步骤S19)。此外,在电子设备(未图示出)中安装电路基板1时使用的连接器等也可以通过该通孔340进行安装。
根据上面的工序,制造根据本发明的电路基板1。在本实施例的电路基板1中利用导电性糊材料和绝缘性糊材料等形成了第一导电性电路13、第二导电性电路19、第一绝缘层15、第二绝缘层17和第三绝缘层23,实现了层叠它们的多层电路的结构。此结果可以使整体变薄。此外,由于在基底膜11上形成了电路结构,具有良好的可弯曲性,因此在各种电子设备中都可以采用内置功能元件的电路基板。
此外,作为本实施例的电路基板1,不仅可以是图10示出的结构,而且也可以最终剥离基底膜11使用。因此,可以实现更薄型的电路基板。作为这样结构的情况,不必须使用象本实施例说明的基底膜,也可以通过使用板状基底部材形成。作为这种基底部材,由于在形成银糊等导电性电路材料和形成绝缘层的材料等粘接力小,所以最好是容易剥离的材料。
此外,作为本实施例的电路基板,利用包含印刷方法的涂敷形成方法来形成导电性糊材料和绝缘性糊材料,由于是反复加热固化工序制造的方法,因此能够容易制造内置各种电子部件的电路基板。
此外,由于第一导电性电路13、第二导电性电路19、第一绝缘层15、第二绝缘层17和第三绝缘层23使用的是在比较低的温度下固化的材料,不损伤内置的电子部件4,能够制造复杂的电路。
而且,本实施例的电路基板1中设置有在第二导电性电路19上的电感器191、由夹在第一导电性电路13和第二导电性电路19之间的电介质层51形成的电容器61以及在第二导电性电路19的间隙22处形成电阻层52的电阻71。因此,可以实现既保持薄厚度,还具有高性能复杂电路的电路基板1。
并且,图10所示的电路基板1不过是一例,也可以在第一导电性电路13中设置电感器191,也可以在第一导电性13的设置间隙形成电阻52。
此外,可在第二开口部330内涂敷电阻糊材料,经加热固化形成电阻层。此时,在下层的第一导电性电路13和上层的第二导电性电路19之间形成电阻层,电阻是沿上下方向形成的。而且,与此相反,在第二导电性电路19上形成的间隙22涂敷电介质糊材料,经加热固化,在此位置也形成电介质层。此时,在同一面的两侧,由于与电介质层连接的第二导电性电路19成为各个电极,所以在水平方向就形成了电容器。如上所述,在图11示出的流程图中,如果适当地改变步骤S15和步骤S17中的糊材料,就可以任意地形成电介质层和电阻层。
图12和图13是为说明涉及本实施例的制造电路基板变型例的制造方法的图。本变型例的制造方法在第一实施例说明的步骤S12和步骤S13之间加上在第一开口部320的底部涂敷粘接剂的工序,与第一实施例不同的是采用预先粘接电子部件4的方法。图14是在步骤12和步骤13之间加上步骤21「在第一开口部涂敷粘接剂」工序的工序流程图的部分。
在本变型例的电路基板中,与第一实施例相同形成第一开口部320。这与图3示出的状态相同(步骤S12)。接着,如图12所示,在第一开口部320内涂敷粘接剂53(步骤S21)。此后,如图13所示,在第一开口部320上把与电子部件4形成电极端子41的面相反的表面面向基底膜11,插入电子部件4,通过粘接剂53固定(步骤S13)。此后的工序与第一实施例说明的工序相同,省略其说明。
因此,即使第一开口部320的形状精度不好,也可以保持电子部件4正确地固定在规定位置。在此时,即使第一开口部320比电子部件4大很多,在第一开口部320与电子部件4之间产生了间隙,在形成第二绝缘层17时也可以掩埋此间隙。因此,特别地,即使安装多个具有较多电极端子41的电子部件4,由于电子部件4之间位置偏差小,因此就不会发生因印刷第二导电性电路19等而导致的短路不良等。在电极端子4的端子1数量多时,作为电子部件4使用裸芯片IC就更具有特殊的效果。
第二实施例
从图15到图24示出的是根据本发明第二实施例的电路基板100的主要制造工序的剖面图。而且,图24示出了已完成的电路基板100的截面形态。此外,图25是本实施例的制造工序的流程图。对于涉及本实施例的电路基板100的制造工序,除去省略前半工序的电阻、电容以及电感器的制造说明,与第一实施例相同的组成元件赋予相同的符号。
首先,与第一实施例同样准备作为基底层的基底膜11。如图15所示,在此基底膜11上使用作为导电性糊材料的银糊通过丝网印刷等方法印刷形成规定的布线图形,经加热固化形成第一导电性电路202(步骤S31)。
接着,如图16所示,在包含第一导电性电路202的基底膜11上使用绝缘性糊材料通过丝网印刷等方法印刷,经加热固化形成第一绝缘层302(步骤S32)。此时,在第一绝缘层302处形成暴露第一导电性电路202的一部分的通孔310。同时在基底膜11上的第一绝缘层302处还形成用于插入电子部件的第一开口部322和第三开口部324。
接着,如图17所示,在第一开口部322插入电子部件400(步骤S33)。此时,插入电子部件400,使在电子部件400的一侧表面形成电极端子410的相对面与基底膜11触接。此外,就电子部件400而言,在本实施例中,也使用具有形成凸起的电极端子410的裸芯片IC。
接着,如图18所示,形成第二绝缘层304以覆盖去除电子部件400的电极端子410的表面部和第一绝缘层302的表面。此第二绝缘层304是使用绝缘性糊材料通过丝网印刷等方法印刷,经加热固化而形成的(步骤S34)。此时,在第一绝缘层302形成的通孔310和第三开口部324不印刷绝缘性糊材料,保持原有状态不变。结果,形成在第二绝缘层304上暴露通孔310、第三开口部324以及电子部件400的电极端子410的状态。在此情况下,第一导电性电路202、第一绝缘层302以及第二绝缘层304就成为对应电子部件400的部件配置层200。
在电子部件400上形成第二绝缘层304后,如图19所示,在第二绝缘层304上印刷规定的布线图形,经加热固化形成第二导电性电路204。此第二导电性电路204是使用作为导电性糊材料的银糊通过丝网印刷等方法形成的(步骤S35)。此时,由于在通孔310内也涂敷了银糊,下层的第一导电性电路202和上层的第二导电性电路204电连接。并且,还通过此第二导电性电路204与电子部件400的电极端子410电连接。而且,第一绝缘层302和第二绝缘层3O4在通孔310以外的部分,起到了将下层的第一导电性电路202和上层的第二导电性电路204电绝缘的作用。
接着,如图20所示,在上层的第二导电性电路204和第二绝缘层304上形成第三绝缘层306。此第三绝缘层306也是使用绝缘糊材料通过丝网印刷等方法印刷,经加热固化形成的(步骤S36)。并且,在此第三绝缘层306按电路设计必要的各个位置适当地形成通孔312。
到此为止的工序是与第一实施例的制造方法几乎相同的工序。利用到此为止的工序,可以获得通过第二导电性电路204连接的电子部件400、且内置在多个绝缘层中的多层结构的电路基板。在本实施例中,还在第三开口部324中安装了其它电子部件402。
如图21所示,在第三开口部324插入其它电子部件402(步骤S37)。此电子部件402也与最初安装的电子部件400一样,在一侧表面形成有电极端子412的相对侧的表面与基底膜11触接的状态下插入。而且,其它电子部件402要比最初的电子部件400的厚度更厚。因此,使用裸芯片IC时,使用比电子部件400还要厚的物体。而且可以使用封装IC等。
此后,如图22所示,在电子部件402的除去电极端子412的表面上和第三绝缘层306的表面上形成第四绝缘层308。该第四绝缘层308也是通过丝网印刷等方法印刷绝缘糊材料、经加热固化形成的(步骤S38)。此时,在第三绝缘层306设置的通孔312原样保持不变,且在第四绝缘层308上电子部件400的电极端子412是处于裸露状态的。在此情况下,对应于电子部件402,由构成上述部件配置层200的第一导电性电路202、第一绝缘层302和第二绝缘层304以及包含第二导电性电路204、第二绝缘层306以及第四绝缘层308的层形成了部件配置层250。
在电子部件402上形成第四绝缘层308后,如图23所示,在第四绝缘层308上形成第三导电性电路206。此第三导电性电路206也是通过丝网印刷等方法印刷作为导电性糊材料的银糊、经加热固化形成的(步骤S39)。此时,由于在通孔312中也涂敷了银糊材料,因此第二导电性电路204与第三导电性电路206电连接。而且,同样电连接电子部件402的电极端子412。此外,第三绝缘层306和第四绝缘层308在通孔312以外的部分起使第二导电性电路204和第三导电性电路206电绝缘的作用。
接着,如图24所示,在第三导电性电路206和第四绝缘层308上形成第五绝缘层309。同样通过丝网印刷等印刷绝缘糊材料、经加热固化而形成此第五绝缘层309(步骤S40)。在此第5绝缘层309上按电路设计在规定的位置设置为暴露第三导电性电路206的通孔342。其它电子部件、例如片状部件(未图示出)的安装、以及在电子设备(未图示出)中安装电路基板100时,此通孔342就作为连接电极使用。此外,图24示出了没有安装片状部件等构成的电路基板100。
此外,本实施例中没有图示制造电阻、电容以及电感的工序,并且也省略了说明,可以通过与第一实施例有相同工序的制造
如上所述,本实施例的电路基板在各个部件配置层中配置厚度不一的电子部件400、402,这些电极端子与各个导电性电路连接。因此,由厚度大的电子部件402规定的厚度形成多层电路,且还可以安装电子部件400、402。结果就能够容易实现电路基板100的薄型化、高密度化。此外,这种薄型化的电路基板由于保持着可弯曲性,可以在电子设备装入按需要弯曲的电路基板。
此外,第一实施例的电路基板1中的基底层是基底膜11,在此基底膜11上形成了多层导电性电路。另一方面,在第二实施例的电路基板中,相对于第一导电性电路202和第二导电性电路204以基底膜11为基础起到作为基底层作用,相对于第二导电性电路204和第三导电性电路206,第二绝缘层304起到作为基底层作用。也就是说,对于多层导电性电路预先设定相应的基底层,以基底层为基准反复进行形成多层导电性电路的处理,就可以形成复杂的多层结构。
此外,与第一实施例相同,在形成整个层之后,也可以去除基底膜11。而且,在第一开口部和第二开口部插入电子部件时,也可以预先在这些开口部中涂敷粘接剂,在基底膜11上粘接固定电子部件。
第三实施例
图26示出的是根据本发明第三实施例的电路基板700的剖面图。在本实施例的电路基板700的情况下,也将基底膜702作为基底层使用,要求能够内置比第一实施例和第二实施例更厚的电子部件。在基底膜702的两面使用导电性糊材料和绝缘糊材料形成多层电路,并且在基底膜702中构成内置的电子部件802。
下面对本实施例的电路基板700的制造方法加以说明。
首先,将电子部件802压入基底膜702中,在此压入工序中,从在电子部件802一侧表面上形成有电极端子8021的一侧将电子部件802压入基底膜702中,至少要把电极端子8021从基底膜702的表面暴露来。因此,基底膜702必须要有能压入电子部件802的厚度和可塑性。例如使用PET树脂膜,加热这种PET树脂膜,对电子部件802加压力就可以很容易压入。此外,就电子部件802而言,希望裸芯片IC和尺寸封装(CSP)构成的IC等是高度较低的元件。
接着,在基底膜702的两面通过丝网印刷等方法印刷导电性糊材料,经加热固化形成导电性电路704。此后,还要在这两个面上,通过与第一实施例和第二实施例相同的方法层叠导电性电路704和绝缘层708,形成多层结构的电路结构。
此时,与第一实施例和第二实施例相同,插入并掩埋电子部件804或在规定的位置形成所需数量的电容器720、722、724、电阻730和电感828等。在本实施例中,示出了作为电子部件804使用具有形成凸起的电极端子8041的裸芯片IC的实例。此外,电容器720、722、724是在各个不同的层形成的,特别是电容器724是在很大面积上形成的,所以有大的容量。
此外,在本实施例的电路基板700中,为有效地散出内部产生热量,还设置有高散热层706,但在散热量不多的场合也可不必特别设置。此高散热层706,例如用可以涂敷高热传导率的混有铝粒子的绝缘树脂糊来形成,同时也可以作为绝缘层使用。
而且,在本实施例的电路基板700中,不仅只形成内置通孔710,也形成了贯穿于包含基底膜702在内的各层之间的贯通电极712。
在最外侧的面上,具有作为电子部件的片状部件808和由芯片尺寸封装(Chip Size Package:CSP)、球栅阵列(Ba1l Grid Array:BGA)等的封装IC构成的电子部件806通过焊接或以各向异性导电性树脂等或导电性粘接剂连接各个连接部和导电性电路规定的位置。此外,根据需要,这些通过绝缘性粘接剂粘接固定。在本实施例中,电子部件806是BGA构成的封装IC,在一面上形成作为电极端子8061的球。
此外,安装这些后,形成密封膜714,完成了本实施例的电路基板700。
如上,由于使用了导电性糊材料及绝缘糊材料,实现了容易制造具有各种结构的薄电路基板。
此外,从第一实施例到第三实施例中,导电性电路是利用导电性糊材料通过印刷等形成的,导电性电路的一部分也可以通过其它制造方式形成。图27是用于表示利用蒸镀、电镀和溅射中任一方法形成导电性电路的连接金属布线的结构的连接导电性电路的一部分图形500和金属线520的连接部平面图。通过丝网印刷等方法印刷导电性糊材料形成的导电性电路的一部分图形500与利用铜(Cu)、铝(Al)等金属材料形成的金属布线520相连接。在图27示出的结构中,例如在图10示出的电路基板1的第二导电性电路19中,在连接电子部件4的区域形成。或者,用于连接在图24示出的电路基板100的电子部件400、402而形成的第二导电性电路204和第三导电性电路206的一部分。
图27示出的金属布线520是在电子部件4、400、402的电极端子41、410、412的电极之间的间隔微小的情况下,例如在电极间隔小于50μm时,主要用于将电子部件4、400、402的电极端子41、410、412与第二导电性电路19、204和第三导电性电路206连接。也就是说,通过蒸镀、电镀或溅射等方法形成金属布线520,可以形成具有微小间隔的高精度的图形。此外,对于这以外的部分是使用导电性糊材料,例如用印刷的方法形成的。由此,即使在使用导电性糊材料形成方法实现微小间隔困难的场合下,也能够容易制造电路基板1、100。
下面利用附图进一步对本发明的电路基板1、100的变型例加以说明。
图28是根据相对于第一实施例的电路基板1,粘接由树脂构成的板状部件900粘接构成的电路基板750的剖面图。在板状部件900上形成电路902,再安装上电子部件810。也就是说,这些板状部件900以自身作为电路基板。此外,在此板状部件900中形成与电路902连接的贯通电极904。另一方面,在基底膜11也形成贯通电极111。此贯通电极111,例如可以在形成第一导电性电路13时同时形成。由于基底膜11上的贯通电极111和板状部件900的贯通电极904相对连接形成通道,基底膜11上的第一导电性电路13和在板状部件900的电路902电连接。因此,实现了在板状部件900上形成的电路902和电子部件810与基底膜11的电路902成为一体化的大规模电路基板750。此外,电子部件810除使用裸芯片IC和封装IC外,也可以使用电阻、电容等片状部件。此外,对安装的个数没有具体的限制。
此外,可以使用板状部件900代替基底膜11,在此一侧表面上也可以按第一实施例或第二实施例说明的制造方法制造多层结构。此时,在板状部件900上,形成内置的使用导电性糊材料和绝缘糊材料多层构成电子部件的电路。在这种结构的电路基板场合下,不损坏电路基板整体的可弯曲性,与现有方法层叠多个电路基板方式相比,对于实现同等的电路规模可更加相对薄型化。
图29是根据第一实施例的以电路基板构成为中心,在两面粘接由树脂组成的板状部件900、910构成两面粘接的电路基板755的剖面图。板状部件900、910分别形成电路902、912。而且,在一侧的板状部件900上安装电子部件810。此外,在另一侧的板状部件910上安装作为电子部件的片状部件6。在本实施例中,电子部件810是裸芯片IC或封装IC,片状部件6是电阻和电容器。电子部件中也包含片状部件6,为了方便而分开进行说明。也就是说,在图29示出的电路基板775中,实现了通过导电性糊材料和绝缘糊材料形成的电路以及在这些电路中内置夹在两片板状部件900、910间的电子部件4的更大规模的电路基板755。
图30是根据第一实施例的电路基板1的另一个变型例的剖面图。此变型例的电路基板760具有以下特征:在基底膜11的一部分上设置绝缘层即不形成多层电路的区域。也就是说基底膜11的一部分呈舌状突出的状态,在此区域延伸形成第一导电性电路13。此突出的区域的第一导电性电路13作为用于连接电路基板760与外部设备(未图示出)的连接端子使用。因此,在电子设备中就可以容易地根据需要来弯曲地安装电路基板760。
图31是根据第一实施例的电路基板1的再一个变型例的剖面图。在此变型例的电路基板765中,使用板状部件920替代基底膜11,在去除此板状部件920的一部分区域上制造多层电路。并且,在此多层电路上粘合另一板状部件903,制造电路基板765。
在板状部件920上形成电路922和贯通电极924。在此板状部件920的一侧表面用与第一实施例相同的制造方法形成多层电路。截止到形成第三绝缘层23后,使另一板状部件930的贯通电极934和通孔340相一致,粘合另一板状部件930。此后,作为电子部件的电阻、电容器等片状部件6通过贯通电极934、通孔340与第二导电性电路19连接。此外,在板状部件920一侧也安装上电子部件810。如此制造的电路基板765实现了使用导电性糊材料构成的多层电路和板状部件920、930构成整体化大规模的电路。并且,板状部件920的突出区域的第一导电性电路13可以作为用于连接外部设备的连接端子使用。
此外,在图31示出的电路基板765中,构成安装电子部件810的板状部件920突出,相反,也可以构成安装片状部件6的另一板状部件930突出。并且,对于电子部件810、片状部件6的安装,也可以预先安装再形成多层电路和粘接。
图32是在图29示出的电路基板755中的突出基底膜11构成的电路基板770的剖面图。即,在基底膜11上,除了突出部,使用导电性糊材料和绝缘糊材料形成有多层电路。在对应于此多层电路的区域是粘贴板状部件900的构造。因此,在突出的区域,在基底膜11上由于只形成有第一导电性电路13,所以具有充分的可弯曲性。因此,在安装电子设备时可以按照需要弯曲。并且,在此区域,形成的第一导电性电路13作为连接端子使用,并与电子设备内的其它部件相连接。
图33是在图29示出的电路基板中突出基底膜11的同时、在突出的区域形成第一导电性电路13和第一绝缘层15且已安装了作为电子部件的片状部件6的结构的剖面图。如此,也可以与板状部件900有不同的形状,在此基底膜11上形成的多层电路和电子部件安装部可以比基底膜11大,相反,板状部件900也可以大。
以上,对本实施例进行了说明,本发明不只限定于上述实施例,而且还可以进行各种变型。
例如,在本实施例中对内置电子部件的电路基板进行了说明,也可以构成不内置电子部件,在表面安装电子部件。
此外,在上述实施例中是以使用包含热固化树脂的导电性糊材料、绝缘性糊材料、电阻糊材料、电介质糊材料为例进行说明的,本发明并不限于此。例如,也可以使用包含具有紫外线固化特性树脂的糊材料。此外,如果对固化速度没要求,也可以使用在室温下自然固化的材料。
此外,在图27示出的结构中,在导电电路连接金属布线时,利用蒸镀、电镀或溅射等方法作为形成此金属布线的方法。但是,也可以利用蒸镀、电镀或溅射等方法形成多层的导电电路中任一层整体。
就本发明的电路基板内置的电子部件而言,如上所述,不只是裸芯片IC、也可以是封装IC,还可以是电阻、电容等片状部件、多连片状部件。此外,也可以在这些电子部件中不必形成凸起。在使用导电性糊材料时,在对应于电子部件的电极部位置的绝缘层设置开口,在此开口中涂敷导电材料,也可以利用此导电材料连接电子部件的电极端子和导电电路。
此外,没有限定导电电路和绝缘层有固定的厚度,也可以使部分厚度不一样。毫无疑问,通过层叠厚度不固定的导电性电路和绝缘层能够形成与基底膜不平行的导电性电路和绝缘层。也能够通过重叠厚度不均匀、与基底膜不平行的基底膜来制造三维结构的复杂电路基板。此外,可以通过包含使用导电性糊材料和绝缘性糊材料印刷形成的涂敷方式,更容易地制造三维结构的电路。

Claims (39)

1、一种电路基板,具备:
在一侧的表面上形成有电极端子的电子部件;
基底层;
在上述基底层上以规定形状形成导电性糊材料之后,经固化制造的第一导电性电路;
在含有上述第一导电性电路的上述基底层上形成绝缘性糊材料之后,经固化制造的第一绝缘层;
在上述第一绝缘层上形成绝缘性糊材料之后,经固化制造的第二绝缘层;
在上述第二绝缘层上以规定形状形成导电性糊材料之后,经固化制造的第二导电性电路,
上述电子部件插入到形成于上述第一绝缘层的开口部,其至少除上述电极端子的表面之外的部分被第二绝缘层覆盖,并且上述电极端子与上述第二导电性电路电连接。
2、如权利要求1中所述的电路基板,其中只在上述基底层的部分区域上形成上述第一绝缘层。
3、如权利要求1中所述的电路基板,其中上述基底层由薄膜状材料构成。
4、如权利要求3中所述的电路基板,其还包括在上述基底层的与形成上述第一导电性电路的表面相对的面的一部分区域上装配的板状部件。
5、如权利要求1中所述的电路基板,其中上述基底层由板状部件构成。
6、如权利要求5中所述的电路基板,还具备另一个板状部件;
且至少通过上述基底层和另一个上述板状部件间接夹持上述第一绝缘层的结构构成。
7、如权利要求1中所述的电路基板,其中,
在上述第一导电性电路上形成的上述第一绝缘层上形成有连接用开口、通过上述连接用开口将上述第一导电性电路与上述第二导电性电路电连接。
8、如权利要求1中所述的电路基板,其中,
还具备在上述基底层上或在上述第二绝缘层上涂敷电阻糊材料并经固化形成的电阻层,
上述电阻层构成与上述第一导电性电路或上述第二导电性电路电连接的电阻。
9、如权利要求1中所述的电路基板,其中,
还具备在上述第一绝缘层形成的电阻用开口内涂敷电阻糊材料并经固化形成的电阻层;
上述电阻层构成与上述第一导电性电路或上述第二导电性电路电连接的电阻。
10、如权利要求1中所述的电路基板,其中,
还具备在上述基底层上或在上述第二绝缘层上涂敷电介质糊材料并经固化形成的电介质层;
上述电介质层构成与上述第一导电性电路或上述第二导电性电路电连接的电容。
11、如权利要求1中所述的电路基板,其中,
还具备在上述第一绝缘层形成的电介质用开口内涂敷电介质糊材料并经固化形成的电介质层;
上述电介质层构成与上述第一导电性电路或上述第二导电性电路电连接的电容。
12、如权利要求1中所述的电路基板,其中,
上述第一导电性电路或上述第二导电性电路的一部分构成电感器。
13、如权利要求1中所述的电路基板,其中,
上述第一导电性电路或上述第二导电性电路与利用蒸镀、电镀以及溅射中任一方法形成的金属布线连接。
14、如权利要求13中所述的电路基板,其中,
上述电子部件是裸芯片构成的IC,
上述金属布线与裸芯片构成的IC的电极端子连接。
15、如权利要求1中所述的电路基板,其中,
还具备在上述第二导电性电路上安装的电子部件。
16、一种电路基板的制造方法,其包括以下工序:
a)在基底层上按规定形状形成导电性糊材料,经固化形成第一导电性电路;
b)在包含上述第一导电性电路的上述基底层上涂敷绝缘性糊材料,经固化形成具有插入电子部件用的开口部的第一绝缘层;
c)在设于上述第一绝缘层的上述开口部中插入一侧的表面上具有电极端子的上述电子部件,使上述电极端子露出;
d)形成第二绝缘层,覆盖除上述电极端子的表面之外的上述电子部件;
e)在上述第二绝缘层上按规定形状形成导电性糊材料,经固化形成与上述电极端子连接的第二导电性电路。
17、如权利要求16中所述的电路基板的制造方法,
在上述b)中,在上述第一导电性电路上的上述第一绝缘层中形成连接用开口;
在上述e)中,在上述连接用开口中涂敷上述导电性糊材料,通过固化上述第一导电性电路与上述第二导电性电路连接。
18、如权利要求16中所述的电路基板的制造方法,
在上述a)或e)中,还具有在上述基底层上或上述第二绝缘层上涂敷电阻糊材料并经固化而形成电阻层的工序;形成与上述第一导电性电路或上述第二导电性电路电连接的电阻。
19、如权利要求16中所述的电路基板的制造方法,
在上述b)中,在上述第一导电性电路上的上述第一绝缘层中形成电阻用开口;
在上述e)前,还具有在上述电阻用开口处涂敷电阻糊材料经固化而形成电阻的工序,电连接上述第一导电性电路和上述第二导电性电路来构成电阻。
20、如权利要求16中所述的电路基板的制造方法,
在上述a)或e)中,还具有在上述基底层上或上述第二绝缘层上涂敷电介质糊材料经固化而形成电介质层的工序;电连接上述第一导电性电路或上述第二导电性电路来构成电容。
21、如权利要求16中所述的电路基板的制造方法,
在上述b)中,在上述第一导电性电路上的上述第一绝缘层中形成电介质用开口;
在上述e)前,还具有在上述电介质用开口处涂敷电介质糊材料经固化形成电介质层的工序,电连接上述第一导电性电路和上述第二导电性电路来构成电容。
22、如权利要求16中所述的电路基板的制造方法,
在上述a)或e)中,在上述第一导电性电路或上述第二导电性电路的部分形成电感。
23、一种电路基板,其具备:
一侧表面上形成有电极端子的电子部件;
部件配置层,其具有按规定形状涂敷导电性糊材料并经固化而形成的第一导电性电路和在上述第一导电性电路上涂敷绝缘性糊材料并经固化而形成的绝缘层,上述部件配置层具有与上述电子部件相同的厚度,由上述绝缘层覆盖至少除上述电极端子的表面之外的上述电子部件;
第二导电性电路,其按规定形状形成在上述部件配置层上,
上述电子部件埋设在上述部件配置层的上述绝缘层中,使上述电极端子从上述部件配置层的表面露出,
上述第二导电性电路与上述电极端子电连接,并且形成为规定形状。
24、如权利要求23中所述的电路基板,其中,
在上述第一导电性电路的上述绝缘层上具有连接用开口,利用上述连接用开口电连接上述第一导电性电路和上述第二导电性电路。
25、如权利要求23中所述的电路基板,其中,
上述部件配置层还具有与上述第一导电性电路电连接的其它电子部件。
26、如权利要求23中所述的电路基板,其还具备在与上述电子部件的上述电极端子形成面的相对面紧密连接并保持上述部件配置层的基底层,
用粘接剂粘接上述电子部件和上述基底层。
27、如权利要求26中所述的电路基板,其中,
只在上述基底层上的一部分区域形成上述部件配置层。
28、如权利要求26中所述的电路基板,其中,
上述基底层是薄膜状部材。
29、如权利要求28中所述的电路基板,其还具有在与上述基底层的上述部件配置层相对的面的一部分区域装配的板状部件。
30、如权利要求26中所述的电路基板,其中,上述基底层由板状部件构成。
31、如权利要求30中所述的电路基板,其还具有另一个板状部件,
由上述基底层和另一个上述板状部件夹持上述部件配置层的结构构成。
32、如权利要求23中所述的电路基板,其中,
上述第一导电性电路或上述第二导电性电路与通过蒸镀、电镀以及溅射中任一方法形成的金属布线连接。
33、如权利要求32中所述的电路基板,其中,
上述电子部件是裸芯片构成的半导体集成电路元件;
上述金属布线是将上述部件配置层内的上述半导体集成电路元件的电极端子和上述第二导电性电路相连接来形成。
34、如权利要求23中所述的电路基板,其中,
其由在上述部件配置层上安装其它电子部件的结构构成。
35、一种电路基板的制造方法,其包括以下工序:
a)形成部件配置层,该部件配置层在至少使在一侧的表面上形成有电极端子的电子部件的上述电极端子的表面露出而将上述电子部件插入到部件用开口中之后,将该电子部件埋设于绝缘层中;其包括以下步骤:
a1)按规定形状形成导电性糊材料,经固化形成第一导电性电路;
a2)在含有上述第一导电性电路的面上的规定位置按具有上述部件用开口的形状涂敷绝缘性糊材料,经固化形成第一绝缘层;
a3)在上述部件用开口处暴露电极端子的方向插入电子部件;
a4)以至少露出上述电子部件的上述电极端子的表面的方式,在上述电子部件上和上述第一绝缘层面上涂敷绝缘性糊材料,经固化形成第二绝缘层,由此将上述电子部件埋设在由上述第一绝缘层和上述第二绝缘层构成的上述绝缘层中;
b)在包含上述电子部件的上述电极端子的上述第一部件配置层上形成规定形状的第二导电性电路。
36、如权利要求35中所述的电路基板的制造方法,
在上述b)中,涂敷导电性糊材料经固化形成上述第二导电性电路。
37、如权利要求36中所述的电路基板的制造方法,
在上述a2)中,在上述第一导电性电路上的规定位置的上述第一绝缘层上形成连接用开口;
在上述b)中,在上述连接用开口处也涂敷导电性糊材料并固化,电连接上述第一导电性电路和上述第二导电性电路。
38、如权利要求35中所述的电路基板的制造方法,
在上述a)中,还设有贯通上述部件配置层的第二部件用开口;
在上述b)之后还具有以下的工序:即,在除上述第二部件用开口之外的区域进一步形成第三绝缘层,在上述第二部件用开口插入比第一电子部件还要厚的第二电子部件,然后在上述第二电子部件的除电极端子表面之外的区域形成第四绝缘层来埋设上述第二电子部件,在上述第四绝缘层上形成第三导电性电路,与上述第二电子部件的上述电极端子连接。
39、如权利要求35中所述的电路基板的制造方法,
其在薄膜状基底层上形成上述部件配置层;
在上述a3)中,在上述部件用开口涂敷粘接剂后,插入、粘接固定上述电子部件。
CNB2003101246299A 2002-12-06 2003-12-06 电路基板及其制造方法 Expired - Fee Related CN1320846C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP355153/2002 2002-12-06
JP355153/02 2002-12-06
JP2002355153A JP4228677B2 (ja) 2002-12-06 2002-12-06 回路基板

Publications (2)

Publication Number Publication Date
CN1525804A CN1525804A (zh) 2004-09-01
CN1320846C true CN1320846C (zh) 2007-06-06

Family

ID=32708075

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101246299A Expired - Fee Related CN1320846C (zh) 2002-12-06 2003-12-06 电路基板及其制造方法

Country Status (3)

Country Link
US (2) US7180749B2 (zh)
JP (1) JP4228677B2 (zh)
CN (1) CN1320846C (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4228677B2 (ja) * 2002-12-06 2009-02-25 パナソニック株式会社 回路基板
JP4252019B2 (ja) * 2004-09-01 2009-04-08 三洋電機株式会社 回路装置およびその製造方法
JP2006351565A (ja) * 2005-06-13 2006-12-28 Shinko Electric Ind Co Ltd 積層型半導体パッケージ
DE102006008332B4 (de) * 2005-07-11 2009-06-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer funktionellen Baueinheit und funktionelle Baueinheit
JP4829585B2 (ja) * 2005-10-12 2011-12-07 日本電気株式会社 配線基板及び半導体装置
JP5151025B2 (ja) * 2005-11-30 2013-02-27 パナソニック株式会社 フレキシブル回路基板
JP5034453B2 (ja) * 2006-11-16 2012-09-26 株式会社デンソー 電子部品内蔵型多層基板
DE102008036837A1 (de) * 2008-08-07 2010-02-18 Epcos Ag Sensorvorrichtung und Verfahren zur Herstellung
JP5275001B2 (ja) * 2008-12-10 2013-08-28 日本メクトロン株式会社 多層フレキシブル配線板の製造方法
JP5388676B2 (ja) 2008-12-24 2014-01-15 イビデン株式会社 電子部品内蔵配線板
KR101609597B1 (ko) * 2009-02-16 2016-04-07 삼성디스플레이 주식회사 회로기판 및 이를 갖는 표시패널 어셈블리
JP2010232314A (ja) * 2009-03-26 2010-10-14 Tdk Corp 電子部品モジュール
WO2011065062A1 (ja) * 2009-11-30 2011-06-03 シャープ株式会社 フレキシブル回路基板およびその製造方法
DE102011083419A1 (de) * 2011-09-26 2013-03-28 Siemens Aktiengesellschaft Elektronische Baugruppe, Leiterplatte und Verfahren
DE102011088256A1 (de) * 2011-12-12 2013-06-13 Zf Friedrichshafen Ag Multilayer-Leiterplatte sowie Anordnung mit einer solchen
FR2987545B1 (fr) * 2012-02-23 2015-02-06 Thales Sa Circuit imprime de structure multicouche comprenant des lignes de transmission a faibles pertes dielectriques et son procede
US20140000099A1 (en) * 2012-06-29 2014-01-02 Noah Austin Spivak Methods for building resistive elements into printed circuit boards
EP3219467B2 (en) * 2014-09-19 2023-08-16 FUJI Corporation Manufacturing apparatus and manufacturing method
CN114567962B (zh) * 2020-11-27 2023-11-10 鹏鼎控股(深圳)股份有限公司 电路板的制造方法及电路板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221452A (ja) * 1994-01-31 1995-08-18 Matsushita Electric Ind Co Ltd セラミック多層基板
JPH08274464A (ja) * 1995-04-03 1996-10-18 Murata Mfg Co Ltd 積層型導体回路及びその製造方法
JPH1065342A (ja) * 1997-07-18 1998-03-06 Denso Corp 多層回路基板およびその製造方法
JPH11163499A (ja) * 1997-11-28 1999-06-18 Nitto Boseki Co Ltd プリント配線板の製造方法及びこの製造方法によるプリント配線板
JP2000286550A (ja) * 1999-03-31 2000-10-13 Toppan Forms Co Ltd 紙上多層回路の形成方法とこの方法からなるプリント配線紙

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS594195A (ja) 1982-06-30 1984-01-10 シャープ株式会社 配線基板の構造
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JP4741045B2 (ja) 1998-03-25 2011-08-03 セイコーエプソン株式会社 電気回路、その製造方法および電気回路製造装置
SE513341C2 (sv) * 1998-10-06 2000-08-28 Ericsson Telefon Ab L M Arrangemang med tryckta kretskort samt metod för tillverkning därav
US6021050A (en) * 1998-12-02 2000-02-01 Bourns, Inc. Printed circuit boards with integrated passive components and method for making same
EP1098368B1 (en) * 1999-04-16 2011-12-21 Panasonic Corporation Module component and method of manufacturing the same
EP1204136B1 (en) * 1999-07-16 2009-08-19 Panasonic Corporation Method of fabricating a packaged semiconductor device
JP2001053413A (ja) 1999-08-16 2001-02-23 Sony Corp 電子部品内蔵基板および多層電子部品内蔵基板ならびにそれらの製造方法
JP3891743B2 (ja) 1999-09-20 2007-03-14 松下電器産業株式会社 半導体部品実装済部品の製造方法、半導体部品実装済完成品の製造方法、及び半導体部品実装済完成品
US6356455B1 (en) * 1999-09-23 2002-03-12 Morton International, Inc. Thin integral resistor/capacitor/inductor package, method of manufacture
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP2002164392A (ja) 2000-11-28 2002-06-07 Toppan Forms Co Ltd Icチップの実装方法
JP3916405B2 (ja) 2001-03-06 2007-05-16 松下電器産業株式会社 電子部品実装済部品の製造方法、電子部品実装済完成品の製造方法、及び半導体部品実装済完成品
JP2002344137A (ja) 2001-05-17 2002-11-29 Noritake Co Ltd 厚膜多層基板およびその製造方法
US6898846B2 (en) * 2002-08-21 2005-05-31 Potomac Photonics, Inc. Method and components for manufacturing multi-layer modular electrical circuits
JP4228677B2 (ja) * 2002-12-06 2009-02-25 パナソニック株式会社 回路基板
TW556452B (en) * 2003-01-30 2003-10-01 Phoenix Prec Technology Corp Integrated storage plate with embedded passive components and method for fabricating electronic device with the plate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221452A (ja) * 1994-01-31 1995-08-18 Matsushita Electric Ind Co Ltd セラミック多層基板
JPH08274464A (ja) * 1995-04-03 1996-10-18 Murata Mfg Co Ltd 積層型導体回路及びその製造方法
JPH1065342A (ja) * 1997-07-18 1998-03-06 Denso Corp 多層回路基板およびその製造方法
JPH11163499A (ja) * 1997-11-28 1999-06-18 Nitto Boseki Co Ltd プリント配線板の製造方法及びこの製造方法によるプリント配線板
JP2000286550A (ja) * 1999-03-31 2000-10-13 Toppan Forms Co Ltd 紙上多層回路の形成方法とこの方法からなるプリント配線紙

Also Published As

Publication number Publication date
US7180749B2 (en) 2007-02-20
US20040134681A1 (en) 2004-07-15
US7376318B2 (en) 2008-05-20
JP4228677B2 (ja) 2009-02-25
JP2004186645A (ja) 2004-07-02
CN1525804A (zh) 2004-09-01
US20070114058A1 (en) 2007-05-24

Similar Documents

Publication Publication Date Title
CN1320846C (zh) 电路基板及其制造方法
CN1189068C (zh) 多层印刷电路板及其制造方法
CN1201642C (zh) 印刷电路板及其制造方法
CN1148795C (zh) 半导体器件的制造方法
CN1293790C (zh) 元件内置模块及其制造方法
CN1577813A (zh) 电路模块及其制造方法
CN1577819A (zh) 带内置电子部件的电路板及其制造方法
CN1906759A (zh) 元器件内组装及其制造方法
CN1798478A (zh) 包括嵌入芯片的印刷电路板及其制造方法
CN1366444A (zh) 部件内置模块及其制造方法
CN1352804A (zh) 高密度电子封装及其制造方法
CN1185698C (zh) 半导体装置及其制造方法、电路板以及电子设备
CN101076883A (zh) 制造互连元件的结构和方法,包括互连元件的多层线路板
CN1491439A (zh) 多芯片电路模块及其制造方法
CN1829416A (zh) 嵌入式芯片印刷电路板及其制造方法
CN1812689A (zh) 多层电路基板及其制造方法
CN1674241A (zh) 半导体器件、其制造方法及其液晶模块和半导体模块
CN1591861A (zh) 电路元件内置模块及其制造方法
CN1577736A (zh) 内部装有半导体的模块及其制造方法
CN1674277A (zh) 电路装置
CN1744799A (zh) 布线电路基板
CN1826037A (zh) 刚柔性印刷电路板及其制造方法
CN1672473A (zh) 制造有内置器件的基板的方法、有内置器件的基板、制造印刷电路板的方法和印刷电路板
CN1519920A (zh) 半导体器件和半导体器件的制造方法
CN102119588A (zh) 元器件内置模块的制造方法及元器件内置模块

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070606

Termination date: 20131206