CN103258782A - 含接插件的半导体结构体的制造方法及相关结构体和器件 - Google Patents

含接插件的半导体结构体的制造方法及相关结构体和器件 Download PDF

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Abstract

本发明涉及含接插件的半导体结构体的制造方法及相关结构体和器件。本发明的制造方法包括贯穿可回收基片上的材料层形成导电性通孔。所述材料层上方接合承载基片，然后使所述可回收基片与所述材料层分离，从而回收所述可回收基片。所述材料层和可回收基片之间可设置分离式界面以促进分离。可以在材料层的与所述承载基片相对的一侧的上方形成与导电性通孔电连通的电接触点。本发明还涉及使用所述方法形成半导体结构体和器件。

Description

含接插件的半导体结构体的制造方法及相关结构体和器件
相关申请的交叉引用
本申请的主题涉及2011年3月31日递交的发明名称为“包含两个以上通过常用基片承载的经加工半导体结构体的接合半导体结构体的形成方法，以及通过所述方法形成的半导体结构体(Methods of Forming Bonded Semiconductor Structures IncludingTwo or More Processed Semiconductor Structures Carried by a Common Substrate,andSemiconductor Structures Formed by Such Methods)”的美国专利申请第13/077,365号的主题。
技术领域
本申请涉及在半导体器件的制造中形成并使用接插件(interposer)的方法，以及使用所述方法制造的结构体和器件。
背景技术
在包括如电子信号处理器、存储器件和光敏器件（例如，发光器件(LED)、激光二极管、光电池、光电检测器等）等集成电路的半导体器件的制造中，通常合意的是在两个器件之间（例如，在两个集成电路器件之间）、器件和结构体之间（例如，在集成电路器件和如电路板或电路层等封装基片之间）、或者两个结构体之间使用本领域中所称的“接插件”。接插件设置在两个器件和/或结构体之间，可用于在两个器件和/或结构体之间提供结构性和电气性互连。
某些情况下，接插件可用于再分配电连接图案。例如，集成电路器件可具有以第一图案排列的电接触功能点(features)阵列，并且与该集成电路器件连接的另一器件或结构体可具有以不同的第二图案排列的电接触功能点阵列。因此，集成电路器件不能简单地与另一器件或结构体紧靠并接合以在该集成电路器件的电接触功能点和另一器件或结构体的电接触功能点之间建立电连接。
为了促进电气性互连，可将接插件制造为包括：在其第一侧以作为集成电路器件的电接触功能点图案镜像的图案排列的第一组电接触功能点，和在其相对的第二侧以作为另一器件或结构体的电接触功能点图案镜像的不同图案排列的第二组电接触功能点。接插件可包括：贯穿至少部分接插件垂直延伸的、垂直于接插件主平面的一个或多个导电性通孔；在接插件中水平延伸的、平行于接插件主平面的导电性线路(trace)；以及导电性触片，所述触片限定出集成电路器件和另一个器件或结构体建立电连接的位置。导电性通孔和线路可用于将接插件第一侧的触片图案“再分配”至接插件相对第二侧的触片的不同图案。在该构造中，接插件第一侧的触片可以与集成电路器件的电接触功能点结构性和电气性连接，并且接插件相对第二侧的触片可以与另一结构体或器件的电接触功能点结构性和电气性连接，由此通过接插件在集成电路器件和另一结构体或器件之间提供电气性互连。
接插件通常较厚，使得能够通过常规的半导体制造加工设备对接插件进行处理和操作。例如，接插件的平均层厚度可以为两百微米(200μm)以上。
半导体器件的功能点持续缩小至更小的尺寸。由于贯穿接插件形成的导电性通孔的平均截面尺寸（例如，平均直径）下降，因此导电性通孔的长径比增大。导电性通孔的长径比定义为导电性通孔的长度（垂直于接插件主平面的垂直距离）除以导电性通孔的平均截面尺寸。例如，长度为200微米(200μm)、平均截面尺寸为40微米(40μm)的导电性通孔的长径比为5（即，200/40=5）。
具有高长径比的导电性通孔难以形成。为了形成接插件中的导电性通孔，可以首先贯穿接插件形成孔洞，然后使用一种或多种镀覆处理（例如，首先进行化学镀处理，然后进行电镀处理）填满导电性金属。具有高长径比的孔洞难以在镀覆工序中填满金属，因为需要以良好的阶梯覆盖性沉积金属并避免空洞。例如，在完全填满接近接插件中心的孔洞区域之前，金属会堵塞靠近接插件的相对主表面的孔洞区域，因此阻止了金属在孔洞内进一步沉积，导致所得导电性通孔内具有空洞。这样的空洞会使导电性通孔无法使用。并且，较大的导电性通孔需要使用更多的金属，这增加了成本并增大了金属沉积工序的持续时间。较大的导电性通孔还在接插件上占据更大的面积，限制了在给定面积的接插件中可形成的导电性通孔的数量，这会限制具有此种接插件的任何半导体器件的总运行带宽。
发明内容
提供本节内容是为了简要介绍概念的选择。在下文中的示例性实施方式的详细描述中将进一步详细描述这些概念。本节内容并非旨在确定所要保护的主题的关键特征或必要特征，亦非旨在用于限定所要求保护的主题的范围。
在一些实施方式中，本发明包括包含接插件的半导体器件的制造方法。根据此方法，贯穿可回收基片上的材料层形成导电性通孔。在材料层的与可回收基片相对的一侧的上方接合承载基片，并使可回收基片与材料层分离，从而回收所述可回收基片。在材料层的与承载基片相对的一侧的上方形成电接触点，且该电接触点与导电性通孔电连通。
在包含接插件的半导体器件的其他制造方法中，在半导体层和可回收基片之间形成分离式界面。所述分离式界面在半导体层和可回收基片之间包括受控水平的机械强度。然后贯穿可回收基片上的半导体层形成导电性通孔。在半导体层的与可回收基片相对的一侧的上方接合承载基片，并使可回收基片与半导体层分离，从而回收所述可回收基片。然后，在半导体层的与承载基片相对的一侧的上方形成与导电性通孔电连通的电接触点。
本发明的另一些实施方式包括使用本文所述方法形成的中间结构体或完整制造(fully fabricated)的半导体结构体和器件。
例如，在一些实施方式中，在半导体器件的制造过程中形成的中间结构体包括在可回收基片上方接合的半导体层，在半导体层和可回收基片之间具有受控机械强度的分离式界面，以及贯穿半导体层延伸的导电性通孔。在半导体层的与可回收基片相对的一侧的上方可以接合承载基片。
附图说明
虽然本申请附有权利要求书来特别指出并清楚地声明了本发明实施方式的内涵，但当结合附图阅读时，可以由本发明特定实施方式的实例描述更容易地确定本发明实施方式的优点，附图中：
图1是用于在可回收基片上形成接插件的材料层的简化截面图，其中在材料层和可回收基片之间具有分离式界面；
图2是图示了贯穿图1所示的结构体的材料层（以形成至少部分插接件）形成的的导电性通孔的简化截面图；
图3是图示了在图2所示的接插件的材料层的与可回收基片相对的材料层一侧上方形成的再分配层的简化截面图；
图4是图示了在图3所示的接插件的材料层与可回收基片相对的一侧上方暂时接合的承载基片的简化截面图；
图5是图示了使图4所示的接插件的材料层沿接插件和可回收基片之间的分离式界面与可回收基片分离的简化截面图；
图6是图示了在图5所示的接插件的材料层与承载基片相对的材料层一侧上方形成的另一再分配层的简化截面图；
图7是图示了在图6所示的接插件的材料层与承载基片相对的一侧上方形成的电接触点的简化截面图；
图8是图示了位于接插件与承载基片相对的一侧与图7所示的结构体结构性和电气性连接的集成电路器件的简化截面图；
图9图示了从图8的结构体中去除承载基片；和
图10图示了在接插件与集成电路器件相对的一侧与其结构性和电气性连接的另一结构体或器件。
具体实施方式
本文提供的图例本意并不是任何特定半导体材料、结构体、器件或方法的真实视图，而仅仅是用于描述本发明实施方式的理想化代表。本文所用的任何标题不应认为是限制了本发明如所附权利要求及其法律等同物所限定的实施方式的范围。在任何特定标题下描述的概念通常适用于说明书全文的其他段落。本文引用多篇参考文献，无论本文如何描述其特征，应承认的是，所引用的参考文献相对于本文所要求保护的主题发明均非现有技术。
本文所述的包含接插件的半导体器件的制造方法可以提供较薄的接插件，其包含长径比较低的导电性通孔。如下文更详细的描述，所述方法通常包括贯穿基片上的材料层形成导电性通孔，所述基片可以是可回收基片。在材料层与可回收基片相对的一侧的上方接合承载基片，而后可使可回收基片与材料层分离，从而回收可回收基片。然后，在材料层与承载基片相对的一侧的上方可形成与导电性通孔电连通的电接触点。
结构体100示于图1中，其包括可回收基片102。材料层104设置在可回收基片102上。在一些实施方式中，可以在材料层104和可回收基片102之间形成或者以其他方式提供分离式界面106。分离式界面106可在材料层104和可回收基片102之间提供受控机械强度的接合，并可用于在如下所述的进一步处理后将可回收基片102与材料层104分开。
在一些实施方式中，材料层104可包含半导体材料层。换句话说，材料层104可包含半导体层。作为非限制性实例，材料层104可包含硅、锗、碳化硅、金刚石和III族-V族半导体材料中的至少一种。在一些实施方式中，材料层104可主要由硅构成，并且硅可以是多晶硅或单晶硅。
可回收基片102可包含半导体材料（如硅(低购置成本的高级(prime grade)或机械级硅)、锗、III族-V族半导体材料等）或陶瓷材料，例如氧化物（如氧化铝、二氧化硅、氧化锆等）、氮化物（如氮化硅）或碳化物（如碳化硅）。
可回收基片102和材料层104之间的分离式界面106可如下述任一专利文件中公开的那样形成：例如2004年11月11日公布的Aspar等拥有的美国专利申请公开第2004/0222500号，2007年5月31日公布的Martinez等拥有的美国专利申请公开第2007/0122926号，和2010年2月11日公布的Faure等拥有的国际公布WO2010/015878A2。
在一些实施方式中，分离式界面106可在材料层104和可回收基片102之间包括直接分子接合。在另一些实施方式中，如图1所示，分离式界面106可包括设置在材料层104和可回收基片102之间的中间材料107。这样的中间材料107可包括半导体材料、介电材料或陶瓷材料中的一种或多种，例如上述那些材料中的任何一种。在另一些实施方式中，中间材料107可包括金属。在又一些实施方式中，中间材料107可包括包含两种以上所述材料的多层结构。
作为非限制性实例，如美国专利申请公开第2004/0222500号所述，分离式界面106的机械强度可以通过在可回收基片102上方接合材料层104之前控制材料层104和可回收基片102的相对面的粗糙度和亲水性的至少一种来进行控制。例如，如果相对面中的一个包含例如SiO2，或两个均包含例如SiO2，则可以使用氢氟酸来蚀刻SiO2表面以控制其表面粗糙度。根据待蚀刻材料的性质，可以使用其他化学处理。例如，可以使用磷酸(H3PO4)来蚀刻氮化硅(Si3N4)并使其粗糙化，并且可使用氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的溶液来蚀刻硅并使其粗糙化。在其他技术中，可以使用选择性受控的热处理来控制材料层104和可回收基片102之间的分子接合的机械强度。
因此，在一些实施方式中，在分离式界面106处可能存在空洞108。空洞108可能是由于相邻的接合表面之间的初始表面粗糙度而产生的，并且可能随机位于分离式界面106各处。在另一些实施方式中，空洞108可以在接合前于相邻接合表面的一个或两个中形成，并且可以位于分离式界面106中的预定或选定位置。空洞108的数量和尺寸可用于选择性控制材料层104和可回收基片102之间的接合机械强度。
在材料层104包含半导体材料的实施方式中，分离式界面106包括包含电绝缘性材料的中间材料107，图1的结构体100可包含本领域所称的“绝缘体上半导体”(SeOI)型基片，例如绝缘体上硅(SOI)基片或绝缘体上锗(GeOI)基片。在一些实施方式中，可回收基片102形成SeOI型基片的基底，中间材料107形成材料层104和基底之间的绝缘层。
在一些实施方式中，可回收基片102可选择为包含这样的材料：所述材料显示出与材料层104所显示的热膨胀系数紧密匹配的热膨胀系数。例如，可回收基片102可显示出材料层104所显示的热膨胀系数相差约10%之内的热膨胀系数，显示出材料层104所显示的热膨胀系数相差约5%之内的热膨胀系数，甚至显示出材料层104所显示的热膨胀系数相差约2.5%之内的热膨胀系数。由于结构体100的温度在随后的处理中改变，因此可回收基片102和材料层104的热膨胀系数紧密匹配可降低分离式界面106附近的热应力或使其最小化，并且可以防止材料层104与可回收基片106的非人为(unintentional)的过早分离。
可回收基片102可以比材料层104更厚。作为非限制性实例，材料层104的平均层厚度T可以为约200微米(200μm)以下，约50微米(50μm)以下，约1微米(1μm)以下，甚至约100纳米(100nm)以下。在一些实施方式中，平均层厚度T可以为约15纳米(15nm)～约100微米(100μm)。在一些实施方式中，可回收基片102的平均层厚度可以为约200微米(200μm)以上，约500微米(500μm)以上，甚至约700微米(700μm)以上。在分离式界面106包含中间材料107的实施方式中，中间材料107可以比材料层104更薄，并且其平均层厚度可以为例如约100纳米(100nm)以下，约50纳米(50nm)以下，甚至约25纳米(25nm)以下。
可以使用例如本领域所称的
Figure BDA00002777135600071
工序在可回收基片102上方提供具有如此薄的平均层厚度T的材料层104。
Figure BDA00002777135600072
工序在以下文献中有所描述，例如：Bruel的美国专利第RE39,484号（2007年2月6日公告）、Aspar等的美国专利第6,303,468号（2001年10月16日公告）、Aspar等的美国专利第6,335,258号（2002年1月1日公告）、Moriceau等的美国专利第6,756,286号（2004年6月29日公告）、Aspar等的美国专利第6,809,044号（2004年10月26日公告）和Aspar等的美国专利第6,946,365号（2005年9月20日公告）。
简单的说，
Figure BDA00002777135600073
工序包括将离子注入较厚的材料层从而在材料层内形成通常平面状的弱化离子注入面。在可回收基片102上方可以接合较厚的材料层。然后可使较厚的材料层沿其中的弱化离子注入面断裂，并在可回收基片102上方留下已接合的具有所需平均层厚度T的材料层104。可选地，可在
Figure BDA00002777135600074
工序之后将额外的半导体材料（可以具有多晶或非晶微观结构）可选择地沉积在已转移的材料层104上，从而提供具有所需平均层厚度T的材料层104。
在另一些实施方式中，可以首先在可回收基片102上方接合较厚的材料层，然后使用磨削处理、抛光处理和蚀刻处理中的一种或多种（如使用化学-机械抛光(CMP)处理）将材料层薄化至平均层厚度T，从而在可回收基片102上方可以提供具有如此薄的平均层厚度T的材料层104。此种接合和薄化工序对于提供平均层厚度T为约150微米(150μm)以上的材料层104而言是可取的，而对于提供平均层厚度T小于约1.5微米(1.5μm)的材料层104而言，
Figure BDA00002777135600075
工序是可取的。
参照图2，可以在材料层104处于可回收基片102上时，贯穿材料层104形成导电性通孔110，从而形成图2的结构体112。可以使用本领域已知的技术形成导电性通孔110。
例如，可以在材料层104露出的主表面114上方提供图案化掩模。孔隙可在材料层104中要形成导电性通孔110的位置处延伸贯穿图案化掩模层。可使用各向异性的蚀刻处理，例如干法反应离子蚀刻(RIE)处理通过延伸贯穿掩模层的孔隙蚀刻出进入并贯穿材料层104的孔洞，而掩模层使材料层104的其他部分与蚀刻剂隔离并防止去除这些部分。
形成贯穿材料层104的孔洞之后，可以在孔洞104内沉积介电材料（例如氧化物）以提供绝缘，然后用导电性材料例如金属填满孔洞104，从而在孔洞内形成导电性通孔110。例如，金属可包括铜、铝、银、钨、钛、镍等中的一种或多种。在一些实施方式中，导电性通孔110可包括多个金属层，两个以上的金属层可以具有不同的组成。可以使用一种或多种镀覆处理将金属沉积在孔洞中。例如，可以首先使用化学镀处理在孔洞内于材料层104表面上方沉积较薄的金属种层(seed layer)。此种处理可提供阶梯覆盖性良好的较为致密的金属薄层，从而能够在孔洞内所有表面上沉积至少基本上连续的金属层。在沉积此类种层之后，可以使用其他镀覆处理（例如电镀处理），以较高的速率在种层上方沉积附加的金属，直至孔洞至少基本上填满金属，从而形成导电性通孔110。在另一些实施方式中，可以使用其他沉积处理例如物理气相沉积(PVD)处理和/或化学气相沉积(CVD)处理在孔洞内沉积导电性金属。
如图2所示，导电性通孔110可从露出的主表面114延伸到分离式界面106而完全贯穿材料层104。因此，在材料层104包含硅的实施方式中，导电性通孔110可包括本领域中所称的“贯穿晶片通孔”(TWV)或“贯穿硅通孔”(TSV)。
在一些实施方式中，可以将导电性通孔110形成为长径比为约2.5以下，或甚至约1.6以下。通过形成长径比较低的导电性通孔110，可以减轻前文所述的与形成长径比较高的导电性通孔相关的问题。
此外，本文所述方法的实施方式在材料层104中形成导电性通孔110之后，可以不包括对其中形成有导电性通孔110的材料层104进行任何明显的薄化。
参考图3，在形成导电性通孔110之后，可以在材料层104的与可回收基片102相对的一侧的上方形成可选的再分配层118，从而形成图3的结构体120。导电性通孔110的位置和图案可以与要与其连接的另一结构体或器件的电接触功能点不互补。因此，再分配层118可用于重新分配电接触图案。再分配层118可包括垂直延伸的导电性通孔122、横向延伸的导电性线路124和导电性触片126中的一种或多种。导电性通孔122和线路124可用于将材料层104的导电性通孔110的图案重新分配至再分配层118的相对侧与材料层104不同的图案。再分配层118可使用本领域中已知的技术在逐层光刻工序中形成。
如图4所示，可以在材料层104的与可回收基片102相对的一侧的上方暂时接合承载基片130，从而形成图4的结构体132。承载基片130通常是平面状的，可以包括多种材料中的任何材料。例如，承载基片130可包括上文可回收基片102中所述材料中的任何材料。承载基片130平均层厚度可足以使得在后续的加工过程中利用半导体制作设备处理和操作体结构132。例如，承载基片130的平均层厚度可以为约200微米(200μm)以上，约500微米(500μm)以上，甚至约700微米(700μm)以上。承载基片130可使用直接分子接合处理而接合在材料层104上方，或者承载基片130可在要接合的表面之间使用粘合剂或其他接合材料而接合在材料层104上方。
在材料层104的与可回收基片102相对的一侧的上方形成再分配层118的实施方式中，承载基片130可接合在材料层104上方的再分配层118上。在不形成此种再分配层118的实施方式中，承载基片130可接合材料层104上。
参考图5，可在材料层104上方接合承载基片130（如参考图4所述）之后，使可回收基片102与材料层104分离，从而回收可回收基片102，并形成图5所示的结构体138。特别是，可回收基片102可以沿分离式界面106与材料层104分离。必要时随后可回收基片102可再次使用。换句话说，可回收基片102是可再循环利用的。可回收基片102的再循环利用可以减少浪费并降低制造成本。
可以使用例如在2007年5月31日公布的Martinez等拥有的前述美国专利申请公开第2007/0122926号中所述的设备和方法使可回收基片102与材料层104分离。如其中所述，可采用固定的定位部件来紧缚图4的结构体132，并使用包括刀锋的切割机构以诱发在分离式界面106中传播的分裂波的方式接触结构体132。在一些实施方式中，可在图4的结构体132的侧面表面中形成缺口，并将切割机构的刀锋强制插入缺口中，以在可回收基片102和材料层104之间沿分离式界面106诱发分裂波。
如图5所示，在可回收基片102与材料层104分离后，结构体138的断裂面140可能较为粗糙，并且，在一些实施方式中，可能包含残余的中间材料107。因此，必要时可清洁断裂面140和/或使断裂面140光滑。例如，可使用蚀刻处理、磨削处理和抛光处理中的一种或多种（例如，化学-机械抛光(CMP)处理）来使断裂面140光滑。在使断裂面140光滑后，可使用标准清洁处理来除去其上的任何残留的多余材料。
如图6所示，可以在材料层104的与承载基片130相对的一侧的上方形成可选的再分配层144，从而形成图6的结构体146。如前文所述，导电性通孔110的位置和图案可以与要连接的另一结构体或器件的电接触功能点不互补。因此，再分配层144与再分配层118一样可用于重新分配电接触图案。再分配层144可包括垂直延伸的导电性通孔150、横向延伸的导电性线路152和导电性触片154中的一种或多种。导电性通孔150和线路152可用于将材料层104的导电性通孔110的图案重新分配至再分配层144的相对侧与材料层104不同的图案。再分配层144可使用本领域中已知的技术在逐层光刻工序中形成。
参考图7，可在材料层104的与承载基片130相对的一侧的上方形成电接触点160，从而形成图7的结构体162。电接触点160与导电性通孔110电连通。在结构体162包括可选的再分配层144的实施方式中，电接触点160通过再分配层144的导电性通孔150、线路152和触片154与导电性通孔110电连通。在不包括可选的再分配层144的实施方式中，电接触点160可以直接形成在导电性通孔110上，从而建立与导电性通孔110的直接电连通。
本领域已知多种类型的电接触点160，其可用于本发明的实施方式中。作为非限制性实例，电接触点160可包括在材料层104上方形成的导电性凸点。如本领域中所知，材料层104上方可设置介电材料164，并在需要形成导电性凸点的位置处贯穿介电材料164形成孔隙。然后可使用所谓的“凸点下冶金(under-bump metallurgy)”工序在孔隙内沉积一层或多层导电性金属166。然后可在贯穿介电材料164延伸的孔隙内沉积的导电性金属166上形成导电性凸点。
因此，如上文所述，将接插件170形成为包括具有贯穿材料层104延伸的导电性通孔110（如贯穿晶片通孔(TWV)）的材料层104。接插件170还可包括位于材料层104第一侧上的可选的再分配层118，和/或位于材料层104相对的第二侧上的可选的再分配层144。在图7所示的接插件170保持暂时接合至承载基片130上的情况中，接插件170可在材料层104的与承载基片130相对的一侧的上方包含电接触点160。如下文所述，在使承载基片130与接插件170分开后，随后可在材料层104相对侧上方的接插件170上形成另外的电接触点。
参考图8，在从材料层104去除承载基片130之前，可将第一结构体或器件如集成电路器件172的导电性功能点171与接插件170的电接触点160结构性和电气性连接，从而形成图8的结构体174。可以将集成电路器件172选择为包括电子信号处理器、存储器件和光敏器件（如发光器件(LED)、激光二极管、光电池、光电探测器等）中的一种或多种。
如图9所示，然后可使承载基片130与材料层104分离，从而形成包含接插件170和集成电路器件172的结构体176。在去除承载基片130后，可使图9的结构体176与另一结构体或器件182的导电性功能点180结构性和电气性连接，从而形成图10的结构体184。另一结构体或器件182可包括例如另一集成电路器件，如本文先前提及的那些结构体或器件中的任何一种、印刷电路板等。由此在接插件170的材料层104的导电性通孔110与结构体或器件182的导电性功能点180之间建立电接触。进一步地，通过接插件170的材料层104的导电性通孔110在集成电路器件172和结构体或器件182之间建立电接触，所述接插件170插接在集成电路器件172和结构体或器件182之间。
可使用本领域中已知的各种技术使图9的结构体176与结构体或器件182的导电性功能点180结构性和电气性连接。作为非限制性实例，可在导电性功能点180上或者在接插件170的互补性导电功能点上形成导电性凸点186，所述接插件170的互补性导电功能点例如导电性通孔110的露出端（如果接插件不包括可选的再分配层144），或者可选的再分配层144的导电性触片154。作为非限制性实例，可以使用与上文电接触点160中的所述那些类似的技术在材料层104上方形成导电性凸点186。在另一些实施方式中，可在结构体或器件182的导电性功能点180上形成导电性凸点。
使用本文所述的技术，可以制造具有以常规的通用图案制造的导电性通孔110的多种接插件170，不过接插件170还可具有不同接触功能点图案的多种不同的结构体和器件一起使用。再分配层118和144可对于不同支组(subset)的接插件170进行不同的配置和制造，从而定制与不同结构体和器件一起使用的不同支组。
下面说明本发明的其他非限制性实施方式。
实施方式1：一种包含接插件的半导体器件的制造方法，所述方法包括：贯穿可回收基片上的材料层形成导电性通孔；在所述材料层的与所述可回收基片相对的一侧的上方接合承载基片；使所述可回收基片与所述材料层分离，从而回收所述可回收基片；和在所述材料层的与所述承载基片相对的一侧的上方形成电接触点，所述电接触点与所述导电性通孔电连通。
实施方式2：如实施方式1所述的方法，所述方法还包括将所述材料层选择为其平均层厚度为约100微米(100μm)以下。
实施方式3：如实施方式2所述的方法，所述方法还包括将所述材料层选择为其平均层厚度为约15纳米(15nm)～约100微米(100μm)。
实施方式4：如实施方式1～3中任一个所述的方法，所述方法还包括将所述材料层选择为包含半导体材料。
实施方式5：如实施方式4所述的方法，所述方法还包括将所述材料层选择为包含硅、锗和III族-V族半导体材料中的至少一种。
实施方式6：如实施方式5所述的方法，所述方法还包括将所述材料层选择为包含硅。
实施方式7：如实施方式1～6中任一个所述的方法，其中，贯穿所述可回收基片上的所述材料层形成导电性通孔的步骤包括：贯穿绝缘体上半导体(SeOI)结构体的半导体材料层形成所述导电性通孔，所述SeOI结构体包括包含所述可回收基片的基底和位于所述基底和所述半导体材料层之间的绝缘层。
实施方式8：如实施方式7所述的方法，其中，所述基底包含显示出与所述半导体材料层所显示的热膨胀系数紧密匹配的热膨胀系数的材料。
实施方式9：如实施方式7或实施方式8所述的方法，其中，使所述可回收基片与所述材料层分离从而回收所述可回收基片的步骤包括：使所述半导体材料层沿所述绝缘层与所述基底分离。
实施方式10：如实施方式1～9中任一个所述的方法，所述方法还包括将所述导电性通孔形成为其长径比为约2.5以下。
实施方式11：如实施方式10所述的方法，所述方法还包括将所述导电性通孔形成为其长径比为约1.6以下。
实施方式12：如实施方式1～11中任一个所述的方法，所述方法还包括：在使所述可回收基片与所述材料层分离从而回收所述可回收基片之前，在所述可回收基片和所述材料层之间形成分离式界面，所述分离式界面在所述材料层和所述可回收基片之间包括受控机械强度的接合。
实施方式13：如实施方式1～12中任一个所述的方法，所述方法还包括：在所述材料层的与所述可回收基片相对的一侧的上方接合所述承载基片之前，在所述材料层的与所述可回收基片相对的一侧的上方形成再分配层。
实施方式14：如实施方式13所述的方法，所述方法还包括：在所述材料层的与所述承载基片相对的一侧的上方形成电接触点之前，在所述材料层的与所述承载基片相对的一侧的上方形成另一再分配层，所述电接触点与通过所述另一再分配层与所述导电性通孔电连通。
实施方式15：如实施方式1～12中任一个所述的方法，所述方法还包括：在所述材料层的与所述承载基片相对的一侧的上方形成电接触点之前，在所述材料层的与所述承载基片相对的一侧的上方形成另一再分配层，所述电接触点通过所述另一再分配层与所述导电性通孔电连通。
实施方式16：如实施方式1～15中任一个所述的方法，其中，在所述材料层的与所述承载基片相对的一侧的上方形成电接触点的步骤包括：在所述材料层上方形成导电性凸点。
实施方式17：如实施方式1～16中任一个所述的方法，所述方法还包括：使集成电路器件的导电性功能点与所述电接触点结构性和电气性连接。
实施方式18：如实施方式17所述的方法，所述方法还包括：将所述集成电路器件选择为包括电子信号处理器、存储器件和光敏器件中的至少一种。
实施方式19：如实施方式17或实施方式18所述的方法，所述方法还包括：在所述材料层的与所述集成电路器件相对的一侧，建立所述导电性通孔和结构体或器件的导电性功能点之间的电接触，所述材料层和导电性通孔插接在所述集成电路器件和所述另一结构体或器件之间。
实施方式20：如实施方式1～19中任一个所述的方法，所述方法还包括：使所述承载基片与所述材料层分离。
实施方式21：一种在半导体器件的制造过程中形成的中间结构体，所述中间结构体包括：在可回收基片上方接合的半导体层，在所述半导体层和所述可回收基片之间具有受控机械强度的分离式界面；贯穿所述半导体层延伸的导电性通孔；和在所述半导体层的与所述可回收基片相对的一侧的上方接合的承载基片。
实施方式22：如实施方式21所述的中间结构体，其中，所述半导体层的平均层厚度为约15纳米(15nm)～约100微米(100μm)。
实施方式23：如实施方式21或实施方式22所述的中间结构体，其中，所述半导体层包含硅。
实施方式24：如实施方式21～23中任一个所述的中间结构体，其中，所述导电性通孔的长径比为约2.5以下。
实施方式25：如实施方式21～24中任一个所述的中间结构体，所述中间结构体还包含：在所述半导体层上方位于所述承载基片和所述半导体层之间的再分配层。
实施方式26：一种包含接插件的半导体器件的制造方法，所述方法包括：在半导体层和可回收基片之间形成分离式界面，所述分离式界面在所述半导体层和所述可回收基片之间包括受控水平的机械强度；贯穿所述可回收基片上的所述半导体层形成导电性通孔；在所述半导体层的与所述可回收基片相对的一侧的上方接合承载基片；使所述可回收基片与所述半导体层分离，从而回收所述可回收基片；并在所述半导体层的与所述承载基片相对的一侧的上方形成电接触点，所述电接触点与所述导电性通孔电连通。
实施方式27：如实施方式26所述的方法，所述方法还包括将所述半导体层选择为其平均层厚度为约15纳米(15nm)～约100微米(100μm)。
实施方式28：如实施方式26或实施方式27所述的方法，所述方法还包括：将所述半导体层选择为包含硅。
实施方式29：如实施方式26～28中任一个所述的方法，所述方法还包括：将所述导电性通孔形成为其长径比为约2.5以下。
实施方式30：如实施方式29所述的方法，所述方法还包括：将所述导电性通孔形成为其长径比为约1.6以下。
实施方式31：如实施方式26～30中任一个所述的方法，所述方法还包括：在所述半导体层的与所述可回收基片相对的一侧的上方接合所述承载基片之前，在所述半导体层的与所述可回收基片相对的一侧的上方形成再分配层。
实施方式32：如实施方式26～31中任一个所述的方法，所述方法还包括：在所述半导体层的与所述承载基片相对的一侧的上方形成电接触点之前，在所述半导体层的与所述承载基片相对的一侧的上方形成再分配层，所述电接触点通过所述再分配层与所述导电性通孔电连通。
实施方式33：如实施方式26～32中任一个所述的方法，所述方法还包括：使集成电路器件的导电性功能点与所述电接触点结构性和电气性连接；和使所述承载基片与所述半导体层分离。
实施方式34：如实施方式33所述的方法，所述方法还包括：将所述集成电路器件选择为包括电子信号处理器、存储器件和光敏器件中的至少一种。
实施方式35：如实施方式33或实施方式34所述的方法，所述方法还包括：在所述半导体层的与所述集成电路器件相对的一侧，建立所述导电性通孔和另一结构体或器件的导电性功能点之间的电接触，所述半导体层和导电性通孔插接在所述集成电路器件和所述另一结构体或器件之间。
本发明上述的示例性实施方式并不限制本发明的范围，因为这些实施方式仅是本发明的实施方式的实例，本发明的范围由所附权利要求及其法律等同物的范围限定。所有等同实施方式均应在本发明的范围内。实际上，除了本文所示和所述的那些实施方式外，实施方式的各种改变，例如所述要素的交替可用组合，在说明书的基础上对本领域技术人员而言是显而易见的。换句话说，本文所述的一个示例性实施方式中的一个或多个特征可以与本文所述的另一示例性实施方式的一个或多个特征结合，从而提供本发明的其他实施方式。这样的改变和实施方式也应落入所附权利要求的范围内。

Claims (20)

1.一种包含接插件的半导体器件的制造方法，所述方法包括：
贯穿可回收基片上的材料层形成导电性通孔；
在所述材料层的与所述可回收基片相对的一侧的上方接合承载基片；
在所述可回收基片和所述材料层之间形成分离式界面，所述分离式界面在所述材料层和所述可回收基片之间包括受控机械强度的接合，所述接合是直接分子接合；
使所述可回收基片与所述材料层分离，从而回收所述可回收基片；和
在所述材料层的与所述承载基片相对的一侧的上方形成电接触点，所述电接触点与所述导电性通孔电连通。
2.如权利要求1所述的方法，所述方法还包括将所述材料层选择为其平均层厚度为约100微米(100μm)以下。
3.如权利要求1所述的方法，所述方法还包括将所述材料层选择为包含半导体材料，并将所述半导体材料选择为包含硅、锗和III族-V族半导体材料中的至少一种。
4.如权利要求3所述的方法，所述方法还包括将所述材料层选择为包含硅。
5.如权利要求1所述的方法，其中，贯穿所述可回收基片上的所述材料层形成导电性通孔的步骤包括：贯穿绝缘体上半导体(SeOI)结构体的半导体材料层形成所述导电性通孔，所述SeOI结构体包括包含所述可回收基片的基底和位于所述基底和所述半导体材料层之间的绝缘层。
6.如权利要求5所述的方法，其中，所述基底包含显示出与所述半导体材料层所显示的热膨胀系数紧密匹配的热膨胀系数的材料。
7.如权利要求5所述的方法，其中，使所述可回收基片与所述材料层分离从而回收所述可回收基片的步骤包括：使所述半导体材料层沿所述绝缘层与所述基底分离。
8.如权利要求1所述的方法，所述方法还包括：将所述导电性通孔形成为其长径比为约2.5以下。
9.如权利要求1所述的方法，所述方法还包括：在所述材料层的与所述可回收基片相对的一侧的上方接合所述承载基片之前，在所述材料层的与所述可回收基片相对的一侧的上方形成再分配层。
10.如权利要求9所述的方法，所述方法还包括：在所述材料层的与所述承载基片相对的一侧的上方形成电接触点之前，在所述材料层的与所述承载基片相对的一侧的上方形成另一再分配层，所述电接触点通过所述另一再分配层与所述导电性通孔电连通。
11.如权利要求1所述的方法，所述方法还包括：在所述材料层的与所述承载基片相对的一侧的上方形成电接触点之前，在所述材料层的与所述承载基片相对的一侧的上方形成再分配层，所述电接触点通过所述再分配层与所述导电性通孔电连通。
12.如权利要求1所述的方法，其中，在所述材料层的与所述承载基片相对的一侧的上方形成电接触点的步骤包括：在所述材料层上方形成导电性凸点。
13.如权利要求1所述的方法，所述方法还包括：使集成电路器件的导电性功能点与所述电接触点结构性和电气性连接，并将所述集成电路器件选择为包括电子信号处理器、存储器件和光敏器件中的至少一种。
14.如权利要求13所述的方法，所述方法还包括：使所述承载基片与所述材料层分离。
15.如权利要求14所述的方法，所述方法还包括：在所述材料层的与所述集成电路器件相对的一侧，建立所述导电性通孔和另一结构体或器件的导电性功能点之间的电接触，所述材料层和导电性通孔插接在所述集成电路器件和所述另一结构体或器件之间。
16.一种在半导体器件的制造过程中形成的中间结构体，所述中间结构体包括：
在可回收基片上方接合的半导体层，所述半导体层和所述可回收基片之间具有受控机械强度的分离式界面；
贯穿所述半导体层延伸的导电性通孔；和
在所述半导体层的与所述可回收基片相对的一侧的上方接合的承载基片。
17.如权利要求16所述的中间结构体，其中，所述半导体层的平均层厚度为约15纳米(15nm)～约100微米(100μm)。
18.如权利要求16所述的中间结构体，其中，所述半导体层包含硅。
19.如权利要求16所述的中间结构体，其中，所述导电性通孔的长径比为约2.5以下。
20.如权利要求16所述的中间结构体，所述中间结构体还包含：在所述半导体层上方位于所述承载基片和所述半导体层之间的再分配层。
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