CN105280611A - 3dic互连器件及其形成方法 - Google Patents

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Abstract

本发明提供一种3DIC互连器件及其形成方法。提供了堆叠半导体器件和该堆叠半导体器件的形成方法。将多种集成电路相互接合，以形成堆叠半导体器件。在将附加的集成电路接合至先前的接合步骤中所形成的堆叠半导体器件的每一个接合步骤之后，形成多个导电塞，以将附加的集成电路和先前的接合步骤中所形成的堆叠半导体器件电互连。

Description

3DIC互连器件及其形成方法
相关申请的交叉参考
本申请要求于2014年5月30日提交的名称为“Multi-WaferStackingbyOxide-OxideBonding”的第62/005，763号美国临时专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
由于多种电子组件(诸如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业已经经历了快速的增长。就绝大部分而言，集成密度的提高来自于最小部件尺寸的不断减小(诸如，缩小半导体工艺节点至亚20nm节点)，这使得更多的组件被集成到给定的区域中。近来，随着对于小型化、高速度、大带宽、低功耗和低延时的需求的增长，对于半导体管芯的更小以及更具创造性的封装技术的需求也相应的增长。
随着半导体技术的进一步推进，已经出现了诸如3D集成电路(3DIC)的堆叠半导体器件作为进一步减小半导体器件的物理尺寸的有效替代物。在堆叠半导体器件中，在不同的半导体晶圆上制造诸如逻辑、存储、处理器电路等的有源电路。两个或更多的半导体晶圆堆叠在彼此的顶部上，以进一步减小半导体器件的物理尺寸。
通过合适的接合技术将两个半导体晶圆接合在一起。通常使用的接合技术包括直接接合、化学活化接合、等离子活化接合、阳极接合、共晶接合、玻璃介质接合、附着接合、热压缩接合、反应接合等。在堆叠半导体晶圆之间提供电连接。堆叠半导体器件可提供具有更小物理尺寸的更高的密度，并且具有增强的性能以及更低的功耗。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：第一工件，包括：第一衬底；和第一金属化层，形成在所述第一衬底的正面上，所述第一金属化层具有第一互连件；第二工件，与所述第一工件接合，所述第二工件包括：第二衬底；和第二金属化层，形成在所述第二衬底的正面上，所述第二金属化层具有第二互连件，其中，所述第二衬底的正面面对所述第一衬底的正面；第一再分布层(RDL)，形成在所述第二衬底的背面上，所述第二衬底的背面与所述第二衬底的正面相对；第一导电塞，从所述第二衬底的背面延伸至所述第一互连件，所述第一导电塞延伸穿过所述第二互连件；第三工件，与所述第二工件接合，所述第三工件包括：第三衬底；和第三金属化层，形成在所述第三衬底的正面上，所述第三金属化层具有第三互连件，其中，所述第三衬底的正面面对所述第二衬底的背面；以及第二导电塞，从所述第三衬底的背面延伸至所述第一RDL，所述第二导电塞延伸穿过所述第三互连件，所述第三衬底的背面与所述第三衬底的正面相对。
该半导体器件还包括：第二RDL，形成在所述第三衬底的背面上，所述第二RDL与所述第二导电塞电接触。
在该半导体器件中，所述第一导电塞与所述第一RDL、所述第一互连件和所述第二互连件电接触。
在该半导体器件中，所述第二导电塞与所述第一RDL和所述第三互连件电接触。
在该半导体器件中，所述第一导电塞具有从所述第二衬底的正面延伸至所述第二互连件的第一宽度，并且所述第一导电塞具有从所述第二互连件延伸至所述第一互连件的第二宽度，所述第二宽度小于所述第一宽度。
该半导体器件还包括：第三导电塞，所述第三导电塞从所述第二衬底的所述背面延伸至所述第二金属化层的第四互连件，所述第三导电塞与所述第一RDL和所述第四互连件电接触。
在该半导体器件中，所述第三导电塞具有从所述第二衬底的背面延伸至所述第二衬底的正面的第一宽度，并且所述第三导电塞具有从所述第二衬底的正面延伸至所述第二金属化层中的所述第四互连件的第二宽度，所述第二宽度小于所述第一宽度。
根据本发明的另一方面，提供了一种半导体器件，包括：第一工件，包括：第一衬底；多个第一介电层，形成在所述第一衬底的正面上；和第一互连件，形成在所述多个第一介电层内；第二工件，堆叠在所述第一工件的顶部上，所述第二工件包括：第二衬底；多个第二介电层，形成在所述第二衬底的正面上，其中，所述第一衬底的正面面对所述第二衬底的正面；和第二互连件，形成在所述多个第二介电层内；第一再分布层(RDL)，形成在所述第二衬底的背面上，所述第二衬底的背面与所述第二衬底的正面相对；第一导电塞，从所述第二衬底的背面延伸至所述第一互连件，所述第一导电塞电互连所述第一RDL、所述第一互连件和所述第二互连件；第三工件，堆叠在所述第二工件的顶部上，所述第三工件包括：第三衬底；多个第三介电层，形成在所述第三衬底的正面上；和第三互连件，形成在所述多个第三介电层内，其中，所述第三衬底的正面面对所述第二衬底的背面；以及第二导电塞，从所述第三衬底的背面延伸至所述第一RDL，所述第二导电塞电互连所述第一RDL和所述第三互连件，所述第三衬底的背面与所述第三衬底的正面相对。
该半导体器件还包括：第二RDL，形成在所述第三衬底的背面上，其中，所述第二导电塞电夹置在所述第二RDL和所述第三互连件之间。
在该半导体器件中，所述第一RDL与所述第二RDL电互连。
在该半导体器件中，所述第一导电塞横向偏离第二导电塞。
在该半导体器件中，所述第一导电塞具有延伸穿过所述多个第二介电层中的第一介电层的第一宽度，并且所述第一导电塞具有延伸穿过所述第二互连件的第二宽度，所述多个第二介电层中的第一介电层是最靠近所述第二衬底的介电层，所述第二宽度小于所述第一宽度。
该半导体器件还包括：第三导电塞，从所述第一RDL延伸至所述第二介电层内的第四互连件，所述第三导电塞提供所述第一RDL和所述第四互连件之间的电接触件。
在该半导体器件中，所述第三导电塞具有延伸穿过所述第二衬底的第一宽度，并且所述第三导电塞具有延伸穿过所述多个第二介电层中的第一介电层的第二宽度，所述多个第二介电层中的第一介电层是最靠近所述第二衬底的介电层，所述第二宽度小于所述第一宽度。
根据本发明的又一方面，提供了一种形成半导体器件的方法，所述方法包括：提供第一工件，所述第一工件在所述第一工件的第一侧上具有形成在一个或多个第一介电层内的第一互连件；提供第二工件，所述第二工件在所述第二工件的第一侧上具有形成在一个或多个第二介电层内的第二互连件；将所述第一工件接合至所述第二工件，使得所述第一工件的第一侧面对所述第二工件的第一侧；从所述第二工件的第二侧形成第一开口，所述第二工件的第二侧与所述第二工件的第一侧相对，其中，所述第一开口从所述第二工件的第二侧延伸至所述第一互连件，所述第一开口延伸穿过所述第二互连件；用导电材料填充所述第一开口；在所述第二工件的第二侧上形成第一再分布层(RDL)；提供第三工件，所述第三工件在所述第三工件的第一侧上具有形成在一个或多个第三介电层内的第三互连件；将所述第三工件接合至所述第二工件，使得所述第三工件的第一侧面对所述第二工件的第二侧；从所述第三工件的第二侧形成第二开口，所述第三工件的第二侧与所述第三工件的第一侧相对，其中，所述第二开口从所述第三工件的第二侧延伸至所述第一RDL，所述第二开口延伸穿过所述第三互连件；以及用所述导电材料填充所述第二开口。
在该方法中，将所述第一工件接合至所述第二工件包括电介质与电介质接合。
在该方法中，将所述第三工件接合至所述第二工件包括电介质与电介质接合。
在该方法中，形成所述第一开口还包括使用所述第二互连件作为硬掩模。
在该方法中，形成所述第二开口还包括使用所述第三互连件作为硬掩模。
该方法还包括：从所述第二工件的第二侧形成第三开口，其中，所述第三开口从所述第二工件的第二侧延伸至形成在所述一个或多个第二介电层内的第四互连件；以及用所述导电材料填充所述第三开口。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1至图6是根据一些实施例的在制造多个接合的工件之间的互连结构期间的多个处理步骤的截面图。
图7示出了根据一些实施例的互连件的示例性的顶视图。
图8是示出了根据一些实施例的在多个接合的工件之间形成互连结构的方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
将根据具体背景下的实施例描述本发明，即，用于堆叠半导体器件的互连结构的形成方法。然而，其他的实施例可被应用于多种半导体器件。在下文中，将参考附图详细阐释多个实施例。
图1至图6是根据一些实施例的在制造多个接合的工件之间的互连结构期间的多个处理步骤的截面图。首先参考图1，根据多个实施例，在接合工艺之前，示出第一工件100和第二工件200。在实施例中，第二工件200的部件类似于第一工件100的部件，并且为了下面的讨论，具有形如“2xx”的参考标号的第二工件200的部件类似于具有形如“1xx”的参考标号的第一工件100的部件。第一工件100和第二工件200的多种元件将分别被称为“第一<元件>1xx”和“第二<元件>2xx”。
在实施例中，第一工件100包括第一衬底102。第一衬底102可由硅形成，但是第一衬底102也可由其他的III族、IV族和/或V族元素形成，诸如硅、锗、镓、砷和它们的组合。第一衬底102也可以为绝缘体上硅(SOI)的形式。SOI衬底可包括形成在绝缘层(诸如掩埋氧化物等)上方的半导体材料层(诸如硅、锗等)，其中，绝缘层形成在硅衬底上。此外，可使用的其他衬底包括多层衬底、梯度衬底、混合定向衬底、它们的任意组合等。
第一衬底102还可包括多种电路(未示出)。形成在第一衬底102上的电路可以是适合于特定应用的任何类型的电路。根据一些实施例，电路可包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的多种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件。
可互连电路，以执行一种或多种功能。该功能电路可包括存储结构电路、处理结构电路、传感器电路、放大电路、配电电路、输入/输出电路等。本领域的普通技术人员将理解，提供以上实例仅仅用于说明的目的，并不旨在将多个实施例限于任何特定的应用。
进一步参考图1，在第一衬底102上方形成第一金属间介电(IMD)层104。如图1所示，第一IMD层104可包括第一互连件108a-108d(统称为第一互连件108)。第一IMD层104和第一互连件108形成第一衬底102上方的第一金属化层。通常，金属化层被用于互连电路，并提供外部电连接。本领域的普通技术人员将理解，在相应层内提供的堆叠层的数量和互连件的数量以及互连件的放置仅用于说明的目的，并不旨在限制本发明的范围。在一些实施例中，互连件包括导线/迹线和导电通孔，该导电通孔在垂直相邻的导线/迹线之间延伸并互连垂直相邻的导线/迹线。
例如，可通过本领域内已知的任何合适的方法(诸如，旋涂、化学汽相沉积(CVD)和等离子体增强CVD(PECVD))由低K介电材料(诸如，磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的组合等)形成第一IMD层104。
通过任何合适的形成工艺(诸如，光刻和蚀刻、镶嵌、双镶嵌等)形成第一互连件108，并且可使用诸如铜、铝、铝合金、铜合金等的任何合适的导电材料形成该第一互连件108。在一些实施例中，每一个第一互连件108还可包括扩散阻挡层和/或附着层(未示出)，以保护第一IMD层不受金属污染。扩散阻挡层可包括TaN、Ta、TiN、Ti、CoW等的一层或多层，并且可通过物理汽相沉积(PVD)等沉积该扩散阻挡层。
图1还示出了第一工件100的第一IMD层104上方所形成的第一接合层106。如下所述，随后，第一接合层106被用于将第一工件100和第二工件200接合，并且，根据所使用的特定的接合方法，第一接合层106可包括用于接合的任何合适的材料。在一些实施例中，第一接合层106是第一钝化层106。第一钝化层106可由包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、未掺杂的硅玻璃、磷硅玻璃、它们的混合物、它们的合成物、它们的组合等的一层或多层形成，并且可通过诸如旋涂、CVD、PECVD等的任何合适的方法沉积该第一钝化层106。提供这些材料和工艺作为实例，并且可以使用其他的材料和工艺。
还应该注意，在第一工件100的相邻层之间(诸如，第一IMD层104和第一衬底102)或在第一IMD层104的独立层之间放置一个或多个蚀刻停止层(未示出)。通常，当形成通孔和/或接触件时，蚀刻停止层提供停止蚀刻工艺的机制。由具有与相邻层(诸如下面的第一衬底102和上面的第一IMD层104)不同的蚀刻选择性的介电材料形成蚀刻停止层。在一些实施例中，蚀刻停止层可由SiN、SiCN、SiCO、CN、它们的组合等形成，并且可通过CVD或PECVD技术沉积该蚀刻停止层。
在一些实施例中，第一工件100和第二工件200可以是使用互补金属氧化物半导体(CMOS)工艺、微电子机械系统(MEMS)工艺等形成的晶圆和/或管芯。第一工件100和第二工件200可以是传感器晶圆和/或管芯(诸如，背照式传感器(BIS)晶圆和/或管芯)、逻辑晶圆和/或管芯(诸如，包括模数转换电路、数据处理电路、存储电路、偏置电路、参考电路、它们的任意组合等的专用集成电路(ASIC)器件)。
在实施例中，如图1所示，布置第一工件100和第二工件200，使第一衬底102和第二衬底202的器件侧(也被称为正面)相互面对。下面将讨论更加具体的细节，将第一工件100和第二工件200接合，并且形成从第二工件200的背面(与器件侧相对)延伸至第一工件100的第一互连件108的选择的部分的开口，以暴露第二工件200的第二互连件208的选择的部分。随后，用导电材料填充开口，由此在第二工件200的背面上形成电接触件，以将第一工件100和第二工件200电互连。随后，一个或多个附加的工件被接合至第一工件100和第二工件200，并且将形成附加的互连结构，以将该一个或多个附加的工件与第一工件100和第二工件200电互连。
图2示出了根据一些实施例的在接合之后的第一工件100和第二工件200。如图1所示，将第二工件200堆叠并接合在第一工件100的顶部上。在示出的实施例中，通过将第一工件100的第一钝化层106与第二工件200的第二钝化层206接合，使用电介质与电介质接合(诸如，氧化物至氧化物接合)来接合第一工件100和第二工件200。在其他的实施例中，例如，可使用诸如金属与金属接合(诸如，铜与铜接合)、金属与电介质接合(诸如，氧化物与铜接合)、混合接合(诸如，电介质与电介质和金属与金属接合)、它们的任意组合等的直接接合工艺来接合第一工件100和第二工件200。
应该注意，接合可以为晶圆与晶圆级接合，其中，将第一工件100和第二工件200接合在一起，然后，将他们分离为单独的管芯。可选地，可以执行管芯与管芯级或管芯与晶圆级接合。
在将第一工件100和第二工件200接合之后，将减薄工艺应用于第一工件100和/或第二工件200的背面。可使用诸如研磨、抛光、工序、工序和/或化学蚀刻的合适的技术实施减薄工艺。
进一步参考图2，在第二工件200的背面上形成第一开口210和第二开口212。下面将讨论更加具体的细节，形成从第二工件200的背面延伸的电连接件，以选择第一工件100的一个第一互连件108或者选择第二工件200的一个第二互连件208。第一开口210和第二开口212表示在其中形成背面接触件。使用光刻技术形成第一开口210和第二开口212。通常，光刻技术包括沉积光刻胶材料，随后，对该光刻胶材料进行照射(曝光)以及显影，以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免于随后的工艺步骤(诸如，蚀刻)。将诸如反应离子蚀刻(RIE)或其他干蚀刻、各向异性的湿蚀刻或任何其他合适的各向异性的蚀刻的合适的蚀刻工艺或图案化工艺应用于第二工件200的第二衬底202。结果，在第二衬底202中形成第一开口210和第二开口212。
图2也示出了可选的抗反射涂覆(ARC)层214。ARC层214减少了在对图案化的掩模(未示出)进行图案化的光刻工艺期间所使用的曝光光线的反射，而这种反射会引起图案化的误差。可由氮化物材料(诸如，氮化硅)、有机材料(诸如，碳化硅)、氧化物材料、高k电介质等形成ARC层214。可使用诸如CVD等的合适的技术形成ARC层214。
在图案化工艺中可使用其他的层。例如，可使用一层或多层可选的硬掩模层来图案化第二衬底202。通常，在蚀刻工艺需要除由光刻胶材料提供的掩模之外的掩模的实施例中，一层或多层硬掩模层是有用的。在随后对第二衬底202进行图案化的蚀刻工艺期间，尽管光刻胶材料的蚀刻率不如第二衬底202的蚀刻率高，但是图案化的光刻胶掩模也被蚀刻。如果该蚀刻工艺使得在完成蚀刻工艺之前消耗图案化的光刻胶掩模，那么可使用附加的硬掩模。选择硬掩模层(或多个硬掩模层)的材料，使得该硬掩模层的蚀刻率小于其下面的材料(诸如，第二衬底202的材料)的蚀刻率。
进一步参考图2，根据实施例，在第二衬底202的背面上方并沿着第一开口210和第二开口212的侧壁和底部形成介电膜216。介电膜216提供第一开口210和第二开口212中的电接触件与形成在第二衬底202上的器件电路之间的进一步钝化和隔离。在一些实施例中，介电膜216包括多层结构，在诸如随后形成电接触件的蚀刻工艺期间，该多层结构对选择的一个第一互连件108和选择的一个第二互连件208所提供的保护多于单层膜所提供的保护。另外地，介电膜216可提供保护，以阻止金属离子扩散到第二衬底202中。
介电膜216可由通常用于集成电路制造的多种介电材料形成。例如，介电膜216可由二氧化硅、氮化硅、或诸如硼硅玻璃的掺杂玻璃等形成。可选地，介电层可以是氮化硅层、氮氧化硅层、聚酰胺层、低k介电层或高k介电层等。另外，还可使用以上介电材料的组合形成介电膜216。在一些实施例中，可使用诸如溅射、氧化、CVD等合适的技术形成介电膜216。
图2还示出了根据实施例的形成于第二衬底202的背面上方的图案化的掩模218。例如，图案化的掩模218可以是光刻胶材料，其中作为光刻工艺的一部分，该光刻胶材料被沉积、掩蔽、曝光以及显影。对图案化的掩模218进行图案化以限定通孔开口，该通孔开口延伸穿过第二衬底202的第二IMD层204和第一衬底102的至少一些第一IMD层104，由此暴露选择的一个第一互连件108的部分和选择的一个第二互连件208的部分，下面将进一步阐释具体细节。
图3示出了根据实施例的在执行一个或多个附加的蚀刻工艺之后的图2所示的半导体器件。在半导体器件上执行诸如干蚀刻、各向异性的湿蚀刻或任何其他合适的各向异性的蚀刻的合适的蚀刻工艺或图案化工艺，以形成第三开口302和第四开口304。
如图3所示，第三开口302将第一开口210延伸至第二互连件208a和208b，并到达第一互连件108a。第四开口304将第二开口212延伸至第二互连件208f。在实施例中，第二互连件208由诸如铜的合适的导电材料形成，该导电材料具有不同于第二IMD层204的蚀刻率(选择性)。因此，第二互连件208a和208b用作第二IMD层204的蚀刻工艺的硬掩模层。可使用选择性的蚀刻工艺来快速蚀刻第二IMD层204，同时仅蚀刻第二互连件208a、208b和208f的一部分。在一些实施例中，第二互连件208a和208b可以是伪导线，并且没有提供第二工件200的电路之间的电连接。
如图3所示，随着对第一互连件108a继续进行蚀刻工艺，可部分蚀刻掉第二互连件208a和208b的暴露的部分，由此在第二互连件208a和208b中形成第一凹槽308。此外，可部分蚀刻掉第二互连件208f的暴露的部分，由此在第二互连件208f中形成第二凹槽310。根据不同应用和设计的需要第一凹槽308和第二凹槽310的深度不同。在一些实施例中，第一凹槽308的第一深度D1介于约至约之间，以及第二凹槽310的第二深度D2介于约至约之间。在一些实施例中，第二互连件208a和208b以及第二互连件208f经受相同的蚀刻工艺，因此，第一深度D1等于第二深度D2。
如图3所示，继续进行选择性的蚀刻工艺，直到暴露第一互连件108a和第二互连件208f，由此形成第一接合开口和第二接合开口，其中该第一接合开口从第二工件200的背面延伸至第一工件100的第一互连件108a，以及该第二接合开口从第二工件200的背面延伸至第二工件200的第二互连件208f。
应该注意，选择性的蚀刻工艺可延伸穿过用于形成第一IMD层104、第二IMD层204、第一钝化层106和第二钝化层206的多种不同层，这些层包括不同类型的材料和蚀刻停止层。因此，选择性的蚀刻工艺可使用多种蚀刻剂，以蚀刻穿过不同层，其中基于要被蚀刻的材料选择蚀刻剂。
在一些实施例中，在上面所描述的选择性的蚀刻工艺期间，图案化的掩模218被完全消耗。在其他的实施例中，在完成选择性的蚀刻工艺之后，图案化的掩模218一部分仍保持在第二工件200的背面上。可通过使用诸如化学溶剂清洗、等离子体灰化、干式剥离等的合适的剥离技术去除图案化的掩模218的剩余部分。上述技术已知的，因此为了避免重复，本文不再进一步讨论其具体细节。
图4示出了根据多个实施例的在第一开口210和第三开口302内、在第二开口212和第四开口304内形成不同的导电材料。在一些实施例中，可通过沉积一层或多层扩散和/或阻挡层以及沉积晶种层(未示出)来形成导电材料。例如，沿着第一开口210、第二开口212、第三开口302和第四开口304的侧壁形成包括一层或多层Ta、TaN、TiN、Ti、CoW等的扩散阻挡层402。晶种层可由铜、镍、金、它们的任意组合等形成。通过诸如PVD、CVD等的合适的沉积技术形成扩散阻挡层402和晶种层。一旦在开口中沉积晶种层，那么使用诸如电化学镀工艺在第一开口210、第二开口212、第三开口302和第四开口304中填充诸如钨、钛、铝、铜、它们的任意组合等的导电材料，由此形成第一导电塞404和第二导电塞406(也被称为氧化物的通孔(TOV))。
图4也示出了从第二衬底202的背面去除多余的材料(诸如，多余的导电材料)。在一些实施例中，沿着第二衬底202的背面留下介电膜216，以提供不受环境的影响的附加保护。在示出的实施例中，可将介电膜216用作停止层，使用蚀刻工艺、平坦化工艺(诸如，CMP工艺)等去除多余的导电材料。
如图4所示，第一导电塞404包括三部分。第一导电塞404的第一部分是从第一互连件108a至第二互连件208a和208b。如图4所示，第一导电塞404的第一部分具有第一宽度W1。第一导电塞404的第二部分是从第二互连件208a和208b至第二衬底202的正面。如图4所示，第一导电塞404的第二部分具有第二宽度W2。第一导电塞404的第三部分是从第二衬底202的正面至第二衬底202的背面。如图4所示，第一导电塞404的第三部分具有第三宽度W3。
在一些实施例中，如图4所示，第三宽度W3大于第二宽度W2，并且第二宽度W2大于第一宽度W1。第一宽度W1介于约0.4μm至约2μm之间，第二宽度W2介于约0.6μm至约8μm之间，以及第三宽度W3介于约1.2μm至约11μm之间。
如图4所示，第二导电塞406包括两部分。第二导电塞406的第一部分是从第二互连件208f至第二衬底202的正面。如图4所示，第二导电塞406的第一部分具有第四宽度W4。第二导电塞406的第二部分是从第二衬底202的正面至第二衬底202的背面。如图4所示，第二导电塞406的第二部分具有第五宽度W5。
在一些实施例中，如图4所示，第五宽度W5大于第四宽度W4。第四宽度W4介于约0.6μm至约8μm之间，以及第五宽度W5介于约1.2μm至约11μm之间。
图4还示出了根据一些实施例的在第二工件200的背面上方形成的第一再分布层(RDL)408。在示出的实施例中，第一RDL408包括一个或多个介电层412，和设置在一个或多个介电层412内的导电元件410。在一些实施例中，可使用与第一钝化层106类似的材料和方法形成一个或多个介电层412，并且本文不再赘述。而且，可使用与第一互连件108类似的材料和方法形成导电元件410，并且本文不再赘述。如下面更细节地描述的，第一RDL408使得功率和信号从第一导电塞404和第二导电塞406穿过第二工件200的背面传送给到随后与第二工件200接合的工件。
图5示出了在将第三工件500接合至图4的结构之后所得到的结构，以及形成在第三工件500上的接触件，该接触件电互连第一工件100、第二工件200和第三工件500。在实施例中，第三工件500的部件类似于第一工件100和第二工件200的部件，并且为了下面的讨论，具有形如“5xx”的参考标号的第三工件500的部件类似于具有形如“1xx”的参考标号的第一工件100的部件。第三工件500的多个元件将被称为“第三<元件>5xx”。
再次参考图5，第三工件500和图4的结构被布置为使第三衬底502的正面面对第二衬底202的背面。通过将第三接合层506接合至一个或多个介电层412的最顶部的介电层，将第三工件500接合至第二工件200。在示出的实施例中，第三接合层506是第三钝化层506，并且使用上文参考图2所述的方法将第三工件500和第二工件200接合，本文不再赘述。
如图5所示，形成第三导电塞520和第四导电塞522，以电互连第三工件500和第二工件200。在示出的实施例中，使用上文参考图2至图4所述的方法形成第三导电塞520和第四导电塞522。具体地，在第三工件500的背面上形成开口，该开口类似于包括第一开口210和第三开口302的接合开口。使用上文参考图2至图3所述的方法形成开口，以暴露第一RDL408的导电元件410，使用第二ARC层510、第二介电膜512、第三互连件508d和508e、第三互连件508f和508g来辅助图案化工艺，并且本文不再重复其具体细节的描述。在示出的实施例中，如图5所示，第三互连件508d和508e、第三互连件508f和508g用作硬掩模层。
随后，使用上文参考图4所述方法，用不同的导电材料填充开口，以形成第三导电塞520和第四导电塞522，该第三导电塞520和第四导电塞522包括第二阻挡层518，并且本文不再重复其具体细节的描述。在示出的实施例中，第三导电塞520和第四导电塞522的结构类似于上文参考图4所述的第一导电塞404，并且本文不再赘述。此外，使用上文参考图4所述的方法在第三工件500的背面上方形成第二RDL524，并且本文不再赘述。在示出的实施例中，第二RDL524包括一个或多个介电层528和设置在一个或多个介电层528内的导电元件526。
如图5所示，第三导电塞520和第四导电塞522将第三工件500与第一工件100和第二工件200电互连。具体地，使用第一RDL408中的一个导电元件410将第三导电塞520电连接至第一导电塞404。在一些实施例中，根据第三工件500的设计，诸如第三导电塞520的接触件没有形成在第三工件500中的预期位置处。例如，在一些实施例中，因为第三工件500可包括直接位于第一导电塞404上面的功能电路，所以第三导电塞520可以不直接形成在第一导电塞404上面。在这种情况下，如图5所示，使用第一RDL408的导电元件410将电信号从第一导电塞404传送至用于形成第三导电塞520的更适合的位置处。
图6示出了在将一个或多个附加的工件接合至图5的半导体结构之后的半导体结构以及接触件，诸如第一导电塞404被形成为将附加的工件与第一工件100、第二工件200和第三工件500电互连。具体地，图6示出了接合至图5的半导体结构的最顶部工件600的最顶部部分。在实施例中，最顶部工件600的部件类似于第一工件100、第二工件200和第三工件500的部件，并且为了下面的讨论，具有形如“6xx”的参考标号的最顶部工件600的部件类似于具有形如“1xx”的参考标号的第一工件100的部件。最顶部工件600的多种元件将被称为“第四<元件>6xx”。
再次参考图6，诸如最顶部工件600的一个或多个附加的工件和图5的半导体结构被布置为使一个或多个附加的工件的衬底(诸如，最顶部工件600的第四衬底602)的正面面对第三衬底502的背面。在示出的实施例中，使用上文参考图2所述的方法，将一个或多个附加的工件和图5的半导体结构接合，并且本文不再赘述。
在将每一个附加的工件接合至先前的半导体结构(诸如，图5的半导体结构)之后，在每一个附加的工件的背面上形成诸如第一导电塞404的一个或多个接触件，以将每一个附加的工件与先前的半导体结构电互连。在示出的实施例中，使用上文参考图2至图4所述的方法形成接触件，并且本文不再赘述。
再次参考图6，最顶部工件600的最顶部部分包括第四衬底602和形成在第四衬底602上的第三ARC层610和第三介电膜612。图6也示出了在第四衬底602的背面上形成的第五导电塞616和第六导电塞618。在示出的实施例中，使用上文参考图2至图4所述的方法形成第五导电塞616和第六导电塞618，并且本文不再赘述。如图6所示，第五导电塞616和第六导电塞618包括第三阻挡层614。此外，使用上文参考图4所述的方法，在最顶部工件600的背面上方形成第三RDL620，并且本文不再赘述。在示出的实施例中，第三RDL620包括一个或多个介电层624和设置在一个或多个介电层624内的导电元件622。
图6也示出了在第三RDL620上形成的接合焊盘626，以提供第三RDL620的导电元件622的接触件。在实施例中，接合焊盘626由诸如铝的导电材料形成，但是可选地，可使用诸如铜、钨等的其他合适的材料。在一些实施例中，使用诸如光刻掩模和蚀刻工艺图案化第三RDL620，以在第三RDL620中形成开口，从而暴露第三RDL620中的导电元件622。可使用诸如CVD或PVD的工艺沉积合适的材料以填充开口，但是可选地，可使用其他合适的材料和方法。一旦沉积用于接合焊盘626材料，则使用一个或多个介电层624的最顶部介电层作为停止层，通过使用蚀刻工艺、平坦化工艺(诸如，CMP工艺)等去除过填充开口的任何多余的材料。
在一些实施例中，如图6所示，使用接合引线628将外部组件和系统电连接至堆叠器件。在实施例中，可使用电子火焰熄灭(EFO)棒来提高通过线夹所控制的毛细管(未示出)内的金丝的温度。一旦金丝的温度被提高至介于约150℃和约250℃之间，则将金丝接触每一个接合焊盘626，以形成相应的接合引线628。然后，每条接合引线628的引线的另一端接触以及接合至外部系统的接合焊盘，以提供电连接。本领域的普通技术人员将意识到，也可使用焊球、焊料凸块、微凸块、铜柱等将图6的堆叠器件电连接至外部器件。
还应该注意，尽管图1至图6示出了用作硬掩模层的互连件(诸如，第二互连件208a和208b)，但是本领域的普通技术人员将意识到，也可使用其他部件作为硬掩模层。例如，可使用多个隔离区、多晶硅区、它们的任意组合等作为硬掩模层。
图7示出了根据本发明的多个实施例的第二互连件208a和208b的示例性的顶视图。尽管第二互连件208a和208b的截面图示出了第二互连件208a和208b是两个分离的互连件(参见图3)，但是如图7所示的从顶部观看时，这两个互连件可形成连续的环形区域。在一些实施例中，环形区域的内径等于第一宽度W1。在一些实施例中，从顶部观看时，第三互连件508d和508e、第三互连件508f和508g也可形成环形区域。该环形类似于图7所示出的形状。应该注意，图7所示的环形区域内表面和外表面仅是为了说明的目的，该内表面和外表面可具有多种形状，诸如正方形、圆形、椭圆形、三角形、多边形等。
图8是示出了根据一些实施例的在多个接合的工件之间形成互连结构的方法的流程图。该方法开始于步骤802，其中提供多个要被接合的衬底。衬底可以是经处理的晶圆(例如，诸如图6所示出的)、管芯、晶圆和管芯等。
在步骤804中，如上文参考图1和图2所讨论的，将第一衬底和第二衬底接合。随后，如上文参考图2至图4所讨论的，在第二衬底的背面上形成第一导电塞，以将第一衬底与第二衬底电互连。在步骤806中，诸如上面参考图4所讨论的，在第二衬底的背面上方形成第一再分布层(RDL)。
在步骤808中，如上文参考图5所讨论的，将第三衬底接合至第一RDL，并且在第三衬底的背面上形成第二导电塞。在步骤810中，诸如上面参考图5所讨论的，在第三衬底的背面上方形成第二RDL。
在步骤812中，如上面参考图6所讨论的，将一个或多个附加的衬底接合至在步骤810中形成的堆叠器件。在将每一个附加的衬底接合至在先前的如上文参考图6所讨论的接合步骤期间所形成的堆叠器件的每一个接合步骤之后，形成多个导电塞，以将每一个附加的衬底电互连至在先前的接合步骤期间形成的堆叠器件。在一些实施例中，步骤810和步骤812是可选的，并且该方法可以在步骤808处结束。
上述方法的一个有利特征在于，该方法使导电塞的临界尺寸减小到小于通过传统光刻方法所能达到的尺寸。因此，如上面参考图1至图6所讨论的，使用导电塞的互连接合的工件减小了半导体器件的物理尺寸。此外，夹置在接合的工件之间的再分布层有助于在每一个接合工件内重新布置导电塞的位置。
根据实施例，半导体器件包括第一工件。第一工件包括第一衬底和形成第一衬底的正面上的第一金属化层，第一金属化层具有第一互连件。半导体器件还包括结合至第一工件的第二工件。第二工件包括第二衬底和形成第二衬底的正面上的第二金属化层，第二金属化层具有第二互连件，其中第二衬底的正面面对第一衬底的正面。半导体器件还包括：形成在第二衬底的背面上的第一再分布层(RDL)，第二衬底的背面与第二衬底的正面相对；从第二衬底的背面延伸至第一互连件的第一导电塞，第一导电塞延伸穿过第二互连件。半导体器件还包括接合至第二工件的第三工件。第三工件包括第三衬底和形成在第三衬底的正面上的第三金属化层，第三金属化层具有第三互连件，其中第三衬底的正面面对第二衬底的背面。半导体器件还包括从第三衬底的背面延伸至第一RDL的第二导电塞，该第二导电塞延伸穿过第三互连件，第三衬底的背面与第三衬底的正面相对。
根据另一个实施例，半导体器件包括第一工件。第一工件包括第一衬底、在第一衬底的正面上所形成的第一介电层和该第一介电层内的第一互连件。半导体器件还包括堆叠在第一工件的顶部上的第二工件。第二工件包括第二衬底、在第二衬底的正面上形式的第二介电层和该第二介电层内的第二互连件，其中第一衬底的正面面对第二衬底的正面。半导体器件还包括：第二衬底的背面上的第一再分布层(RDL)，第二衬底的背面与第二衬底的正面相对；从第二衬底的背面延伸至第一互连件的第一导电塞，第一导电塞将第一RDL、第一互连件和第二互连件电互连。半导体器件还包括堆叠在第二工件的顶部上的第三工件。第三工件包括第三衬底、第三衬底的正面上所形成的第三介电层和该第三介电层内的第三互连件，其中第三衬底的正面面对第二衬底的背面。半导体器件还包括从第三衬底的背面延伸至第一RDL的第二导电塞，第二导电塞将第一RDL和第三互连件电互连，第三衬底的背面与第三衬底的正面相对。
根据又一个实施例，形成半导体器件的方法，该方法包括：提供第一工件，第一工件在第一工件的第一侧上具有形成在一个或多个第一介电层中的第一互连件；提供第二工件，第二工件在第二工件的第一侧上具有形成在一个或多个第二介电层中的第二互连件；以及将第一工件接合至第二工件，使得第一工件的第一侧面对第二工件的第一侧。该方法还包括：从第二工件的第二侧形成第一开口，第二工件的第二侧与第二工件的第一侧相对，其中第一开口从第二工件的第二侧延伸至第一互连件，第一开口延伸穿过第二互连件；用导电材料填充第一开口；以及在第二工件的第二侧上形成第一再分布层(RDL)。该方法还包括：提供第三工件，第三工件在第三工件的第一侧上具有形成在一个或多个第三介电层中的第三互连件；以及将第三工件接合至第二工件，使得第三工件第一侧面对第二工件的第二侧。该方法还包括：从第三工件的第二侧形成第二开口，第三工件的第二侧与第三工件的第一侧相对，其中第二开口从第三工件的第二侧延伸至第一RDL，第二开口延伸穿过第三互连件；以及用导电材料填充第二开口。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一工件，包括：
第一衬底；和
第一金属化层，形成在所述第一衬底的正面上，所述第一金属化层具有第一互连件；
第二工件，与所述第一工件接合，所述第二工件包括：
第二衬底；和
第二金属化层，形成在所述第二衬底的正面上，所述第二金属化层具有第二互连件，其中，所述第二衬底的正面面对所述第一衬底的正面；
第一再分布层(RDL)，形成在所述第二衬底的背面上，所述第二衬底的背面与所述第二衬底的正面相对；
第一导电塞，从所述第二衬底的背面延伸至所述第一互连件，所述第一导电塞延伸穿过所述第二互连件；
第三工件，与所述第二工件接合，所述第三工件包括：
第三衬底；和
第三金属化层，形成在所述第三衬底的正面上，所述第三金属化层具有第三互连件，其中，所述第三衬底的正面面对所述第二衬底的背面；以及
第二导电塞，从所述第三衬底的背面延伸至所述第一RDL，所述第二导电塞延伸穿过所述第三互连件，所述第三衬底的背面与所述第三衬底的正面相对。
2.根据权利要求1所述的半导体器件，还包括：第二RDL，形成在所述第三衬底的背面上，所述第二RDL与所述第二导电塞电接触。
3.根据权利要求1所述的半导体器件，其中，所述第一导电塞与所述第一RDL、所述第一互连件和所述第二互连件电接触。
4.根据权利要求1所述的半导体器件，其中，所述第二导电塞与所述第一RDL和所述第三互连件电接触。
5.根据权利要求1所述的半导体器件，其中，所述第一导电塞具有从所述第二衬底的正面延伸至所述第二互连件的第一宽度，并且所述第一导电塞具有从所述第二互连件延伸至所述第一互连件的第二宽度，所述第二宽度小于所述第一宽度。
6.根据权利要求1所述的半导体器件，还包括：第三导电塞，所述第三导电塞从所述第二衬底的所述背面延伸至所述第二金属化层的第四互连件，所述第三导电塞与所述第一RDL和所述第四互连件电接触。
7.根据权利要求6所述的半导体器件，其中，所述第三导电塞具有从所述第二衬底的背面延伸至所述第二衬底的正面的第一宽度，并且所述第三导电塞具有从所述第二衬底的正面延伸至所述第二金属化层中的所述第四互连件的第二宽度，所述第二宽度小于所述第一宽度。
8.一种半导体器件，包括：
第一工件，包括：
第一衬底；
多个第一介电层，形成在所述第一衬底的正面上；和
第一互连件，形成在所述多个第一介电层内；
第二工件，堆叠在所述第一工件的顶部上，所述第二工件包括：
第二衬底；
多个第二介电层，形成在所述第二衬底的正面上，其中，所述第一衬底的正面面对所述第二衬底的正面；和
第二互连件，形成在所述多个第二介电层内；
第一再分布层(RDL)，形成在所述第二衬底的背面上，所述第二衬底的背面与所述第二衬底的正面相对；
第一导电塞，从所述第二衬底的背面延伸至所述第一互连件，所述第一导电塞电互连所述第一RDL、所述第一互连件和所述第二互连件；
第三工件，堆叠在所述第二工件的顶部上，所述第三工件包括：
第三衬底；
多个第三介电层，形成在所述第三衬底的正面上；和
第三互连件，形成在所述多个第三介电层内，其中，所述第三衬底的正面面对所述第二衬底的背面；以及
第二导电塞，从所述第三衬底的背面延伸至所述第一RDL，所述第二导电塞电互连所述第一RDL和所述第三互连件，所述第三衬底的背面与所述第三衬底的正面相对。
9.根据权利要求8所述的半导体器件，还包括：第二RDL，形成在所述第三衬底的背面上，其中，所述第二导电塞电夹置在所述第二RDL和所述第三互连件之间。
10.一种形成半导体器件的方法，所述方法包括：
提供第一工件，所述第一工件在所述第一工件的第一侧上具有形成在一个或多个第一介电层内的第一互连件；
提供第二工件，所述第二工件在所述第二工件的第一侧上具有形成在一个或多个第二介电层内的第二互连件；
将所述第一工件接合至所述第二工件，使得所述第一工件的第一侧面对所述第二工件的第一侧；
从所述第二工件的第二侧形成第一开口，所述第二工件的第二侧与所述第二工件的第一侧相对，其中，所述第一开口从所述第二工件的第二侧延伸至所述第一互连件，所述第一开口延伸穿过所述第二互连件；
用导电材料填充所述第一开口；
在所述第二工件的第二侧上形成第一再分布层(RDL)；
提供第三工件，所述第三工件在所述第三工件的第一侧上具有形成在一个或多个第三介电层内的第三互连件；
将所述第三工件接合至所述第二工件，使得所述第三工件的第一侧面对所述第二工件的第二侧；
从所述第三工件的第二侧形成第二开口，所述第三工件的第二侧与所述第三工件的第一侧相对，其中，所述第二开口从所述第三工件的第二侧延伸至所述第一RDL，所述第二开口延伸穿过所述第三互连件；以及
用所述导电材料填充所述第二开口。
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