KR101769187B1 - 3차원 집적 회로 상호연결 장치 및 그 형성 방법 - Google Patents

3차원 집적 회로 상호연결 장치 및 그 형성 방법 Download PDF

Info

Publication number
KR101769187B1
KR101769187B1 KR1020140193102A KR20140193102A KR101769187B1 KR 101769187 B1 KR101769187 B1 KR 101769187B1 KR 1020140193102 A KR1020140193102 A KR 1020140193102A KR 20140193102 A KR20140193102 A KR 20140193102A KR 101769187 B1 KR101769187 B1 KR 101769187B1
Authority
KR
South Korea
Prior art keywords
workpiece
substrate
interconnect
conductive plug
width
Prior art date
Application number
KR1020140193102A
Other languages
English (en)
Other versions
KR20150137971A (ko
Inventor
슈 팅 트사이
스쥬 윙 첸
정 스완 린
트쥬 흐슈안 흐슈
펭 치 흉
둔 니안 양
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150137971A publication Critical patent/KR20150137971A/ko
Application granted granted Critical
Publication of KR101769187B1 publication Critical patent/KR101769187B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

적층된 반도체 장치와 적층된 반도체 장치를 형성하는 방법이 제공된다. 복수의 집적 회로들이 적층된 반도체 장치를 형성하도록 서로 본딩된다. 이전의 본딩 단계에서 형성된 적층된 반도체 장치에 추가적인 집적 회로를 본딩하는 각각의 단계 후에, 이전의 본딩 단계에서 형성된 적층된 반도체 장치에 추가적인 집적 회로를 전기적으로 상호연결하도록 복수의 전도성 플러그들이 형성된다.

Description

3차원 집적 회로 상호연결 장치 및 그 형성 방법{3DIC INTERCONNECT DEVICES AND METHODS OF FORMING SAME}
본 출원은 2014년 5월 30일 출원된 "산화물-산화물 결합에 의한 다중-웨이퍼 적층"을 발명의 명칭으로 하는 미국 임시출원 번호 제62/005,763호에 대한 우선권의 이익을 주장하며, 여기에 전체 내용이 참조문헌으로 병합되어 있다.
반도체 산업은 (예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등) 다양한 전자 소자들의 집적도(integration density)에 있어서의 지속적인 향상으로 인해 빠른 성장을 경험하고 있다. 대부분, 이러한 집적도의 향상은 (예를 들어, 20 nm 이하 노드를 향해 반도체 프로세스 노드가 줄어드는 것처럼) 최소 피쳐(feature) 크기의 반복적 감소로부터 야기되었고, 이는 주어진 공간에 더 많은 소자들을 집적화 시키는 것을 가능하게 했다. 미니어쳐화(miniaturization), 더 빠른 속도 및 더 넓은 대역폭에 대한 요구뿐만 아니라 적은 전력 소비 및 레이턴시(latency)에 대한 요구가 최근에 늘면서, 더 작고 더욱 창의적인 반도체 다이(die)들의 패키징 기술에 대한 요구가 늘고 있다.
반도체 기술이 더욱 발전함에 따라, (예를 들어, 3차원 집적 회로(3D integrated circuit; 3DIC)와 같은) 적층된 반도체 장치들이 반도체 장치의 물리적인 크기를 더욱 감소시킬 효과적인 대안으로 나타났다. 적층된 반도체 장치에서, 논리, 메모리 및 프로세서 회로 등과 같은 능동 회로들은 상이한 반도체 웨이퍼들 상에서 제조된다. 둘 이상의 반도체 웨이퍼들은 반도체 장치의 폼 팩터(form factor)를 더욱 감소시키도록 서로 그들 위에 적층될 수 있다.
반도체 산업은 (예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등) 다양한 전자 소자들의 집적도(integration density)에 있어서의 지속적인 향상으로 인해 빠른 성장을 경험하고 있다. 대부분, 이러한 집적도의 향상은 (예를 들어, 20 nm 이하 노드를 향해 반도체 프로세스 노드가 줄어드는 것처럼) 최소 피쳐(feature) 크기의 반복적 감소로부터 야기되었고, 이는 주어진 공간에 더 많은 소자들을 집적화 시키는 것을 가능하게 했다. 미니어쳐화(miniaturization), 더 빠른 속도 및 더 넓은 대역폭에 대한 요구뿐만 아니라 적은 전력 소비 및 레이턴시(latency)에 대한 요구가 최근에 늘면서, 더 작고 더욱 창의적인 반도체 다이(die)들의 패키징 기술에 대한 요구가 늘고 있다.
2개의 반도체 웨이퍼들은 적절한 본딩(bonding) 기술을 통해 함께 본딩될 수 있다. 일반적으로 사용되는 본딩 기술들은 직접적 본딩, 화학적 활성화(chemically activated) 본딩, 플라즈마 활성화(plasma activated) 본딩, 양극(anodic) 본딩, 유테틱(eutectic) 본딩, 유리 프릿(glass frit) 본딩, 접착(adhesive) 본딩, 열-압축 본딩 및/또는 리액티브(reactive) 본딩 등을 포함한다. 전기적 연결이 적층된 반도체 웨이퍼들 사이에 제공될 수 있다.
적층된 반도체 장치들은 작은 폼 팩터들과 함께 더욱 높은 밀도를 제공할 수 있고, 증가된 성능과 더욱 적은 전력 사용을 가능하게 한다.
본 개시내용의 양태들은 수반되는 도면들과 함께 상세한 설명을 읽을 때에 가장 잘 이해될 것이다. 산업에서 표준적인 관습에 따라, 다양한 특징들은 척도에 따라 도시되지 않음을 유의해야 한다. 사실 다양한 특징들의 차원들은 논의의 명료함을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 6은 몇몇 실시형태에 따른 복수의 본딩된 워크피스(workpiece)들 사이의 상호연결(interconnect) 구조들의 제조 동안의 다양한 프로세싱 단계들의 단면도이다.
도 7은 몇몇 실시형태에 따른 상호연결들의 예시적인 평면도(top view)를 도시한다.
도 8은 몇몇 실시형태에 따른 복수의 본딩된 워크피스들 사이의 상호연결 구조들을 형성하는 방법을 도시하는 흐름도이다.
다음의 개시내용은 제공된 발명의 대상의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들 또는 실시예들을 제공한다. 소자들 및 배치들 특유의 실시예들이 본 개시 내용을 간단히 하기 위해 아래에서 설명된다. 이것들은 물론 예시들일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 상세한 설명에서 제2 특징(feature) 위에 또는 상에 제1 특징을 형성하는 것은 제1 및 제2 특징이 직접 접촉하도록 형성되는 실시형태들도 포함할 수 있고, 추가적인 특징들이 제1 및 제2 특징들 사이에 형성되어서 제1 및 제2 특징들이 직접 접촉하지 않을 수도 있는 실시형태들도 포함할 수 있다. 추가적으로 본 개시 내용은 참조 번호들 및/또는 문자들을 다양한 실시예에서 반복할 수 있다. 이러한 반복은 간결함 및 명료함의 목적을 위한 것이고, 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계를 그 자체에서 설시하는 것이 아니다.
또한, "아래에", "밑에", "더 낮은", "위에", 및 "더 높은" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 것처럼 하나의 구성 또는 특징의 다른 구성(들) 또는 다른 특징(들)과의 관계를 설명하려고 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에서 도시되는 방향뿐만 아니라 사용되거나 동작하는 장치의 상이한 방향들을 포함하도록 의도되었다. 장치는 (예를 들어, 90도 회전되거나 다른 방향들처럼) 다른 방식으로 배향될 수도 있고, 여기에서 사용되는 공간적으로 상대적인 지시어들은 유사하게 그에 따라 해석될 수도 있다.
본 개시 내용은 구체적인 문맥에서, 바꿔 말하면, 적층된 반도체 장치들을 위한 상호연결 구조를 형성하는 방법에서의 실시형태들과 관련하여 설명될 것이다. 하지만, 다른 실시형태들이 다양한 반도체 장치들에 적용될 수 있다. 이하에서, 다양한 실시형태들은 수반되는 도면들을 참조하여 상세하게 설명될 것이다.
도 1 내지 도 6은 몇몇 실시형태에 따른 복수의 본딩된 워크피스들 사이의 상호연결 구조들의 제조 동안의 다양한 프로세싱 단계들의 단면도이다. 먼저 도 1을 참조하면, 다양한 실시형태에 따라 제1 워크피스(100) 및 제2 워크피스(200)가 본딩 프로세스 전에 도시된다. 실시형태에서, 제2 워크피스(200)는 제1 워크피스(100)와 유사한 특징을 갖고, 다음의 논의를 위한 목적으로, 제2 워크피스(200)의 특징들은 "2xx" 형태의 참조 번호를 갖고, "1xx" 형태의 참조 번호를 갖는 제1 워크피스(100)의 특징들과 유사하다. 제1 워크피스(100) 및 제2 워크피스(200)의 다양한 구성들은 "제1 <구성>(1xx)" 및 "제2 <구성>(2xx)"로 각각 지칭될 것이다.
실시형태에서, 제1 워크피스(100)는 제1 기판(102)을 포함한다. 제1 기판은 실리콘으로 형성될 수 있지만, 실리콘, 게르마늄, 갈륨, 비소 및 그들의 결합과 같은 다른 그룹 III, 그룹 IV, 및/또는 그룹 V 원소들로도 형성될 수 있다. 제1 기판(102)은 또한 실리콘-온-절연체(silicon-on-insulator; SOI)의 형태일 수도 있다. SOI 기판은 실리콘 기판 위에 형성되는 (예를 들어, 매몰된 산화물 및/또는 그와 유사한 것들 등과 같은) 절연층 상에 형성되는 (예를 들어, 실리콘 및/또는 게르마늄 등과 같은) 반도체 물질의 층을 포함할 수 있다. 추가적으로, 사용될 수 있는 다른 기판들은 다중층(multi-layered) 기판, 구배 기판(gradient substrate), 하이브리드 배향(hybrid orientation) 기판 및/또는 그들의 임의의 결합 등을 포함한다.
제1 기판(102)은 (도시되지 않은) 다양한 전기 회로들을 더 포함할 수 있다. 제1 기판(102) 상에 형성된 전기회로들은 특정 애플리케이션에 적절한 회로부의 임의의 형태일 수 있다. 몇몇 실시형태에 따르면, 전기 회로는 트랜지스터, 커패시터, 저항, 다이오드, 포토 다이오드, 및/또는 퓨즈들 등과 같은 다양한 n형 금속 산화 반도체(n-type metal-oxide semiconductor; NMOS) 및/또는 p형 금속 산화 반도체(p-type metal-oxide semiconductor; PMOS) 장치들을 포함할 수 있다.
전기 회로는 하나 이상의 기능을 수행하도록 상호연결될 수 있다. 기능들은 메모리 구조들, 프로세싱 구조들, 센서들, 증폭기들, 전력분배, 및/또는 입/출력 회로부 등을 포함할 수 있다. 통상의 기술자라면 위의 예들은 예시적인 목적으로 제공된 것이지, 다양한 실시형태들을 임의의 특정 애플리케이션으로 한정하려는 의도가 아님을 이해할 것이다.
도 1을 더 참조하면, 제1 금속간 절연층(inter-metal dielectric layer; IMD layer; 104)이 제1 기판(102) 위에 형성된다. 도 1에 도시되는 것처럼, 제1 IMD층(104)은 (집합적으로 제1 상호연결부들(108)로 언급되는) 제1 상호연결부들(108a-108d)을 포함할 수 있다. 제1 IMD 층들(104)과 제1 상호연결부들(108)은 제1 금속화층들(metallization layer)을 제1 기판(102) 위에 형성한다. 일반적으로, 금속화층들은 전기 회로부를 서로에게 상호연결하고 외부로의 전기적 연결을 제공하기 위해 사용된다. 통상의 기술자는 각각의 층들 내의 적층된 층들의 숫자 및 상호연결부들의 숫자와 위치는 예시를 위해 제공되는 것이지, 본 개시내용의 범위를 한정하지 않음을 이해할 것이다. 몇몇 실시형태에서, 상호연결부들은 전도성 라인들/트레이스들, 및 그들 사이에서 연장되고 전도성 라인들/트레이스들에 수직으로 인접한 전도성 비아들(via)을 포함한다.
제1 IMD 층들(104)은, 스피닝(spinning), 화학 기상 증착(chemical vapor deposition; CVD), 및 플라즈마 촉진 화학 기상 증착(plasma-enhanced CVD; PECVD)과 같은 해당 기술분야에서 알려진 어떤 적절한 방법에 의해, 예를 들어 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), FSG, SiOxCy, 스핀-온-글래스, 스핀-온 폴리머, 탄화 규소 물질, 그들의 혼합물들, 그들의 합성물들, 그들의 결합물들 등과 같은 로우-K 절연 물질(low-K dielectric material)로 형성된다.
제1 상호연결부들(108)은 (예를 들어, 에칭, 다마신(damascene), 듀얼 다마신 등으로 하는 리소그래피(lithography)와 같은) 어떤 적절한 형성 프로세스를 통해 형성될 수 있고, 구리, 알루미늄, 알루미늄 합금, 구리 합금 등과 같은 적절한 전도성 물질들을 사용하여 형성될 수 있다. 몇몇 실시형태에서, 제1 상호연결부들(108) 각각은 제1 IMD층들을 금속 중독(metal poisoning)으로부터 보호하기 위한 확산 방지층(diffusion barrier layer) 및/또는 접착층(adhesion layer)(도시되지 않음)을 더 포함할 수 있다. 확산 방지층은 TaN, Ta, TiN, Ti, 또는 CoW 등으로 된 하나 이상의 층을 포함할 수 있고, 물리 기상 증착(physical vapor deposition; PVD) 등에 의해 증착될 수 있다.
도 1은 제1 본딩층(106)이 제1 워크피스(100)의 제1 IMD층들(104) 위에 형성되는 것을 더 도시한다. 아래에서 설명되는 것처럼 제1 본딩층(106)은 이어서 제1 워크피스(100)와 제2 워크피스(200)를 본딩하는데 사용되고, 사용될 특정 본딩 방법에 의존하여 본딩을 위한 어떤 적절한 물질을 포함할 수 있다. 몇몇 실시형태에서, 제1 본딩층(106)은 제1 패시베이션층(passivation layer; 106)이다. 제1 패시베이션층(106)은 산화 규소, 질화 규소, 산질화 규소(silicon oxynitride), 탄화 규소, 산탄화 규소, 도핑되지 않은 규소 글래스, 포스포실리케이트 글래스, 그들의 혼합물, 그들의 합성물들, 또는 그들의 결합물들 등을 포함하는 하나 또는 다중층으로 형성될 수 있고, 스핀-온, CVD, 또는 PECVD 등과 같은 임의의 적절한 방법에 의해 증착될 수 있다. 이 물질들 및 프로세스들은 실시예로서 제공되는 것이며, 다른 물질들 및 프로세스들이 사용될 수 있다.
하나 이상의 에칭 정지층(etch stop layer; 도시되지 않음)이 예를 들어, 제1 IMD층들(104)과 제1 기판(102), 또는 제1 IMD층들(104)의 개별층들 사이와 같이 제1 워크피스(100)의 인접한 층들 사이에 위치할 수 있다. 일반적으로, 에칭 정지층은 비아 및/또는 접촉부들을 형성할때, 에칭 프로세스를 정지시키는 메커니즘을 제공한다. 에칭 정지층은 예를 들어, 밑에 놓여진 제1 기판(102)과 위에 놓여진 제1 IMD층들(104)과 같은 인접한 층들과는 상이한 에칭 선택도(etch selectivity)를 갖는 유전체 물질로 형성된다. 실시형태에서, 에칭 정지층들은 SiN, SiCN, SiCO, CN, 또는 그들의 결합물들 등으로 형성될 수 있고, CVD 또는 PECVD 기술에 의해 증착될 수 있다.
몇몇 실시형태에서, 제1 워크피스(100) 및 제2 워크피스(200)는 상보적 금속 산화 반도체(complementary metal-oxide-semiconductor; CMOS) 프로세스, 또는 미세 전자 기계 시스템(micro-electro-mechanical system; MEMS) 등을 사용하여 형성되는 웨이퍼들 및/또는 다이들일 수 있다. 제1 워크피스(100) 및 제2 워크피스(200)는 예를 들어, 후면 조명 센서(backside illumination sensor; BIS) 웨이퍼 및/또는 다이와 같은 센서 웨이퍼 및/또는 다이, 또는 예를 들어, 아날로그-디지털 컨버터, 데이터 프로세싱 회로, 메모리 회로, 바이어스 회로, 기준 회로, 그들의 임의의 결합 등을 포함하는 주문형 집적 회로(application specific integrated circuit; ASIC)와 같은 논리 웨이퍼 및/또는 다이일 수 있다.
실시형태에서, 제1 워크피스(100) 및 제2 워크피스(200)는 도 1에서 도시되는 것처럼 제1 기판(102) 및 제2 기판(202)의 장치면들 (또한, 정면들이라고도 함)이 서로를 향하도록 정렬된다. 아래에서 더욱 상세히 논의되는 것처럼, 제1 워크피스(100) 및 제2 워크피스(200)는 본딩될 것이고, 개구(opening)가 제2 워크피스(200)의 (장치면을 등지는) 후면으로부터 제1 워크피스(100)의 제1 상호연결부들(108)의 선택된 부분들까지 연장되도록 형성되어서, 제2 워크피스(200)의 제2 상호연결부들(208)의 선택된 부분들이 또한 노출될 것이다. 개구들은 이어서 전도성 물질로 채워지고, 그럼으로써 제1 워크피스(100)와 제2 워크피스(200)를 전기적으로 상호연결하도록 제2 워크피스(200)의 후면에 전기적 접촉부들을 형성한다. 이어서, 하나 이상의 추가적인 워크피스가 제1 워크피스(100) 및 제2 워크피스(200)에 본딩될 것이고, 추가적인 상호연결 구조들은 하나 이상의 추가적인 워크피스를 제1 워크피스(100) 및 제2 워크피스(200)에 전기적으로 상호연결하기 위해 형성될 것이다.
도 2는 실시형태에 따른 본딩 후의 제1 워크피스(100) 및 제2 워크피스(200)를 도시한다. 도 1에서 도시되는 것처럼, 제2 워크피스(200)는 제1 워크피스(100) 상에 적층되고 본딩될 것이다. 도시된 실시형태에서, 제1 워크피스(100) 및 제2 워크피스(200)는 제1 워크피스(100)의 제1 패시베이션층(106)을 제2 워크피스(200)의 제2 패시베이션층(206)으로 본딩함으로써 (예를 들어, 산화물-산화물 본딩(oxide-to-oxide bonding)과 같은) 유전체-유전체 본딩을 사용하여 본딩된다. 다른 실시형태에서, 제1 워크피스(100)와 제2 워크피스(200)는 예를 들어, (구리-구리 본딩과 같은) 금속-금속 본딩(metal-to-metal bonding), (산화물-구리 본딩 같은) 금속-유전체 본딩(metal-dielectric bonding), (유전체-유전체 본딩 및 금속-금속 본딩과 같은) 하이브리드 본딩, 및/또는 그들의 결합 등과 같은 직접적인 본딩 프로세스를 사용하여 본딩될 수 있다.
제1 워크피스(100)와 제2 워크피스(200)가 함께 본딩되는 본딩은 웨이퍼-웨이퍼 레벨에서 행해질 수 있고, 그리고 나서 별개의 다이들로 싱귤레이트된다(singulate)는 점을 유의해야 한다. 대안적으로, 본딩은 다이-다이 레벨 또는 다이-웨이퍼 레벨로 수행될 수 있다.
제1 워크피스(100)와 제2 워크피스(200)가 본딩된 후, 박막화(thinning) 프로세스가 제1 워크피스(100) 및/또는 제2 워크피스(200)의 후면들에 적용될 수 있다. 박막화 프로세스는 분쇄(grinding), 연마(polishing), SMARTCUT 절차, ELTRAN 절차, 및/또는 화학적 에칭과 같은 적절한 기술을 사용하여 구현될 수 있다.
도 2를 더 참조하면, 제1 개구(210)와 제2 개구(212)가 제2 워크피스(200)의 후면 상에 형성된다. 아래에서 더 상세하게 논의될 것처럼, 전기적 연결들이 제2 워크피스의 후면으로부터 제1 워크피스(100)의 제1 상호연결부들(108) 중 선택된 상호연결부들까지, 그리고 제2 워크피스(200)의 제2 상호연결부들(208) 중 선택된 상호연결부들까지 연장되도록 형성된다. 제1 개구(210)와 제2 개구(212)는 후면 접촉부가 형성될 개구를 나타낸다. 제1 개구(210)와 제2 개구(212)는 포토리소그래피(photolithography) 기술을 사용하여 형성될 수 있다. 일반적으로, 포토리소그래피 기술은 포토리지스트(photoresist) 물질을 배치하고(deposit), 이어서 방사능 처리를 하며(irradiate)(노출되며), 포토리지스트 물질의 일부분을 제거하기 위해 현상하는(develop) 것을 수반한다. 잔존하는 포토리지스트 물질은 아래에 놓여진 물질을 (에칭과 같은) 다음의 프로세싱 단계들로부터 보호한다. 활성 이온 에칭(reactive ion etch; RIE) 또는 다른 건식 에칭(dry etch), 이방성 습식 에칭(anisotropic wet etch), 또는 임의의 다른 적절한 이방성 에칭과 같은 적절한 에칭 프로세스 또는 패턴화(patterning) 프로세스가 제2 워크피스(200)의 제2 기판(202)에 적용될 수 있다. 결과로써, 제1 개구(210)와 제2 개구(212)가 제2 기판(202)에서 형성된다.
도 2에 또한 도시되는 것은 선택적인 반사 방지 코팅(anti-reflection coating; ARC)층(214)이다. ARC층(214)은 패턴화된 마스크(도시되지 않음)를 패턴화하기 위해 반사가 패턴화의 부정확성을 야기시킬 수 있는 포토리소그래피 프로세스 동안에 사용되는 노출 광(exposure light)의 반사를 감소시킨다. ARC층(214)은 (예를 들면, 질화 규소와 같은) 질화물, (예를 들어, 탄화 규소와 같은) 유기 물질, 산화 물질, 및 하이-k 유전체 등으로 형성될 수 있다. ARC층(214)은 CVD 등과 같은 적절한 기술들을 사용하여 형성될 수 있다.
다른 층들도 패턴화 프로세스에서 사용될 수 있다. 예를 들어, 하나 이상의 선택적인 하드 마스크(hard maks)층들이 제2 기판(202)을 패턴화 하도록 사용될 수 있다. 일반적으로, 하나 이상의 하드 마스크층들은 포토리지스트 물질에 의해 제공되는 마스크에 추가하여 마스킹(masking)이 요구되는 에칭 프로세스의 실시형태에서 유용할 수 있다. 제2 기판(202)을 패턴화하는 이어지는 에칭 프로세스 동안, 포토리지스트 물질의 에칭 속도가 제2 기판(202)의 에칭 속도만큼 높지는 않을 수 있지만, 패턴화된 포토리지스트 마스크가 또한 에칭될 것이다. 에칭 프로세스에서 패턴화된 포토리지스트 마스크가 에칭 프로세스가 완료되기 전에 다 소비되는 경우라면, 추가적인 하드 마스크가 사용될 수 있다. 하드 마스크 층 또는 층들의 물질은 하드 마스크 층(들)이 제2 기판(202)의 물질들과 처럼 아래에 놓여지는 물질들보다 더 낮은 에칭 속도를 보이도록 선택된다.
도 2를 더 참조하면, 실시형태에 따라 유전체막(dielectric film; 216)이 제2 기판(202)의 후면 위에, 그리고 제1 개구(210)와 제2 개구(212)의 측벽(sidewall) 및 바닥(bottom)을 따라 형성된다. 유전체막(216)은 제1 개구(210)와 제2 개구(212)에서 형성된 전기적 접촉부들, 및 제2 기판(202) 상에 형성된 장치 회로들 사이에서 더 큰 패시베이션과 격리(isolation)를 제공한다. 몇몇 실시형태에서, 유전체막(216)은 예를 들어, 제1 상호연결부들(108)과 제2 상호연결부들(208) 중 선택된 상호연결부들에 전기적 접촉부를 형성하기 위한 이어지는 에칭 프로세스 동안에서와 같이 단일막보다 더 큰 보호를 제공하는 다중층(multilayer) 구조를 포함한다. 추가적으로, 유전체막(216)은 금속 이온들이 제2 기판(202) 내로 확산하는 것으로부터 보호를 제공할 수 있다.
유전체막(216)은 집적 회로 제조에 일반적으로 사용되는 다양한 유전체 물질들로 형성될 수 있다. 예를 들어, 유전체막(216)은 이산화 규소, 질화 규소 또는 붕소 실리케이트 글래스와 같은 도핑된 글래스층 등으로 형성될 수 있다. 대안적으로, 유전체층은 질화 규소, 산질화 규소, 폴리아미드, 로우-k 유전체, 또는 하이-k 유전체 등의 층일 수 있다. 추가적으로, 앞서 언급한 유전체 물질들의 결합물이 유전체막(216)을 형성하는데 사용될 수 있다. 몇몇 실시형태에서, 유전체막(216)은 스퍼터링(sputter), 산화, 및/또는 CVD 등과 같은 적절한 기술을 사용하여 형성될 수 있다.
도 2는 실시형태에 따른 제2 기판(202)의 후면 위에 형성되는 패턴화된 마스크(218)를 더 도시한다. 패턴화된 마스크(218)는 예를 들어, 포토리소그래피 프로세스의 일부로써 증착되고, 마스크화되고, 노출되고, 현상된(develop) 포토리지스트 물질일 수 있다. 패턴화된 마스크(218)는 제2 기판(202)의 제2 IMD층들(204)을 통하고 적어도 제1 기판(102)의 제1 IMD 층들 중 몇몇 층을 통해 연장되며, 개구들을 통하도록 정의되며, 그럼으로써 아래에서 더욱 상세히 설명되는 것처럼 제1 상호연결부들(108)과 제2 상호연결부들(208) 중 선택된 상호연결부들의 부분들을 노출시킨다.
도 3은 실시형태에 따른 하나 이상의 추가적인 에칭 프로세스가 수행된 후의 도 2에서 도시된 반도체 장치를 도시한다. 건식 에칭, 이방성 습식 에칭, 또는 임의의 다른 적절한 이방성 에칭과 같은 적절한 에칭 프로세스 또는 패턴화 프로세스가 제3 개구(302)와 제4 개구(304)를 형성하기 위해 반도체 장치 상에서 수행된다.
도 3에서 도시되는 것처럼, 제3 개구(302)는 제1 개구(210)를 제2 상호연결부들(208a, 208b)까지, 그리고 제1 상호연결부(108a)까지 연장시킨다. 제4 개구(304)는 제2 개구(212)를 제2 상호연결부(208f)까지 연장시킨다. 실시형태에서, 제2 상호연결부들(208)은 구리와 같이 제2 IMD층들(204)과는 상이한 에칭 속도(선택도)를 보이는 적절한 전도성 물질로 형성된다. 그리하여, 제2 상호연결부들(208a, 208b)은 제2 IMD층들(204)의 에칭 프로세스를 위한 하드 마스크층으로서의 기능을 한다. 제2 상호연결부들(208a, 208b, 208f)의 부분들 만을 에칭하는 동안 제2 IMD층들(204)을 빠르게 에칭하도록 선택적인 에칭 프로세스가 사용될 수 있다. 몇몇 실시형태에서, 제2 상호연결부들(208a, 208b)는 더미 전도성 라인일 수 있고, 제2 워크피스(200)의 전기 회로들 사이에서 전기적 연결을 제공하지 않을 수 있다.
도 3에 도시된 것처럼, 제2 상호연결들(208a, 208b)의 노출된 부분은 부분적으로 에칭으로 제거될 수 있고, 그럼으로써 에칭 프로세스가 제1 상호연결부(108a)를 향하여 계속되면서, 제2 상호연결부들(208a, 208b)에서 제1 리세스(recess; 308)를 형성한다. 추가적으로 제2 상호연결부(208f)의 노출된 부분은 부분적으로 에칭되어서, 그럼으로써 제2 상호연결부(208f)에서 제2 리세스(310)를 형성한다. 제1 리세스(308)와 제2 리세스(310)의 깊이는 다양한 애플리케이션과 디자인 필요에 의존하여 변경될 수 있다. 실시형태에서, 제1 리세스(308)는 약 1000 Å에서 약 8000 Å 사이의 깊이(D1)를 갖고, 제2 리세스(310)는 약 1000 Å에서 약 8000 Å 사이의 제2 깊이(D2)를 갖는다. 몇몇 실시형태에서, 제2 상호연결부들(208a, 208b)과 제2 상호연결부(208f)는 동일한 에칭 프로세스를 겪게 되고, 따라서 제1 깊이(D1)는 제2 깊이(D2)와 같게 된다.
선택적인 에칭 프로세스가 제1 상호연결부(108a)와 제2 상호연결부(208f)가 노출될 때까지 계속되고, 그럼으로써 도 3에서 도시되는 것처럼, 제2 워크피스(200)의 후면으로부터 제1 워크피스(100)의 제1 상호연결부(108a)까지 연장되는 제1 결합된(combined) 개구와, 제2 워크피스(200)의 후면으로부터 제2 워크피스(200)의 제2 상호연결부(208f)까지 연장되는 제2 결합된 개구를 형성한다.
선택적인 에칭 프로세스는 다양한 형태의 물질들과 에칭 정지층들을 포함하는, 제1 IMD층들(104), 제2 IMD층들(204), 제1 패시베이션층(106), 및 제2 패시베이션층(206)을 형성하는데 사용되는 다양한 층들을 통해 연장될 수 있음을 유의해야 한다. 따라서, 선택적인 에칭 프로세스는 다수의 에천트(etchant)를 사용하여 다양한 층들을 통해 에칭할 수 있고, 에천트들은 에칭되는 물질에 기초하여 선택된다.
몇몇 실시형태에서, 패턴화된 마스크(218)는 위에서 설명되는 선택적인 에칭 프로세스 동안 완전히 소비될 수 있다. 다른 실시형태에서, 패턴화된 마스크(218)의 부분이 선택적 에칭 프로세스가 완료된 후에도 여전히 제2 워크피스(200)의 후면에 남아있을 수 있다. 패턴화된 마스크(218)의 잔존하는 부분은 화학 용제 세정(chemical solvent cleaning), 플라즈마 애싱(plasma ashing), 및/또는 건식 스트리핑(dry stripping) 등과 같은 적절한 스트리핑 기술들에 의해 제거될 수 있다. 기술들은 잘 알려져 있고, 반복을 피하기 위해 여기에서 더 상세히 논의되지는 않는다.
도 4는 다양한 실시형태에 따라 제1 개구(210)와 제3 개구(302) 내에서 형성되는 다양한 전도성 물질과 제2 개구(212)와 제4 개구(304) 내에서 형성되는 다양한 전도성 물질을 도시한다. 몇몇 실시형태에서, 전도성 물질은 하나 이상의 확산 및/또는 장벽층들을 증착하고 시드층(seed layer, 도시되지 않음)을 증착함으로써 형성된다. 예를 들어, Ta, TaN, TiN, Ti, 또는 CoW 등으로 된 하나 이상의 층들을 포함하는 확산 장벽층(402)은 제1 개구(210), 제2 개구(212), 제3 개구(302) 및 제4 개구(304)의 측벽들을 따라 형성된다. 시드층은 구리, 니켈, 금, 및/또는 어떤 그들의 결합 등으로 형성될 수 있다. 확산 장벽층(402)과 시드층은 PVD, 및/또는, CVD 등과 같은 적절한 증착 기술에 의해 형성될 수 있다. 시드층이 개구 속으로 증착되고 나면, 텅스텐, 티타늄, 알루미늄, 구리, 및/또는 그들의 결합 등과 같은 전도성 물질이, 예를 들어, 전기-화학적 도금 프로세스(electro-chemical plating process)를 사용하여, 제1 개구(210), 제2 개구(212), 제3 개구(302) 및 제4 개구(304) 속으로 채워지고, 그럼으로써 제1 전도성 플러그(404)와 제2 전도성 플러그(406)(또한, 산화물 관통 비아(through oxide via; TOV)라고도 함)를 형성한다.
도 4는 또한 제2 기판(202)의 후면으로부터 예를 들어, 과잉 전도성 물질들과 같은 과잉 물질들을 제거하는 것을 도시한다. 몇몇 실시형태에서, 유전체막(216)은 환경으로부터 추가적인 보호를 제공하기 위해 제2 기판(202)의 후면을 따라 남겨질 수 있다. 도시된 실시형태에서, 과잉 전도성 물질들은 에칭 프로세스, (예를 들어, CMP 프로세스와 같은) 평탄화(planarization) 프로세스 등을 사용하고, 유전체막(216)을 정지층으로 사용하여, 제거될 수 있다.
도 4에서 도시되는 것처럼, 제1 전도성 플러그(404)는 세부분을 포함한다. 제1 전도성 플러그(404)의 제1 부분은 제1 상호연결부(108a)로부터 제2 상호연결부들(208a, 208b)까지다. 제1 전도성 플러그(404)의 제1 부분은 도 4에서 도시된 것처럼 제1 폭(W1)을 갖는다. 제1 전도성 플러그(404)의 제2 부분은 제2 상호연결부들(208a, 208b)로부터 제2 기판(202)의 전면까지다. 제1 전도성 플러그(404)의 제2 부분은 도 4에 도시된 것처럼 제2 폭(W2)을 갖는다. 제1 전도성 플러그(404)의 제3 부분은 제2 기판(202)의 전면으로부터 제2 기판(202)의 후면까지이다. 제1 전도성 플러그(404)의 제3 부분은 도 4에서 도시되는 것처럼 제3 폭(W3)을 갖는다.
몇몇 실시형태에서, 도 4에 도시된 것처럼 제3 폭(W3)은 제2 폭(W2)보다 크고, 제2 폭(W2)은 제1 폭(W1)보다 크다. 제1 폭(W1)은 약 0.4 μm에서 약 2 μm사이, 제2 폭(W2)은 약 0.6 μm에서 약 8 μm사이, 그리고 제3 폭(W3)은 약 1.2 μm에서 약 11 μm사이 일 수 있다.
도 4에서 또한 도시된 것처럼, 제2 전도성 플러그(406)는 두부분을 포함한다. 전도성 플러그(406)의 제1 부분은 제2 상호연결부(208f)로부터 제2 기판(202)의 전면까지다. 제2 전도성 플러그(406)의 제1 부분은 도 4에 도시된 것처럼 제4 폭(W4)을 갖는다. 제2 전도성 플러그(406)의 제2 부분은 제2 기판(202)의 전면으로부터 제2 기판(202)의 후면까지다. 제2 전도성 플러그(406)의 제2 부분은 도 4에 도시된 것처럼 제5 폭(W5)을 갖는다.
몇몇 실시형태에서, 도 4에서 도시된 것처럼 제5 폭(W5)은 제4 폭(W4)보다 크다. 제4 폭(W4)은 약 0.6 μm에서 약 8 μm사이일 수 있고, 제5 폭(W5)은 약 1.2 μm에서 약 11 μm사이일 수 있다.
도 4는 몇몇 실시형태에 따른 제2 워크피스(200)의 후면 상에 형성되는 제1 재배치층(redistribution layer; RDL; 408)을 도시한다. 도시된 실시형태에서, 제1 RDL(408)은 하나 이상의 유전체층(412) 내에 놓여진 전도성 소자(410)와 함께 하나 이상의 유전체층(412)을 포함한다. 몇몇 실시형태에서, 하나 이상의 유전체층(412)은 제1 패시베이션층(106)과 유사한 물질과 방법을 사용하여 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 더 나아가, 전도성 소자(410)는 제1 상호연결부(108)와 유사한 물질과 방법을 사용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 아래에서 더욱 상세히 설명되는 것처럼, 제1 RDL(408)은 제1 전도성 플러그(404)와 제2 전도성 플러그(406)로부터의 전력 및 신호가 제2 워크피스(200)의 후면을 가로질러 제2 워크피스(200)에 이어서 본딩된 워크피스들로 라우팅(route)되는 것을 허용한다.
도 5는 제3 워크피스(500)가 도 4의 구조에 본딩되고, 제1 워크피스(100), 제2 워크피스(200) 및 제3 워크피스(500)를 전기적으로 상호연결하기 위해 제3 워크피스(500)의 후면 상에 접촉부들이 형성된 후의 결과 구조를 도시한다. 실시형태에서, 제3 워크피스(500)는 제1 워크피스(100) 및 제2 워크피스(200)와 유사한 특징들을 갖고, 다음의 논의를 위한 목적에서, "5xx" 형태의 참조 번호를 갖는 제3 워크피스(500)의 특징들은 "1xx" 형태의 참조 번호를 갖는 제1 워크피스(100)의 특징들과 유사하다. 제3 워크피스(500)의 다양한 구성들은 "제3 <구성>(5xx)"로 지칭될 것이다.
도 5를 더 참조하면, 제3 워크피스(500)와 도 4의 구조가 제3 기판(502)의 정면이 제2 기판(202)의 후면을 향하도록 정렬된다. 제3 워크피스(500)는 제3 본딩층(506)을 하나 이상의 유전체층들(412) 중 최상의(topmost) 유전체층에 본딩함으로써 제2 워크피스(200)에 본딩된다. 도시된 실시형태에서, 제3 본딩층(506)은 제3 패시베이션층(506)이고, 제3 워크피스(500)와 제2 워크피스(200)는 도 2와 관련하여 위에서 설명된 것과 같은 방법을 사용하여 본딩되고 그 설명은 여기에서 반복되지 않는다.
도 5에서 도시된 것처럼, 제3 전도성 플러그(520)와 제4 전도성 플러그(522)가 제3 워크피스(500)와 제2 워크피스(200)를 전기적으로 상호연결하기 위해 형성된다. 도시된 실시형태에서, 제3 전도성 플러그(520)와 제4 전도성 플러그(522)는 도 2 내지 도 4와 관련하여 위에서 설명된 방법을 사용하여 형성된다. 특히, 개구들은 제1 개구(201)와 제3 개구(302)를 포함하는 결합된 개구와 유사하고, 제3 워크피스(500)의 후면 상에 형성된다. 패턴화 프로세스를 돕기 위해 제2 ARC층(510), 제2 유전체막(512), 제3 상호연결부들(508d, 508e) 및 제3 상호연결부들(508f, 508g)을 사용하고, 도 2 내지 도 3과 관련하여 위에서 설명된 방법을 사용하여 개구들이 제1 RDL(408)의 전도성 소자(410)를 노출시키도록 형성되고, 그 상세한 설명은 여기에서 반복되지 않는다. 도시된 실시형태에서, 제3 상호연결부들(508d, 508e)과 제3 상호연결부들(508f, 508g)은 도 5에서 도시된 것처럼 하드 마스크 층들로 기능한다.
이어서, 개구들이 제2 장벽층(518)을 포함하는 제3 전도성 플러그(520)와 제4 전도성 플러그(522)를 형성하기 위해 도 4와 관련하여 위에서 설명된 방법들을 사용하여 다양한 전도성 물질로 채워지고, 그 상세한 설명은 여기에서 반복되지 않는다. 도시된 실시형태에서, 제3 전도성 플러그(520)와 제4 전도성 플러그(522)는 도 4와 관련하여 위에서 설명된 제1 전도성 플러그(404)와 유사한 구조를 갖고, 그 설명이 여기에서 반복되지 않는다. 추가적으로, 제2 RDL(524)이 도 4와 관련하여 위에서 설명된 방법을 사용하여 제3 워크피스(500)의 후면 상에 형성되고, 그 설명은 여기에서 반복되지 않는다. 도시된 실시형태에서, 제2 RDL(524)은 하나 이상의 유전체층(528) 내에 놓여진 전도성 소자(526)와 함께 하나 이상의 유전체층(528)을 포함한다.
도 5에 도시된 것처럼, 제3 전도성 플러그(520)와 제4 전도성 플러그(522)는 제3 워크피스(500)를 제1 워크피스(100)와 제2 워크피스(200)에 전기적으로 상호연결한다. 특히, 제3 전도성 플러그(520)는 제1 RDL(408)의 전도성 소자들(410) 중 하나를 사용하여 제1 전도성 플러그(404)에 전기적으로 연결된다. 몇몇 실시형태에서, 제3 워크피스(500)의 디자인에 의존하여, 제3 전도성 플러그(520)와 같은 접촉부가 제3 워크피스(500)의 원하는 장소에 형성되지 않을 수 있다. 예를 들어, 몇몇 실시형태에서, 제3 워크피스(500)가 제1 전도성 플러그(404)에 직접적으로 위에 있는 기능성 회로부(functional circuitry)를 포함할 수 있기 때문에, 제3 전도성 플러그(520)는 제1 전도성 플러그(404)에 직접적으로 위에서 형성되지 않을 수 있다. 그러한 경우에는, 제1 RDL의 전도성 소자(410)가 도 5에 도시된 것처럼 전기 신호를 제1 전도성 플러그(404)로부터 제3 전도성 플러그(520)를 형성하기에 더 적절한 위치로 라우팅(route)하도록 사용될 수 있다.
도 6은 하나 이상의 워크피스들이 도 5의 반도체 구조에 본딩되고, 예를 들어 추가적인 워크피스들을 제1 워크피스(100), 제2 워크피스(200) 및 제3 워크피스(500)에 전기적으로 상호연결하기 위해 제1 전도성 플러그(404)와 같은 접촉부가 형성된 후의 반도체 구조를 도시한다. 특히 도 6은 도 5의 반도체 구조에 본딩된 최상위(topmost) 워크피스(600)의 최상위 부분을 도시한다. 실시형태에서, 최상위 워크피스(600)는 제1 워크피스(100), 제2 워크피스(200), 제3 워크피스(500)와 유사한 특징들을 갖고, 다음의 논의의 목적을 위해, "6xx" 형태의 참조 번호를 갖는 최상위 워크피스(600)의 특징들은 "1xx" 형태의 참조 번호를 갖는 제1 워크피스(100)의 특징들과 유사하다. 최상위 워크피스(600)의 다양한 구성들은 또한 "제4 <구성>(6xx)"로 지칭될 것이다.
도 6을 더 참조하면, 최상위 워크피스(600)와 같은 하나 이상의 추가적인 워크피스들과 도 5의 반도체 구조가 (예를 들어, 최상위 워크피스(600)의 제4 기판(602)과 같은) 하나 이상의 추가적인 워크피스들의 기판의 전면이 제3 기판(502)의 후면을 향하도록 정렬된다. 도시된 실시형태에서, 하나 이상의 추가적인 워크피스들과 도 5의 반도체 구조는 도 2와 관련하여 위에서 설명된 방법을 사용하여 본딩되고 그 설명이 여기에서 반복되지 않는다.
추가적인 워크피스들 각각이 (예를 들어, 도 5의 반도체 구조와 같은) 이전의 반도체 구조에 본딩된 후에, 추가적인 워크피스들 각각을 이전의 반도체 구조에 전기적으로 상호연결하기 위해 제1 전도성 플러그(404)와 같은 하나 이상의 접촉부가 추가적인 워크피스들 각각의 후면상에서 형성된다. 도시된 실시형태에서, 도 2 내지 도 4와 관련하여 위에서 설명된 방법들을 사용하여 접촉부가 형성되고 그 설명은 여기에서 반복되지 않는다.
도 6을 더 참조하면, 최상위 워크피스(600)의 최상위 부분은 제4 기판(602)과 그 위에서 형성된 제3 ARC층(610)과 제3 유전체막(612)을 포함한다. 또한, 도 6은 제4 기판(602)의 후면 상에 형성되는 제5 전도성 플러그(616)와 제6 전도성 플러그(618)도 도시한다. 도시된 실시형태에서, 제5 전도성 플러그(616)와 제6 전도성 플러그(618)는 도 2 내지 도 4와 관련하여 위에서 설명된 방법들을 사용하여 형성되고 그 설명이 여기에서 반복되지 않는다. 제5 전도성 플러그(616)와 제6 전도성 플러그(618)는 도 6에 도시된 것처럼 제3 장벽층(614)을 포함한다. 추가적으로 제3 RDL(620)은 도 4와 관련하여 위에서 설명된 방법들을 사용하여 최상위 워크피스(600)의 후면 상에 형성되고 그 설명이 여기에서 반복되지 않는다. 도시된 실시형태에서, 제3 RDL(620)은 하나 이상의 유전체층(624) 내에 놓여진 전도성 소자(622)와 함께 하나 이상의 유전체층(624)을 포함한다.
도 6은 또한 제3 RDL(620)의 전도성 소자(622)에 접촉부를 제공하기 위해 제3 RDL(620) 상에 형성되는 본드 패드(626)를 도시한다. 실시형태에서, 본드 패드(626)는 알루미늄과 같은 전도성 물질로 형성되나, 구리 또는 텅스텐 등과 같이 다른 적절한 물질들도 대안적으로 사용될 수 있다. 몇몇 실시형태에서, 제3 RDL(620)은, 예를 들어, 제3 RDL(620)의 전도성 소자(622)를 노출시키도록 제3 RDL(620)에서 개구를 형성하기 위해, 포토리소그래피 마스킹(masking)과 에칭 프로세스를 사용하여 패턴화 될 수 있다. 적절한 물질이 CVD 또는 PVD와 같은 프로세스를 사용하여 개구를 채우도록 증착될 수 있지만, 다른 적절한 물질과 방법도 대안적으로 사용될 수 있다. 본드 패드(626)를 위한 물질이 증착된 후에는, 개구를 지나치게 채우는(overfill) 어떠한 과잉 물질도 하나 이상의 유전체층(624)의 최상위 유전체층을 정지층으로써 사용하여, 에칭 프로세스 또는 (예를 들어, CMP 프로세스와 같은) 평탄화 프로세스 등을 사용하여 제거될 수 있다.
몇몇 실시형태에서, 와이어 본드(628)가 도 6에 도시된 적층된 장치의 외부의 소자들과 시스템들에 전기적 연결을 허용하기 위해 사용된다. 실시형태에서, EFO(electronic flame off) 완드(wand)가 (도시되지 않은) 와이어 클램프(clamp)에 의해 제어되는 모세관(capillary) 내의 금 와이어(gold wire)의 온도를 올리는데 사용될 수 있다. 금 와이어의 온도가 약 섭씨 150도에서 약 섭씨 250도 사이까지 올라가면, 금 와이어는 각각의 와이어 본드(628)를 형성하기 위해 본드 패드(626) 각각에 접촉된다. 와이어 본드(628) 각각의 와이어의 다른 말단은 그후 접촉되고 전기적 연결을 제공하기 위해 외부 시스템의 본딩 패드에 본딩된다. 통상의 기술자는 볼 본딩(ball bond), 솔더 범프(solder bump), 마이크로 범프(micro bump), 및 구리 기둥 등이 또한 도 6의 적층된 장치를 외부 장치들에 전기적으로 연결하는데 사용될 수 있음을 인식할 것이다.
도 1 내지 도 6이 (예를 들어, 제2 상호연결부(208a, 208b)와 같은) 하드 마스크층으로 기능하는 상호연결부들을 도시하지만, 통상의 기술자라면 다른 특징들이 또한 하드 마스크층으로 사용될 수 있음을 인식할 수 있다는 점을 유의해야 한다. 예를 들어, 복수의 격리 영역들, 폴리-규소 영역들, 및/또는 그들의 결합들 등은 하드 마스크층으로 사용될 수 있다.
도 7은 본 개시 내용의 다양한 실시형태에 따른 제2 상호연결부들(208a, 208b)의 예시적인 평면도(top view)를 도시한다. 비록 제2 상호연결들(208a, 208b)의 단면도가 제2 상호연결부(208a)와 제2 상호연결부(208b)가 두 개의 분리된 상호연결부들로 도시하지만(도 3 참조), 이들 두 개의 상호연결부는 도 7에서 도시되는 것처럼 위에서 보게 되면 연속적인 환형(annular shape) 영역을 형성할 수 있다. 몇몇 실시형태에서, 환형 영역의 내부 직경은 제1 폭(W1)과 같다. 몇몇 실시형태에서 제3 상호연결부들(508d, 508e)과 제3 상호연결부들(508f, 508g)은 또한 위에서 보게 되면 환형 영역을 형성할 수 있다. 환형은 도 7에서 도시된 그것들과 유사할 수 있다. 도 7에서 도시된 것처럼 환형 영역의 내부 및 외부 표면들은 예시적인 목적을 위한 것일 뿐이고, 내부 및 외부 표면들은 정사각형, 원, 타원, 삼각형, 및/또는 다각형 등과 같은 다양한 형태를 갖을 수 있다.
도 8은 몇몇 실시형태에 따라 복수의 본딩된 워크피스들 사이에 상호연결 구조를 형성하는 방법을 도시하는 흐름도이다. 방법은 복수의 본딩될 기판이 제공되는 단계(802)에서 개시한다. 기판은 (예를 들어, 도 6에서 도시되는 것처럼) 프로세싱된 와이퍼들, 다이들, 또는 와이퍼와 다이 등일 수 있다.
단계(804)에서, 제1 기판과 제2 기판이 도 1과 도 2와 관련하여 위에서 논의된 것처럼 본딩된다. 이어서, 도 2 내지 도 4와 관련하여 위에서 논의된 것과 같이 제1 기판과 제2 기판을 전기적으로 상호연결하기 위해 제2 기판의 후면 상에 제1 전도성 플러그가 형성된다. 단계(806)에서, 도 4와 관련하여 위에서 논의한 제1 재배치층(RDL)이 제2 기판의 후면 위에 형성된다.
단계(808)에서 제3 기판은 제1 RDL층에 본딩되고, 제2 전도성 플러그들은 도 5와 관련하여 위에서 논의된 것처럼 제3 기판의 후면 상에 형성된다. 단계(810)에서 도 5와 관련하여 위에서 논의된 것처럼 제2 RDL이 제3 기판의 후면 상에 형성된다.
단계(812)에서 하나 이상의 추가적인 기판이 도 6과 관련하여 위에서 설명된 것처럼 단계(810)에서 형성된 적층된 장치에 본딩된다. 이전의 본딩 단계 동안 형성된 적층된 장치에 추가적인 기판 각각을 본딩하는 각각의 본딩 단계 후에는, 도 6과 관련하여 위에서 논의된 것처럼 이전의 본딩 단계 동안 형성된 적층된 장치에 추가적인 기판들 각각을 전기적으로 상호연결하기 위해 복수의 전도성 플러그가 형성된다. 몇몇 실시형태들에서, 단계(810)와 단계(812)는 선택적이며 방법은 단계(808)에서 종료할 수 있다.
위에서 설명한 방법의 한가지 유리한 특징으로는 방법이 종래의 포토리소그래피 방법에 의해 성취할 수 있는 차원보다 낮은 전도성 플러그의 임계 차원(critical dimension)의 감소를 허용한다는 것이다. 따라서, 도 1 내지 도 6과 관련하여 위에서 설명한 것처럼 전도성 플러그를 사용하여 본딩된 워크피스들을 상호연결함으로써 반도체 장치들은 감소된 폼 팩터를 갖을 수 있게 된다. 추가적으로, 본딩된 워크피스들 사이에 인터포즈(interpose)되는 재배치층은 본딩된 워크피스들 각각 내에서 전도성 플러그들의 위치를 재정렬하는데 도움을 줄 수 있다.
실시형태에서, 반도체 장치는 제1 워크피스를 포함한다. 제1 워크피스는 제1 기판, 제1 기판의 전면 상에 형성되는 제1 금속화층들을 포함하고, 제1 금속화 층들은 제1 상호연결부를 갖는다. 반도체 장치는 제1 워크피스에 본딩된 제2 워크피스를 더 포함한다. 제2 워크피스는 제2 기판, 제2 기판의 전면 상에 형성되는 제2 금속화층들을 포함하고, 제2 금속화층들은 제2 상호연결부를 갖으며, 제2 기판의 전면은 제1 기판의 전면을 향한다. 반도체 장치는 제2 기판의 후면 상에 형성된 제1 재배치층(RDL), 제2 기판의 전면을 등지는 제2 기판의 후면, 제2 기판의 후면으로부터 제1 상호연결부까지 연장되는 제1 전도성 플러그를 포함하며, 제1 전도성 플러그는 제2 상호연결부를 통해 연장된다. 반도체 장치는 제2 워크피스에 본딩된 제3 워크피스를 더 포함한다. 제3 워크피스는 제3 기판과 제3 기판의 전면 상에 형성되는 제3 금속화층들을 포함하고, 제3 금속화층들은 제3 상호연결부를 갖으며, 제3 기판의 전면은 제2 기판의 후면을 향한다. 반도체 장치는 제3 기판의 후면으로부터 제1 RDL까지 연장되는 제2 전도성 플러그를 더 포함하고, 제2 전도성 플러그는 제3 상호연결부를 통해 연장되고, 제3 기판의 후면은 제3 기판의 전면을 등진다.
다른 실시형태에 따르면, 반도체 장치는 제1 워크피스를 포함한다. 제1 워크피스는 제1 기판, 제1 기판의 전면 상에 형성된 제1 유전체층들과 제1 유전체층들 내에 형성된 제1 상호연결부를 포함한다. 반도체 장치는 제1 워크피스의 위에 적층된 제2 워크피스를 더 포함한다. 제2 워크피스는 제2 기판, 제2 기판의 전면 상에 형성된 제2 유전체층들을 포함하고, 제1 기판의 전면은 제2 기판의 전면을 향하며, 제2 상호연결부는 제2 유전체층들 내에서 형성된다. 반도체 장치는 제2 기판의 후면 상에 형성되는 제1 재배치층(RDL)을 더 포함하고, 제2 기판의 후면은 제2 기판의 전면을 등지고, 제2 기판의 후면으로부터 제1 상호연결부까지 연장되는 제1 전도성 플러그를 더 포함하며, 제1 전도성 플러그는 제1 RDL, 제1 상호연결부와 제2 상호연결부를 전기적으로 상호연결한다. 반도체 장치는 제2 워크피스 상에 적층되는 제3 워크피스를 더 포함한다. 제3 워크피스는 제3 기판, 제3 기판의 전면에 형성된 제3 유전체층들, 및 제3 유전체층들 내에 형성된 제3 상호연결부들을 포함하고, 제3 기판의 전면은 제2 기판의 후면을 향한다. 반도체 장치는 제3 기판의 후면으로부터 제1 RDL로 연장되는 제2 전도성 플러그를 더 포함하며, 제2 전도성 플러그는 제1 RDL과 제3 상호연결부를 전기적으로 상호연결하며, 제3 기판의 후면은 제3 기판의 전면을 등진다.
또한 다른 실시형태에 따르면, 반도체 장치를 형성하는 방법이 제공되며, 방법은 제1 워크피스를 제공하고, 제1 워크피스는 제1 워크피스의 제1 면 상에 하나 이상의 제1 유전체 층들에서 형성된 제1 상호연결부를 갖으며, 제2 워크피스를 제공하고, 제2 워크피스는 제2 워크피스의 제1 면 상에 하나 이상의 유전체층들에서 형성된 제2 상호연결부를 갖으며, 제1 워크피스를 제2 워크피스로 본딩하여 제1 워크피스의 제1 면이 제2 워크피스의 제1 면을 향하게 한다. 방법은 제2 워크피스의 제2 면으로부터 제1 개구를 형성하고, 제2 워크피스의 제2 면은 제2 워크피스의 제1 면을 등지고, 제1 개구는 제2 워크피스의 제2 면으로부터 제1 상호연결부까지 연장되며, 제1 개구는 제2 상호연결부를 통해 연장되고, 제1 개구를 전도성 물질로 채우며, 제2 워크피스의 제2 면에 제1 재배치층(RDL)을 형성하는 것을 더 포함한다. 방법은 제3 워크피스를 제공하고, 제3 워크피스는 제3 워크피스의 제1 면 상에 하나 이상의 제3 유전체층들에서 형성된 제3 상호연결부를 갖고, 제3 워크피스를 제2 워크피스에 본딩하여 제3 워크피스의 제1 면이 제2 워크피스의 제2 면을 향하게 하는 것을 더 포함한다. 방법은 제3 워크피스의 제2 면으로부터 제2 개구를 형성하고, 제3 워크피스의 제2 면은 제3 워크피스의 제1 면과 등지고, 제2 개구는 제3 워크피스의 제2 면으로부터 제1 RDL까지 연장되며, 제2 개구는 제3 상호연결부를 통해 연장되는 것이며, 전도성 물질로 제2 개구를 채우는 것을 더 포함한다.
위의 내용은 통상의 기술자가 본 개시 내용의 양태들을 더욱 잘 이해하도록 몇몇 실시형태들의 특징들을 요약한 것이다. 통상의 기술자라면 여기에서 도입된 실시형태들의 동일한 이점을 성취 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들과 구조들을 디자인하거나 설계변경하기 위한 기초로써 본 개시 내용을 쉽게 사용할 수 있다는 것을 이해할 것이다. 또한 통상의 기술자는 그러한 동등한 구성이 본 개시 내용의 정신 및 범위로부터 벗어나지 아니하고, 그들이 본 개시 내용의 정신 및 범위로부터 벗어나지 아니하고 다양한 변경, 치환 내지 개조를 가할 수 있음을 인식할 것이다.
100: 제1 워크피스
102: 제1 기판
104: 제1 IMD층
106: 제1 패시베이션층
108a, 108b, 108c, 108d: 제1 상호연결부
200: 제2 워크피스
202: 제2 기판
204: 제2 IMD층
206: 제2 패시베이션층
208a, 208b, 208c, 208d, 208e, 208f: 제2 상호연결부
210: 제1 개구
212: 제2 개구
214: ARC층
216: 유전체막
218: 패턴화된 마스크
402: 확산 장벽층
404: 제1 전도성 플러그
406: 제2 전도성 플러그
408: 제1 RDL
410: 전도성 소자
412: 유전체층
500: 제3 워크피스
502: 제3 기판
506: 제3 패시베이션층
508a, 508b, 508c, 508d, 508e, 508f, 508g: 제3 상호연결부
510: 제2 ARC층
512: 제2 유전체막
518: 제2 장벽층
520: 제3 전도성 플러그
522: 제4 전도성 플러그
524: 제2 RDL
526: 전도성 소자
528: 유전체층
600: 최상위 워크피스
602: 제4 기판
610: 제3 ARC층
612: 제3 유전체막
614: 제3 장벽층
616: 제5 전도성 플러그
618: 제6 전도성 플러그
620: 제3 RDL
622: 전도성 소자
624: 유전체층
626: 본드 패드
628: 와이어 본드

Claims (10)

  1. 반도체 장치에 있어서,
    제1 워크피스(workpiece)로서, 상기 제1 워크피스는
    제1 기판; 및
    상기 제1 기판의 전면(front side) 상에 형성되는 제1 금속화층들(metallization layer) - 상기 제1 금속화층들은 제1 상호연결부(interconnect)를 갖음 - 을 포함하는 것인, 상기 제1 워크피스;
    상기 제1 워크피스에 본딩된 제2 워크피스로서, 상기 제2 워크피스는
    제2 기판; 및
    상기 제2 기판의 전면 상에 형성되는 제2 금속화층들 - 상기 제2 금속화층들은 제2 상호연결부를 갖음 - 을 포함하고, 상기 제2 기판의 전면은 상기 제1 기판의 전면을 향하는 것인, 상기 제2 워크피스;
    상기 제2 기판의 후면(backside) 상에 형성되는 제1 재배치층(redistribution layer; RDL)으로서, 상기 제2 기판의 후면은 상기 제2 기판의 전면을 등지는 것인, 상기 제1 RDL;
    상기 제2 기판의 후면으로부터 상기 제1 상호연결부까지 연장되는 제1 전도성 플러그 - 상기 제1 전도성 플러그는 상기 제2 상호연결부를 통해 연장되며, 상기 제1 전도성 플러그는 상기 제2 기판 내의 제1 폭을 갖고, 상기 제1 전도성 플러그는 상기 제2 기판의 전면으로부터 상기 제2 상호연결부로 연장되면서 제2 폭을 갖으며, 상기 제1 전도성 플러그는 상기 제2 상호연결부로부터 상기 제1 상호연결부로 연장되면서 제3 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 크고, 상기 제2 폭은 상기 제3 폭보다 큼 - ;
    상기 제2 워크피스에 본딩된 제3 워크피스로서, 상기 제3 워크피스는
    제3 기판; 및
    상기 제3 기판의 전면 상에 형성되는 제3 금속화층들 - 상기 제3 금속화층들은 제3 상호연결부를 갖음 - 을 포함하고, 상기 제3 기판의 전면은 상기 제2 기판의 후면을 향하는 것인, 상기 제3 워크피스;
    상기 제3 기판의 후면으로부터 상기 제1 RDL까지 연장되는 제2 전도성 플러그 - 상기 제2 전도성 플러그는 상기 제3 상호연결부를 통해 연장됨 - 를 포함하고, 상기 제3 기판의 후면은 상기 제3 기판의 전면을 등지는 것인, 반도체 장치.
  2. 제1항에 있어서, 상기 제3 기판의 후면 상에 형성되는 제2 RDL을 더 포함하고, 상기 제2 RDL은 상기 제2 전도성 플러그와 전기적으로 접촉하는 것인, 반도체 장치.
  3. 제1항에 있어서, 상기 제1 전도성 플러그는 상기 제1 RDL, 상기 제1 상호연결부 및 상기 제2 상호연결부와 전기적으로 접촉하는 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 제2 전도성 플러그는 상기 제1 RDL과 상기 제3 상호연결부와 전기적으로 접촉하는 것인, 반도체 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 제2 기판의 후면으로부터 상기 제2 금속화층들의 제4 상호연결부까지 연장되는 제3 전도성 플러그를 더 포함하고, 상기 제3 전도성 플러그는 상기 제1 RDL과 상기 제4 상호연결부와 전기적으로 접촉하는 것인, 반도체 장치.
  7. 반도체 장치에 있어서,
    제1 워크피스로서, 상기 제1 워크피스는
    제1 기판;
    상기 제1 기판의 전면 상에 형성되는 제1 유전체층들(dielectric layer); 및
    상기 제1 유전체층들 내에 형성되는 제1 상호연결부를 포함하는, 상기 제1 워크피스;
    상기 제1 워크피스 위에 적층되는 제2 워크피스로서, 상기 제2 워크피스는
    제2 기판;
    상기 제2 기판의 전면 상에 형성되는 제2 유전체층들 - 상기 제1 기판의 전면은 상기 제2 기판의 전면을 향함 - ;
    상기 제2 유전체층들 내에 형성되는 제2 상호연결부를 포함하는, 상기 제2 워크피스;
    상기 제2 기판의 후면 상에 형성되는 제1 재배치층(redistribution layer; RDL)으로서, 상기 제2 기판의 후면은 상기 제2 기판의 전면을 등지는 것인, 상기 제1 RDL;
    상기 제2 기판의 후면으로부터 상기 제1 상호연결부까지 연장되는 제1 전도성 플러그 - 상기 제1 전도성 플러그는 상기 제1 RDL, 상기 제1 상호연결부 및 상기 제2 상호연결부를 전기적으로 상호연결하며, 상기 제1 전도성 플러그는 상기 제2 기판 내의 제1 폭을 갖고, 상기 제1 전도성 플러그는 상기 제2 유전체층들 중 제1 유전체층을 통해 연장되면서 제2 폭을 갖으며, 상기 제1 전도성 플러그는 상기 제2 상호연결부를 통해 연장되면서 제3 폭을 갖고, 상기 제1 유전체층은 상기 제2 기판에 가장 인접한 유전체층이며, 상기 제1 폭은 상기 제2 폭보다 크고, 상기 제2 폭은 상기 제3 폭보다 큼 - ;
    상기 제2 워크피스 위에 적층되는 제3 워크피스로서, 상기 제3 워크피스는
    제3 기판;
    상기 제3 기판의 전면 상에 형성되는 제3 유전체층들; 및
    상기 제3 유전체층들 내에 형성되는 제3 상호연결부 - 상기 제3 기판의 전면은 상기 제2 기판의 후면을 향함 - 을 포함하는 것인, 상기 제3 워크피스;
    상기 제3 기판의 후면으로부터 상기 제1 RDL까지 연장되는 제2 전도성 플러그 - 상기 제2 전도성 플러그는 상기 제1 RDL과 상기 제3 상호연결부를 전기적으로 상호연결함 - 를 포함하며, 상기 제3 기판의 후면은 상기 제3 기판의 전면을 등지는 것인, 반도체 장치.
  8. 제7항에 있어서, 상기 제3 기판의 후면 상에 형성되는 제2 RDL을 더 포함하며, 상기 제2 전도성 플러그는 상기 제2 RDL과 상기 제3 상호연결부 사이에 전기적으로 인터포즈(interpose)되는 것인, 반도체 장치.
  9. 삭제
  10. 반도체 장치를 형성하는 방법에 있어서,
    제1 워크피스 - 상기 제1 워크피스는 상기 제1 워크피스의 제1 면 상에서 하나 이상의 제1 유전체층들 내에 형성되는 제1 상호연결부를 갖음 - 를 제공하는 단계;
    제2 워크피스 - 상기 제2 워크피스는 상기 제2 워크피스의 제1 면 상에서 하나 이상의 제2 유전체층들 내에 형성되는 제2 상호연결부를 갖음 - 를 제공하는 단계;
    상기 제1 워크피스의 제1 면이 상기 제2 워크피스의 제1 면을 향하도록, 상기 제1 워크피스를 상기 제2 워크피스에 본딩하는 단계;
    상기 제2 워크피스의 제2 면으로부터 제1 개구(opening)를 형성하는 단계로서, 상기 제2 워크피스의 제2 면은 상기 제2 워크피스의 제1 면을 등지며, 상기 제1 개구는 상기 제2 워크피스의 제2 면으로부터 상기 제1 상호연결부까지 연장되고, 상기 제1 개구는 상기 제2 상호연결부를 통해 연장되며, 상기 제1 개구는 상기 제2 워크피스의 기판 내의 제1 폭을 갖고, 상기 제1 개구는 상기 하나 이상의 제2 유전체층들 내의 제2 폭을 갖으며, 상기 제1 개구는 상기 제2 상호연결부 내의 제3 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 크고, 상기 제2 폭은 상기 제3 폭보다 큰 것인, 상기 제1 개구를 형성하는 단계;
    상기 제1 개구를 전도성 물질로 채우는 단계;
    상기 제2 워크피스의 상기 제2 면 상에 제1 재배치층(RDL)을 형성하는 단계;
    제3 워크피스 - 상기 제3 워크피스는 상기 제3 워크피스의 제1 면 상에서 하나 이상의 제3 유전체층들 내에 형성되는 제3 상호연결부를 갖음 - 를 제공하는 단계;
    상기 제3 워크피스의 제1 면이 상기 제2 워크피스의 제2 면을 향하도록 상기 제3 워크피스를 상기 제2 워크피스에 본딩하는 단계;
    상기 제3 워크피스의 제2 면으로부터 제2 개구를 형성하는 단계로서, 상기 제3 워크피스의 제2 면은 상기 제3 워크피스의 제1 면과 등지며, 상기 제2 개구는 상기 제3 워크피스의 상기 제2 면으로부터 상기 제1 RDL까지 연장되고, 상기 제2 개구는 상기 제3 상호연결부를 통해 연장되는 것인, 상기 제2 개구를 형성하는 단계; 및
    상기 제2 개구를 상기 전도성 물질로 채우는 단계를 포함하는 것인, 반도체 장치를 형성하는 방법.
KR1020140193102A 2014-05-30 2014-12-30 3차원 집적 회로 상호연결 장치 및 그 형성 방법 KR101769187B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462005763P 2014-05-30 2014-05-30
US62/005,763 2014-05-30
US14/483,908 2014-09-11
US14/483,908 US9455158B2 (en) 2014-05-30 2014-09-11 3DIC interconnect devices and methods of forming same

Publications (2)

Publication Number Publication Date
KR20150137971A KR20150137971A (ko) 2015-12-09
KR101769187B1 true KR101769187B1 (ko) 2017-08-17

Family

ID=54702669

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140193102A KR101769187B1 (ko) 2014-05-30 2014-12-30 3차원 집적 회로 상호연결 장치 및 그 형성 방법

Country Status (3)

Country Link
US (2) US9455158B2 (ko)
KR (1) KR101769187B1 (ko)
CN (1) CN105280611B (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
KR102275705B1 (ko) * 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
US9449919B2 (en) * 2015-02-12 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, layout design and method for manufacturing a semiconductor device
WO2016150487A1 (en) * 2015-03-24 2016-09-29 Epcos Ag Mems microphone with improved sensitivity
JP6544541B2 (ja) * 2015-03-24 2019-07-17 Tdk株式会社 チャージポンプ装置
BR112017018820A2 (pt) * 2015-04-14 2018-04-24 Huawei Technologies Co., Ltd. chip
US9893028B2 (en) * 2015-12-28 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bond structures and the methods of forming the same
CN107316855A (zh) * 2016-04-27 2017-11-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
CN109786362B (zh) * 2017-11-14 2021-01-05 旺宏电子股份有限公司 无焊垫外扇晶粒叠层结构及其制作方法
CN108010930A (zh) * 2017-12-08 2018-05-08 德淮半导体有限公司 图像传感器及形成图像传感器的方法
CN108198831A (zh) * 2018-01-30 2018-06-22 德淮半导体有限公司 晶片堆叠结构及其制造方法以及图像传感装置
US10796954B2 (en) * 2018-06-28 2020-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
CN110858597B (zh) * 2018-08-22 2022-03-11 中芯国际集成电路制造（天津）有限公司 硅通孔结构的形成方法、cis晶圆的形成方法及cis晶圆
CN109166840B (zh) * 2018-08-28 2019-07-23 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
CN109192718B (zh) * 2018-08-28 2020-08-25 武汉新芯集成电路制造有限公司 多晶圆键合结构及键合方法
CN109166820B (zh) * 2018-08-28 2020-01-24 武汉新芯集成电路制造有限公司 半导体器件制作方法以及半导体器件
CN109192717B (zh) 2018-08-28 2020-05-01 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
CN109148415B (zh) * 2018-08-28 2020-08-25 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
CN109449091B (zh) * 2018-11-05 2020-04-10 武汉新芯集成电路制造有限公司 半导体器件的制作方法
US10978117B2 (en) 2019-03-26 2021-04-13 Micron Technology, Inc. Centralized placement of command and address swapping in memory devices
US10811057B1 (en) 2019-03-26 2020-10-20 Micron Technology, Inc. Centralized placement of command and address in memory devices
US10811059B1 (en) * 2019-03-27 2020-10-20 Micron Technology, Inc. Routing for power signals including a redistribution layer
US11031335B2 (en) 2019-04-03 2021-06-08 Micron Technology, Inc. Semiconductor devices including redistribution layers
US10811382B1 (en) * 2019-05-07 2020-10-20 Nanya Technology Corporation Method of manufacturing semiconductor device
KR102622412B1 (ko) * 2019-07-05 2024-01-09 삼성전자주식회사 관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법
CN110379799B (zh) * 2019-07-18 2020-04-03 武汉新芯集成电路制造有限公司 一种芯片结构、晶圆结构及其制造方法
US11502038B2 (en) 2020-08-03 2022-11-15 Nanya Technology Corporation Semiconductor structure having via through bonded wafers and manufacturing method thereof
US20220223498A1 (en) * 2021-01-08 2022-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Backside or frontside through substrate via (tsv) landing on metal
US11830865B2 (en) * 2021-10-26 2023-11-28 Nanya Technology Corporation Semiconductor device with redistribution structure and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011033601A1 (ja) 2009-09-21 2011-03-24 株式会社 東芝 ３次元集積回路製造方法、及び装置
JP2013251511A (ja) * 2012-06-04 2013-12-12 Macronix Internatl Co Ltd ３ｄ積層マルチチップモジュールの製造方法

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2219434A (en) 1988-06-06 1989-12-06 Philips Nv A method of forming a contact in a semiconductor device
US6207494B1 (en) 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US6111319A (en) 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
TW587306B (en) 2001-03-02 2004-05-11 Macronix Int Co Ltd Manufacturing method of low-resistance dual damascene via
US7298758B2 (en) 2002-07-08 2007-11-20 Brooktree Broadband Holding, Inc. Method and system for optimizing UTOPIA CLAV polling arbitration
US7453150B1 (en) 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
US7560375B2 (en) 2004-09-30 2009-07-14 International Business Machines Corporation Gas dielectric structure forming methods
JP5357543B2 (ja) 2005-08-26 2013-12-04 コーニンクレッカ フィリップス エヌ ヴェ 電気的に遮蔽されたウェハ貫通インターコネクト
US7410884B2 (en) 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US8125052B2 (en) 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
JP4937842B2 (ja) 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7867895B2 (en) 2007-09-20 2011-01-11 International Business Machines Corporation Method of fabricating improved interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric
JP5175526B2 (ja) 2007-11-22 2013-04-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101465948B1 (ko) 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
US7939449B2 (en) 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
US7928577B2 (en) 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
US8097955B2 (en) 2008-10-15 2012-01-17 Qimonda Ag Interconnect structures and methods
JP2010114165A (ja) 2008-11-04 2010-05-20 Nikon Corp 半導体装置、積層半導体装置および積層半導体装置の製造方法
US8158515B2 (en) 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
KR101022580B1 (ko) 2009-02-19 2011-03-16 이상윤 대용량 반도체 메모리 장치 및 그 제조 방법
US8299583B2 (en) 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5395542B2 (ja) 2009-07-13 2014-01-22 株式会社東芝 半導体装置
US8048790B2 (en) 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
TWI402941B (zh) * 2009-12-03 2013-07-21 Advanced Semiconductor Eng 半導體結構及其製造方法
US8415238B2 (en) 2010-01-14 2013-04-09 International Business Machines Corporation Three dimensional integration and methods of through silicon via creation
US8399180B2 (en) 2010-01-14 2013-03-19 International Business Machines Corporation Three dimensional integration with through silicon vias having multiple diameters
US8859390B2 (en) 2010-02-05 2014-10-14 International Business Machines Corporation Structure and method for making crack stop for 3D integrated circuits
JP5412316B2 (ja) 2010-02-23 2014-02-12 パナソニック株式会社 半導体装置、積層型半導体装置及び半導体装置の製造方法
US8692382B2 (en) 2010-03-11 2014-04-08 Yu-Lin Yen Chip package
TWI532139B (zh) 2010-03-11 2016-05-01 精材科技股份有限公司 晶片封裝體及其形成方法
CN102299133B (zh) 2010-06-22 2014-02-19 中国科学院微电子研究所 半导体结构及其制造方法
CN102339813A (zh) 2010-07-14 2012-02-01 中国科学院微电子研究所 半导体结构及其制造方法
US8338917B2 (en) 2010-08-13 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple seal ring structure
US8283754B2 (en) 2010-08-13 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with metal pad
KR101677507B1 (ko) 2010-09-07 2016-11-21 삼성전자주식회사 반도체 장치의 제조 방법
CN102024782B (zh) * 2010-10-12 2012-07-25 北京大学 三维垂直互联结构及其制作方法
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8421193B2 (en) 2010-11-18 2013-04-16 Nanya Technology Corporation Integrated circuit device having through via and method for preparing the same
WO2012066703A1 (ja) 2010-11-19 2012-05-24 パナソニック株式会社 半導体装置及びその製造方法
KR101697573B1 (ko) 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
TWI467746B (zh) 2010-12-15 2015-01-01 Sony Corp 半導體元件及其製造方法與電子裝置
US8754507B2 (en) 2011-01-18 2014-06-17 Hong Kong Applied Science and Technology Research Institute Company Limited Forming through-silicon-vias for multi-wafer integrated circuits
US20120193785A1 (en) 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
JP5729100B2 (ja) * 2011-04-11 2015-06-03 ソニー株式会社 半導体装置の製造方法、半導体装置、電子機器
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
JP2012227328A (ja) 2011-04-19 2012-11-15 Sony Corp 半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US8872345B2 (en) 2011-07-07 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Forming grounded through-silicon vias in a semiconductor substrate
US8803322B2 (en) 2011-10-13 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through substrate via structures and methods of forming the same
TWI529939B (zh) 2012-02-08 2016-04-11 Sony Corp High frequency semiconductor device and its manufacturing method
US20130264688A1 (en) 2012-04-06 2013-10-10 Omnivision Technologies, Inc. Method and apparatus providing integrated circuit system with interconnected stacked device wafers
KR20130116607A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8643074B2 (en) 2012-05-02 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
KR101932660B1 (ko) 2012-09-12 2018-12-26 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US9159753B2 (en) 2013-03-01 2015-10-13 Semiconductor Components Industries, Llc Image sensor pixels with self-aligned lateral anti-blooming structures
US9076715B2 (en) 2013-03-12 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for connecting dies and methods of forming the same
US9041206B2 (en) 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
CN104051414B (zh) 2013-03-12 2018-03-23 台湾积体电路制造股份有限公司 互连结构和方法
US9536777B2 (en) 2013-03-13 2017-01-03 Taiwan Semiconductor Manufacutring Company, Ltd. Interconnect apparatus and method
US9287197B2 (en) 2013-03-15 2016-03-15 Globalfoundries Singapore Pte. Ltd. Through silicon vias
US9006804B2 (en) 2013-06-06 2015-04-14 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US8921901B1 (en) 2013-06-10 2014-12-30 United Microelectronics Corp. Stacked CMOS image sensor and signal processor wafer structure
US9059696B1 (en) 2013-08-01 2015-06-16 Altera Corporation Interposer with programmable power gating granularity
US9054106B2 (en) 2013-11-13 2015-06-09 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
KR102177702B1 (ko) 2014-02-03 2020-11-11 삼성전자주식회사 비아 플러그를 갖는 비아 구조체 및 반도체 소자
US9425150B2 (en) 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9659840B2 (en) 2014-02-21 2017-05-23 Globalfoundries Inc. Process flow for a combined CA and TSV oxide deposition
US9543257B2 (en) 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US20150348874A1 (en) 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Devices and Methods of Forming Same
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011033601A1 (ja) 2009-09-21 2011-03-24 株式会社 東芝 ３次元集積回路製造方法、及び装置
JP2013251511A (ja) * 2012-06-04 2013-12-12 Macronix Internatl Co Ltd ３ｄ積層マルチチップモジュールの製造方法

Also Published As

Publication number Publication date
US20160379963A1 (en) 2016-12-29
CN105280611A (zh) 2016-01-27
US20150348905A1 (en) 2015-12-03
KR20150137971A (ko) 2015-12-09
CN105280611B (zh) 2018-12-28
US9941249B2 (en) 2018-04-10
US9455158B2 (en) 2016-09-27

Similar Documents

Publication Publication Date Title
KR101769187B1 (ko) 3차원 집적 회로 상호연결 장치 및 그 형성 방법
US20240170457A1 (en) Stacked integrated circuits with redistribution lines
US9543257B2 (en) 3DIC interconnect devices and methods of forming same
US20200306552A1 (en) Interconnect Structure and Method of Forming Same
US10361234B2 (en) 3DIC interconnect apparatus and method
KR101748919B1 (ko) 3dic 상호 연결 디바이스 및 이를 형성하는 방법
US9406712B2 (en) Interconnect structure for connecting dies and methods of forming the same
US9425150B2 (en) Multi-via interconnect structure and method of manufacture
US9041206B2 (en) Interconnect structure and method
US9613926B2 (en) Wafer to wafer bonding process and structures
US20230201613A1 (en) Interconnect Structure and Method of Forming Same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant