TWI532139B - 晶片封裝體及其形成方法 - Google Patents

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陳鍵輝
劉滄宇
尤龍生
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Description

晶片封裝體及其形成方法
本發明係有關於晶片封裝體，且特別是有關於具有穿基底導通結構(through-substrate via，TSV)之晶片封裝體。
近來，業界常於晶片封裝體中形成穿基底導通結構以因應晶片之尺寸縮小化與多功能化。為進一步增進晶片封裝體之功能性，需設法提升與穿基底導通結構連結之導電通路，使晶片封裝體在持續縮小化之餘，仍能具有高密度之導電通路。此外，業界亦亟需增進穿基底導通結構之結構穩定性。
本發明一實施例提供一種晶片封裝體，包括：一基底，具有一上表面及一下表面；複數個導電墊，位於該基底中或該下表面之下；一介電層，位於該些導電墊之間；一孔洞，自該基底之該上表面朝該下表面延伸並露出部分的該些導電墊；以及一導電層，位於該孔洞之中且電性接觸該些導電墊。
本發明一實施例提供一種晶片封裝體的形成方法，包括：提供一基底，具有一上表面及一下表面，其中該基底包括複數個導電墊，位於該基底中或該下表面之下；以及　一介電層，位於該些導電墊之間；於該基底中形成一孔洞，該孔洞自該上表面朝該下表面延伸，該孔洞露出部分的該些導電墊；以及於該孔洞中形成一導電層，該導電層電性接觸該些導電墊。
本發明一實施例提供一種晶片封裝體，包括：一承載基底；一晶片基底，具有一正面及一背面，其中該晶片基底以其正面接合於該承載基底上，形成一接合面；複數個導電墊，位於該晶片基底之正面，其中至少一導電墊具有一開窗；一介電層，位於該些導電墊之間；一導通孔，位於該承載基底中，穿過該接合面及該開窗，露出該些導電墊之一或多層；以及一導電層，位於該導通孔之中且電性接觸該些導電墊之一或多層。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System;MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package;WSP)製程對影像感測元件、發光二極體(light-emitting diodes;LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)、噴墨頭(ink printer heads)、或功率模組(power modules)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。
本發明實施例之晶片封裝體主要係透過分別對多層導電墊之圖案進行設計，使封裝體中所形成之穿基底導電結構(TSV)可同時與多層導電墊電性接觸，可增進結構可靠度外，並增加穿基底導電結構所連結之導電通路。
第1A-1C圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。如第1A圖所示，提供基底100，其具有上表面100a及下表面100b。基底100例如包括半導體材料或陶瓷材料。在一實施例中，基底100為一半導體晶圓(例如是矽晶圓)而便於進行晶圓級封裝。採用晶圓級封裝來形成晶片封裝體可降低成本並節省製程時間。
在一實施例中，基底100包括導電墊結構110，其位於基底100之下表面100b之下。然在其他實施例中，導電墊結構110可位於基底100之中。導電墊結構110為複數個導電墊之堆疊結構，例如包括彼此間夾置有介電層之數個導電墊。導電墊結構110之詳細結構後續將配合第2A-2C圖所顯示之根據本發明一實施例之晶片封裝體的局部放大製程剖面圖作說明。在第1A圖之實施例中，導電墊結構110位於基底100之下表面100b之下，且與基底100之下表面100b之間隔有絕緣層102。此外，基底100及導電墊結構110之下可設置有基板106。基板106例如可包括絕緣材料。在一實施例中，基板106為設置於玻璃基板上之間隔層。
請參照第2A圖，其顯示第1A圖之實施例於區域A處的局部放大剖面圖。在基板106上形成有導電墊110b、介電層113、導電墊110a、及絕緣層102。在一實施例中，導電墊110a之圖案係經特別設計以露出其下之部分的導電墊110b。在一實施例中，導電墊110a具有至少一開口(或溝槽)602，開口602露出介電層113及正下方之導電墊110b。即，在此實施例中，上層導電墊(110a)具有至少一開口(或溝槽)，其露出下層導電墊(110b)。應注意的是，此處之“露出”非指視覺上實質可看見導電墊110b，而是指開口602之正下方與部分的導電墊110b重疊。
接著，於基底100中形成孔洞，孔洞係自基底100之上表面100a朝下表面100b延伸，且孔洞露出部分的導電墊110a及部分的導電墊110b。在一實施例中，孔洞係於單一蝕刻製程中形成。在另一實施例中，孔洞係分段形成。以下，將舉例說明分段形成露出部分的導電墊110a及部分的導電墊110b之孔洞的形成過程。
例如，請參照第1A圖，在此實施例中，自基底100之上表面100a形成第一孔洞108，第一孔洞108朝導電墊結構110延伸(即，朝導電墊110a延伸)。以第1A圖之實施例為例，第一孔洞108貫穿基底100，並停止於基底100與導電墊結構110之間的絕緣層102上。接著，可選擇性於第一孔洞108之側壁與底部上形成絕緣層104以電性隔離基底100與後續將形成於孔洞中之導電層。
接著，如第1B圖所示，自第一孔洞108之底部形成第二孔洞112。即，移除部分的絕緣層104與102以使下方之導電墊結構110露出。此外，第二孔洞112還進一步使導電墊110a與110b露出。請參照第2B圖，顯示第1B圖之實施例於區域A處的局部放大剖面圖。
如第2A圖及第2B圖所示，第二孔洞112之形成包括移除導電墊110a之開口602中的絕緣層102與其下之介電層113的一部分。在一實施例中，所形成之第二孔洞112之側壁露出部分的導電墊110a，例如露出導電墊110a之側邊，如第2B圖所示。在一實施例中，所形成之第二孔洞112之底部露出部分的導電墊110b，例如露出導電墊110b之上表面，如第2B圖所示。由於第二孔洞112之形成僅涉及絕緣材質之移除，因此其可於單一蝕刻製程中形成。此外，所選用之蝕刻劑較佳對介電材料或絕緣材料之蝕刻速度大於對金屬材料或導電材料之蝕刻速度。
如先前所敘述，導電墊110a之圖案係經特別設計以露出其下之部分的導電墊110b。因此，在形成第二孔洞112的過程中，所移除之材料大抵為導電墊110a之開口602中之絕緣材料與下方之介電材料，因而可於單一蝕刻製程中形成出第二孔洞112。
第6A圖顯示根據本發明一實施例之晶片封裝體的局部上視圖，其僅顯示導電墊110a與110b之相對關係。應注意的是，第6A圖所示之上視圖僅為舉例說明用，非用以限定本發明實施例之實施方式。如第6A圖所示，導電墊110a中具有至少一開口602，其露出下方之導電墊110b。即，在第二孔洞112中露出深度不同之導電墊110a與110b。
接著，請參照第1C圖，於第一孔洞108與第二孔洞112所共同組成之孔洞中形成導電層114。請同時參照第2C圖，其顯示第1C圖之實施例於區域A處的局部放大剖面圖。如第2C圖所示，導電層114延伸進入第二孔洞112中而與導電墊110a及導電墊110b電性接觸。在一實施例中，導電層114可固定於第二孔洞112中而具有較佳之結構穩定度，且導電層114還同時與導電墊110a及導電墊110b接觸，可連結至較多的導電通路。在一實施例中，導電墊110a及導電墊110b係連結至同一電子元件。由於導電層114同時與導電墊110a及導電墊110b電性接觸，可確保連接至該電子元件之導電通路不發生斷路。在另一實施例中，導電墊110a及導電墊110b分別連結至不同的電子元件。不同的電子元件可分別經由導電墊110a及導電墊110b而透過導電層114傳送或接收電子訊號。
本發明實施例之導電墊結構110除了可包括兩個導電墊(110a、110b)之外，還可包括其他導電墊。第3A-3C圖顯示根據本發明另一實施例之晶片封裝體的局部放大製程剖面圖，其中相同或相似之元件將採用相同或相似之標號標示。此外，由於第3圖所示實施例與第2圖之實施例相比，主要是導電墊結構110之設計不同，其形成方式可參照相應於第1A-1C圖之敘述，以下將不再贅述。
如第3A圖所示，在一實施例中，晶片封裝體除了包括導電墊110a及導電墊110b之外，更包括至少一導電墊110c，其位於導電墊110a與110b之間的介電層之中。如第3A圖所示，在基板106上形成有導電墊110b、介電層113a、導電墊110c、介電層113b、導電墊110a、及絕緣層102。在一實施例中，導電墊110a之圖案係經特別設計以露出其下之部分的導電墊110c與部分的導電墊110b。在一實施例中，導電墊110a具有至少一開口(或溝槽)602，開口602露出介電層113b、下方之導電墊110c、介電層113a、及下方之導電墊110b。此外，導電墊110c之圖案亦經設計而具有至少一開口(或溝槽)604，開口604露出介電層113a及下方之導電墊110b。
換言之，本發明一實施例之晶片封裝體中包括複數個導電墊(例如是導電墊110a、110c、110b)，且這些導電墊中的一上層導電墊具有至少一開口或溝槽，露出這些導電墊中的一下層導電墊。例如，對於導電墊110a(上層導電墊)而言，其具有開口602，其露出導電墊110c及110b(下層導電墊)。相似地，對於導電墊110c(上層導電墊)而言，其具有開口604，其露出導電墊110b(下層導電墊)。
接著，於基底100中形成孔洞，孔洞係自基底100之上表面100a朝下表面100b延伸，且孔洞露出部分的導電墊110a、部分的導電墊110c、及部分的導電墊110b。在一實施例中，孔洞係於單一蝕刻製程中形成。在另一實施例中，孔洞係分段形成。
相似地，在此實施例中，亦可先形成第一孔洞108(如第1A圖所示)，接著於第一孔洞108之底部形成第二孔洞112，如第1B圖所示。第3B圖顯示第二孔洞112附近之局部放大剖面圖。
相似地，在形成第二孔洞112的過程中，所移除之材料大抵為導電墊110a之開口602中之絕緣材料與下方之介電材料，因而可於單一蝕刻製程中形成出第二孔洞112。
第6B圖顯示根據本發明一實施例之晶片封裝體的局部上視圖，其僅顯示導電墊110a、110b、及110c之相對關係。應注意的是，第6B圖所示之上視圖僅為舉例說明用，非用以限定本發明實施例之實施方式。如第6B圖所示，導電墊110a中具有至少一開口602，其露出下方之導電墊110c及110b。此外，導電墊110c中具有至少一開口604，其露出下方之導電墊110b。即，在第二孔洞112中露出深度不同之導電墊110a、110c、及110b。
相似地，如第3C圖所示，接著形成導電層114，其延伸進入第二孔洞112中而與導電墊110a、110c、及110b電性接觸。在一實施例中，導電層114可固定於第二孔洞112中而具有較佳之結構穩定度，且導電層114還同時與導電墊110a、110c、及110b接觸，可連結至較多的導電通路。
如上所述，透過對導電墊之圖案設計，可於單一蝕刻製程中形成出同時露出數個導電墊之孔洞，可使後續形成於孔洞中之導電層(穿基底導電結構)所連結之導電通路的數目增加。再者，由於所形成之孔洞之表面輪廓較為粗糙(因具有深度不同之數個導電墊)，可提升導電層與孔洞側壁間之黏著性，因而提升穿基底導電結構之結構穩定度。
應注意的是，導電墊之圖案設計可有各種形式，不限於第6A-6B圖所述之形式。第6C-6E圖顯示根據本發明數個實施例之晶片封裝體的局部上視圖。同樣地，第6C-6E圖亦僅為舉例說明用，非用以限定本發明實施例之時施方式。
如第6C圖所示，在一實施例中，導電墊110a具有一矩形開口602，其露出下方之導電墊110c及110b。導電墊110c具有複數個矩形開口604，其露出下方之導電墊110b。
如第6D圖所示，在另一實施例中，導電墊110a具有一矩形開口602，其露出下方之導電墊110c及110b。導電墊110c具有複數個長方形開口604(或稱溝槽)，其露出下方之導電墊110b。
如第6E圖所示，在又一實施例中，導電墊110a具有一矩形開口602，其露出下方之導電墊110c及110b。導電墊110c具有複數個開口604，包括有矩形開口及長方形開口(或稱溝槽)，其露出下方之導電墊110b。如上述，導電墊之開口的形狀、數目、及分佈皆可視需求而調整。
第4A-4B圖顯示根據本發明一實施例之晶片封裝體的局部放大製程剖面圖，且相同或相似之元件將以相同或相似之標號標示。其中，第4A圖所示之結構與第3A圖之實施例相似，主要差異請參照第4B圖。
如上述，第二孔洞112之形成包括使用單一蝕刻製程。在一情形下，蝕刻形成第二孔洞112的過程中可能會部分移除兩側之導電墊。如第4B圖所示，部分的導電墊110a與110c在形成第二孔洞112的過程中亦被蝕刻移除。在此情形下，導電墊110a接近孔洞112的部分之厚度係朝遠離孔洞112之方向遞增。相似地，在一實施例中，導電墊110c接近孔洞112的部分之厚度係朝遠離孔洞112之方向遞增。雖然如此，後續於第二孔洞112中形成導電層114時，導電層114仍可電性接觸導電墊110a、110c、及110b。而且，基於部分的導電墊110a與110c被移除，導電層114與導電墊110a及110c之間的接觸面積還可因而增加，如第4B圖所示。
第5圖顯示根據本發明一實施例之晶片封裝體的局部放大剖面圖。相似地，在此實施例中，在形成第二孔洞112之過程中，部分的導電墊110a及110b係被移除。在此情形下，導電墊110a接近孔洞112的部分之厚度係朝遠離孔洞112之方向遞增。相似地，導電墊110b接近孔洞112的部分之厚度係朝遠離孔洞112之方向遞增。此外，在此實施例中，導電墊110b係經特別設計而具有開口605，其露出下方之基板106。在一實施例中，第二孔洞112可進一步延伸至基板106中。例如，在一實施例中，第二孔洞112可延伸進入基板106之間隔層中。
第7圖顯示根據本發明一實施例之晶片封裝體的剖面圖，相同或相似之元件將以相同或相似之標號標示。在此實施例中，晶片封裝體更包括溝槽702，其自基底100之上表面100a朝下表面100b延伸。溝槽702之底部形成有複數個接觸孔704。接觸孔704露出基底100下之導電墊結構110。導電層114可延著基底100之上表面100a、溝槽702之側壁、接觸孔704之側壁而延伸至導電墊結構110。其中，導電墊結構110可類似於先前所述之實施例而包括數個具有特殊圖案設計之導電墊。導電層114可沿著所形成之孔洞的側壁而與所露出之數個導電墊電性接觸。此外，在此實施例中，基板106可包括透明基板106b及設置於其上之間隔層106a。間隔層106a、基底100、及透明基板106b可圍繞出一空腔。空腔中可設置晶片700，其例如可為(但不限於)感光晶片或發光晶片。
本發明實施例之晶片封裝體主要係透過分別對多層導電墊之圖案進行設計，使封裝體中所形成之穿基底導電結構(TSV)可同時與多層導電墊電性接觸，可增進結構可靠度外，並增加穿基底導電結構所連結之導電通路。
第8-13圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。如第8圖所示，提供一晶圓1，包括複數個晶片3，例如是CMOS影像感測器晶片，晶片包括一基底5，依區域可分成主動區10A和周邊電路區10B，晶片3具有正面100A及背面100B，主動區10A和周邊電路區10B在正面100A的位置分別設置有影像感測元件7和導電墊結構9。基底5例如包括半導體材料或陶瓷材料。在一實施例中，基底5為一半導體晶圓(例如是矽晶圓)而便於進行晶圓級封裝。採用晶圓級封裝來形成晶片封裝體可降低成本並節省製程時間。
在一實施例中，導電墊結構9可由一層金屬構成，或是由複數個導電墊組成之堆疊結構，例如包括彼此間夾置有介電層11之數個導電墊。導電墊結構9之詳細結構後續將配合實施例說明。一般而言，位於晶片正面係覆蓋著一層晶片保護層13，例如是氧化層、氮化層或其複合層，晶片保護層13在導電墊結構的位置上則可選擇是否形成開口，其依後續封裝形式而定。
請參閱第9圖，接著將上述晶片晶圓1之正面100A接合於承載晶圓17上而形成一接合面，其中在一實施例中，可透過接合層15來接合晶片晶圓1和承載晶圓17，其端視各種晶圓接合技術而定。因此，在一實施例中，導電墊結構9在晶片晶圓1之正面100A與承載晶圓17之間的接合面係包括一中間層19，例如是晶片保護層13及/或接合層15。此時可對晶片晶圓1之背面100B施予薄化製程，以使光線足以自其背面進入影像感測區。
請參閱第10圖，依序製程為貼合另一承載晶圓23於晶片晶圓的基底5之背面100B，例如是由透光材料如玻璃等物質構成之晶圓，基底5和承載晶圓23之間可形成一間隔層21，在一實施例中，於基底5之主動區上、承載晶圓23、和間隔層21之間可形成空腔。此時可選擇實施另一薄化製程，以減少承載晶圓17的厚度。
請參閱第11圖，接續於承載晶圓17對應導電墊結構之位置處形成一導通孔25，在本例中，其係選擇蝕刻形成一倒角，角度θ約為大於90度至92度之間，然後順應性形成一絕緣層27，例如是氧化層或是感光性絕緣層、光阻等，以自承載晶圓17延伸進入導通孔25內側壁及底部。
請參閱第12圖，其係顯示實施一暴露導電墊結構9之製程步驟，以於導通孔25之底部形成開口30，在本實施例中，此開口可貫穿兩晶圓間之接合面如中間層19，而停在導電墊結構之上表面及/或通過部份之導電墊結構而連通至晶片絕緣層11，或是進一步地部份或完全穿過基底5而停留在間隔層21上，有關上述製程及其結構將詳如後述。
請參閱第13圖，於承載晶圓17表面順應性形成一導電層32如由金屬材料構成，並延伸進入導通孔側壁、底部及開口30中，以接觸導電墊結構而構成一導電路徑。之後，填入封裝保護層34，如由阻銲材料所構成，接著製作電性連接導電層32之銲墊等外部連接元件，進行晶圓切割步驟以完成晶片封裝體之製作(未顯示)。
在另一實施例中，如第14A、14B圖所示，其係顯示另一種導通孔結構之剖面圖及上視圖。在本例中，承載晶圓17表面會先行利用如蝕刻步驟等方式去除一部份之基底材料而形成一具有既定深度D之溝槽T，在承載晶圓17為一空白晶圓的場合中，由於無電路元件在其中，因此溝槽T的開口、位置或深度彈性較大，溝槽T可形成於涵蓋切割道SC的位置，同時溝槽T的範圍可一次對應多個導電墊結構9，例如是整個邊線區域，接著對溝槽底部利用如蝕刻步驟等方式再去除一部份之基底材料而形成多個具有既定深度D1之導通孔H，其中由於溝槽T可以大幅降低導通孔H之深寬比，因此於導通孔H之底部形成上述開口30之製程難度可以降低。
以下說明開口30之製程與多層導電墊結構9之堆疊結構(多層導電墊)。
請參照第15A圖，其顯示第12或14A圖之實施例於開口30及導電墊9之區域處的局部放大剖面圖。在晶片基底5上形成有多層導電墊9A、9B、層間介電層11、及接合面如中間層19。在一實施例中，上層導電墊9A之圖案係經特別設計以露出下層之部分導電墊9B。在一實施例中，上層導電墊9A具有至少一絕緣窗36，絕緣窗36對應正下方之導電墊9B。即，上層導電墊9A係在製程中同步被定義出一開口、缺口或溝槽，並由層間介電層11所填充，在此實施例中，絕緣窗36與部分的下層導電墊9B重疊，且絕緣窗36係於形成導通孔之前或接合承載晶圓17之前形成。
接著，參照第14A圖所述，於承載晶圓之基底17中形成導通孔H及絕緣層27後，於導通孔H底部去除部分絕緣層27而形成開口30，其中此步驟可同時或先後地執行以下製程，如第15B圖所示，包括去除中間層19以形成絕緣窗36、及部份層間介電層11以暴露出上層導電墊9A之側壁及下層導電墊9B之表面，例如可利用微影製程及絕緣層對金屬之蝕刻選擇比，選擇適當之蝕刻方式完成上述製程。
之後如第15C圖所示，形成導電層32以電性連接導電墊結構之一或多層，例如導電層32可同時接觸上層導電墊之側邊及/或下層導電墊之上表面。
請參閱第16A至16C圖，其係顯示三層之導電墊堆疊結構之製程剖面圖，其包括具有絕緣窗36A之上層導電墊9A，具有絕緣窗36B之中層導電墊9B、及下層導電墊9C。其中絕緣窗36A係大於絕緣窗36B，兩者並對應著下層導電墊9C之上表面。在本實施例中，如第16C圖所示，形成之導電層32可以電性連接導電墊結構之一或多層，例如導電層32可同時接觸上層導電墊9A之側邊、中層導電墊結構9B之上表面及側邊、及/或下層導電墊9C之上表面。
接著，參照第17A至17C圖所述，其係顯示三層之導電墊堆疊結構之製程剖面圖，其與前述實施例之差異在於下層導電墊9C亦包括一絕緣窗36C，其與上層導電墊9A之絕緣窗36A及中層導電墊9B之絕緣窗36B具有對應關係，另下層導電墊9C之絕緣窗36C係小於絕緣窗36A及36B。
形成開口30之步驟包括去除中間層19、絕緣窗36A、36B、36C、及部份層間介電層11以暴露出多層導電墊之側壁及部份上表面，例如可利用微影製程及絕緣層對金屬之蝕刻選擇比，選擇適當之蝕刻方式完成上述製程，如此可增加後續導電層32與導電墊堆疊結構之接觸面積，並有利於導電層32之順應性形成。
其中依據製程之特性，亦可選擇以間隔層21為阻擋層，進一步去除部分矽基底5而形成開口30A，此開口30A可以是位於矽基底5中或暴露出間隔層21。之後如第17C圖所示，形成導電層32以電性連接導電墊結構之一或多層，或是可同時接觸導電墊之側邊及/或上表面。同時導電層32可自開口30A延伸進入矽基底5，而在一實施例中，於形成導電層32之前，可另形成一絕緣層38於開口30A內，或是例如實施一氧化步驟而於開口30A內之矽基底5上形成氧化層。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1．．．晶圓
3．．．晶片
5．．．基底
7．．．影像感測元件
9．．．導電墊結構
9A、9B、9C．．．導電墊
10A．．．主動區
10B．．．周邊電路區
11．．．介電層
13．．．保護層
15．．．接合層
17．．．承載晶圓
19．．．中間層
21．．．間隔層
23．．．承載晶圓
25．．．穿孔
27．．．絕緣層
30、30A．．．開口
32．．．導電層
34．．．保護層
36、36A、36B、36C．．．絕緣窗
100A．．．正面
100B．．．背面
100．．．基底
100a、100b．．．表面
102、104．．．絕緣層
106．．．基板
106a．．．間隔層
106b．．．透明基板
108、112．．．孔洞
110．．．導電墊結構
110a、110b、110c．．．導電墊
113、113a、113b．．．介電層
114．．．導電層
602、604、606．．．開口
700．．．晶片
702．．．溝槽
704．．．接觸孔
A．．．區域
D、D1．．．深度
H．．．穿孔
SC．．．切割道
T．．．溝槽
θ．．．角度
第1A-1C圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第2A-2C圖顯示根據本發明一實施例之晶片封裝體的局部放大製程剖面圖。
第3A-3C圖顯示根據本發明一實施例之晶片封裝體的局部放大製程剖面圖。
第4A-4B圖顯示根據本發明一實施例之晶片封裝體的局部放大製程剖面圖。
第5圖顯示根據本發明一實施例之晶片封裝體的局部放大剖面圖。
第6A-6E圖顯示根據本發明實施例之晶片封裝體的局部上視圖。
第7圖顯示根據本發明一實施例之晶片封裝體的剖面圖。
第8-13圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第14A-14B圖顯示根據本發明另一實施例之晶片封裝體的製程剖面圖。
第15A-15C圖顯示根據本發明一實施例之晶片封裝體的局部放大製程剖面圖。
第16A-16C圖顯示根據本發明一實施例之晶片封裝體的局部放大製程剖面圖。
第17A-17C圖顯示根據本發明一實施例之晶片封裝體的局部放大製程剖面圖。
102．．．絕緣層
106．．．基板
112．．．孔洞
110a、110b．．．導電墊
113．．．介電層
114．．．導電層
602．．．開口

Claims (19)

  1. 一種晶片封裝體，包括：一基底，具有一上表面及一下表面；複數個導電墊，位於該基底中或該下表面之下；一介電層，位於該些導電墊之間；一孔洞，自該基底之該上表面朝該下表面延伸，其中該孔洞之側壁或底部露出部分的該些導電墊；以及一導電層，位於該孔洞之中且電性接觸該些導電墊，其中該些導電墊中的一上層導電墊具有至少一開口或溝槽，露出該些導電墊中的一下層導電墊。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該些導電墊之至少其中之一接近該孔洞的部分之厚度朝遠離該孔洞之方向遞增。
  3. 如申請專利範圍第1項所述之晶片封裝體，其中該孔洞之底部露出該些導電墊之至少其中之一的上表面。
  4. 如申請專利範圍第1項所述之晶片封裝體，其中該孔洞之側壁露出該些導電墊之至少其中之一的側邊。
  5. 如申請專利範圍第1項所述之晶片封裝體，更包括一溝槽，自該基底之該上表面朝該下表面延伸，該溝槽位於該孔洞之上，其中該溝槽之底部包括複數個接觸孔，且該些接觸孔其中之一為該孔洞。
  6. 如申請專利範圍第1項所述之晶片封裝體，更包括一基板，設置於該些導電墊之下，其中該孔洞進一步延伸至該基板之中。
  7. 一種晶片封裝體的形成方法，包括：提供一基底，具有一上表面及一下表面，其中該基底包括：複數個導電墊，位於該基底中或該下表面之下；以及一介電層，位於該些導電墊之間；於該基底中形成一孔洞，該孔洞自該上表面朝該下表面延伸，該孔洞露出部分的該些導電墊；以及於該孔洞中形成一導電層，該導電層電性接觸該些導電墊，其中該些導電墊中的一上層導電墊具有至少一開口或溝槽，露出該些導電墊中的一下層導電墊。
  8. 如申請專利範圍第7項所述之晶片封裝體的形成方法，其中該孔洞之形成步驟包括：自該基底之該上表面形成一第一孔洞，該第一孔洞朝該些導電墊延伸；以及自該第一孔洞之底部形成一第二孔洞，該第二孔洞之側壁或底部露出部分的該些導電墊。
  9. 如申請專利範圍第8項所述之晶片封裝體的形成方法，其中該第二孔洞之形成包括移除該上層導電墊之開口或溝槽中之部分的該介電層。
  10. 如申請專利範圍第8項所述之晶片封裝體的形成方法，其中露出該些導電墊之該第二孔洞係於一單一蝕刻製程中形成。
  11. 如申請專利範圍第10項所述之晶片封裝體的形成方法，其中該單一蝕刻製程所用之蝕刻劑對介電材料 之蝕刻速度大於對金屬材料之蝕刻速度。
  12. 如申請專利範圍第7項所述之晶片封裝體的形成方法，更包括：在形成該孔洞之前，於該基底中形成一溝槽，該溝槽自該上表面朝該下表面延伸；以及於該溝槽之底部形成複數個接觸孔，且該些接觸孔其中之一為該孔洞。
  13. 一種晶片封裝體，包括：一承載基底；一晶片基底，具有一正面及一背面，其中該晶片基底以其正面接合於該承載基底上，形成一接合面；複數個導電墊，位於該晶片基底之正面，其中至少一導電墊具有一開窗；一介電層，位於該些導電墊之間；一導通孔，位於該承載基底中，穿過該接合面及該開窗，露出該些導電墊之一或多層；以及一導電層，位於該導通孔之中且電性接觸該些導電墊之一或多層。
  14. 如申請專利範圍第13項所述之晶片封裝體，其中該開窗位於該些導電墊的一上層導電墊，其露出該些導電墊中的一下層導電墊。
  15. 如申請專利範圍第13項所述之晶片封裝體，其中該些導電墊之至少其中之一接近該孔洞的部分之厚度朝遠離該孔洞之方向遞增。
  16. 如申請專利範圍第13項所述之晶片封裝體，其 中該導通孔之底部露出該些導電墊之至少其中之一的上表面。
  17. 如申請專利範圍第13項所述之晶片封裝體，其中該導通孔之側壁露出該些導電墊之至少其中之一的側邊。
  18. 如申請專利範圍第13項所述之晶片封裝體，更包括一溝槽，自該承載基底之該上表面朝該下表面延伸，該溝槽位於該導通孔之上，且其中該溝槽之底部包括複數個導通孔。
  19. 如申請專利範圍第13項所述之晶片封裝體，其中該些導電墊為一堆疊結構，至少包括一上層導電墊及一下層導電墊，其中上層導電墊具有之開窗尺寸大於該下層導電墊之開窗。
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